JPH0687229A - 階調制御回路及びこれを用いたサーマルヘッド - Google Patents
階調制御回路及びこれを用いたサーマルヘッドInfo
- Publication number
- JPH0687229A JPH0687229A JP26322592A JP26322592A JPH0687229A JP H0687229 A JPH0687229 A JP H0687229A JP 26322592 A JP26322592 A JP 26322592A JP 26322592 A JP26322592 A JP 26322592A JP H0687229 A JPH0687229 A JP H0687229A
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- Japan
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- shift register
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Abstract
(57)【要約】
【目的】高速印字に寄与しうるサーマルヘッドの階調制
御回路を提供する。 【構成】複数の発熱体１ａ〜１ｎを有し、該各発熱体１
ａ〜１ｎの各々に階調データに相当する回数通電して記
録媒体に階調印字記録を行うサーマルヘッドに適用す
る。階調データを重みをもった階調ビット信号に変換
し、該階調ビット信号を受ける並列入力のシフトレジス
タ２ａ〜２ｎを発熱体１ａ〜１ｎと同数備える。該シフ
トレジスタ２ａ〜２ｎと発熱体１ａ〜１ｎとの間に、各
シフトレジスタに格納された階調数に比例する時間に変
換する演算回路８ａ〜８ｎと、該演算回路８ａ〜８ｎの
出力時間に呼応した回数だけ対応する発熱体１ａ〜１ｎ
に通電するドライバとを備えた。
御回路を提供する。 【構成】複数の発熱体１ａ〜１ｎを有し、該各発熱体１
ａ〜１ｎの各々に階調データに相当する回数通電して記
録媒体に階調印字記録を行うサーマルヘッドに適用す
る。階調データを重みをもった階調ビット信号に変換
し、該階調ビット信号を受ける並列入力のシフトレジス
タ２ａ〜２ｎを発熱体１ａ〜１ｎと同数備える。該シフ
トレジスタ２ａ〜２ｎと発熱体１ａ〜１ｎとの間に、各
シフトレジスタに格納された階調数に比例する時間に変
換する演算回路８ａ〜８ｎと、該演算回路８ａ〜８ｎの
出力時間に呼応した回数だけ対応する発熱体１ａ〜１ｎ
に通電するドライバとを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、ドットの濃淡制御を行
う例えばビデオプリンターやカラープリンター等に使用
されるサーマルヘッドにおける階調制御回路とその回路
を用いたサーマルヘッドに関する。
う例えばビデオプリンターやカラープリンター等に使用
されるサーマルヘッドにおける階調制御回路とその回路
を用いたサーマルヘッドに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ビデ
オプリンタ−等において、サーマルヘッドにより階調印
字を行う場合、白レベルから黒レベル間を例えば１２８
あるいは２５６階調に分離し、この階調の数だけ同一箇
所（画素）に印刷を行っている。従来はこの階調印刷を
行うにあたり、例えば特開平３−２６８９５６号公報あ
るいは特開平１−１４５１６４号公報に開示されている
ように、データ入力部から１ライン分のドット数のデー
タ（例えば２５６階調であればそれに対応した階調情報
８ビット×１ラインのドット数５１２＝４０９６ビット
の階調データ）を、直列読み込み、並列出力のシフトレ
ジスタに読み込み、１ライン分のデータを各発熱体に対
応したラッチ回路に階調数としてラッチした後、その階
調数に相当する時間分対応するドライバを介して発熱体
に通電して印字している。これにより、階調数の多い発
熱体によるドットについては長い時間通電されることに
より濃度の濃い点が描かれ、階調数の少ない発熱体によ
るドットについては濃度が薄くなる。
オプリンタ−等において、サーマルヘッドにより階調印
字を行う場合、白レベルから黒レベル間を例えば１２８
あるいは２５６階調に分離し、この階調の数だけ同一箇
所（画素）に印刷を行っている。従来はこの階調印刷を
行うにあたり、例えば特開平３−２６８９５６号公報あ
るいは特開平１−１４５１６４号公報に開示されている
ように、データ入力部から１ライン分のドット数のデー
タ（例えば２５６階調であればそれに対応した階調情報
８ビット×１ラインのドット数５１２＝４０９６ビット
の階調データ）を、直列読み込み、並列出力のシフトレ
ジスタに読み込み、１ライン分のデータを各発熱体に対
応したラッチ回路に階調数としてラッチした後、その階
調数に相当する時間分対応するドライバを介して発熱体
に通電して印字している。これにより、階調数の多い発
熱体によるドットについては長い時間通電されることに
より濃度の濃い点が描かれ、階調数の少ない発熱体によ
るドットについては濃度が薄くなる。
【０００３】しかし上記した従来技術によると、データ
入力部からデータをシフトレジスタに入力する場合、１
つの発熱体に対して階調の数に相当するビット数（２５
６の階調数であれば８ビット）の階調データを転送する
必要があり、このため、転送に時間がかかり、１画面分
の印字を行うのに数分を必要としているのが現状であ
る。そこで高速印字に対応するためは、高速データ転送
を行う必要があるが、８〜１０MHz以上の転送は困難で
あるため、転送速度により印字の高速化には限界があ
る。また、データ入力数を複数にすることにより、転送
速度を１／データ入力数に高速化する方法もとられてい
た。しかしながらこの方法では、分割された１ラインの
各ドット情報の制御を行う回路を、サーマルヘッドを搭
載する装置側にもうけなければならず、該装置側回路が
複雑になるという問題点があった。
入力部からデータをシフトレジスタに入力する場合、１
つの発熱体に対して階調の数に相当するビット数（２５
６の階調数であれば８ビット）の階調データを転送する
必要があり、このため、転送に時間がかかり、１画面分
の印字を行うのに数分を必要としているのが現状であ
る。そこで高速印字に対応するためは、高速データ転送
を行う必要があるが、８〜１０MHz以上の転送は困難で
あるため、転送速度により印字の高速化には限界があ
る。また、データ入力数を複数にすることにより、転送
速度を１／データ入力数に高速化する方法もとられてい
た。しかしながらこの方法では、分割された１ラインの
各ドット情報の制御を行う回路を、サーマルヘッドを搭
載する装置側にもうけなければならず、該装置側回路が
複雑になるという問題点があった。
【０００４】本発明は、上記の問題点に鑑み、高速印字
に寄与しうる階調制御回路とこれを用いたサーマルヘッ
ドを提供することを目的とする。
に寄与しうる階調制御回路とこれを用いたサーマルヘッ
ドを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため、複数の発熱体を有し、該各発熱体の各々に
階調データに相当する回数通電して記録媒体に階調印字
記録を行うサーマルヘッドにおいて、階調データを複数
の重みを持った階調ビット信号に変換し、該階調ビット
信号を受ける並列入力のシフトレジスタを発熱体と同数
備えるとともに、該シフトレジスタと発熱体との間に、
各シフトレジスタに格納された階調数に比例する時間に
変換する演算回路と、該演算回路の出力時間に呼応した
回数だけ発熱体に通電するドライバとを備えたことを特
徴とする。前記各シフトレジスタは、データを並列入力
する複数のデータラインを有し、かつ該各シフトレジス
タに入力された複数のデータを一括して直列に出力する
ものが用いられる。また、前記階調制御を行なう回路を
ＩＣ化して発熱抵抗体形成基板または回路基板上に搭載
した。
成するため、複数の発熱体を有し、該各発熱体の各々に
階調データに相当する回数通電して記録媒体に階調印字
記録を行うサーマルヘッドにおいて、階調データを複数
の重みを持った階調ビット信号に変換し、該階調ビット
信号を受ける並列入力のシフトレジスタを発熱体と同数
備えるとともに、該シフトレジスタと発熱体との間に、
各シフトレジスタに格納された階調数に比例する時間に
変換する演算回路と、該演算回路の出力時間に呼応した
回数だけ発熱体に通電するドライバとを備えたことを特
徴とする。前記各シフトレジスタは、データを並列入力
する複数のデータラインを有し、かつ該各シフトレジス
タに入力された複数のデータを一括して直列に出力する
ものが用いられる。また、前記階調制御を行なう回路を
ＩＣ化して発熱抵抗体形成基板または回路基板上に搭載
した。
【０００６】
【作用】本発明は、上記構成を有するので、階調数が例
えば８ビットで表示される場合、従来の２５６階調数分
のデータを直列転送する場合に比較し、２５６分の１の
時間でシフトレジスタへの転送がすみ、階調ビット信号
を８ビットで表示し、これをシフトレジスタへ直列転送
し、これを並列に出力する場合に比較し、８分の１の時
間ですむ。
えば８ビットで表示される場合、従来の２５６階調数分
のデータを直列転送する場合に比較し、２５６分の１の
時間でシフトレジスタへの転送がすみ、階調ビット信号
を８ビットで表示し、これをシフトレジスタへ直列転送
し、これを並列に出力する場合に比較し、８分の１の時
間ですむ。
【０００７】
【実施例】図１は本発明によるサーマルヘッドの階調制
御回路の一実施例を示す回路図、図２はその部分図、図
３はその動作説明用タイムチャートである。図１におい
て、１は発熱体列であり、点状の発熱体１ａ〜１ｎが例
えば５１２個（ｎ＝５１２）配列されてなる。２ａ〜２
ｎは前記発熱体１ａの数と同数設けられる並列入力の８
ビット構成のシフトレジスタであり、該各シフトレジス
タ２ａ〜２ｎにはクロックライン３と、８ビットデータ
ライン５が接続されている。
御回路の一実施例を示す回路図、図２はその部分図、図
３はその動作説明用タイムチャートである。図１におい
て、１は発熱体列であり、点状の発熱体１ａ〜１ｎが例
えば５１２個（ｎ＝５１２）配列されてなる。２ａ〜２
ｎは前記発熱体１ａの数と同数設けられる並列入力の８
ビット構成のシフトレジスタであり、該各シフトレジス
タ２ａ〜２ｎにはクロックライン３と、８ビットデータ
ライン５が接続されている。
【０００８】８ａ〜８ｎは前記各シフトレジスタ２ａ〜
２ｎの出力データ、すなわち各発熱体１ａ〜１ｎに対し
て与えられた階調データに相当する時間、出力オンの状
態を持続する演算回路であり、図２に示すように、各演
算回路８ａ〜８ｎは、それぞれ前記各シフトレジスタ２
ａ〜２ｎの階調データをロード信号ライン６に加えられ
る信号によりロードしてカウンタ９の計数値と比較する
比較回路１１ａ〜１１ｎと、ヘッドの各ビットの出力を
オン、オフするラッチ回路１０ａ〜１０ｎとを有する。
比較回路１１ａ〜１１ｎは、対応する各シフトレジスタ
２ａ〜２ｎよりロードされた階調データ値Ａと、端子９
ａから与えられるクロックを計数するカウンタ９の出力
値Ｂとを比較し、Ａ≧Ｂの間はクロック信号に同期して
「１」を出力し、Ａ＜Ｂになると出力をオフとする信号
を対応するラッチ回路１０ａ〜１０ｎに送出するもので
ある。
２ｎの出力データ、すなわち各発熱体１ａ〜１ｎに対し
て与えられた階調データに相当する時間、出力オンの状
態を持続する演算回路であり、図２に示すように、各演
算回路８ａ〜８ｎは、それぞれ前記各シフトレジスタ２
ａ〜２ｎの階調データをロード信号ライン６に加えられ
る信号によりロードしてカウンタ９の計数値と比較する
比較回路１１ａ〜１１ｎと、ヘッドの各ビットの出力を
オン、オフするラッチ回路１０ａ〜１０ｎとを有する。
比較回路１１ａ〜１１ｎは、対応する各シフトレジスタ
２ａ〜２ｎよりロードされた階調データ値Ａと、端子９
ａから与えられるクロックを計数するカウンタ９の出力
値Ｂとを比較し、Ａ≧Ｂの間はクロック信号に同期して
「１」を出力し、Ａ＜Ｂになると出力をオフとする信号
を対応するラッチ回路１０ａ〜１０ｎに送出するもので
ある。
【０００９】１３ａ〜１３ｎおよび１４ａ〜１４ｎは対
応する発熱体１ａ〜１ｎのドライバを構成する論理回路
であり、前段の論理回路１３ａ〜１３ｎには、それぞれ
前記比較回路１１ａ〜１１ｎの出力が個別に加わり、ま
たライン１６、１７からそれぞれイネーブル信号と、ス
トローブ信号が加わる構成となっている。１２は各発熱
体１ａ〜１ｎに共通の電源ラインである。前記シフトレ
ジスタ２ａ〜２ｎ、演算回路８ａ〜８ｎ、論理回路１３
ａ〜１３ｎ、１４ａ〜１４ｎはＩＣ化されてセラミック
でなる発熱体列形成基板上、あるいはその該発熱体列形
成基板と共にヒートシンク上に搭載される回路基板（フ
レキシブル印刷基板やガラスエポキシ基板等）上に搭載
される。
応する発熱体１ａ〜１ｎのドライバを構成する論理回路
であり、前段の論理回路１３ａ〜１３ｎには、それぞれ
前記比較回路１１ａ〜１１ｎの出力が個別に加わり、ま
たライン１６、１７からそれぞれイネーブル信号と、ス
トローブ信号が加わる構成となっている。１２は各発熱
体１ａ〜１ｎに共通の電源ラインである。前記シフトレ
ジスタ２ａ〜２ｎ、演算回路８ａ〜８ｎ、論理回路１３
ａ〜１３ｎ、１４ａ〜１４ｎはＩＣ化されてセラミック
でなる発熱体列形成基板上、あるいはその該発熱体列形
成基板と共にヒートシンク上に搭載される回路基板（フ
レキシブル印刷基板やガラスエポキシ基板等）上に搭載
される。
【００１０】次に図１、２に示した回路の動作を図３の
タイムチャートにより説明する。図３（Ａ）に示すよう
に、データライン５に各発熱体１ａ〜１ｎごとのデータ
をシフトレジスタ２ａ、２ｂ、２ｃ…２ｎにそれぞれ対
応するものの順序でクロックに同期させてｎ回（５１２
回）加える。シフトレジスタ２ａ〜２ｎには、クロック
に同期して、各発熱体１ａ〜１ｎにそれぞれ対応した８
ビットの階調データすなわち各ドット毎の濃度データが
並列にセットされる。
タイムチャートにより説明する。図３（Ａ）に示すよう
に、データライン５に各発熱体１ａ〜１ｎごとのデータ
をシフトレジスタ２ａ、２ｂ、２ｃ…２ｎにそれぞれ対
応するものの順序でクロックに同期させてｎ回（５１２
回）加える。シフトレジスタ２ａ〜２ｎには、クロック
に同期して、各発熱体１ａ〜１ｎにそれぞれ対応した８
ビットの階調データすなわち各ドット毎の濃度データが
並列にセットされる。
【００１１】次に各シフトレジスタ２ａ〜２ｎにセット
された８ビットの階調データをロード信号ライン６に加
わるクロックに同期した信号により図２に示した比較回
路１１ａ〜１１ｎに８ビットの階調データを各々のシフ
トレジスタ２ａ〜２ｎに対して直列に一括して転送す
る。つまり、従来のように、シフトレジスタ２ａ〜２ｎ
に入力された信号のクロック信号に同期させて１ビット
ずつ転送されていたものと異なり、各シフトレジスタ２
ａ〜２ｎに入力された８ビットのデータをロード信号に
より８ビット分を一度に転送することになる。
された８ビットの階調データをロード信号ライン６に加
わるクロックに同期した信号により図２に示した比較回
路１１ａ〜１１ｎに８ビットの階調データを各々のシフ
トレジスタ２ａ〜２ｎに対して直列に一括して転送す
る。つまり、従来のように、シフトレジスタ２ａ〜２ｎ
に入力された信号のクロック信号に同期させて１ビット
ずつ転送されていたものと異なり、各シフトレジスタ２
ａ〜２ｎに入力された８ビットのデータをロード信号に
より８ビット分を一度に転送することになる。
【００１２】ラッチ回路１０ａ〜１０ｎは、セット信号
ライン７に加わるセット信号により出力がオンとなり、
比較回路１１ａ〜１１ｎは、それぞれ転送された階調デ
ータＡと、クロックにより歩進するカウンタ９の出力値
Ｂとを比較し、Ａ≧Ｂの間はクロックに同期させて
「１」を出力し、Ａ＜Ｂになると「０」を出力する。そ
して、セット信号によってオンとなっていたラッチ回路
１０ａ〜１０ｎの出力は、比較回路１１ａ〜１１ｎの出
力が「０」となることによってオフとなり、階調データ
に相当する時間、クロックオンに呼応して出力をオンと
する。例えば階調データとして５３が与えられていると
き、５３回分出力がオンとなる。すなわち、階調データ
の数が大きい程出力オンが持続する。
ライン７に加わるセット信号により出力がオンとなり、
比較回路１１ａ〜１１ｎは、それぞれ転送された階調デ
ータＡと、クロックにより歩進するカウンタ９の出力値
Ｂとを比較し、Ａ≧Ｂの間はクロックに同期させて
「１」を出力し、Ａ＜Ｂになると「０」を出力する。そ
して、セット信号によってオンとなっていたラッチ回路
１０ａ〜１０ｎの出力は、比較回路１１ａ〜１１ｎの出
力が「０」となることによってオフとなり、階調データ
に相当する時間、クロックオンに呼応して出力をオンと
する。例えば階調データとして５３が与えられていると
き、５３回分出力がオンとなる。すなわち、階調データ
の数が大きい程出力オンが持続する。
【００１３】
【発明の効果】本発明によれば、階調数表示ビット数の
データをシフトレジスタに同時に転送するので、従来よ
りはるかに短い時間で階調データを転送でき、印字の高
速化が達成でき、かつ消費電力を低減できる。また、１
ライン分のデータを順次転送できるため、サーマルヘッ
ドを搭載する装置側で複雑な制御を行なう必要がない。
データをシフトレジスタに同時に転送するので、従来よ
りはるかに短い時間で階調データを転送でき、印字の高
速化が達成でき、かつ消費電力を低減できる。また、１
ライン分のデータを順次転送できるため、サーマルヘッ
ドを搭載する装置側で複雑な制御を行なう必要がない。
【図１】本発明のサーマルヘッドの階調制御回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１の一部の詳細図である。
【図３】本実施例の動作を説明するタイムチャートであ
る。
る。
１ 発熱体列 １ａ〜１ｎ 発熱体 ２ａ〜２ｎ シフトレジスタ ８ａ〜８ｎ 演算回路 ９ カウンタ １０ａ〜１０ｎ ラッチ回路 １１ａ〜１１ｎ 比較回路 １２ 共通電源ライン １３ａ〜１３ｎ、１４ａ〜１４ｎ 論理回路
Claims (3)
- 【請求項１】複数の発熱体を有し、該各発熱体の各々に
階調データに相当する回数通電して記録媒体に階調印字
記録を行うサーマルヘッドにおいて、階調データを複数
の重みを持った階調ビット信号に変換し、該階調ビット
信号を受ける並列入力のシフトレジスタを発熱体と同数
備えるとともに、該シフトレジスタと発熱体との間に、
各シフトレジスタに格納された階調数に比例する時間に
変換する演算回路と、該演算回路の出力時間に呼応した
回数だけ発熱体に通電するドライバとを備えたことを特
徴とする階調制御回路。 - 【請求項２】請求項１において、前記各シフトレジスタ
はデータを並列入力する複数のデータラインを有し、か
つ該各シフトレジスタに入力された複数のデータを一括
して直列に出力するものでなることを特徴とする階調制
御回路。 - 【請求項３】請求項１または２において、前記階調制御
を行なう回路をＩＣ化して発熱抵抗体形成基板または回
路基板上に搭載したことを特徴とする階調制御回路を用
いたサーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26322592A JPH0687229A (ja) | 1992-09-05 | 1992-09-05 | 階調制御回路及びこれを用いたサーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26322592A JPH0687229A (ja) | 1992-09-05 | 1992-09-05 | 階調制御回路及びこれを用いたサーマルヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0687229A true JPH0687229A (ja) | 1994-03-29 |
Family
ID=17386523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26322592A Pending JPH0687229A (ja) | 1992-09-05 | 1992-09-05 | 階調制御回路及びこれを用いたサーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974005A (en) * | 1994-12-20 | 1999-10-26 | Teac Corporation | Information processing apparatus and method enabling editing data tracks by using table data |
| US6138203A (en) * | 1995-11-10 | 2000-10-24 | Sony Corporation | Information processing apparatus and method enabling a write-once recording medium to be utilized as a rewriteable recording medium |
-
1992
- 1992-09-05 JP JP26322592A patent/JPH0687229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974005A (en) * | 1994-12-20 | 1999-10-26 | Teac Corporation | Information processing apparatus and method enabling editing data tracks by using table data |
| US6138203A (en) * | 1995-11-10 | 2000-10-24 | Sony Corporation | Information processing apparatus and method enabling a write-once recording medium to be utilized as a rewriteable recording medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |