JPH0787518B2 - 記録ヘッド駆動回路 - Google Patents
記録ヘッド駆動回路Info
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- JPH0787518B2 JPH0787518B2 JP60019985A JP1998585A JPH0787518B2 JP H0787518 B2 JPH0787518 B2 JP H0787518B2 JP 60019985 A JP60019985 A JP 60019985A JP 1998585 A JP1998585 A JP 1998585A JP H0787518 B2 JPH0787518 B2 JP H0787518B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、記録ヘッド駆動方向及び記録ヘッド駆動回路
に係り、特に高速のデータ転送が可能かつ中間調記録に
好適な記録ヘッド駆動方法及び記録ヘッド駆動回路に関
する。
に係り、特に高速のデータ転送が可能かつ中間調記録に
好適な記録ヘッド駆動方法及び記録ヘッド駆動回路に関
する。
従来、記録ヘッド駆動方法及び記録ヘッド駆動回路につ
いては、IEEE Trans.on Consumer Electronics,Vol CE
−28,No.3,351（August 1982）におけるTokumaru等によ
る“Apowerful 32 Bit Thermal Printing Head Driver
LSI"と題する文献において論じられている。
いては、IEEE Trans.on Consumer Electronics,Vol CE
−28,No.3,351（August 1982）におけるTokumaru等によ
る“Apowerful 32 Bit Thermal Printing Head Driver
LSI"と題する文献において論じられている。
第８図に、従来の記録ヘッド駆動回路を用いた記録装置
の簡単なブロック図を示す。画像源１は半導体メモリ，
磁気ディスクなどにより構成されるメモリで、ここに一
時蓄えられた記録データは、制御回路２内に含まれ記録
装置全体を制御するマイクロプロセッサユニットのデー
タバスライン６を介し、信号変換回路12にパラレルに転
送される。信号変換回路12では、制御回路２の指令に応
じて転送された記録データをパラレルからシリアルに変
換し、記録ヘッド駆動回路３に転送し、この記録データ
に応じて記録素子アレイ11を通電させ記録する。
の簡単なブロック図を示す。画像源１は半導体メモリ，
磁気ディスクなどにより構成されるメモリで、ここに一
時蓄えられた記録データは、制御回路２内に含まれ記録
装置全体を制御するマイクロプロセッサユニットのデー
タバスライン６を介し、信号変換回路12にパラレルに転
送される。信号変換回路12では、制御回路２の指令に応
じて転送された記録データをパラレルからシリアルに変
換し、記録ヘッド駆動回路３に転送し、この記録データ
に応じて記録素子アレイ11を通電させ記録する。
例えば、記録素子の発生する熱エネルギーにより、感熱
紙上に塗られた薬品が反応して発色する方式が熱発色記
録方式で中間調記録も可能であるが、主としてファクシ
ミリ及び簡易プリンタ等に用いられている。一方熱転写
記録方式は、記録素子の熱エネルギにより転写紙上に塗
られたインクが溶融又は昇華して記録紙上に転写し、画
像を得る方式で、マルチカラー化と、中間調及び中間調
をカラー化したフルカラー記録に適した方式として注目
されている。
紙上に塗られた薬品が反応して発色する方式が熱発色記
録方式で中間調記録も可能であるが、主としてファクシ
ミリ及び簡易プリンタ等に用いられている。一方熱転写
記録方式は、記録素子の熱エネルギにより転写紙上に塗
られたインクが溶融又は昇華して記録紙上に転写し、画
像を得る方式で、マルチカラー化と、中間調及び中間調
をカラー化したフルカラー記録に適した方式として注目
されている。
ファクシミリやラインプリンタに用いる記録ヘッドは、
多数の記録素子がアレイ状に並べられており、この記録
素子アレイ11と駆動回路３の接続性の観点から、駆動回
路３を集積してIC（Integrated Circuit）化し、同一基
板上に配置する形式の記録ヘッド４が普及している。
多数の記録素子がアレイ状に並べられており、この記録
素子アレイ11と駆動回路３の接続性の観点から、駆動回
路３を集積してIC（Integrated Circuit）化し、同一基
板上に配置する形式の記録ヘッド４が普及している。
従来の記録ヘッド駆動回路３の構成及び動作タイミング
について、それぞれ第９図及び第10図により説明する。
について、それぞれ第９図及び第10図により説明する。
第９図はIC化した駆動回路の素子の一例を示している。
駆動出力数は例えば32個で、例えば2048個の記録素子を
有する発熱ヘッドを駆動する時には、第９図のICを64個
カスケードに接続する。駆動回路は、マスター・スレー
プ型記録素子20−1,20−2,…,20−32をカスケードに接
続したシフトレジスタ13，記録素子21−1,21−2,…,21
−32から成りシフトレジスタ13の各ビット出力を一時記
憶する記憶素子ブロック７、及び論理積ゲート22−1,22
−２…22−32と記録素子を駆動する出力トランジスタ23
−1,23−２…23−32から成る出力バッファ10などにより
構成されている。
駆動出力数は例えば32個で、例えば2048個の記録素子を
有する発熱ヘッドを駆動する時には、第９図のICを64個
カスケードに接続する。駆動回路は、マスター・スレー
プ型記録素子20−1,20−2,…,20−32をカスケードに接
続したシフトレジスタ13，記録素子21−1,21−2,…,21
−32から成りシフトレジスタ13の各ビット出力を一時記
憶する記憶素子ブロック７、及び論理積ゲート22−1,22
−２…22−32と記録素子を駆動する出力トランジスタ23
−1,23−２…23−32から成る出力バッファ10などにより
構成されている。
このような構成の駆動回路を用いた駆動素子を実装した
記録ヘッドを用い、中間調画像を記録する方法として、
記録素子に印加する電力の通電時間を制御するパルス幅
制御が有効である。
記録ヘッドを用い、中間調画像を記録する方法として、
記録素子に印加する電力の通電時間を制御するパルス幅
制御が有効である。
64個の駆動素子をカスケードに接続し、2048個の記録素
子を駆動して濃淡64階調の中間調画像を記録する時の制
御信号と記録データのタイミングチャートが第10図で第
９図の回路構成図と合わせて、動作を示す。まず、クロ
ックCLKにより、１ライン,1階調分の記録データDATAを
シリアルにシフトレジスタに転送し、その後ラッチ信号
LATCHにより、記憶素子ブロック７に記憶する。この記
憶動作に伴って記憶素子ブロック７の各出力Ｑからデー
タが出される。第９図の回路では“High"レベルの記録
データが伝達された論理積ゲート22−１〜23が各出力ト
ランジスタ23−１〜32を駆動して記録素子を通電させ
る。この記録素子の通電時間幅は論理積ゲート22−1,22
−２…22−32に共通に入力される記録信号STBと記憶素
子21−１〜32の各出力の論理積により決定される。
子を駆動して濃淡64階調の中間調画像を記録する時の制
御信号と記録データのタイミングチャートが第10図で第
９図の回路構成図と合わせて、動作を示す。まず、クロ
ックCLKにより、１ライン,1階調分の記録データDATAを
シリアルにシフトレジスタに転送し、その後ラッチ信号
LATCHにより、記憶素子ブロック７に記憶する。この記
憶動作に伴って記憶素子ブロック７の各出力Ｑからデー
タが出される。第９図の回路では“High"レベルの記録
データが伝達された論理積ゲート22−１〜23が各出力ト
ランジスタ23−１〜32を駆動して記録素子を通電させ
る。この記録素子の通電時間幅は論理積ゲート22−1,22
−２…22−32に共通に入力される記録信号STBと記憶素
子21−１〜32の各出力の論理積により決定される。
従って、記録信号STBを“Low"レベルに維持することに
より、次の階調の記録データが記憶素子21−１〜32から
出力されるまで、前の階調の出力状態を接続する。
より、次の階調の記録データが記憶素子21−１〜32から
出力されるまで、前の階調の出力状態を接続する。
上記の如く、１階調毎にシフトレジスタ13に１ライン分
の階調データを転送するため、64階調記録では、64回の
ラインデータ転送が必要である。
の階調データを転送するため、64階調記録では、64回の
ラインデータ転送が必要である。
また、各階調の最小記録時間は、シフトレジスタ13に１
階調分のラインデータを転送する時間により決定され
る。4MHzの高速の転送速度で2048ビットのシフトレジス
タ13にデータを転送すると約0.5msの時間が必要で、こ
の時間が各階調の最小記録時間となる。64階調の上記条
件で記録すると、１ラインの記録に最短でも32msを必要
とする。したがって、各階調の記録時間を短縮し、高速
記録と多階調記録を同時に実現するには、より高速の転
送クロックで動作する駆動ICが必要であるが、現状のIC
製造プロセス技術では十分とはいえない。
階調分のラインデータを転送する時間により決定され
る。4MHzの高速の転送速度で2048ビットのシフトレジス
タ13にデータを転送すると約0.5msの時間が必要で、こ
の時間が各階調の最小記録時間となる。64階調の上記条
件で記録すると、１ラインの記録に最短でも32msを必要
とする。したがって、各階調の記録時間を短縮し、高速
記録と多階調記録を同時に実現するには、より高速の転
送クロックで動作する駆動ICが必要であるが、現状のIC
製造プロセス技術では十分とはいえない。
以上のように、従来の記録ヘッド駆動ICは、記録データ
をシリアルに転送するため、記録ヘッド上の配線数を少
なくできるなどの有利な点もあるが、より高速の記録速
度及び中間調記録などの高機能化を目指す場合、記録デ
ータの転送速度が問題になる。これらの問題点に対処す
る方法の１つとして、第11図に示す如く、記録ヘッド４
中のシフトレジスタ13を分割し、複数入力とすることに
より、記録データの高速転送を実現する方式が提案され
ている。しかし、第11図に示すように、信号変換回路12
−ｎが記録データの分割数に等しく必要であることと、
画像源１から各信号変換回路12−ｎに記録データを分配
する手段が必要であり、回路の規模が大幅に増大すると
いう問題点があった。
をシリアルに転送するため、記録ヘッド上の配線数を少
なくできるなどの有利な点もあるが、より高速の記録速
度及び中間調記録などの高機能化を目指す場合、記録デ
ータの転送速度が問題になる。これらの問題点に対処す
る方法の１つとして、第11図に示す如く、記録ヘッド４
中のシフトレジスタ13を分割し、複数入力とすることに
より、記録データの高速転送を実現する方式が提案され
ている。しかし、第11図に示すように、信号変換回路12
−ｎが記録データの分割数に等しく必要であることと、
画像源１から各信号変換回路12−ｎに記録データを分配
する手段が必要であり、回路の規模が大幅に増大すると
いう問題点があった。
本発明の目的は、主として中間調画像記録を行なう記録
装置において、記録ヘッドへの情報伝達速度の高速化，
クロック周波数の低速化及び記録時間の短縮を信号変換
回路の回路規模を拡大させることなく実現する記録ヘッ
ド駆動方法及び記録ヘッド駆動回路を提供することにあ
る。
装置において、記録ヘッドへの情報伝達速度の高速化，
クロック周波数の低速化及び記録時間の短縮を信号変換
回路の回路規模を拡大させることなく実現する記録ヘッ
ド駆動方法及び記録ヘッド駆動回路を提供することにあ
る。
本発明の記録ヘッド駆動方法の特徴は、濃淡画像の階調
数に応じたタイミングで、記録素子の通電の開始または
停止を指示する制御信号（以下階調信号と称す）を各記
録素子につき、１度伝達するだけで階調制御が可能な記
録ヘッド駆動方法とすることにより、記録素子と階調信
号とを同数としたことにある。
数に応じたタイミングで、記録素子の通電の開始または
停止を指示する制御信号（以下階調信号と称す）を各記
録素子につき、１度伝達するだけで階調制御が可能な記
録ヘッド駆動方法とすることにより、記録素子と階調信
号とを同数としたことにある。
また、本発明の記録ヘッド駆動回路の特徴は、記録ヘッ
ド駆動ICの階調信号入力端子を複数とし、かつラッチを
主体とした記憶素子に階調信号だけを選択的に書き込み
可能とする機能を備えたことにより、情報量転送速度の
高速化と、中間調画像記録装置の信号変換回路の簡略
化，クロック周波数の低速化及び記録時間の大幅な短縮
を可能としたものである。
ド駆動ICの階調信号入力端子を複数とし、かつラッチを
主体とした記憶素子に階調信号だけを選択的に書き込み
可能とする機能を備えたことにより、情報量転送速度の
高速化と、中間調画像記録装置の信号変換回路の簡略
化，クロック周波数の低速化及び記録時間の大幅な短縮
を可能としたものである。
以下、本発明の一実施例を第１図，第２図により説明す
る。
る。
第１図は本発明に成る記録ヘッド駆動回路を用いた記録
装置の簡単な構成熱発色及び熱転写の場合を例にとって
示す。基本構成は第８図の従来例とほぼ同様であるが、
複数の階調信号入力端子を設けるとともに、階調信号の
入力端子数に等しい数の記録素子を１つのブロックとす
る２段から成る記憶素子ブロック群７及び９，画像源１
から伝達され信号変換回路12において、バイナリ信号か
らビット信号に変換した階調信号だけを第２段の記憶素
子ブロック群９に伝達記憶する選択的書き込み回路７、
及び出力バッファアレイ10により記録ヘッド駆動回路３
を構成した点が異なる。
装置の簡単な構成熱発色及び熱転写の場合を例にとって
示す。基本構成は第８図の従来例とほぼ同様であるが、
複数の階調信号入力端子を設けるとともに、階調信号の
入力端子数に等しい数の記録素子を１つのブロックとす
る２段から成る記憶素子ブロック群７及び９，画像源１
から伝達され信号変換回路12において、バイナリ信号か
らビット信号に変換した階調信号だけを第２段の記憶素
子ブロック群９に伝達記憶する選択的書き込み回路７、
及び出力バッファアレイ10により記録ヘッド駆動回路３
を構成した点が異なる。
第１図の記録ヘッド駆動回路３の内、IC1個分の回路の
一実施例を第２図に示す。回路構成の詳細を以下に示
す。シフトレジスタの約２分の１のトランジスタ数で構
成可能なラッチゲート32個から成る記憶素子32−1,32−
２…32−8,…35−１…,35−８を８個ずつの４ブロック
に分割し、第１段の記憶素子ブロック群７を形成し、各
記憶素子ブロックの相対する入力端子を相互に接続して
８個の階調信号入力D0〜D7の各端子に接続する。ブロッ
ク選択回路５としてマスター・スレーブ型記憶素子30・
１〜30・４をカスケートに接続したシフトレジスタで構
成し、各ビット出力を第１段の記憶素子ブロック群７の
各ブロックの書込み端子CKに接続している。第１段の記
憶素子ブロック群７の各出力Q1-1〜Q1-32を、各々ラッ
チ信号LATCHとともに、選択的書込み回路８を構成する
負の論理積ゲート36・１〜36・32に入力すると同時に、
32個のラッチゲート37・１〜40・８により構成される第
２段の記憶素子ブロック群９の信号入力端子Ｄに入力し
ている。第２段の記憶素子ブロック群９の各出力Q2-1〜
Q2-32は、記録素子に電力を供給して駆動する駆動トラ
ンジスタ39・１〜39・32の制御信号STBとともに負の論
理和ゲート38・１〜38・32に接続されている。また第２
段の記憶素子ブロック群９には、記憶素子を初期化する
リセット信号RESETが入力されている。
一実施例を第２図に示す。回路構成の詳細を以下に示
す。シフトレジスタの約２分の１のトランジスタ数で構
成可能なラッチゲート32個から成る記憶素子32−1,32−
２…32−8,…35−１…,35−８を８個ずつの４ブロック
に分割し、第１段の記憶素子ブロック群７を形成し、各
記憶素子ブロックの相対する入力端子を相互に接続して
８個の階調信号入力D0〜D7の各端子に接続する。ブロッ
ク選択回路５としてマスター・スレーブ型記憶素子30・
１〜30・４をカスケートに接続したシフトレジスタで構
成し、各ビット出力を第１段の記憶素子ブロック群７の
各ブロックの書込み端子CKに接続している。第１段の記
憶素子ブロック群７の各出力Q1-1〜Q1-32を、各々ラッ
チ信号LATCHとともに、選択的書込み回路８を構成する
負の論理積ゲート36・１〜36・32に入力すると同時に、
32個のラッチゲート37・１〜40・８により構成される第
２段の記憶素子ブロック群９の信号入力端子Ｄに入力し
ている。第２段の記憶素子ブロック群９の各出力Q2-1〜
Q2-32は、記録素子に電力を供給して駆動する駆動トラ
ンジスタ39・１〜39・32の制御信号STBとともに負の論
理和ゲート38・１〜38・32に接続されている。また第２
段の記憶素子ブロック群９には、記憶素子を初期化する
リセット信号RESETが入力されている。
本実施例によれば、階調信号入力端子を８入力とし、デ
ータ転送を８ビットパラレルで転送とすることにより、
１クロックで８個のデータ転送が可能となり、従来のシ
フトレジスタ方式に比較し、同一時間内に、８倍の情報
量を転送できる。
ータ転送を８ビットパラレルで転送とすることにより、
１クロックで８個のデータ転送が可能となり、従来のシ
フトレジスタ方式に比較し、同一時間内に、８倍の情報
量を転送できる。
記録ヘッドを用い中間調記録を実現する方法として、記
録素子に供給する電力パルスの時間幅を個々の素子毎に
制御し、各素子に与える印加エネルギを変えて、通電量
を制御するパルス幅制御方式が有効である。
録素子に供給する電力パルスの時間幅を個々の素子毎に
制御し、各素子に与える印加エネルギを変えて、通電量
を制御するパルス幅制御方式が有効である。
第４図にパルス幅制御方式を用い、画像を記録した時の
パルス幅と記録濃度の一般的な特性を示す。横軸にパル
ス幅，縦軸に記録濃度をとると、記録濃度は第４図に示
す如くＳ字型特性を示す。紙の地濃度D0も含め10階調の
濃度レベル（10階調の中間調レベル）を記録する場合に
は、紙の地濃度D0と最高濃度D9を９等分した各点に対応
するパルス幅０〜t9を記録素子に印加することにより、
10階調の濃淡画像の記録が可能となる。例えば、t1,t2,
t3などの短いパルス幅を素子に与えると、それぞれD1,D
2,D3の低い濃度のドットを印画し、t7,t8,t9などの長い
パルス幅を素子に与えると、それぞれD7,D8,D9の高い濃
度のドットを印画するので、これらの濃淡ドットを画像
源の濃淡情報に応じて記録することにより、濃淡画像を
記録できる。
パルス幅と記録濃度の一般的な特性を示す。横軸にパル
ス幅，縦軸に記録濃度をとると、記録濃度は第４図に示
す如くＳ字型特性を示す。紙の地濃度D0も含め10階調の
濃度レベル（10階調の中間調レベル）を記録する場合に
は、紙の地濃度D0と最高濃度D9を９等分した各点に対応
するパルス幅０〜t9を記録素子に印加することにより、
10階調の濃淡画像の記録が可能となる。例えば、t1,t2,
t3などの短いパルス幅を素子に与えると、それぞれD1,D
2,D3の低い濃度のドットを印画し、t7,t8,t9などの長い
パルス幅を素子に与えると、それぞれD7,D8,D9の高い濃
度のドットを印画するので、これらの濃淡ドットを画像
源の濃淡情報に応じて記録することにより、濃淡画像を
記録できる。
このようなパルス幅制御方式による中間調記録を、本発
明の一実施例となる記録ヘッド駆動回路を用いて実現す
る場合の説明図を第５図及び第６図に示す。第５図に示
すように、回路構成は第２図実施例と同様であるが説明
を容易にするため、記録素子R1〜R4を４ビットとし、ド
ライバICも記録データD1,D2の２入力、第１段及び第２
段ラッチブロックLB1〜LB4も各々２個の計４ビットの構
成で説明する。すなわち、２入力により、４画素分の印
刷を実行する構成となっている。また記録階調数も階調
0,階調1,階調2,階調3,階調４の５階調とし、記録素子R1
が０階調，記録素子R2が１階調，記録素子R3が２階調，
記録素子R4が４階調の濃度を記録する場合について、第
６図のタイミングチャートにより説明する。
明の一実施例となる記録ヘッド駆動回路を用いて実現す
る場合の説明図を第５図及び第６図に示す。第５図に示
すように、回路構成は第２図実施例と同様であるが説明
を容易にするため、記録素子R1〜R4を４ビットとし、ド
ライバICも記録データD1,D2の２入力、第１段及び第２
段ラッチブロックLB1〜LB4も各々２個の計４ビットの構
成で説明する。すなわち、２入力により、４画素分の印
刷を実行する構成となっている。また記録階調数も階調
0,階調1,階調2,階調3,階調４の５階調とし、記録素子R1
が０階調，記録素子R2が１階調，記録素子R3が２階調，
記録素子R4が４階調の濃度を記録する場合について、第
６図のタイミングチャートにより説明する。
はじめに、本構成における記録データD1とD2のデータ構
成について説明する。記録データD1を転送するバスライ
ンには発熱抵抗体R1の通信を制御する記録データD11と
発熱抵抗体R3の通電を制御する記録データ号D21が階調
の順序に従って交互に転送される。即ち、ｎ階調目とｎ
＋１階調目付近を例にすると、…D11−n,D21−n,D11−
（ｎ＋１）,D21−（ｎ＋１）…の順序で転送されてい
く。記録データD2を転送するバスラインについても同様
に、発熱抵抗体R2の通電を制御する記録データD12と発
熱抵抗体R4の通電を制御する記録データD22が階調順に
…D21−n,D22−n,D21−（ｎ＋１）,D22−（ｎ＋１）…
の順に転送される。本実施例では、以後の説明で詳述す
るが、ｎ階調において“High"レベルの階調信号D11−n,
D21−n,D12−n,D22−ｎが送られたときに通電を停止す
る回路構成とした。
成について説明する。記録データD1を転送するバスライ
ンには発熱抵抗体R1の通信を制御する記録データD11と
発熱抵抗体R3の通電を制御する記録データ号D21が階調
の順序に従って交互に転送される。即ち、ｎ階調目とｎ
＋１階調目付近を例にすると、…D11−n,D21−n,D11−
（ｎ＋１）,D21−（ｎ＋１）…の順序で転送されてい
く。記録データD2を転送するバスラインについても同様
に、発熱抵抗体R2の通電を制御する記録データD12と発
熱抵抗体R4の通電を制御する記録データD22が階調順に
…D21−n,D22−n,D21−（ｎ＋１）,D22−（ｎ＋１）…
の順に転送される。本実施例では、以後の説明で詳述す
るが、ｎ階調において“High"レベルの階調信号D11−n,
D21−n,D12−n,D22−ｎが送られたときに通電を停止す
る回路構成とした。
まず、第２段のラッチブロックLB3及びLB4をリセットパ
ルスRESETにより初期化すると、第２段ラッチブロック
の出力Q31〜Q42が“Low"レベルになる。しかし、駆動信
号STBが“High"レベルに維持されているので発熱抵抗体
R1〜R4に通電されることがない。次に、ブロック選択信
号BE1及びBE2と第１図に示す信号変換回路にて作成され
た階調信号からなる記録データD1,D2を図５に示す第１
段目のラッチブロックLB1,LB2に入力する。第１段のラ
ッチブロックLB1,LB2ではそれぞれの出力端子Q11,Q12,Q
21,Q22に４画素分のデータが出力される。この出力を第
６図に示すタイミングで転送すると、BE1の立下がり
で、ラッチブロックLB1に記録データD1,D2のうち記録素
子R1,R2に送るべき第１階調のデータD11-1及びD12-1が
書き込まれ、ラッチブロックLB1は制御信号Q11-1及びQ
12-1を出力する。またBE2の立下がりで、ラッチブロッ
クLB2に記録データD1,D2のうち記録素子R3,R4に送るべ
き第１階調のデータD21-1及びD22-1が書き込まれ、ラッ
チブロックLB2は制御信号Q21-1及びQ22-1を出力する。
これら第１段のラッチブロックLB1,LB2の出力を第２段
のラッチブロックLB3,LB4に書き込むラッチ信号LATCHは
選択的書込み回路を形成するゲートG1により選択的に伝
達される。すなわち第１段のラッチブロックLB1,LB2の
出力が“High"レベル（“High"レベルデータを“階調信
号”とする）時、すなわち、この例の第１階調のデータ
のうちQ11-1だけが第１階調のラッチ信号L1の立上がり
で第２段のラッチブロックに書込まれる。従って、第２
図のラッチブロックLB3,LB4の出力Q31,Q32,Q41,Q42は第
１階調ラッチ信号L1によりQ31だげが“Low"から“High"
レベルに変化する。第２段のラッチブロックLB3,LB4の
出力が“High"のビットは記録素子の駆動信号STBにかか
わらず、駆動を停止する。従って、Q31の信号が伝達さ
れる記録素子R1は第１階調データ以後、Q31が“High"レ
ベルであり、電力が一度も供給されず全く通電しないた
め、階調０となる。他の素子については、第１階調の第
２段ラッチブロック出力Q32,Q41,Q42が“Low"レベルと
なり、駆動信号STBの“Low"レベルに応じて発熱するた
め少なくとも第１階調以上のドットを印画する。第２階
調以後も、全く同様に信号が伝達され記録素子の通電ま
たは通電停止を制御できる。第２階調の記録データD
11-2,D12-2,D21-2,D22-2のうち、記録素子R1に伝達され
るデータがD11-2,R2にはD12-2…R4にはD22-2が伝達され
る。これらの信号のうち、一度駆動停止信号を伝達した
D11-2の信号は“Low"レベルでも“High"レベルでも良
い。たとえ“Low"レベルを伝達しても選択的書き込み回
路を形成する負の論理積ゲートG1により、“Low"レベル
信号は第２段のラッチブロックLB3への書き込みが禁止
されるため、第２段ラッチブロックの出力Q31は“High"
レベルを維持する。
ルスRESETにより初期化すると、第２段ラッチブロック
の出力Q31〜Q42が“Low"レベルになる。しかし、駆動信
号STBが“High"レベルに維持されているので発熱抵抗体
R1〜R4に通電されることがない。次に、ブロック選択信
号BE1及びBE2と第１図に示す信号変換回路にて作成され
た階調信号からなる記録データD1,D2を図５に示す第１
段目のラッチブロックLB1,LB2に入力する。第１段のラ
ッチブロックLB1,LB2ではそれぞれの出力端子Q11,Q12,Q
21,Q22に４画素分のデータが出力される。この出力を第
６図に示すタイミングで転送すると、BE1の立下がり
で、ラッチブロックLB1に記録データD1,D2のうち記録素
子R1,R2に送るべき第１階調のデータD11-1及びD12-1が
書き込まれ、ラッチブロックLB1は制御信号Q11-1及びQ
12-1を出力する。またBE2の立下がりで、ラッチブロッ
クLB2に記録データD1,D2のうち記録素子R3,R4に送るべ
き第１階調のデータD21-1及びD22-1が書き込まれ、ラッ
チブロックLB2は制御信号Q21-1及びQ22-1を出力する。
これら第１段のラッチブロックLB1,LB2の出力を第２段
のラッチブロックLB3,LB4に書き込むラッチ信号LATCHは
選択的書込み回路を形成するゲートG1により選択的に伝
達される。すなわち第１段のラッチブロックLB1,LB2の
出力が“High"レベル（“High"レベルデータを“階調信
号”とする）時、すなわち、この例の第１階調のデータ
のうちQ11-1だけが第１階調のラッチ信号L1の立上がり
で第２段のラッチブロックに書込まれる。従って、第２
図のラッチブロックLB3,LB4の出力Q31,Q32,Q41,Q42は第
１階調ラッチ信号L1によりQ31だげが“Low"から“High"
レベルに変化する。第２段のラッチブロックLB3,LB4の
出力が“High"のビットは記録素子の駆動信号STBにかか
わらず、駆動を停止する。従って、Q31の信号が伝達さ
れる記録素子R1は第１階調データ以後、Q31が“High"レ
ベルであり、電力が一度も供給されず全く通電しないた
め、階調０となる。他の素子については、第１階調の第
２段ラッチブロック出力Q32,Q41,Q42が“Low"レベルと
なり、駆動信号STBの“Low"レベルに応じて発熱するた
め少なくとも第１階調以上のドットを印画する。第２階
調以後も、全く同様に信号が伝達され記録素子の通電ま
たは通電停止を制御できる。第２階調の記録データD
11-2,D12-2,D21-2,D22-2のうち、記録素子R1に伝達され
るデータがD11-2,R2にはD12-2…R4にはD22-2が伝達され
る。これらの信号のうち、一度駆動停止信号を伝達した
D11-2の信号は“Low"レベルでも“High"レベルでも良
い。たとえ“Low"レベルを伝達しても選択的書き込み回
路を形成する負の論理積ゲートG1により、“Low"レベル
信号は第２段のラッチブロックLB3への書き込みが禁止
されるため、第２段ラッチブロックの出力Q31は“High"
レベルを維持する。
以上、本実施例によれば、ラッチを主体とし、選択的書
き込み回路と２段のラッチブロックを組合せた回路構成
とすることにより、通電を停止したい任意のビットに、
任意の階調数で“High"レベルの階調信号を１画素につ
き１度伝達するだけで、所望のパルス幅で記録素子を駆
動できる。従って、信号変換回数を階調数に依らず画素
数と等しく減少したことにより、信号変換回路のクロッ
ク周波数の低速化または処理の高速化が可能である。
き込み回路と２段のラッチブロックを組合せた回路構成
とすることにより、通電を停止したい任意のビットに、
任意の階調数で“High"レベルの階調信号を１画素につ
き１度伝達するだけで、所望のパルス幅で記録素子を駆
動できる。従って、信号変換回数を階調数に依らず画素
数と等しく減少したことにより、信号変換回路のクロッ
ク周波数の低速化または処理の高速化が可能である。
第７図に、第２図の本実施例による64階調の中間調画素
の１ライン記録時のタイミングチャートを示す。信号及
びタイミングは第６図とほぼ同様で、階調数を64階調
に、ビット数を32ビットの駆動ICを64個カスケードに接
続し2048ビットに拡張した例を示している。データの流
れについては、第６図とほぼ同様なので省略する。
の１ライン記録時のタイミングチャートを示す。信号及
びタイミングは第６図とほぼ同様で、階調数を64階調
に、ビット数を32ビットの駆動ICを64個カスケードに接
続し2048ビットに拡張した例を示している。データの流
れについては、第６図とほぼ同様なので省略する。
一般的に、64個調の画像の平均階調数は、20階調から30
階調の画像が多い。従って、従来のシフトレジスタ方式
或いは選択的書込み回路を持たないパラレル入力方式の
如く、各階調毎に記録指示データを送る方式では、画像
源に蓄えられた１画素分の濃淡情報から平均20から30個
の記録指示データを信号変換回路で作成する必要があ
る。一方、本実施例においては、１画素分の濃淡情報に
ついて１個の発熱停止指示データを信号変換回路で作成
すれば良く従来のシフトレジスタ方式に比較し、比較的
少ない回路規模で信号変換回路において作成する階調信
号の数を約20分の１以下に縮少することが可能である。
従って、信号変換回路のクロック周波数を低くすること
が可能となるため、回路の高速動作による誤動作を防止
すること、画像源及び信号変換回路のメモリのアクセス
時間などにより決定する１ラインの最小記録時間を大幅
に短縮することが可能である。本実施例の如く、階調信
号入力端子を複数とすることと、選択的書込み回路を併
用することにより、大画面，高精細，多階調記録におい
ても、信号変換回路における変換時間及び記録ヘッドへ
のデータ転送時間を、クロック周波数を上げることなく
大幅に短縮することが可能で、記録時間の大幅短縮を実
現できる。また信号変換回路も１式で済み、回路規模を
増大させることもない。
階調の画像が多い。従って、従来のシフトレジスタ方式
或いは選択的書込み回路を持たないパラレル入力方式の
如く、各階調毎に記録指示データを送る方式では、画像
源に蓄えられた１画素分の濃淡情報から平均20から30個
の記録指示データを信号変換回路で作成する必要があ
る。一方、本実施例においては、１画素分の濃淡情報に
ついて１個の発熱停止指示データを信号変換回路で作成
すれば良く従来のシフトレジスタ方式に比較し、比較的
少ない回路規模で信号変換回路において作成する階調信
号の数を約20分の１以下に縮少することが可能である。
従って、信号変換回路のクロック周波数を低くすること
が可能となるため、回路の高速動作による誤動作を防止
すること、画像源及び信号変換回路のメモリのアクセス
時間などにより決定する１ラインの最小記録時間を大幅
に短縮することが可能である。本実施例の如く、階調信
号入力端子を複数とすることと、選択的書込み回路を併
用することにより、大画面，高精細，多階調記録におい
ても、信号変換回路における変換時間及び記録ヘッドへ
のデータ転送時間を、クロック周波数を上げることなく
大幅に短縮することが可能で、記録時間の大幅短縮を実
現できる。また信号変換回路も１式で済み、回路規模を
増大させることもない。
第12図に本発明の他の実施例の回路図を示す。基本構成
は、第２図の本発明の実施例とほぼ同様であるが、選択
的書込み回路８を、入力端子D0〜D7と第１段の記録素子
ブロック群７の間に配置するとともに、第２段の記録素
子ブロックを省略した点が異なる。なお、負の論理和ゲ
ート40・１〜40・４はタイミング調整用ゲートである。
第３図に本実施例に成る駆動素子を用いた１ラインの１
階調記録時のタイミングチャートを示す。クロックCLK
とデータD0〜D7のタイミングが多少異なる他は、第７図
に示す本発明の実施例と同様である。すなわちクロック
CLKがLowレベルで記憶素子ブロックにデータを伝送して
いる間は、データD0〜D7を保持する必要がある。このた
め第２図に示す本発明の実施例に比較し、動作条件に多
少の制約は加わるが、従来のシフトレジスタ方式に比較
して約２分の１の回路規模で、情報量転送速度を８倍に
することができる。
は、第２図の本発明の実施例とほぼ同様であるが、選択
的書込み回路８を、入力端子D0〜D7と第１段の記録素子
ブロック群７の間に配置するとともに、第２段の記録素
子ブロックを省略した点が異なる。なお、負の論理和ゲ
ート40・１〜40・４はタイミング調整用ゲートである。
第３図に本実施例に成る駆動素子を用いた１ラインの１
階調記録時のタイミングチャートを示す。クロックCLK
とデータD0〜D7のタイミングが多少異なる他は、第７図
に示す本発明の実施例と同様である。すなわちクロック
CLKがLowレベルで記憶素子ブロックにデータを伝送して
いる間は、データD0〜D7を保持する必要がある。このた
め第２図に示す本発明の実施例に比較し、動作条件に多
少の制約は加わるが、従来のシフトレジスタ方式に比較
して約２分の１の回路規模で、情報量転送速度を８倍に
することができる。
また、本発明の実施例では、ブロック選択回路を全てシ
フトレジスタにより構成したが、シフトレジスタの代わ
りに、デコーダを用いても全く同様の効果を示す。更
に、デコーダを用いることにより、階調信号の任意の記
録素子ブロックにランダムに伝達することが可能で、よ
り一層データ転送時間を短縮することが可能で、記録の
高速化を実現できる。
フトレジスタにより構成したが、シフトレジスタの代わ
りに、デコーダを用いても全く同様の効果を示す。更
に、デコーダを用いることにより、階調信号の任意の記
録素子ブロックにランダムに伝達することが可能で、よ
り一層データ転送時間を短縮することが可能で、記録の
高速化を実現できる。
本発明によれば、従来のシフトレジスタ方式に対して、
複数のデータを同時に転送する機能を有するので、情報
量転送速度の大幅な高速化が可能である。
複数のデータを同時に転送する機能を有するので、情報
量転送速度の大幅な高速化が可能である。
また、階調信号だけを選択的に書き込む機能を具備した
ことで、画素の濃淡情報と信号変換回数を同一としたこ
とにより、信号変換回路のクロック周波数を低速化を可
能とともに、信号変換回路の回路規模を増大させること
なく、信号変換時間を大幅に短縮する効果がある。
ことで、画素の濃淡情報と信号変換回数を同一としたこ
とにより、信号変換回路のクロック周波数を低速化を可
能とともに、信号変換回路の回路規模を増大させること
なく、信号変換時間を大幅に短縮する効果がある。
第１図は本発明の画像記録装置の一例を示すブロック
図、第２図は本発明駆動ICの実施例の回路図、第４図は
パルス幅と記録濃度の関係を示す特性図、第５図及び第
６図は、それぞれ本発明駆動ICを用いた中間調記録方式
を説明する回路図及びタイミングチャート、第７図は本
発明駆動IICを用いた64階調の中間調画像記録時タイミ
ングチャート、第８図は従来の画像記録装置の一例を示
すブロック図、第９図〜第11図はそれぞれ、従来の駆動
ICの実施例の回路図、64階調記録タイミングチャート及
び他の従来例を示すブロック図、第12図及び第３図は、
本発明の駆動ICの他の実施例のそれぞれ回路図及び中間
調面像記録タイミングチャートである。 １……画像源、２……制御回路、３……駆動回路、４…
…発熱ヘッド、５……ブロック選択回路、６……マイコ
ンバス、７……第１段記憶素子ブロック群、８……選択
的書込み回路、９……第２段記憶素子ブロック群、10…
…出力バッファアレイ、11……記録素子アレイ、12……
信号変換回路、13……シフトレジスタ。
図、第２図は本発明駆動ICの実施例の回路図、第４図は
パルス幅と記録濃度の関係を示す特性図、第５図及び第
６図は、それぞれ本発明駆動ICを用いた中間調記録方式
を説明する回路図及びタイミングチャート、第７図は本
発明駆動IICを用いた64階調の中間調画像記録時タイミ
ングチャート、第８図は従来の画像記録装置の一例を示
すブロック図、第９図〜第11図はそれぞれ、従来の駆動
ICの実施例の回路図、64階調記録タイミングチャート及
び他の従来例を示すブロック図、第12図及び第３図は、
本発明の駆動ICの他の実施例のそれぞれ回路図及び中間
調面像記録タイミングチャートである。 １……画像源、２……制御回路、３……駆動回路、４…
…発熱ヘッド、５……ブロック選択回路、６……マイコ
ンバス、７……第１段記憶素子ブロック群、８……選択
的書込み回路、９……第２段記憶素子ブロック群、10…
…出力バッファアレイ、11……記録素子アレイ、12……
信号変換回路、13……シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−1975（ＪＰ，Ａ) 特開 昭60−1976（ＪＰ，Ａ) 実開 昭59−192344（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】画像源からのバイナリ信号を階調信号に変
換する信号変換手段と、複数の記録素子からなる記録ヘ
ッド上に実装され、前記階調信号により複数の記録素子
に選択的に電力を供給する記録ヘッド駆動回路におい
て、 ４つ以上の階調信号入力端子と、前記入力端子数と同数
の記憶素子を１単位ブロックとする複数の第１の記憶素
子ブロック群と、前記階調信号をどのブロックに取り込
むかを指令するブロック選択手段と、前記第１の記憶素
子ブロック群と同数の第２の記憶素子ブロック群と、制
御回路からの指令に基づいて前記第１の記憶素子ブロッ
ク群に記憶された階調信号を第２段の記憶素子ブロック
群に伝達する選択的書き込み回路と、前記第２段の記憶
素子ブロック群に記憶された階調信号に応じて前記複数
の記録素子を駆動する信号を与える出力バッファから構
成したことを特徴とする記録ヘッド駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019985A JPH0787518B2 (ja) | 1985-02-06 | 1985-02-06 | 記録ヘッド駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019985A JPH0787518B2 (ja) | 1985-02-06 | 1985-02-06 | 記録ヘッド駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61181270A JPS61181270A (ja) | 1986-08-13 |
| JPH0787518B2 true JPH0787518B2 (ja) | 1995-09-20 |
Family
ID=12014472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60019985A Expired - Lifetime JPH0787518B2 (ja) | 1985-02-06 | 1985-02-06 | 記録ヘッド駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787518B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59192344U (ja) * | 1983-06-09 | 1984-12-20 | 株式会社東芝 | サ−マルヘツド制御回路 |
| JPS601976A (ja) * | 1983-06-17 | 1985-01-08 | Alps Electric Co Ltd | 階調記録装置 |
| JPS601975A (ja) * | 1983-06-17 | 1985-01-08 | Alps Electric Co Ltd | 階調記録装置 |
-
1985
- 1985-02-06 JP JP60019985A patent/JPH0787518B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61181270A (ja) | 1986-08-13 |
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