JPH106554A - 画像形成装置 - Google Patents
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- JPH106554A JPH106554A JP16479696A JP16479696A JPH106554A JP H106554 A JPH106554 A JP H106554A JP 16479696 A JP16479696 A JP 16479696A JP 16479696 A JP16479696 A JP 16479696A JP H106554 A JPH106554 A JP H106554A
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- G—PHYSICS
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- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
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Abstract
(57)【要約】
【課題】 ダイナミック駆動方式で発光素子の発光量を
補正する。 【解決手段】 発光部２は、所定数の発光素子から成る
ＬＥＤアレイＡ１〜Ａ４０が配置されて、走査線上に画
像を形成させる。駆動回路３は、印画データＤに基づい
て、少なくとも単一のＬＥＤアレイ内のＬＥＤ素子を駆
動し、選択回路５は、複数のＬＥＤアレイＡ１〜Ａ４０
の中から駆動すべきアレイを時分割的に選択する。補正
用駆動回路４は、全ＬＥＤ素子分の光量変動補正データ
Ｃを記憶する記憶部９と、ＬＥＤアレイの時分割駆動に
同期して、記憶部９から該アレイ分の補正データＣを取
出し、ＬＥＤ素子の発光量を補正する駆動部１０とを含
む。ＬＥＤアレイＡ１〜Ａ４０のダイナミック駆動時に
全ＬＥＤ素子の発光量のばらつきが補正データＣによっ
て補正されるので、印画品位が向上する。
補正する。 【解決手段】 発光部２は、所定数の発光素子から成る
ＬＥＤアレイＡ１〜Ａ４０が配置されて、走査線上に画
像を形成させる。駆動回路３は、印画データＤに基づい
て、少なくとも単一のＬＥＤアレイ内のＬＥＤ素子を駆
動し、選択回路５は、複数のＬＥＤアレイＡ１〜Ａ４０
の中から駆動すべきアレイを時分割的に選択する。補正
用駆動回路４は、全ＬＥＤ素子分の光量変動補正データ
Ｃを記憶する記憶部９と、ＬＥＤアレイの時分割駆動に
同期して、記憶部９から該アレイ分の補正データＣを取
出し、ＬＥＤ素子の発光量を補正する駆動部１０とを含
む。ＬＥＤアレイＡ１〜Ａ４０のダイナミック駆動時に
全ＬＥＤ素子の発光量のばらつきが補正データＣによっ
て補正されるので、印画品位が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の発光素子を
ダイナミック駆動方式で駆動して画像を形成する画像形
成装置に関し、特に発光素子の発光量を補正して画像を
形成する画像形成装置に関する。
ダイナミック駆動方式で駆動して画像を形成する画像形
成装置に関し、特に発光素子の発光量を補正して画像を
形成する画像形成装置に関する。
【０００２】
【従来の技術】ＬＥＤ素子を複数個配設したＬＥＤアレ
イは、電子写真方式による画像形成装置のプリンタヘッ
ドとして用いることができ、多数のＬＥＤアレイを設け
た画像形成装置では、画像信号に基づいてＬＥＤ素子が
選択的に駆動され、１走査線毎に感光体ドラムに光書込
みが行われて電子写真方式によって画像が記録紙に形成
される。
イは、電子写真方式による画像形成装置のプリンタヘッ
ドとして用いることができ、多数のＬＥＤアレイを設け
た画像形成装置では、画像信号に基づいてＬＥＤ素子が
選択的に駆動され、１走査線毎に感光体ドラムに光書込
みが行われて電子写真方式によって画像が記録紙に形成
される。
【０００３】ＬＥＤアレイの駆動方式としては、大別し
て、スタティック駆動方式とダイナミック駆動方式とが
ある。スタティック駆動方式では、各ＬＥＤアレイに対
応して駆動回路がそれぞれ設けられ、対応する駆動回路
でＬＥＤアレイがそれぞれ駆動される。また、ダイナミ
ック駆動方式では、１つのＬＥＤアレイを駆動する駆動
回路とＬＥＤアレイを選択する選択回路とが設けられ
て、時分割的に選択されたＬＥＤアレイが駆動回路で駆
動される。ダイナミック駆動方式はスタティック駆動方
式に比べて、少ない回路構成で実現することができ、装
置の小型化および低価格化を図ることができる。
て、スタティック駆動方式とダイナミック駆動方式とが
ある。スタティック駆動方式では、各ＬＥＤアレイに対
応して駆動回路がそれぞれ設けられ、対応する駆動回路
でＬＥＤアレイがそれぞれ駆動される。また、ダイナミ
ック駆動方式では、１つのＬＥＤアレイを駆動する駆動
回路とＬＥＤアレイを選択する選択回路とが設けられ
て、時分割的に選択されたＬＥＤアレイが駆動回路で駆
動される。ダイナミック駆動方式はスタティック駆動方
式に比べて、少ない回路構成で実現することができ、装
置の小型化および低価格化を図ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら前記ＬＥ
Ｄアレイでは、各ＬＥＤ素子の発光量にばらつきが生じ
ることがあり、特にカラーの中間調印画を実施する場合
において、色合いの調整に悪影響を与え、印画品位が著
しく低下するので好ましくない。
Ｄアレイでは、各ＬＥＤ素子の発光量にばらつきが生じ
ることがあり、特にカラーの中間調印画を実施する場合
において、色合いの調整に悪影響を与え、印画品位が著
しく低下するので好ましくない。
【０００５】スタティック駆動方式では、各ＬＥＤアレ
イ毎に駆動回路が設けられるため、各ＬＥＤアレイ毎に
発光量の補正を行うことは比較的容易に実現できる。
イ毎に駆動回路が設けられるため、各ＬＥＤアレイ毎に
発光量の補正を行うことは比較的容易に実現できる。
【０００６】しかしながら、ダイナミック駆動方式で
は、１つの駆動回路が複数のＬＥＤアレイを時分割的に
駆動するため、各ＬＥＤアレイ毎に発光量の補正を行う
ことが極めて困難である。
は、１つの駆動回路が複数のＬＥＤアレイを時分割的に
駆動するため、各ＬＥＤアレイ毎に発光量の補正を行う
ことが極めて困難である。
【０００７】本発明の目的は、複数の発光素子をダイナ
ミック駆動する場合であっても、各発光素子の発光量を
精度よく補正できる画像形成装置を提供することであ
る。
ミック駆動する場合であっても、各発光素子の発光量を
精度よく補正できる画像形成装置を提供することであ
る。
【０００８】
【課題を解決するための手段】本発明は、所定数の発光
素子から成る発光ブロックが複数、直線状に配置されて
なり、画像形成のための印画データが与えられる発光部
と、複数の発光ブロックの中から駆動すべき発光ブロッ
クを時分割的に選択する選択回路と、全発光素子分の光
量補正データを記憶する補正データ記憶回路と、発光ブ
ロックの時分割駆動に同期して駆動させる発光ブロック
内の発光素子の光量補正データを前記補正データ記憶回
路から読出すとともに、該読出した光量補正データと印
画データとに基づいて、発光ブロック内の各発光素子を
個別的に発光駆動させる駆動回路とを含むことを特徴と
する画像形成装置である。本発明に従えば、複数の発光
ブロックは時分割的に選択されてダイナミック駆動さ
れ、該ブロック内の発光素子が印画データに基づいて駆
動される。このとき、全発光素子の発光量のばらつきが
光量補正データによって補正されるので、印画品位が向
上する。
素子から成る発光ブロックが複数、直線状に配置されて
なり、画像形成のための印画データが与えられる発光部
と、複数の発光ブロックの中から駆動すべき発光ブロッ
クを時分割的に選択する選択回路と、全発光素子分の光
量補正データを記憶する補正データ記憶回路と、発光ブ
ロックの時分割駆動に同期して駆動させる発光ブロック
内の発光素子の光量補正データを前記補正データ記憶回
路から読出すとともに、該読出した光量補正データと印
画データとに基づいて、発光ブロック内の各発光素子を
個別的に発光駆動させる駆動回路とを含むことを特徴と
する画像形成装置である。本発明に従えば、複数の発光
ブロックは時分割的に選択されてダイナミック駆動さ
れ、該ブロック内の発光素子が印画データに基づいて駆
動される。このとき、全発光素子の発光量のばらつきが
光量補正データによって補正されるので、印画品位が向
上する。
【０００９】また本発明は、所定数の発光素子から成る
発光ブロックが複数、直線状に配置されてなり、画像形
成のための印画データが与えられる発光部と、複数の発
光ブロックの中から駆動すべき発光ブロックを時分割的
に選択する選択回路と、各発光素子の中から光量を補正
すべき発光素子のみの補正アドレスデータおよびその光
量補正データを記憶する補正データ記憶回路と、発光ブ
ロックの時分割駆動に同期して駆動させる発光ブロック
内の発光素子の光量補正データと補正アドレスデータと
を前記補正データ記憶回路から読出すとともに、該読出
した光量補正データと補正アドレスデータと印画データ
とに基づいて、発光ブロック内の補正アドレスデータで
指定される発光素子と指定されない他の発光素子とを同
時に発光駆動させる駆動回路とを含むことを特徴とする
画像形成装置である。本発明に従えば、複数の発光ブロ
ックは時分割的に選択されてダイナミック駆動され、該
ブロック内の発光素子が印画データに基づいて駆動され
る。このとき、補正アドレスデータによって指定される
所定の発光素子の発光量のばらつきが光量補正データに
よって補正されるので、印画品位が向上する。また、特
定の発光素子の発光量を補正しているため、光量補正デ
ータを記憶するための記憶回路の容量を少なくすること
ができ、装置の小型化を図ることができる。
発光ブロックが複数、直線状に配置されてなり、画像形
成のための印画データが与えられる発光部と、複数の発
光ブロックの中から駆動すべき発光ブロックを時分割的
に選択する選択回路と、各発光素子の中から光量を補正
すべき発光素子のみの補正アドレスデータおよびその光
量補正データを記憶する補正データ記憶回路と、発光ブ
ロックの時分割駆動に同期して駆動させる発光ブロック
内の発光素子の光量補正データと補正アドレスデータと
を前記補正データ記憶回路から読出すとともに、該読出
した光量補正データと補正アドレスデータと印画データ
とに基づいて、発光ブロック内の補正アドレスデータで
指定される発光素子と指定されない他の発光素子とを同
時に発光駆動させる駆動回路とを含むことを特徴とする
画像形成装置である。本発明に従えば、複数の発光ブロ
ックは時分割的に選択されてダイナミック駆動され、該
ブロック内の発光素子が印画データに基づいて駆動され
る。このとき、補正アドレスデータによって指定される
所定の発光素子の発光量のばらつきが光量補正データに
よって補正されるので、印画品位が向上する。また、特
定の発光素子の発光量を補正しているため、光量補正デ
ータを記憶するための記憶回路の容量を少なくすること
ができ、装置の小型化を図ることができる。
【００１０】また本発明は、前記印画データが複数ビッ
トの階調印画データによって構成され、前記駆動回路
は、複数の定電流電源の中から前記階調印画データに基
づいて特定の定電流電源を選択し、該選択された定電流
電源によって発光ブロック内の各発光素子を発光駆動さ
せることを特徴とする。本発明に従えば、複数ビットの
印画データによって階調印画を行うときであっても、全
発光素子の発光量のばらつきが光量補正データによって
補正されるので、印画品位が向上する。またあるいは、
所定の発光素子の発光量のばらつきが光量補正データに
よって補正されるので、少ない記憶容量で装置を小型化
できるとともに、印画品位が向上する。
トの階調印画データによって構成され、前記駆動回路
は、複数の定電流電源の中から前記階調印画データに基
づいて特定の定電流電源を選択し、該選択された定電流
電源によって発光ブロック内の各発光素子を発光駆動さ
せることを特徴とする。本発明に従えば、複数ビットの
印画データによって階調印画を行うときであっても、全
発光素子の発光量のばらつきが光量補正データによって
補正されるので、印画品位が向上する。またあるいは、
所定の発光素子の発光量のばらつきが光量補正データに
よって補正されるので、少ない記憶容量で装置を小型化
できるとともに、印画品位が向上する。
【００１１】
【発明の実施の形態】図１は、本発明の基本的構成を示
すブロック図である。画像形成装置１は、発光部２、駆
動回路３、補正用駆動回路４および選択回路５を含んで
構成され、該装置１に接続される制御回路６によって全
体の動作が制御される。
すブロック図である。画像形成装置１は、発光部２、駆
動回路３、補正用駆動回路４および選択回路５を含んで
構成され、該装置１に接続される制御回路６によって全
体の動作が制御される。
【００１２】発光部２は、複数、たとえば４０個の発光
ダイオード素子（ＬＥＤ）アレイＡ１〜Ａ４０が配置さ
れて、走査線上に画像を形成する。各ＬＥＤアレイＡ１
〜Ａ４０は、複数、たとえば６４個のＬＥＤ素子でそれ
ぞれ構成される。
ダイオード素子（ＬＥＤ）アレイＡ１〜Ａ４０が配置さ
れて、走査線上に画像を形成する。各ＬＥＤアレイＡ１
〜Ａ４０は、複数、たとえば６４個のＬＥＤ素子でそれ
ぞれ構成される。
【００１３】駆動回路３は、印画データＤに基づいて単
一のＬＥＤアレイ内のＬＥＤ素子を駆動し、具体的に
は、記憶部７と駆動部８とを含んで構成され、制御回路
６から与えられる印画データＤは記憶部７に一旦格納さ
れ、駆動部８は該データＤを制御回路６からのストロー
ブ信号ＳＴＢのタイミングで発光部２に与えられる。
一のＬＥＤアレイ内のＬＥＤ素子を駆動し、具体的に
は、記憶部７と駆動部８とを含んで構成され、制御回路
６から与えられる印画データＤは記憶部７に一旦格納さ
れ、駆動部８は該データＤを制御回路６からのストロー
ブ信号ＳＴＢのタイミングで発光部２に与えられる。
【００１４】補正用駆動回路４は、補正データＣに基づ
いて駆動回路３が駆動するＬＥＤ素子を駆動し、具体的
には、光量補正データＣを記憶する補正データ記憶回路
である記憶部９と、ＬＥＤアレイの時分割駆動に同期し
て、記憶部９から補正データＣを取出し、ＬＥＤ素子の
発光量を補正するための補正回路である駆動部１０とを
含んで構成される。制御回路６から与えられる補正デー
タＣは記憶部９に一旦格納され、駆動部１０は該補正デ
ータＣを制御回路６からのストローブ信号ＳＴＢのタイ
ミングで、駆動回路３からの印画データＤと併せて発光
部２に与える。
いて駆動回路３が駆動するＬＥＤ素子を駆動し、具体的
には、光量補正データＣを記憶する補正データ記憶回路
である記憶部９と、ＬＥＤアレイの時分割駆動に同期し
て、記憶部９から補正データＣを取出し、ＬＥＤ素子の
発光量を補正するための補正回路である駆動部１０とを
含んで構成される。制御回路６から与えられる補正デー
タＣは記憶部９に一旦格納され、駆動部１０は該補正デ
ータＣを制御回路６からのストローブ信号ＳＴＢのタイ
ミングで、駆動回路３からの印画データＤと併せて発光
部２に与える。
【００１５】選択回路５は、制御回路６から時分割的に
与えられる選択信号ＳＥＬに基づいて、ＬＥＤアレイＡ
１〜Ａ４０の中から駆動すべきＬＥＤアレイを選択す
る。したがって、駆動回路３からの印画データＤおよび
補正用駆動回路４からの補正データＣを選択されたＬＥ
Ｄアレイに与えるダイナミック駆動が実現できる。
与えられる選択信号ＳＥＬに基づいて、ＬＥＤアレイＡ
１〜Ａ４０の中から駆動すべきＬＥＤアレイを選択す
る。したがって、駆動回路３からの印画データＤおよび
補正用駆動回路４からの補正データＣを選択されたＬＥ
Ｄアレイに与えるダイナミック駆動が実現できる。
【００１６】図２は、本発明の第１の実施形態を示す回
路図である。なお、ここでは１ビットの印画データＤを
４ビットの補正データＣ１〜Ｃ４によって補正して、白
黒印画を実施する例について説明する。また、全ＬＥＤ
素子の光量を補正する例について説明する。
路図である。なお、ここでは１ビットの印画データＤを
４ビットの補正データＣ１〜Ｃ４によって補正して、白
黒印画を実施する例について説明する。また、全ＬＥＤ
素子の光量を補正する例について説明する。
【００１７】前記発光部２の各ＬＥＤアレイＡ１〜Ａ４
０はそれぞれ６４個のＬＥＤ素子Ｌ１〜Ｌ６４から成る
ので、ＬＥＤ素子Ｌ１〜Ｌ６４は全部で２５６０個設け
られる。これらのＬＥＤ素子Ｌ１〜Ｌ６４に対してそれ
ぞれ４ビットの補正データＣ１〜Ｃ４と１ビットの印画
データＤとが与えられる。
０はそれぞれ６４個のＬＥＤ素子Ｌ１〜Ｌ６４から成る
ので、ＬＥＤ素子Ｌ１〜Ｌ６４は全部で２５６０個設け
られる。これらのＬＥＤ素子Ｌ１〜Ｌ６４に対してそれ
ぞれ４ビットの補正データＣ１〜Ｃ４と１ビットの印画
データＤとが与えられる。
【００１８】前記駆動回路３は６４個のブロックＢＬＡ
１〜ＢＬＡ６４に分割して構成され、各ブロックＢＬＡ
１〜ＢＬＡ６４はシフトレジスタＳＡ、ラッチ回路ＬＡ
１、ＡＮＤ回路ＡＡ１および定電流源ＲＡ１を含んで構
成される。定電流源ＲＡ１の電流値は所定の値に選ば
れ、たとえば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡのうちの
いずれかに選ばれる。なお、シフトレジスタＳＡおよび
ラッチ回路ＬＡ１が、記憶部７に相当し、定電流源ＲＡ
１およびＡＮＤ回路ＡＡ１が、駆動部８に相当する。
１〜ＢＬＡ６４に分割して構成され、各ブロックＢＬＡ
１〜ＢＬＡ６４はシフトレジスタＳＡ、ラッチ回路ＬＡ
１、ＡＮＤ回路ＡＡ１および定電流源ＲＡ１を含んで構
成される。定電流源ＲＡ１の電流値は所定の値に選ば
れ、たとえば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡのうちの
いずれかに選ばれる。なお、シフトレジスタＳＡおよび
ラッチ回路ＬＡ１が、記憶部７に相当し、定電流源ＲＡ
１およびＡＮＤ回路ＡＡ１が、駆動部８に相当する。
【００１９】前記補正用駆動回路４は、駆動回路３と同
様の６４個のブロックＢＬＢ１〜ＢＬＢ６４を構成する
４ビットのシフトレジスタＳＢ、４つのラッチ回路ＬＢ
１〜ＬＢ４、４つのＡＮＤ回路ＡＢ１〜ＡＢ４、４つの
定電流源ＲＢ１〜ＲＢ４、１０２４０ビットのシフトレ
ジスタＳＣおよび各ＬＥＤアレイＡ１〜Ａ４０毎に設け
られる４ビットのシフトレジスタＳＤを含んで構成され
る。補正用の定電流源ＲＢ１〜ＲＢ４の電流値は、たと
えば前記定電流源ＲＡ１よりも小さい電流値である０．
２ｍＡ，０．４ｍＡ，０．８ｍＡ，１．６ｍＡにそれぞ
れ選ばれる。なおシフトレジスタＳＣおよびラッチ回路
ＬＢ１〜ＬＢ４が記憶部９に相当し、定電流源ＲＢ１〜
ＲＢ４およびＡＮＤ回路ＡＢ１〜ＡＢ４が駆動部１０に
相当する。
様の６４個のブロックＢＬＢ１〜ＢＬＢ６４を構成する
４ビットのシフトレジスタＳＢ、４つのラッチ回路ＬＢ
１〜ＬＢ４、４つのＡＮＤ回路ＡＢ１〜ＡＢ４、４つの
定電流源ＲＢ１〜ＲＢ４、１０２４０ビットのシフトレ
ジスタＳＣおよび各ＬＥＤアレイＡ１〜Ａ４０毎に設け
られる４ビットのシフトレジスタＳＤを含んで構成され
る。補正用の定電流源ＲＢ１〜ＲＢ４の電流値は、たと
えば前記定電流源ＲＡ１よりも小さい電流値である０．
２ｍＡ，０．４ｍＡ，０．８ｍＡ，１．６ｍＡにそれぞ
れ選ばれる。なおシフトレジスタＳＣおよびラッチ回路
ＬＢ１〜ＬＢ４が記憶部９に相当し、定電流源ＲＢ１〜
ＲＢ４およびＡＮＤ回路ＡＢ１〜ＡＢ４が駆動部１０に
相当する。
【００２０】前記選択回路５は、各ＬＥＤアレイＡ１〜
Ａ４０を個別的に選択する４０個のトランジスタＴＲ１
〜ＴＲ４０から成る。トランジスタＴＲ１〜ＴＲ４０の
コレクタ端子には、ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ
素子Ｌ１〜Ｌ６４のカソード端子が共通にそれぞれ接続
され、ベース端子には選択信号ＳＥＬ１〜ＥＳＬ４０が
それぞれ与えられ、エミッタ端子はそれぞれ接地され
る。
Ａ４０を個別的に選択する４０個のトランジスタＴＲ１
〜ＴＲ４０から成る。トランジスタＴＲ１〜ＴＲ４０の
コレクタ端子には、ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ
素子Ｌ１〜Ｌ６４のカソード端子が共通にそれぞれ接続
され、ベース端子には選択信号ＳＥＬ１〜ＥＳＬ４０が
それぞれ与えられ、エミッタ端子はそれぞれ接地され
る。
【００２１】図３は、第１実施形態の動作を説明するた
めのタイミングチャートである。印画データＤは図３
（２）に示されるタイミングで、クロック信号ＣＬＫ１
に同期してシフトレジスタＳＡに順次的に取込まれ、次
に図３（３）に示されるラッチ信号ＬＡＴＣＨのタイミ
ングで、ラッチ回路ＬＡ１に一斉に取込まれる。
めのタイミングチャートである。印画データＤは図３
（２）に示されるタイミングで、クロック信号ＣＬＫ１
に同期してシフトレジスタＳＡに順次的に取込まれ、次
に図３（３）に示されるラッチ信号ＬＡＴＣＨのタイミ
ングで、ラッチ回路ＬＡ１に一斉に取込まれる。
【００２２】ラッチ回路ＬＡ１に取込まれた印画データ
Ｄは、ＡＮＤ回路ＡＡ１に与えられ、この出力は図３
（４）に示されるストローブ信号ＳＴＢ１によって開閉
され、さらに定電流源ＲＡ１を介し、第１ブロックＢＬ
Ａ１では各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１
のアノード端子に向けて出力される。
Ｄは、ＡＮＤ回路ＡＡ１に与えられ、この出力は図３
（４）に示されるストローブ信号ＳＴＢ１によって開閉
され、さらに定電流源ＲＡ１を介し、第１ブロックＢＬ
Ａ１では各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１
のアノード端子に向けて出力される。
【００２３】同様にして第２ブロックＢＬＡ２では、定
電流源ＲＡ１からの出力が各ＬＥＤアレイＡ１〜Ａ４０
のＬＥＤ素子Ｌ２に向けて出力され、以降同様にされ、
第６４ブロックＢＬＡ６４では、定電流源ＲＡ１からの
出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４
に向けて出力される。
電流源ＲＡ１からの出力が各ＬＥＤアレイＡ１〜Ａ４０
のＬＥＤ素子Ｌ２に向けて出力され、以降同様にされ、
第６４ブロックＢＬＡ６４では、定電流源ＲＡ１からの
出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４
に向けて出力される。
【００２４】選択信号ＳＥＬ１によってＬＥＤアレイＡ
１が能動化され、他のＬＥＤアレイＡ２〜Ａ４０が非能
動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１に格納されている印画データ
（ＤＡ１）がアレイＡ１のＬＥＤ素子Ｌ１〜Ｌ６４にの
み与えられる。また、選択信号ＳＥＬ２によってＬＥＤ
アレイＡ２が能動化され、他のＬＥＤアレイＡ１，Ａ３
〜Ａ４０が非能動化されているときには、各ブロックＢ
ＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１に格納されてい
る印画データ（ＤＡ２）がアレイＡ２のＬＥＤ素子Ｌ１
〜Ｌ６４にのみ与えられる。以降同様にされ、選択信号
ＳＥＬ４０によってＬＥＤアレイＡ４０が能動化され、
他のＬＥＤアレイＡ１〜Ａ３９が非能動化されていると
きには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路
ＬＡ１に格納されている印画データ（ＤＡ４０）がアレ
イＡ４０のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。
このようにして、ＬＥＤアレイＡ１〜Ａ４０は時分割的
に選択されてダイナミック駆動される。
１が能動化され、他のＬＥＤアレイＡ２〜Ａ４０が非能
動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１に格納されている印画データ
（ＤＡ１）がアレイＡ１のＬＥＤ素子Ｌ１〜Ｌ６４にの
み与えられる。また、選択信号ＳＥＬ２によってＬＥＤ
アレイＡ２が能動化され、他のＬＥＤアレイＡ１，Ａ３
〜Ａ４０が非能動化されているときには、各ブロックＢ
ＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１に格納されてい
る印画データ（ＤＡ２）がアレイＡ２のＬＥＤ素子Ｌ１
〜Ｌ６４にのみ与えられる。以降同様にされ、選択信号
ＳＥＬ４０によってＬＥＤアレイＡ４０が能動化され、
他のＬＥＤアレイＡ１〜Ａ３９が非能動化されていると
きには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路
ＬＡ１に格納されている印画データ（ＤＡ４０）がアレ
イＡ４０のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。
このようにして、ＬＥＤアレイＡ１〜Ａ４０は時分割的
に選択されてダイナミック駆動される。
【００２５】このとき印画データＤは次のようにして補
正される。たとえば印画動作が始まる前に制御回路６か
らシリアルに出力されてシフトレジスタＳＣに格納され
た補正データＣは、クロック信号ＣＬＫ２のタイミング
で一斉にシフトレジスタＳＤに与えられ、次に図３
（１）に示されるクロック信号ＣＬＫ１のタイミング
で、４ビットずつ補正データＣ１〜Ｃ４としてパラレル
に出力される。
正される。たとえば印画動作が始まる前に制御回路６か
らシリアルに出力されてシフトレジスタＳＣに格納され
た補正データＣは、クロック信号ＣＬＫ２のタイミング
で一斉にシフトレジスタＳＤに与えられ、次に図３
（１）に示されるクロック信号ＣＬＫ１のタイミング
で、４ビットずつ補正データＣ１〜Ｃ４としてパラレル
に出力される。
【００２６】このようにして、ヘッドに対してシリアル
に入力された補正データＣを、パラレルに出力すること
によって、印画速度を低下させることなくＬＥＤ素子の
発光量を補正することができる。なお、図示しないけれ
ども、シフトレジスタＳＣから出力された補正データＣ
１〜Ｃ４は、シフトレジスタＳＤに与えられるととも
に、再びシフトレジスタＳＣに格納される。
に入力された補正データＣを、パラレルに出力すること
によって、印画速度を低下させることなくＬＥＤ素子の
発光量を補正することができる。なお、図示しないけれ
ども、シフトレジスタＳＣから出力された補正データＣ
１〜Ｃ４は、シフトレジスタＳＤに与えられるととも
に、再びシフトレジスタＳＣに格納される。
【００２７】補正データＣ１〜Ｃ４は、図３（１）に示
されるクロック信号ＣＬＫ１のタイミングで、シフトレ
ジスタＳＢに順次的に取込まれ、次に図３（３）に示さ
れるラッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路
ＬＢ１〜ＬＢ４に一斉に取込まれる。
されるクロック信号ＣＬＫ１のタイミングで、シフトレ
ジスタＳＢに順次的に取込まれ、次に図３（３）に示さ
れるラッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路
ＬＢ１〜ＬＢ４に一斉に取込まれる。
【００２８】ラッチ回路ＬＢ１〜ＬＢ４に取込まれた補
正データＣ１〜Ｃ４は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与
えられ、これらの出力は図３（４）に示されるストロー
ブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＢ
１〜ＲＢ４を介し、第１ブロックＢＬＢ１では前記ブロ
ックＢＬＡ１の定電流源ＲＡ１からの出力と併せて、各
ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード
端子に向けて出力される。
正データＣ１〜Ｃ４は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与
えられ、これらの出力は図３（４）に示されるストロー
ブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＢ
１〜ＲＢ４を介し、第１ブロックＢＬＢ１では前記ブロ
ックＢＬＡ１の定電流源ＲＡ１からの出力と併せて、各
ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード
端子に向けて出力される。
【００２９】同様にして第２ブロックＢＬＢ２では、定
電流源ＲＢ１〜ＲＢ４からの出力が各ＬＥＤアレイＡ１
〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様
にされ、第６４ブロックＢＬＢ６４では、定電流源ＲＢ
１〜ＲＢ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ６４に向けて出力される。
電流源ＲＢ１〜ＲＢ４からの出力が各ＬＥＤアレイＡ１
〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様
にされ、第６４ブロックＢＬＢ６４では、定電流源ＲＢ
１〜ＲＢ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ６４に向けて出力される。
【００３０】したがって、印画データＤに基づく電流値
と補正データＣ１〜Ｃ４による電流値との合計がＬＥＤ
素子Ｌ１〜Ｌ６４に与えられるので、全ＬＥＤアレイＡ
１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつ
きを補正することができ、印画品位が向上する。
と補正データＣ１〜Ｃ４による電流値との合計がＬＥＤ
素子Ｌ１〜Ｌ６４に与えられるので、全ＬＥＤアレイＡ
１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつ
きを補正することができ、印画品位が向上する。
【００３１】また、ダイナミック駆動方式のプリンタヘ
ッドにおいて、全ＬＥＤ素子の補正データをヘッド側に
格納するようにしたので、制御回路６側の制御の負担を
軽減することができる。
ッドにおいて、全ＬＥＤ素子の補正データをヘッド側に
格納するようにしたので、制御回路６側の制御の負担を
軽減することができる。
【００３２】また、制御回路６からの印画データＤの転
送と補正データＣ１〜Ｃ４の転送とは、同時に行うこと
が好ましく、この場合、印画速度を一切低下させること
なくＬＥＤ素子の発光量を補正することができ、高速印
画および高品質印画が可能となる。
送と補正データＣ１〜Ｃ４の転送とは、同時に行うこと
が好ましく、この場合、印画速度を一切低下させること
なくＬＥＤ素子の発光量を補正することができ、高速印
画および高品質印画が可能となる。
【００３３】また、制御回路６からの補正データＣ１〜
Ｃ４の転送は、装置１の電源をオンとしたときに行うこ
とが好ましく、この場合、転送動作の回数が１回となる
ので補正動作が容易となる。なお、このような動作を可
能とするには、装置１内に電源のオンを検出して補正デ
ータを自動的に転送するための回路が必要となる。
Ｃ４の転送は、装置１の電源をオンとしたときに行うこ
とが好ましく、この場合、転送動作の回数が１回となる
ので補正動作が容易となる。なお、このような動作を可
能とするには、装置１内に電源のオンを検出して補正デ
ータを自動的に転送するための回路が必要となる。
【００３４】また、駆動回路３，４を構成する各回路
は、アノード側ＩＣチップおよびカソード側ＩＣチップ
のいずれかに設けることができ、たとえばアノード側Ｉ
Ｃチップに設けた場合、チップ内の配線を短くすること
ができるので、高速転送が可能となる。一方、カソード
側ＩＣチップに設けた場合、複数のチップに分割配置す
ることができるので、チップの小型化、低価格化が可能
であり、また画像形成装置の設計が容易となる。
は、アノード側ＩＣチップおよびカソード側ＩＣチップ
のいずれかに設けることができ、たとえばアノード側Ｉ
Ｃチップに設けた場合、チップ内の配線を短くすること
ができるので、高速転送が可能となる。一方、カソード
側ＩＣチップに設けた場合、複数のチップに分割配置す
ることができるので、チップの小型化、低価格化が可能
であり、また画像形成装置の設計が容易となる。
【００３５】また、前記記憶部９にバッテリ１１を設け
ておけば、プリンタヘッドを装置に組込むまでの間、ヘ
ッド側のＩＣチップ内で補正データＣ１〜Ｃ４を保存
し、プリンタとの接続時に補正データＣ１〜Ｃ４をプリ
ンタの不揮発メモリに書込むことによって、永久保存デ
ータとすることができ、この場合、補正データを持ち運
ぶためのメモリなどを別途、準備する必要がなくなる。
ておけば、プリンタヘッドを装置に組込むまでの間、ヘ
ッド側のＩＣチップ内で補正データＣ１〜Ｃ４を保存
し、プリンタとの接続時に補正データＣ１〜Ｃ４をプリ
ンタの不揮発メモリに書込むことによって、永久保存デ
ータとすることができ、この場合、補正データを持ち運
ぶためのメモリなどを別途、準備する必要がなくなる。
【００３６】図４は、本発明の第２の実施形態を示す回
路図である。第１の実施形態と同様にして実現される回
路には同様の符号を付して説明は省略する。なお、第２
実施形態では４ビットの印画データＤ１〜Ｄ４および４
ビットの補正データＣ１〜Ｃ４によって１６階調の印画
を実施する例について説明するけれども、各データは４
ビットに限るものではなく、たとえば８ビットであって
もかまわない。発光部２のＬＥＤ素子Ｌ１〜Ｌ６４に対
してそれぞれ４ビットの補正データと４ビットの印画デ
ータとが与えられる。
路図である。第１の実施形態と同様にして実現される回
路には同様の符号を付して説明は省略する。なお、第２
実施形態では４ビットの印画データＤ１〜Ｄ４および４
ビットの補正データＣ１〜Ｃ４によって１６階調の印画
を実施する例について説明するけれども、各データは４
ビットに限るものではなく、たとえば８ビットであって
もかまわない。発光部２のＬＥＤ素子Ｌ１〜Ｌ６４に対
してそれぞれ４ビットの補正データと４ビットの印画デ
ータとが与えられる。
【００３７】駆動回路３の各ブロックＢＬＡ１〜ＢＬＡ
６４は、４ビットのシフトレジスタＳＡ、４つのラッチ
回路ＬＡ１〜ＬＡ４、４つのＡＮＤ回路ＡＡ１〜ＡＡ４
および４つの定電流源ＲＡ１〜ＲＡ４を含んで構成され
る。定電流源ＲＡ１〜ＲＡ４の電流値は互いに異なる値
に選ばれ、たとえば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡに
選ばれ、４ビット＝１６階調の階調印画が実現する。な
お、シフトレジスタＳＡおよびラッチ回路ＬＡ１〜ＬＡ
４が記憶部７に相当し、定電流源ＲＡ１〜ＲＡ４および
ＡＮＤ回路ＡＡ１〜ＡＡ４が駆動部８に相当する。
６４は、４ビットのシフトレジスタＳＡ、４つのラッチ
回路ＬＡ１〜ＬＡ４、４つのＡＮＤ回路ＡＡ１〜ＡＡ４
および４つの定電流源ＲＡ１〜ＲＡ４を含んで構成され
る。定電流源ＲＡ１〜ＲＡ４の電流値は互いに異なる値
に選ばれ、たとえば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡに
選ばれ、４ビット＝１６階調の階調印画が実現する。な
お、シフトレジスタＳＡおよびラッチ回路ＬＡ１〜ＬＡ
４が記憶部７に相当し、定電流源ＲＡ１〜ＲＡ４および
ＡＮＤ回路ＡＡ１〜ＡＡ４が駆動部８に相当する。
【００３８】補正用駆動回路４は、第１の実施形態と同
様にして構成され、補正用の定電流源ＲＢ１〜ＲＢ４の
電流値は、たとえば前記定電流源ＲＡ１〜ＲＡ４の電流
値の２０％である０．２ｍＡ，０．４ｍＡ，０．８ｍ
Ａ，１．６ｍＡにそれぞれ選ばれる。
様にして構成され、補正用の定電流源ＲＢ１〜ＲＢ４の
電流値は、たとえば前記定電流源ＲＡ１〜ＲＡ４の電流
値の２０％である０．２ｍＡ，０．４ｍＡ，０．８ｍ
Ａ，１．６ｍＡにそれぞれ選ばれる。
【００３９】次に、第２実施形態の動作を図３を用いて
説明する。パラレルに与えられる４ビットの印画データ
Ｄ１〜Ｄ４は、図３（２）に示されるタイミングで、ク
ロック信号ＣＬＫ１に同期してシフトレジスタＳＡに順
次的に取込まれ、次に図３（３）に示されるラッチ信号
ＬＡＴＣＨのタイミングで、ラッチ回路ＬＡ１〜ＬＡ４
に一斉に取込まれる。
説明する。パラレルに与えられる４ビットの印画データ
Ｄ１〜Ｄ４は、図３（２）に示されるタイミングで、ク
ロック信号ＣＬＫ１に同期してシフトレジスタＳＡに順
次的に取込まれ、次に図３（３）に示されるラッチ信号
ＬＡＴＣＨのタイミングで、ラッチ回路ＬＡ１〜ＬＡ４
に一斉に取込まれる。
【００４０】ラッチ回路ＬＡ１〜ＬＡ４に取込まれた印
画データＤ１〜Ｄ４は、ＡＮＤ回路ＡＡ１〜ＡＡ４に与
えられ、これらの出力は図３（４）に示されるストロー
ブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＡ
１〜ＲＡ４を介し、第１ブロックＢＬＡ１では各ＬＥＤ
アレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード端子に
向けて出力される。
画データＤ１〜Ｄ４は、ＡＮＤ回路ＡＡ１〜ＡＡ４に与
えられ、これらの出力は図３（４）に示されるストロー
ブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＡ
１〜ＲＡ４を介し、第１ブロックＢＬＡ１では各ＬＥＤ
アレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード端子に
向けて出力される。
【００４１】同様にして第２ブロックＢＬＡ２では、定
電流源ＲＡ１〜ＲＡ４からの出力が各ＬＥＤアレイＡ１
〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様
にされ、第６４ブロックＢＬＡ６４では、定電流源ＲＡ
１〜ＲＡ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ６４に向けて出力される。
電流源ＲＡ１〜ＲＡ４からの出力が各ＬＥＤアレイＡ１
〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様
にされ、第６４ブロックＢＬＡ６４では、定電流源ＲＡ
１〜ＲＡ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ６４に向けて出力される。
【００４２】選択信号ＳＥＬ１によってＬＥＤアレイＡ
１が能動化され、他のＬＥＤアレイＡ２〜Ａ４０が非能
動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画
データ（ＤＡ１）が、アレイＡ１のＬＥＤ素子Ｌ１〜Ｌ
６４にのみ与えられる。また、選択信号ＳＥＬ２によっ
てＬＥＤアレイＡ２が能動化され、他のＬＥＤアレイＡ
１，Ａ３〜Ａ４０が非能動化されているときには、各ブ
ロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１〜ＬＡ
４に格納されている印画データ（ＤＡ２）がアレイＡ２
のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。以降同様
にされ、選択信号ＳＥＬ４０によってＬＥＤアレイＡ４
０が能動化され、他のＬＥＤアレイＡ１〜Ａ３９が非能
動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画
データ（ＤＡ４０）がアレイＡ４０のＬＥＤ素子Ｌ１〜
Ｌ６４にのみ与えられる。このようにして、ＬＥＤアレ
イＡ１〜Ａ４０は時分割的に選択されてダイナミック駆
動される。
１が能動化され、他のＬＥＤアレイＡ２〜Ａ４０が非能
動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画
データ（ＤＡ１）が、アレイＡ１のＬＥＤ素子Ｌ１〜Ｌ
６４にのみ与えられる。また、選択信号ＳＥＬ２によっ
てＬＥＤアレイＡ２が能動化され、他のＬＥＤアレイＡ
１，Ａ３〜Ａ４０が非能動化されているときには、各ブ
ロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１〜ＬＡ
４に格納されている印画データ（ＤＡ２）がアレイＡ２
のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。以降同様
にされ、選択信号ＳＥＬ４０によってＬＥＤアレイＡ４
０が能動化され、他のＬＥＤアレイＡ１〜Ａ３９が非能
動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画
データ（ＤＡ４０）がアレイＡ４０のＬＥＤ素子Ｌ１〜
Ｌ６４にのみ与えられる。このようにして、ＬＥＤアレ
イＡ１〜Ａ４０は時分割的に選択されてダイナミック駆
動される。
【００４３】このとき印画データＤ１〜Ｄ４は第１の形
態と同様にして補正される。すなわち、たとえば印画動
作が始まる前にシフトレジスタＳＣに格納された補正デ
ータＣは、クロック信号ＣＬＫ２のタイミングで一斉に
シフトレジスタＳＤに与えられ、次に図３（１）に示さ
れるクロック信号ＣＬＫ１のタイミングで４ビットづつ
補正データＣ１〜Ｃ４としてパラレルに出力され、さら
にクロック信号ＣＬＫ１のタイミングでシフトレジスタ
ＳＢに順次的に取込まれ、次に図３（３）に示されるラ
ッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路ＬＢ１
〜ＬＢ４に一斉に取込まれる。
態と同様にして補正される。すなわち、たとえば印画動
作が始まる前にシフトレジスタＳＣに格納された補正デ
ータＣは、クロック信号ＣＬＫ２のタイミングで一斉に
シフトレジスタＳＤに与えられ、次に図３（１）に示さ
れるクロック信号ＣＬＫ１のタイミングで４ビットづつ
補正データＣ１〜Ｃ４としてパラレルに出力され、さら
にクロック信号ＣＬＫ１のタイミングでシフトレジスタ
ＳＢに順次的に取込まれ、次に図３（３）に示されるラ
ッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路ＬＢ１
〜ＬＢ４に一斉に取込まれる。
【００４４】ラッチ回路ＬＢ１〜ＬＢ４に取込まれた補
正データＣ１〜Ｃ４は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与
えられてストローブ信号ＳＴＢ１によって開閉され、さ
らに定電流源ＲＢ１〜ＲＢ４を介し、第１ブロックＢＬ
Ｂ１では前記ブロックＢＬＡ１の定電流源ＲＡ１〜ＲＡ
４からの出力と併せて、各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ１のアノード端子に向けて出力され、同様
にして第２ブロックＢＬＢ２では、定電流源ＲＢ１〜Ｒ
Ｂ４からの出力が全ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ
素子Ｌ２に向けて出力され、以降同様にされ、第６４ブ
ロックＢＬＢ６４では、定電流源ＲＢ１〜ＲＢ４からの
出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４
に向けて出力される。
正データＣ１〜Ｃ４は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与
えられてストローブ信号ＳＴＢ１によって開閉され、さ
らに定電流源ＲＢ１〜ＲＢ４を介し、第１ブロックＢＬ
Ｂ１では前記ブロックＢＬＡ１の定電流源ＲＡ１〜ＲＡ
４からの出力と併せて、各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ１のアノード端子に向けて出力され、同様
にして第２ブロックＢＬＢ２では、定電流源ＲＢ１〜Ｒ
Ｂ４からの出力が全ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ
素子Ｌ２に向けて出力され、以降同様にされ、第６４ブ
ロックＢＬＢ６４では、定電流源ＲＢ１〜ＲＢ４からの
出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４
に向けて出力される。
【００４５】したがって、印画データＤ１〜Ｄ４に基づ
く電流値と補正データＣ１〜Ｃ４による電流値との合計
がＬＥＤ素子Ｌ１〜Ｌ６４に与えられるので、階調印画
を行うときであっても、全ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつきを補正する
ことができ、印画品位が向上する。また、ダイナミック
駆動方式のプリンタヘッドにおいて、全ＬＥＤ素子の補
正データをヘッド側に格納するようにしたので、制御回
路６側の制御の負担を軽減することができる。
く電流値と補正データＣ１〜Ｃ４による電流値との合計
がＬＥＤ素子Ｌ１〜Ｌ６４に与えられるので、階調印画
を行うときであっても、全ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつきを補正する
ことができ、印画品位が向上する。また、ダイナミック
駆動方式のプリンタヘッドにおいて、全ＬＥＤ素子の補
正データをヘッド側に格納するようにしたので、制御回
路６側の制御の負担を軽減することができる。
【００４６】図５は、本発明の第３の実施形態の回路図
である。本形態の装置では、シリアルで入力される印画
データＤおよび補正データＣをシリアルで出力してお
り、図４に示されるシフトレジスタＳＣ，ＳＤに代わっ
て、ＬＥＤアレイＡ１〜Ａ４０毎に６４ビットのシフト
レジスタＳＥ１〜ＳＥ４０が設けられる。なお、第２形
態と同様にして構成される回路には同様の符号を付して
示し説明は省略する。
である。本形態の装置では、シリアルで入力される印画
データＤおよび補正データＣをシリアルで出力してお
り、図４に示されるシフトレジスタＳＣ，ＳＤに代わっ
て、ＬＥＤアレイＡ１〜Ａ４０毎に６４ビットのシフト
レジスタＳＥ１〜ＳＥ４０が設けられる。なお、第２形
態と同様にして構成される回路には同様の符号を付して
示し説明は省略する。
【００４７】駆動回路３の１ブロックＢＬＡ１〜ＢＬＡ
６４は、４ビットのシフトレジスタＳＦ、４つのＡＮＤ
回路ＡＡ１〜ＡＡ４および４つの定電流源ＲＡ１〜ＲＡ
４を含んで構成される。なお本形態では、シフトレジス
タＳＦが記憶部７に相当する。
６４は、４ビットのシフトレジスタＳＦ、４つのＡＮＤ
回路ＡＡ１〜ＡＡ４および４つの定電流源ＲＡ１〜ＲＡ
４を含んで構成される。なお本形態では、シフトレジス
タＳＦが記憶部７に相当する。
【００４８】シリアルに与えられる印画データＤは、ク
ロック信号ＣＬＫ１のタイミングで、シフトレジスタＳ
Ｆに４ビット分順次的に取込まれ、次に、ストローブ信
号ＳＴＢ１のタイミングでＬＥＤ素子Ｌ１〜Ｌ６４のア
ノード端子に向けて、第２形態と同様にしてパラレルに
出力される。
ロック信号ＣＬＫ１のタイミングで、シフトレジスタＳ
Ｆに４ビット分順次的に取込まれ、次に、ストローブ信
号ＳＴＢ１のタイミングでＬＥＤ素子Ｌ１〜Ｌ６４のア
ノード端子に向けて、第２形態と同様にしてパラレルに
出力される。
【００４９】補正用駆動回路４の１ブロックＢＬＢ１〜
ＢＬＢ６４は、駆動回路３と同様にして構成される、４
ビットのシフトレジスタＳＧ、４つのＡＮＤ回路ＡＢ１
〜ＡＢ４および４つの定電流源ＲＢ１〜ＲＢ４に加え
て、前記シフトレジスタＳＥ１〜ＳＥ４０と、書込み時
にハイレベルとなり、読出し時にローレベルとなる制御
信号ＷＲによって制御されるトライステートバッファＴ
Ｂ１〜ＴＢ７，…とを含んで構成される。なお、シフト
レジスタＳＥ１〜ＳＥ４０が記憶部９に相当する。
ＢＬＢ６４は、駆動回路３と同様にして構成される、４
ビットのシフトレジスタＳＧ、４つのＡＮＤ回路ＡＢ１
〜ＡＢ４および４つの定電流源ＲＢ１〜ＲＢ４に加え
て、前記シフトレジスタＳＥ１〜ＳＥ４０と、書込み時
にハイレベルとなり、読出し時にローレベルとなる制御
信号ＷＲによって制御されるトライステートバッファＴ
Ｂ１〜ＴＢ７，…とを含んで構成される。なお、シフト
レジスタＳＥ１〜ＳＥ４０が記憶部９に相当する。
【００５０】まず、書込み時の動作について説明する。
ハイレベルの制御信号ＷＲによってバッファＴＢ１，Ｔ
Ｂ２は導通し、バッファＴＢ３〜ＴＢ７，…はハイイン
ピーダンスとなって遮断される。したがって、補正デー
タＣがシフトレジスタＳＥ１〜ＳＥ４０に順次格納され
る。
ハイレベルの制御信号ＷＲによってバッファＴＢ１，Ｔ
Ｂ２は導通し、バッファＴＢ３〜ＴＢ７，…はハイイン
ピーダンスとなって遮断される。したがって、補正デー
タＣがシフトレジスタＳＥ１〜ＳＥ４０に順次格納され
る。
【００５１】次に、読出し時の動作について説明する。
ローレベルの制御信号ＷＲによってバッファＴＢ１，Ｔ
Ｂ２はハイインピーダンスとなって遮断され、バッファ
ＴＢ３〜ＴＢ７，…は導通する。したがって、シフトレ
ジスタＳＥ１〜ＳＥ４０に格納された補正データＣが補
正データＣａとして出力される。
ローレベルの制御信号ＷＲによってバッファＴＢ１，Ｔ
Ｂ２はハイインピーダンスとなって遮断され、バッファ
ＴＢ３〜ＴＢ７，…は導通する。したがって、シフトレ
ジスタＳＥ１〜ＳＥ４０に格納された補正データＣが補
正データＣａとして出力される。
【００５２】ここで、ＡＮＤ回路ＡＣ１〜ＡＣ４０およ
びＯＲ回路ＯＡ１〜ＯＡ４０がさらに設けられ、ＡＮＤ
回路ＡＣ１〜ＡＣ４０では反転バッファＴＢ３からの出
力と選択信号ＳＥＬ１〜ＳＥＬ４０との論理和がそれぞ
れ求められる。ＡＮＤ回路ＡＣ１〜ＡＣ４０からの出力
は、バッファＴＢ２からの出力とともにＯＲ回路ＯＡ１
〜ＯＡ４０に与えられ、その出力はシフトレジスタＳＥ
１〜ＳＥ４０にそれぞれ与えられる。
びＯＲ回路ＯＡ１〜ＯＡ４０がさらに設けられ、ＡＮＤ
回路ＡＣ１〜ＡＣ４０では反転バッファＴＢ３からの出
力と選択信号ＳＥＬ１〜ＳＥＬ４０との論理和がそれぞ
れ求められる。ＡＮＤ回路ＡＣ１〜ＡＣ４０からの出力
は、バッファＴＢ２からの出力とともにＯＲ回路ＯＡ１
〜ＯＡ４０に与えられ、その出力はシフトレジスタＳＥ
１〜ＳＥ４０にそれぞれ与えられる。
【００５３】また、ＡＮＤ回路ＡＤ１〜ＡＤ４０とＯＲ
回路ＯＢとがさらに設けられ、ＡＮＤ回路ＡＤ１〜ＡＤ
４０では、シフトレジスタＳＥ１〜ＳＥ４０からの出力
と選択信号ＳＥＬ１〜ＳＥＬ４０との論理和がそれぞれ
求められる。ＡＮＤ回路ＡＤ１〜ＡＤ４０からの出力は
ＯＲ回路ＯＢに与えられ、選択信号ＳＥＬ１〜ＳＥＬ４
０によって能動化されているＬＥＤアレイＡ１〜Ａ４０
に対応するＬＥＤ素子Ｌ１〜Ｌ６４の補正データＣが選
択されてシリアルに出力される。なお、出力された補正
データＣは再びシフトレジスタＳＥ１〜ＳＥ４０に入力
される。
回路ＯＢとがさらに設けられ、ＡＮＤ回路ＡＤ１〜ＡＤ
４０では、シフトレジスタＳＥ１〜ＳＥ４０からの出力
と選択信号ＳＥＬ１〜ＳＥＬ４０との論理和がそれぞれ
求められる。ＡＮＤ回路ＡＤ１〜ＡＤ４０からの出力は
ＯＲ回路ＯＢに与えられ、選択信号ＳＥＬ１〜ＳＥＬ４
０によって能動化されているＬＥＤアレイＡ１〜Ａ４０
に対応するＬＥＤ素子Ｌ１〜Ｌ６４の補正データＣが選
択されてシリアルに出力される。なお、出力された補正
データＣは再びシフトレジスタＳＥ１〜ＳＥ４０に入力
される。
【００５４】このようにしてシリアルに出力される補正
データＣａは、クロック信号ＣＬＫ１のタイミングで、
シフトレジスタＳＧに順次的に取込まれ、次にストロー
ブ信号ＳＴＢ１のタイミングで、前記駆動回路３からの
出力と併せてＬＥＤ素子Ｌ１〜Ｌ６４のアノード端子に
向けて、第２形態と同様にしてパラレルに出力される。
データＣａは、クロック信号ＣＬＫ１のタイミングで、
シフトレジスタＳＧに順次的に取込まれ、次にストロー
ブ信号ＳＴＢ１のタイミングで、前記駆動回路３からの
出力と併せてＬＥＤ素子Ｌ１〜Ｌ６４のアノード端子に
向けて、第２形態と同様にしてパラレルに出力される。
【００５５】したがって、印画データＤに基づく電流値
と補正データＣａによる電流値との合計がＬＥＤ素子Ｌ
１〜Ｌ６４に与えられるので、全ＬＥＤアレイＡ１〜Ａ
４０のＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつきを補
正することができ、印画品位が向上する。また、シフト
レジスタＳＦ，ＳＧのみで記憶部７，９をそれぞれ構成
して、簡単な構成でかつ印画速度を低下させずに発光量
を補正して、印画品位を向上させることができる。
と補正データＣａによる電流値との合計がＬＥＤ素子Ｌ
１〜Ｌ６４に与えられるので、全ＬＥＤアレイＡ１〜Ａ
４０のＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつきを補
正することができ、印画品位が向上する。また、シフト
レジスタＳＦ，ＳＧのみで記憶部７，９をそれぞれ構成
して、簡単な構成でかつ印画速度を低下させずに発光量
を補正して、印画品位を向上させることができる。
【００５６】図６は、本発明の第４の実施形態の回路図
である。本形態の装置は、印画データＤと補正データＣ
とで定電流源を共用して用いるものであり、このために
異なるパルス幅のストローブ信号ＳＴＢ１ａ，ＳＴＢ２
ａを用いて、ＬＥＤ素子Ｌ１〜Ｌ６４の通電時間を制御
することで発光量を制御している。なお、第２形態と同
様にして構成される回路には同様の符号を付して示し、
説明は省略する。
である。本形態の装置は、印画データＤと補正データＣ
とで定電流源を共用して用いるものであり、このために
異なるパルス幅のストローブ信号ＳＴＢ１ａ，ＳＴＢ２
ａを用いて、ＬＥＤ素子Ｌ１〜Ｌ６４の通電時間を制御
することで発光量を制御している。なお、第２形態と同
様にして構成される回路には同様の符号を付して示し、
説明は省略する。
【００５７】第２形態に対して本形態の駆動回路４は補
正用の定電流源ＲＢ１〜ＲＢ４を含まずに構成され、駆
動回路３にはＯＲ回路ＯＣ１〜ＯＣ４が設けられる。該
ＯＲ回路ＯＣ１〜ＯＣ４には、駆動回路４のＡＮＤ回路
ＡＢ１〜ＡＢ４からの出力と、駆動回路３のＡＮＤ回路
ＡＡ１〜ＡＡ４からの出力とがそれぞれ入力され、その
出力は定電流源ＲＡ１〜ＲＡ４にそれぞれ与えられる。
正用の定電流源ＲＢ１〜ＲＢ４を含まずに構成され、駆
動回路３にはＯＲ回路ＯＣ１〜ＯＣ４が設けられる。該
ＯＲ回路ＯＣ１〜ＯＣ４には、駆動回路４のＡＮＤ回路
ＡＢ１〜ＡＢ４からの出力と、駆動回路３のＡＮＤ回路
ＡＡ１〜ＡＡ４からの出力とがそれぞれ入力され、その
出力は定電流源ＲＡ１〜ＲＡ４にそれぞれ与えられる。
【００５８】第２形態と同様にしてラッチ回路ＬＡ１〜
ＬＡ４に一斉に取込まれた印画データＤ１〜Ｄ４は、Ａ
ＮＤ回路ＡＡ１〜ＡＡ４に与えられ、これらの出力は図
３（８）に示されるストローブ信号ＳＴＢ１ａによって
開閉され、ＯＲ回路ＯＣ１〜ＯＣ４、さらに定電流源Ｒ
Ａ１〜ＲＡ４を介して、各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ１のアノード端子に向けて出力される。
ＬＡ４に一斉に取込まれた印画データＤ１〜Ｄ４は、Ａ
ＮＤ回路ＡＡ１〜ＡＡ４に与えられ、これらの出力は図
３（８）に示されるストローブ信号ＳＴＢ１ａによって
開閉され、ＯＲ回路ＯＣ１〜ＯＣ４、さらに定電流源Ｒ
Ａ１〜ＲＡ４を介して、各ＬＥＤアレイＡ１〜Ａ４０の
ＬＥＤ素子Ｌ１のアノード端子に向けて出力される。
【００５９】また、第２形態と同様にしてラッチ回路Ｌ
Ｂ１〜ＬＢ４に一斉に取込まれた補正データＣ１〜Ｃ４
は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与えられ、これらの出
力は図３（９）に示されるストローブ信号ＳＴＢ２ａに
基づき、同一の定電流源をタイミングをずらして用いる
ことによって開閉され、前記ＯＲ回路ＯＣ１〜ＯＣ４に
向けて出力される。
Ｂ１〜ＬＢ４に一斉に取込まれた補正データＣ１〜Ｃ４
は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与えられ、これらの出
力は図３（９）に示されるストローブ信号ＳＴＢ２ａに
基づき、同一の定電流源をタイミングをずらして用いる
ことによって開閉され、前記ＯＲ回路ＯＣ１〜ＯＣ４に
向けて出力される。
【００６０】したがって、ストローブ信号ＳＴＢ１ａが
与えられているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画
データＤ１〜Ｄ４が、選択されたＬＥＤアレイＡ１〜Ａ
４０のＬＥＤ素子Ｌ１〜Ｌ６４に与えられ、前記ストロ
ーブ信号ＳＴＢ１ａとはパルス幅の異なるストローブ信
号ＳＴＢ２ａが与えられているときには、補正データＣ
１〜Ｃ４が、選択されたＬＥＤアレイＡ１〜Ａ４０のＬ
ＥＤ素子Ｌ１〜Ｌ６４に与えられる。
与えられているときには、各ブロックＢＬＡ１〜ＢＬＡ
６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画
データＤ１〜Ｄ４が、選択されたＬＥＤアレイＡ１〜Ａ
４０のＬＥＤ素子Ｌ１〜Ｌ６４に与えられ、前記ストロ
ーブ信号ＳＴＢ１ａとはパルス幅の異なるストローブ信
号ＳＴＢ２ａが与えられているときには、補正データＣ
１〜Ｃ４が、選択されたＬＥＤアレイＡ１〜Ａ４０のＬ
ＥＤ素子Ｌ１〜Ｌ６４に与えられる。
【００６１】このように本形態では、異なるパルス幅の
ストローブ信号ＳＴＢ１ａ，ＳＴＢ２ａによって印画デ
ータＤ１〜Ｄ４と補正データＣ１〜Ｃ４とをタイミング
をずらして駆動するようにしたので、定電流源ＲＡ１〜
ＲＡ４を共用して用いることができ、構成を簡略化する
ことができる。
ストローブ信号ＳＴＢ１ａ，ＳＴＢ２ａによって印画デ
ータＤ１〜Ｄ４と補正データＣ１〜Ｃ４とをタイミング
をずらして駆動するようにしたので、定電流源ＲＡ１〜
ＲＡ４を共用して用いることができ、構成を簡略化する
ことができる。
【００６２】図７は、本発明の第５の実施形態を示し、
図１の記憶部９の具体的な回路図である。記憶部９が第
１形態のシフトレジスタＳＣ，ＳＤに代わって、補正ア
ドレス記憶回路１２と補正データ記憶回路１３とが設け
られる以外は、同様にして構成される。
図１の記憶部９の具体的な回路図である。記憶部９が第
１形態のシフトレジスタＳＣ，ＳＤに代わって、補正ア
ドレス記憶回路１２と補正データ記憶回路１３とが設け
られる以外は、同様にして構成される。
【００６３】第１〜第４の形態が全ＬＥＤ素子の発光量
を補正することを特徴とするのに対して、本形態の装置
は、全ＬＥＤ素子中の特定のＬＥＤ素子の発光量のみを
補正することを特徴とする。なお本形態では、各ＬＥＤ
アレイＡ１〜Ａ４０中の５個のＬＥＤ素子の発光量を補
正する例、すなわち全部で２００個のＬＥＤ素子の発光
量を補正する例について説明する。
を補正することを特徴とするのに対して、本形態の装置
は、全ＬＥＤ素子中の特定のＬＥＤ素子の発光量のみを
補正することを特徴とする。なお本形態では、各ＬＥＤ
アレイＡ１〜Ａ４０中の５個のＬＥＤ素子の発光量を補
正する例、すなわち全部で２００個のＬＥＤ素子の発光
量を補正する例について説明する。
【００６４】補正アドレス記憶回路１２および補正デー
タ記憶回路１３は、ＬＥＤアレイＡ１〜Ａ４０毎に、５
個のＬＥＤ素子分の補正アドレスおよび光量変動補正デ
ータをそれぞれ記憶している。補正アドレスは６ビット
データで最大６４のアドレス指定が可能である。補正用
の駆動回路４では、ＬＥＤアレイＡ１〜Ａ４０の時分割
駆動に同期して、前記記憶回路１２，１３から補正アド
レスおよび補正データを取出し、該補正アドレスで指定
されるＬＥＤ素子の発光量を補正する。
タ記憶回路１３は、ＬＥＤアレイＡ１〜Ａ４０毎に、５
個のＬＥＤ素子分の補正アドレスおよび光量変動補正デ
ータをそれぞれ記憶している。補正アドレスは６ビット
データで最大６４のアドレス指定が可能である。補正用
の駆動回路４では、ＬＥＤアレイＡ１〜Ａ４０の時分割
駆動に同期して、前記記憶回路１２，１３から補正アド
レスおよび補正データを取出し、該補正アドレスで指定
されるＬＥＤ素子の発光量を補正する。
【００６５】補正アドレス記憶回路１２は具体的に、Ｌ
ＥＤアレイＡ１〜Ａ４０毎に補正すべき５個のＬＥＤ素
子分のアドレスを記憶するメモリ１５、各ＬＥＤアレイ
分の補正アドレスをそれぞれデコードする５個のデコー
ダＤＥ１〜ＤＥ５、該デコーダＤＥ１〜ＤＥ５からの出
力がそれぞれ与えられる６４個のＯＲ回路ＯＤ１〜ＯＤ
６４、およびデコーダ回路ＯＤ１〜ＯＤ６４からの出力
がそれぞれ与えられる６４ビットのシフトレジスタＳＦ
を含んで構成される。前記メモリ１５は、１列４０ビッ
トのシフトレジスタが３０個並列に並んで構成される。
ＥＤアレイＡ１〜Ａ４０毎に補正すべき５個のＬＥＤ素
子分のアドレスを記憶するメモリ１５、各ＬＥＤアレイ
分の補正アドレスをそれぞれデコードする５個のデコー
ダＤＥ１〜ＤＥ５、該デコーダＤＥ１〜ＤＥ５からの出
力がそれぞれ与えられる６４個のＯＲ回路ＯＤ１〜ＯＤ
６４、およびデコーダ回路ＯＤ１〜ＯＤ６４からの出力
がそれぞれ与えられる６４ビットのシフトレジスタＳＦ
を含んで構成される。前記メモリ１５は、１列４０ビッ
トのシフトレジスタが３０個並列に並んで構成される。
【００６６】１ブロックカウンタ１４は、クロック信号
ＣＬＫ１に基づいて１ブロック毎の信号を作成し、該信
号に応答してメモリ１５から１つのＬＥＤアレイ分の補
正アドレスが出力される。該アドレスはデコーダＤＥ１
〜ＤＥ５でデコードされてＯＲ回路ＯＤ１〜ＯＤ６４に
それぞれ与えられる。６４ビットのシフトレジスタＳＦ
には、補正すべきＬＥＤ素子分のビットに「１」が格納
され、他のビットには「０」が格納される。シフトレジ
スタＳＦに格納されたデータは、クロック信号ＣＬＫ１
のタイミングで出力される。
ＣＬＫ１に基づいて１ブロック毎の信号を作成し、該信
号に応答してメモリ１５から１つのＬＥＤアレイ分の補
正アドレスが出力される。該アドレスはデコーダＤＥ１
〜ＤＥ５でデコードされてＯＲ回路ＯＤ１〜ＯＤ６４に
それぞれ与えられる。６４ビットのシフトレジスタＳＦ
には、補正すべきＬＥＤ素子分のビットに「１」が格納
され、他のビットには「０」が格納される。シフトレジ
スタＳＦに格納されたデータは、クロック信号ＣＬＫ１
のタイミングで出力される。
【００６７】補正データ記憶回路１３は具体的に、２０
０個のＬＥＤ素子分の補正データを記憶するメモリ１
６、４つのラッチ回路ＳＧ１〜ＳＧ４および４つのＡＮ
Ｄ回路ＡＥ１〜ＡＥ４を含んで構成される。メモリ１６
には、第１のＬＥＤアレイＡ１の補正すべき第１のＬＥ
Ｄ素子に対応する補正データが第１番目に記憶されてお
り、以降順番に２００番目までの補正データが記憶され
ている。
０個のＬＥＤ素子分の補正データを記憶するメモリ１
６、４つのラッチ回路ＳＧ１〜ＳＧ４および４つのＡＮ
Ｄ回路ＡＥ１〜ＡＥ４を含んで構成される。メモリ１６
には、第１のＬＥＤアレイＡ１の補正すべき第１のＬＥ
Ｄ素子に対応する補正データが第１番目に記憶されてお
り、以降順番に２００番目までの補正データが記憶され
ている。
【００６８】前記シフトレジスタＳＦから出力されたデ
ータに応答して、メモリ１６に記憶された補正データが
ラッチ回路ＳＧ１〜ＳＧ４に与えられる。具体的には、
シフトレジスタＳＦからの出力が「１」のときには補正
データが転送され、「０」のときには転送されない。ラ
ッチ回路ＳＧ１〜ＳＧ４に転送された補正データは、Ａ
ＮＤ回路ＡＥ１〜ＡＥ４を介して、シフトレジスタＳＦ
からの出力が「１」のときのみに出力される。
ータに応答して、メモリ１６に記憶された補正データが
ラッチ回路ＳＧ１〜ＳＧ４に与えられる。具体的には、
シフトレジスタＳＦからの出力が「１」のときには補正
データが転送され、「０」のときには転送されない。ラ
ッチ回路ＳＧ１〜ＳＧ４に転送された補正データは、Ａ
ＮＤ回路ＡＥ１〜ＡＥ４を介して、シフトレジスタＳＦ
からの出力が「１」のときのみに出力される。
【００６９】したがって、ＡＮＤ回路ＡＥ１〜ＡＥ４か
らは、補正すべきＬＥＤ素子への印画データＤの出力の
タイミングと同期して補正データＣ１〜Ｃ４が出力され
る。このため、全ＬＥＤ素子の中の特定のＬＥＤ素子の
発光量を補正することができ、これによって記憶回路の
容量を少なくできて、装置の小型化、簡略化および低価
格化が図れる。また、補正データ量が少なくなるので、
転送に要する時間を短縮することができ、高速印画が可
能となる。
らは、補正すべきＬＥＤ素子への印画データＤの出力の
タイミングと同期して補正データＣ１〜Ｃ４が出力され
る。このため、全ＬＥＤ素子の中の特定のＬＥＤ素子の
発光量を補正することができ、これによって記憶回路の
容量を少なくできて、装置の小型化、簡略化および低価
格化が図れる。また、補正データ量が少なくなるので、
転送に要する時間を短縮することができ、高速印画が可
能となる。
【００７０】なお、発光量を補正するＬＥＤ素子は、全
素子の平均発光量よりも低い発光量の素子の中から選ぶ
ことが好ましい。一般に、発光量のばらつきは平均発光
量に対して±１５％程度であるが、プラス側に比べてマ
イナス側の方が、濃度むらとして観察されやすい。した
がって、マイナス側のみを補正することが好ましい。た
とえば、−１５％の素子のみを補正することが好まし
い。
素子の平均発光量よりも低い発光量の素子の中から選ぶ
ことが好ましい。一般に、発光量のばらつきは平均発光
量に対して±１５％程度であるが、プラス側に比べてマ
イナス側の方が、濃度むらとして観察されやすい。した
がって、マイナス側のみを補正することが好ましい。た
とえば、−１５％の素子のみを補正することが好まし
い。
【００７１】
【発明の効果】以上のように本発明によれば、複数の発
光ブロックを時分割的に選択してダイナミック駆動し、
該ブロック内の発光素子を印画データに基づいて駆動す
るときにおいて、全発光素子の発光量のばらつきを光量
補正データによって補正するようにしたので、印画品位
が向上する。
光ブロックを時分割的に選択してダイナミック駆動し、
該ブロック内の発光素子を印画データに基づいて駆動す
るときにおいて、全発光素子の発光量のばらつきを光量
補正データによって補正するようにしたので、印画品位
が向上する。
【００７２】また本発明によれば、特定の発光素子の発
光量のばらつきを補正アドレスデータおよび光量補正デ
ータによって補正するようにしたので、少ない容量で補
正することができ、装置の小型化を図ることができる。
光量のばらつきを補正アドレスデータおよび光量補正デ
ータによって補正するようにしたので、少ない容量で補
正することができ、装置の小型化を図ることができる。
【００７３】また本発明によれば、複数ビットの印画デ
ータによって階調印画を行うとともに、全発光素子の発
光量のばらつきを補正するようにしたので、印画品位が
向上した階調印画が可能となる。またあるいは、所定の
発光素子の発光量のばらつきを補正するようにしたの
で、少ない記憶容量で装置を小型化できるとともに、印
画品位が向上した階調印画が可能となる。
ータによって階調印画を行うとともに、全発光素子の発
光量のばらつきを補正するようにしたので、印画品位が
向上した階調印画が可能となる。またあるいは、所定の
発光素子の発光量のばらつきを補正するようにしたの
で、少ない記憶容量で装置を小型化できるとともに、印
画品位が向上した階調印画が可能となる。
【図１】本発明の基本的な構成を示すブロック図であ
る。
る。
【図２】本発明の第１の実施形態の回路図である。
【図３】第１実施形態の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図４】本発明の第２実施形態の回路図である。
【図５】本発明の第３の実施形態の回路図である。
【図６】本発明の第４の実施形態の回路図である。
【図７】本発明の第５の実施形態を示し、図１の記憶部
９の具体的な回路図である。
９の具体的な回路図である。
１ 画像形成装置 ２ 発光部 ３ 駆動回路 ４ 補正用駆動回路 ５ 選択回路 ６ 制御回路 ７，９ 記憶部 ８，１０ 駆動部 １２ 補正アドレス記憶回路 １３ 補正データ記憶回路 Ａ１〜Ａ４０ ＬＥＤアレイ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 33/00
Claims (3)
- 【請求項１】 所定数の発光素子から成る発光ブロック
が複数、直線状に配置されてなり、画像形成のための印
画データが与えられる発光部と、 複数の発光ブロックの中から駆動すべき発光ブロックを
時分割的に選択する選択回路と、 全発光素子分の光量補正データを記憶する補正データ記
憶回路と、 発光ブロックの時分割駆動に同期して駆動させる発光ブ
ロック内の発光素子の光量補正データを前記補正データ
記憶回路から読出すとともに、該読出した光量補正デー
タと印画データとに基づいて、発光ブロック内の各発光
素子を個別的に発光駆動させる駆動回路とを含むことを
特徴とする画像形成装置。 - 【請求項２】 所定数の発光素子から成る発光ブロック
が複数、直線状に配置されてなり、画像形成のための印
画データが与えられる発光部と、 複数の発光ブロックの中から駆動すべき発光ブロックを
時分割的に選択する選択回路と、 各発光素子の中から光量を補正すべき発光素子のみの補
正アドレスデータおよびその光量補正データを記憶する
補正データ記憶回路と、 発光ブロックの時分割駆動に同期して駆動させる発光ブ
ロック内の発光素子の光量補正データと補正アドレスデ
ータとを前記補正データ記憶回路から読出すとともに、
該読出した光量補正データと補正アドレスデータと印画
データとに基づいて、発光ブロック内の補正アドレスデ
ータで指定される発光素子と指定されない他の発光素子
とを同時に発光駆動させる駆動回路とを含むことを特徴
とする画像形成装置。 - 【請求項３】 前記印画データが複数ビットの階調印画
データによって構成され、 前記駆動回路は、複数の定電流電源の中から前記階調印
画データに基づいて特定の定電流電源を選択し、該選択
された定電流電源によって発光ブロック内の各発光素子
を発光駆動させることを特徴とする請求項１または２記
載の画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16479696A JP3608876B2 (ja) | 1996-06-25 | 1996-06-25 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16479696A JP3608876B2 (ja) | 1996-06-25 | 1996-06-25 | 画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH106554A true JPH106554A (ja) | 1998-01-13 |
| JP3608876B2 JP3608876B2 (ja) | 2005-01-12 |
Family
ID=15800107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16479696A Expired - Fee Related JP3608876B2 (ja) | 1996-06-25 | 1996-06-25 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3608876B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004203020A (ja) * | 2002-12-12 | 2004-07-22 | Kyocera Mita Corp | 画像形成装置 |
| JP2007183385A (ja) * | 2006-01-06 | 2007-07-19 | Seiko Epson Corp | 電気光学装置、その駆動方法および電子機器 |
| JP2007187706A (ja) * | 2006-01-11 | 2007-07-26 | Seiko Epson Corp | 電気光学装置、その駆動方法および電子機器 |
| JP2007206302A (ja) * | 2006-02-01 | 2007-08-16 | Seiko Epson Corp | 電気光学装置、その駆動方法および電子機器 |
| JP2008110598A (ja) * | 2006-10-02 | 2008-05-15 | Seiko Epson Corp | 発光装置および画像形成装置 |
| US7898688B2 (en) | 2006-01-11 | 2011-03-01 | Seiko Epson Corporation | Electro-optical device controlling driving current to each electro-optical element to alleviate variation of intensity |
| EP1560153A3 (en) * | 2004-01-29 | 2011-06-22 | Seiko Epson Corporation | Optical head |
| JP2011149988A (ja) * | 2010-01-19 | 2011-08-04 | Sharp Corp | レーザー定着装置 |
-
1996
- 1996-06-25 JP JP16479696A patent/JP3608876B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP4702061B2 (ja) * | 2006-01-06 | 2011-06-15 | セイコーエプソン株式会社 | 電気光学装置 |
| JP2007187706A (ja) * | 2006-01-11 | 2007-07-26 | Seiko Epson Corp | 電気光学装置、その駆動方法および電子機器 |
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| JP4702077B2 (ja) * | 2006-02-01 | 2011-06-15 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3608876B2 (ja) | 2005-01-12 |
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