JP2855047B2

JP2855047B2 - プリントヘッド

Info

Publication number: JP2855047B2
Application number: JP10397193A
Authority: JP
Inventors: 久義藤本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1993-04-30
Filing date: 1993-04-30
Publication date: 1999-02-10
Anticipated expiration: 2014-02-10
Also published as: JPH06312532A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ドット毎の印字データ
により、印字を行うプリントヘッド、特にそのドット毎
の印字むらの防止に関する。

【０００２】

【従来の技術】従来より、サーマルプリンタやＬＥＤプ
リンタが利用されており、これらのプリンタにおいて
は、印字ドット毎の「１」、「０」のデータに応じて、
印字が行われる。例えば、ＬＥＤプリンタにおいては、
１行分のドット数に応じてＬＥＤが整列配置され、印字
データに応じてＬＥＤへの通電を制御することによって
印字を行う。

【０００３】このようなＬＥＤプリンタにおいては、Ｌ
ＥＤの特性の相違等に基づいて、ＬＥＤヘッドの光量ば
らつきが生じ、印字濃度にばらつきが発生する。このた
め、光量のばらつきを補正する手法が各種提案されてい
る。

【０００４】例えば、特公平２−４３６３４号公報で
は、ＬＥＤ光量のばらつきに対応する補正データをＰＲ
ＯＭに記憶しておき、この補正データに基づいて、発光
時間を制御することが示されている。これによって、Ｌ
ＥＤの光量ばらつきを補正して、ばらつきのない印字を
行うことができる。

【０００５】

【発明が解決しようとする課題】しかし、上記従来例で
は、印字ドット毎にこれに対応するＬＥＤ光量の補正デ
ータを読み出す。そして、各ＬＥＤへの通電経路に複数
のゲートを設け、補正データに応じてゲートの開放を制
御する。このため、ＬＥＤの個数が多くなるとゲート数
が多くなり装置が複雑になるという問題点があった。

【０００６】本発明は、上記問題点を解決することを課
題としてなされたものであり、簡単な装置で高品質の印
字を行うことができるプリントヘッドを提供することを
目的とする。

【０００７】

【課題を解決するための手段】本発明は、複数のドット
印字部により、ドット毎の印字を行うプリンタに用いる
プリントヘッドであって、複数ドットの印字部に対する
印字データがシリアル入力され、これを記憶する印字デ
ータ記憶部と、各ドット印字部の印字強度についての補
正データを記憶する補正データ記憶部と、を含み、印字
データ記憶部は、複数のブロックに分割され、それぞれ
のブロックに印字データが所定数ずつ記憶され、印字デ
ータ記憶部の各ブロックのそれぞれからほぼ同時に出力
し、補正データ記憶部は、複数のブロックに分割され、
それぞれのブロックに補正データが所定数ずつ記憶さ
れ、１つのクロックの入力により、補正データ記憶部の
各ブロックのそれぞれからシリアルデータをほぼ同時に
順次出力し、印字データ記憶部から出力される複数の印
字データと補正データ記憶部から出力される複数の補正
データとの両方に基づいて複数のドットについての印字
用の信号を複数生成すると共に印字データのみに基づく
印字用の信号を少なくとも２つ生成し、この印字データ
のみに基づく印字用の信号を印字データと補正データの
両方に基づく印字用の信号の時間的な前後に配置して複
数ドットに対応する複数の印字信号を生成し、得られた
複数の印字信号に基づいて印字を行うことを特徴とす
る。

【０００８】また、本発明は、前記補正データは、複数
ビットのデータであり、この複数ビットデータに基づい
てそれぞれのビットに対応する印字時間についての信号
のオンオフを制御して、補正データに基づく印字用の信
号を得ることを特徴とする。

【０００９】また、本発明は、印字データと補正データ
をアンドゲートに供給し、このアンドゲートの出力に、
印字データと補正データに基づく印字用に信号を得るこ
とを特徴とする。

【００１０】

【作用】このように、本発明によれば、印字データをシ
リアル入力し、これを複数のデータの並列出力にでき
る。従って、印字データの読出し時間を短くすることが
できる。また、補正データについても印字データの出力
に対応した並列出力とすることができる。従って、補正
データの読み出し時間を短くすることができる。そこ
で、短時間で補正データおよび印字データを読み出すこ
とができ、これを利用して印字データの補正回数を多く
できる。従って、補正制御を実施するにあたり、印字デ
ータの入力仕様を従来通りとし、補正のための出力回数
を増やすことができ、高品質の印字を行うことができ
る。そして、印字データによる印字により補正による印
字を挟む構成としたため、補正の出力回数が増えてもド
ット長が変化しない。

【００１１】

【実施例】図１は、本発明に係るプリントヘッドの印字
データの補正のための回路を示すブロック図である。こ
のように、補正回路は、補正データ記憶部１と、印字デ
ータ記憶部２と、出力パルスジェネレータ３を含んでい
る。

【００１２】補正データ記憶部１は、ＲＯＭ（例えばＥ
ＰＲＯＭ）またはＲＡＭによって構成され、プリントヘ
ッドの各ドットについての補正データを記憶する。すな
わち、ＬＥＤプリントヘッドであれば、１行分のＬＥＤ
を有しており（例えば２５６０個）、これらのそれぞれ
に印字データを供給し、ドット毎の印字を行うが、各Ｌ
ＥＤにおいては、光量のばらつきがある。そこで、この
光量のばらつきを予め計測しておき、これを補正するた
めのデータが、この補正データ記憶部１に記憶されてい
る。このように、補正データは予め、この補正データ記
憶部１に記憶されているものであり、通常時は、ここに
対する書込みは行わない。そこで、この補正データ記憶
部１のライトイネーブル端子（反転ＷＥ端子）は、電源
に接続されており、書込み不能となっている。また、チ
ップイネーブル端子（反転ＣＥ端子）は、アースに接続
されており、補正データ記憶部１が常にアクセス可能と
なっている。

【００１３】また、補正データ記憶部１は、入力端子と
して所定のクロック信号を受け入れるＣＬＫ及びアドレ
スのリセットをするリセット端子ＲＥＳＥＴ端子を有し
ている。そこで、ＲＥＳＥＴ端子に入力されたパルス信
号によって、読出しアドレスがリセットされ、ＣＬＫ端
子に入力されるパルスに従って、読出しアドレスを順次
変更する。そして、この補正データ記憶部１は、ＣＬＫ
端子に供給されるパルスをカウントし、これに応じたア
ドレスのデータを出力する。ここで、このアドレスは常
に４つ指定され、この４つの指定されたアドレスに書き
込まれている補正データが端子ＩＯ０〜ＩＯ３から出力
される。このように、補正データ記憶部１は、１つのク
ロックを受け入れ、このクロックをカウントすることに
よって４つのアドレスを得、４つのアドレスのデータを
順次並列出力する。

【００１４】印字データ記憶部２は、入力されてくるデ
ータを一時的に記憶し、所定のタイミングで出力するラ
インバッファであり、入力信号用の端子として、ＯＵＴ
ＣＬＫ、ＲＲＥＳＥＴ、ＩＮＣＬＫ、ＷＲＥＳＥＴ、Ｔ
ＯＧＧＬＥ、ＩＮＤＡＴＡ、ＲＥＳＥＴ端子を有してお
り、出力端子として、ＯＵＴＤＡＴＡ０〜ＯＵＴＤＡＴ
Ａ３を有している。さらに、内部における動作用の設定
端子として、ＢＩＴ６４Ｎ０〜ＢＩＴ６４Ｎ３の４端子
を有している。

【００１５】ＲＥＳＥＴ端子には、電源とアースを接続
する抵抗８とコンデンサ９の直列接続における両者の接
続点が接続されており、このＲＥＳＥＴ端子には、電源
投入時において、徐々に電位が上昇する信号が入力され
る。そして、印字データ記憶部２は、このＲＥＳＥＴ端
子における電位が所定電位に達した場合にパルスを生成
し、このパルスで内部のレジスタ等の値をリセットす
る。

【００１６】ＩＮＤＡＴＡ端子には、ドット毎に
「１」、「０」で表される印字データがシリアルデータ
として順次供給され、ＩＮＣＬＫ端子に入力されるクロ
ックのカウント結果に応じたアドレスに印字データを記
憶する。また、ＷＲＥＳＥＴ端子には、ＩＮＣＬＫ端子
に入力されるクロックによって決定される書込みアドレ
スについてのカウンタをリセットするリセット信号が供
給される。

【００１７】また、ＲＲＥＳＥＴ端子には、読出しアド
レスについてのカウンタをリセットするリセットするリ
セット信号が供給され、このカウンタは、ＯＵＴＣＬＫ
端子に供給されるクロックをカウントする。そして、こ
の印字データ記憶部２は、一対のラインバッファを有し
ており、その一方に供給されてくる印字データを書き込
み、他方からデータを読み出す。そして、この読出し、
書込みはＴＯＧＧＬＥ端子に供給される信号によって随
時切り換えられる。出力パルスジェネレータ３は、所定
の周波数のパルスを生成出力するものであり、ＳＴＡＲ
Ｔ信号によりパルスの発生を開始する。そして、所定数
のパルスを出力すると共に、この所定数の出力が終了し
た場合にＯＬＡＴＣＨ信号を出力する。

【００１８】さらに、補正データ記憶部１のＣＬＫ端子
には、出力パルスジェネレータ３の出力であるＯＣＬＫ
信号がアンドゲート４を介し供給されている。そして、
このアンドゲート４には、ＰＡＴＨ信号がインバータ６
を介し供給される。そこで、ＰＡＴＨ信号がＬレベルで
あった場合に、アンドゲート４がＯＣＬＫ信号を補正デ
ータ記憶部のＣＬＫ端子に供給することとなる。一方、
補正データ記憶部１の出力端子ＩＯ０〜ＩＯ３には、オ
アゲート５ａ〜５ｄが接続されている。そして、このオ
アゲート５ａ〜５ｄには、ＰＡＴＨ信号も供給されるよ
うになっている。そこで、このオアゲート５ａ〜５ｄの
出力は、ＰＡＴＨ信号がＨレベルの際にＨに固定され
る。また、ＰＡＴＨ信号がＬレベルの場合には、オアゲ
ート５ａ〜５ｄは、補正データ記憶部１の出力端子ＩＯ
０〜ＩＯ３のデータをそのまま出力する。上述のよう
に、ＰＡＴＨ信号がＨの場合には、アンドゲート４にＬ
信号が供給されるため、ＯＣＬＫ信号の補正データ記憶
部１のＣＬＫ端子への入力は禁止されている。そして、
このＯＣＬＫ信号の入力が禁止された時に、オアゲート
５ａ〜５ｄの出力がＨに固定される。従って、補正デー
タ記憶部１の読出しが行われていない場合に、オアゲー
ト５ａ〜５ｄの出力がＨレベルに固定されることとな
る。

【００１９】また、オアゲート５ａ〜５ｄの出力は、ア
ンドゲート７ａ〜７ｄに入力され、このアンドゲート７
ａ〜７ｄには、印字データ記憶部２の出力端子ＯＵＴＤ
ＡＴＡ０〜ＯＵＴＤＡＴＡ３の端子の出力も供給されて
いる。そこで、このアンドゲート７ａ〜７ｄにおいて、
印字データ記憶部２から読み出された４つのデータと、
補正データ記憶部１から読み出された４つの補正データ
の論理和がとられることとなる。そして、この補正デー
タによる補正を受けた印字データが４つずつ並列に出力
される。

【００２０】図２は、補正データ記憶部１の構成を示す
ブロック図である。このように、補正データ記憶部１
は、補正データを記憶する４つのブロックであるセルマ
トリックス１０ａ〜１０ｄを有している。このセルマト
リックス１０ａ〜１０ｄは、行デコーダ１２から供給さ
れる行信号によって特定される行のデータをそれぞれ出
力する。この例においては、各セルマトリックス１０ａ
〜１０ｄは、２５６行で、１行が３２ビットのデータを
記憶できるようになっている。また、この行デコーダ１
２は、行アドレスカウンタ１４から供給されるアドレス
についての８ビットデータをデコードするものである。
一方、セルマトリックス１０ａ〜１０ｄの出力データラ
インは、列デコーダ１６ａ〜１６ｄを介し出力される。

【００２１】そして、この列デコーダ１６ａ〜１６ｄに
はビットカウンタ１８が接続されており、このビットカ
ウンタ１８から供給されるデータにより、セルマトリッ
クス１０ａ〜１０ｄから供給されるそれぞれ３２ビット
のデータのうちの１つを選択し、ＩＯ０〜ＩＯ３にそれ
ぞれのビット毎のデータを出力する。そして、行アドレ
スカウンタ１４及びビットカウンタ１８には、所定のク
ロックであるＣＬＫ信号が供給されており、これらカウ
ンタ１４、１８は、ＣＬＫ信号をカウントし、行アドレ
ス及びビット値を決定する。また、行アドレスカウンタ
１４及びビットカウンタ１８には、ＲＥＳＥＴ信号が供
給されるようになっており、このＲＥＳＥＴ信号によっ
て、カウンタがリセットされる。

【００２２】さらに、補正データ記憶部１は、Ｒ／Ｗコ
ントロールロジック２０を有している。このＲ／Ｗコン
トロールロジック２０は、反転ＷＥ信号を受け入れ、こ
れに応じて列デコーダ１６ａ〜１６ｄを制御し、セルマ
トリックス１０ａ〜１０ｄに対するアクセスが書込みか
読出しであるのかを制御する。なお、上述のように、補
正データ記憶部１は、予め得られているＬＥＤの光量ば
らつきについてのデータを記憶するものであり、通常の
動作時には、セルマトリックス１０ａ〜１０ｄのデータ
は読み出されるようになっている。

【００２３】ここで、セルマトリックス１０ａ〜１０ｄ
は、図３に示すような構成を有している。すなわち、セ
ルマトリックス１０ａは、データ記憶アドレス０〜６３
９にＮｏ．０ドット〜Ｎｏ．６３９ドットの補正データ
の４ビット目（ＭＳＢ）、データ記憶アドレス６４０〜
１２７９にＮｏ．０ドット〜Ｎｏ．６３９ドットの補正
データの３ビット目、データ記憶アドレス１２８０〜１
９１９にＮｏ．０ドット〜Ｎｏ．６３９ドットの２ビッ
ト目、データ記憶アドレス１９２０〜２５５９にＮｏ．
０ドット〜Ｎｏ．６３９ドットの１ビット目（ＬＳＢ）
を記憶している。また、セルマトリックス１０ｂは、同
様の記憶アドレスにＮｏ．６４０ドット〜Ｎｏ．１２７
９ドットの補正データのＭＳＢ、３ビット目、２ビット
目、ＬＳＢの順でそれぞれ記憶している。さらに、セル
マトリックス１０ｃはＮｏ．１２８０ドット〜１９１９
ドットの補正データ、セルマトリックス１０ｄはＮｏ．
１９２０ドットデータ〜Ｎｏ．２５５９ドットの補正デ
ータをそれぞれビット毎に記憶している。

【００２４】このように、本実施例では、セルマトリッ
クス１０ａ、１０ｂ、１０ｃ、１０ｄは、それぞれ２５
６０ビットの補正データを記憶しているだけであり、利
用される記憶容量はそれぞれ２５６０ビット分である。
そこで、本例では、行アドレスカウンタ１４及びビット
カウンタ１８を制御して、３２０行×８ビットのデータ
が各セルマトリクス１０ａ〜１０ｄから出力されるよう
に設定している。

【００２５】すなわち、行アドレスカウンタ１４、ビッ
トカウンタ１８は、ＣＬＫ信号をカウントし、セルマト
リックス１０ａ〜１０ｄのそれぞれにおけるデータ記憶
アドレス０〜６３９のデータを最初に出力する。これに
よって、補正データのＭＳＢが出力される。次に、デー
タ記憶アドレス６４０〜１２７９、１２８０〜１９１
９、１９２０〜２５５９の補正データを順次出力する。
このため、出力ＩＯ０〜ＩＯ３には、最初に、Ｎｏ．
０、Ｎｏ．６４０、Ｎｏ．１２８０、Ｎｏ．１９２０ド
ットについての補正データのＭＳＢが出力される。そし
て、ＭＳＢの出力が終了した場合には、補正データが３
ビット目、２ビット目、１ビット目の順で出力される。

【００２６】次に、印字データ記憶部２は、図４に示す
ような構成を有している。印字データの記憶手段とし
て、２行分の印字データを記憶するものを有しており、
ＲＡＭ３０ａ〜３０ｄが１行分の印字データを記憶し、
ＲＡＭ３２ａ〜３２ｄが他の１行分の印字データを記憶
する。本例では、ＲＡＭ３０ａ〜３０ｄ及び３２ａ〜３
２ｄは、それぞれ９６０ビットの記憶容量を有してい
る。そして、このＲＡＭ３０ａ〜３０ｄ及び３２ａ〜３
２ｄの出力端ＤＯは、データセレクタ３４ａ〜３４ｄを
介しＯＵＴＤＡＴＡ０〜ＯＵＴＤＡＴＡ３に接続されて
いる。ここで、データセレクタ３４ａは、ＲＡＭ３０ａ
または３２ａ、データセレクタ３４ｂは、ＲＡＭ３０ｂ
または３２ｂ、データセレクタ３４ｃは、ＲＡＭ３０ｃ
または３２ｃ、データセレクタ３４ｄはＲＡＭ３０ｄま
たは３２ｄのいずれかを選択してデータを出力する。

【００２７】また、ＲＡＭ３０ａ〜３０ｄ、３２ａ〜３
２ｄの入力端子ＤＩには、ＩＮＤＡＴＡラインが接続さ
れており、シリアル入力されてくる印字データがいずれ
かのＲＡＭに入力される。すなわち、ＲＡＭ３０ａ〜３
０ｄ、３２ａ〜３２ｄの反転ＷＲ端子に入力される信号
がＬレベルであるＲＡＭであって、アドレス端子ＡＤ端
子に入力されるアドレス信号が、自己のアドレスであっ
た場合に、そのアドレスにＩＮＤＡＴＡより送られてく
る印字データが書き込まれる。また、反転ＷＲ端子に入
力される信号がＨレベルであった場合には、ＲＡＭ３０
ａ〜３０ｄ、３２ａ〜３２ｄは、読み出し状態であり、
ＡＤ端子に入力されるアドレスが自己のものであった場
合には、そのアドレスで特定されたアドレスに記憶され
ているデータがＤＯ端子から出力される。

【００２８】次に、ＲＡＭ３０ａ〜３０ｄおよびＲＡＭ
３２ａ〜３２ｄは、それぞれ１ライン分の印字データを
４つのブロックに分けて格納するようにしている。例え
ば、１ラインが２５６０ドットであれば、この２５６０
ドットのデータがシリアル転送され、これがＲＡＭ３０
ａ〜３０ｄまたは３２ａ〜３２ｄのいずれかのＲＡＭに
格納される。そして、この場合には、４つのＲＡＭ３０
ａ（３２ａ）〜３０ｄ（３２ｄ）のそれぞれに６４０ド
ットずつ分けて格納される。ここで、この６４０ドット
と言う数の指定は、ＢＩＴ６４Ｎ０〜ＢＩＴ６４Ｎ３の
４ビットの信号の指定によって行う。

【００２９】図５に、各ＲＡＭ３０、３２におけるビッ
ト数の指定テーブルを示す。このように、ＢＩＴ６４Ｎ
０〜ＢＩＴ６４Ｎ３の状態がそれぞれＬ，Ｈ，Ｌ，Ｈで
あった場合に、１つのブロック内のビット数が６４０で
あることが認識される。そして、このブロック内ビット
数は、コンパレータ３６の内部にセットされる。

【００３０】一方、入力データの書込みアドレスは、ラ
イトカウンタ３８によって決定される。このライトカウ
ンタ３８は、ＷＲＥＳＥＴによって０にリセットされ、
入力されるＩＮＣＬＫ信号をカウントすることによって
書込みアドレスを発生する。また、読出しアドレスはリ
ードカウンタ４０のカウント値によって決定される。こ
のリードカウンタ４０は、ＲＥＳＥＴ信号によってリセ
ットされ、ＯＵＴＣＬＫ信号をカウントすることによっ
て読出しアドレスを発生する。なお、このＯＵＴＣＬＫ
信号は、出力パルスジェネレータ３の出力である。

【００３１】そして、リードカウンタ４０及びライトカ
ウンタ３８のカウント値は、アドレスセレクタ４２に供
給される。このアドレスセレクタ４２は、リードカウン
タ４０及びライトカウンタ３８から供給されるカウント
値（アドレス）をＲＡＭ３０ａ〜３０ｄまたは３２ａ〜
３２ｄのいずれに供給するかを切替制御するものであ
る。従って、ＲＡＭ３０ａ〜３５ｄまたは３２ａ〜３２
ｄのいずれか一方に読出しアドレスが供給され、他方に
書込みアドレスが供給される。

【００３２】また、このアドレスセレクタにおける切替
は、トグルＦＦの状態によって制御される。すなわち、
トグルＦＦは、ＬＡＴＣＨ信号に応じてその状態が順次
変化するものであり、この出力信号はアドレスセレクタ
４２及びデータセレクタ３４ａ〜３５ｄに供給されてい
る。そして、アドレスセレクタ４２は、トグルＦＦ４４
の状態により、一方のＲＡＭ３０ａ〜３０ｄ（または３
２ａ〜３２ｄ）に読出しアドレスを供給した場合に、デ
ータセレクタ３４ａ〜３４ｄは読出しアドレスが供給さ
れているＲＡＭ３０または３２からの出力信号を選択す
る。

【００３３】また、書込みクロックであるＩＮＣＬＫ信
号は、パルスジェネレータ４６に入力され、このパルス
ジェネレータ４６で得られたパルスがスイッチ４８に供
給される。スイッチ４８は、パルスジェネレータ４６か
ら供給されるパルスと、トグルＦＦ４４から供給される
信号により、ＲＡＭ３０ａ〜３０ｄまたは３２ａ〜３２
ｄのいずれにデータを書き込むかを示す相補的な信号を
出力する。ここで、上述のように、ＲＡＭ３０ａ〜３０
ｄ及び３２ａ〜３２ｄのそれぞれは、６４０ビットのデ
ータを記録するようにセットされており、これはコンパ
レータ３６に記憶されている。

【００３４】コンパレータ３６には、ライトカウンタ３
８の出力であるカウント値が供給される。そして、この
コンパレータ３６は、ライトカウンタ３８の出力カウン
ト値が、コンパレータ３６にセットされている値に到達
した場合にパルスを出力する。コンパレータ３６の出力
は、ブロックカウンタ４８に入力され、ここでカウント
される。ブロックカウンタ４８の出力はブロックセレク
タ５０に入力される。ブロックセレクタは、ブロックカ
ウンタ４８の出力値をデコードし、４つの出力信号のう
ちの１つをＨとする。ブロックセレクタ４０の４つの出
力線は、それぞれナンドゲート４２ａ、５４ａ、５２ｂ
及び５４ｂ、５２ｃ及び５４ｃ、５４ｄ及び５４ｄに入
力されるようになっている。そこで、ライトカウンタ３
８のカウント値が、コンパレータ３６にセットされてい
る値に到達する度に、アンドゲート５２ａ〜５２ｄ及び
５４ａ〜５４ｄのいずれか１つに供給される信号が順次
Ｈとされる。

【００３５】一方、アントゲード５２ａ〜５２ｄ及び５
４ａ〜５４ｄには、それぞれスイッチ４８の相補的な出
力信号が供給されている。すなわち、スイッチ４８は、
アンドゲート５２ａ〜５２ｄまたは５４ａ〜５４ｄのい
ずれかにＨ信号が供給し、他方にＬ信号が供給する。そ
こで、ナンドゲート５２ａ〜５２ｄ及び５４ａ〜５４ｄ
は、その中でスイッチ４８からＨを入力され、ブロック
セレクタ５０からＨの信号を入力されているもののみが
出力としてＬ信号を出力する。そこで、ＲＡＭ３０ａ〜
３０ｄ、３２ａ〜３２ｄのいずれか１つがデータ書込み
可能となり、ブロックセレクタから供給される信号によ
り、ＲＡＭが順次書込み可能とされていく。このように
して、ＲＡＭ３０の４つのブロックに書込みが終了した
場合には、次に、スイッチ４８からの信号によって、Ｒ
ＡＭ３２が選択され、ここに順次書込みが行われる。

【００３６】一方、反転ＷＲ端子にＬの信号が供給され
るのは、ＲＡＭ３０ａ〜３０ｄ、３２ａ〜３２ｄのうち
１つだけであるため、その他のＲＡＭからは読出しが可
能となっている。そこで、リードカウンタ４０から読出
しアドレスが供給された４つのＲＡＭ３０（または３
２）からデータが読み出され、この読み出されたデータ
がデータセレクタ３４ａ〜３４ｄによって選択出力され
る。このようにして、データの入力は、シリアル入力で
あるが、データの出力は、４つのラインに並列して行わ
れることとなる。

【００３７】そして、この出力は、上述のように図１に
おけるアンドゲート７ａ〜７ｄにそれぞれ供給され、Ｏ
ＤＡＴＡ０〜ＯＤＡＴＡ３として出力される。出力デー
タＯＤＡＴＡ０〜ＯＤＡＴＡ３は、ＬＥＤプリントヘッ
ドのドライブ回路に供給される。

【００３８】このドライブ回路を図６に示す。このよう
に、入力されてくるＯＤＡＴＡ０〜ＯＤＡＴＡ３のデー
タは、これを受け入れ記憶する４つのシフトレジスタ６
０ａ〜６０ｄに入力される。なお、このシフトレジスタ
６０ａ〜６０ｄに入力される信号は、ＲＡＭ３０または
３２における読出しクロックと同期していなければなら
ないため、これらシフトレジスタには、ＯＣＬＫが供給
されている。そこで、図１におけるアンドゲート７ａ〜
７ｄから出力される信号が、４つのシフトレジスタ６０
ａ〜６０ｄのそれぞれに入力され、１ライン分の印字デ
ータがここに記憶されることとなる。

【００３９】そして、シフトレジスタ６０ａ〜６０ｄに
記憶された印字データは、１ライン分のデータが揃った
段階で発せられるＯＬＡＴＣＨ信号によってラッチ回路
６２に記憶される。このラッチ回路６２は、ナンドゲー
ト６４を介しＦＥＴ６６のゲートに接続されている。そ
して、このＦＥＴ６６の一端が電源ＶＤＤに接続され、
他端がＬＥＤ６８に接続されている。そして、ナンドゲ
ート６４、ＦＥＴ６６、ＬＥＤ６８は、１ライン分のド
ットに対応した数だけ設けられている。そこで、ラッチ
６２に記憶されている１ライン分のデータに対応してＦ
ＥＴ６６がオンオフし、対応するＬＥＤ６８が発光す
る。なお、ナンドゲート６４には、ＯＳＴＲ信号が供給
され、このＯＳＴＲ信号がハイになっている期間だけＦ
ＥＴ６６に電流が流通され、ＬＥＤ６８が発光される。

【００４０】次に、この実施例の全体動作について図７
のタイミングチャートに基づいて説明する。印字データ
は、１ライン分毎にシリアルデータとして出力され、Ｉ
ＮＤＡＴＡラインによって送られてくる。そして、この
時のデータのクロックがＩＮＣＬＫ信号であり、印字デ
ータと共にこのクロック信号が供給される。また、１ラ
イン分のデータの終了時に１つのパルスを有するＬＡＴ
ＣＨ信号も入力されてくる。そして、この１ライン分の
印字データは、上述の印字データ記憶部２に記憶され
る。すなわち、ＩＮＣＬＫ信号によってライトカウンタ
３８がカウントを開始し、このカウント値とブロックカ
ウンタ４８のカウント値に応じてＲＡＭ３０ａ〜３０ｄ
または３２ａ〜３２ｄのいずれか１つのＲＡＭが選択さ
れ、そのＲＡＭにおけるライトカウンタ３８のカウント
値で特定されるアドレスに印字データが書き込まれる。
従って、１ライン分の印字データが、３０ａ〜３０ｄま
たは３２ａ〜３２ｄのいずれか一方に分割して書き込ま
れることとなる。

【００４１】そして、ＬＡＴＣＨ信号が立ち上がると、
１ライン分の印字データの入力が終了したことが認識さ
れ、これに応じてＲＯＭＲＥＳＥＴ信号が立ち上がる。
これは、図２におけるアドレスのリセット信号であり、
これによって補正データ記憶部１における読出しアドレ
スが０に戻される。

【００４２】さらに、ＲＯＭＲＳＥＴ信号が立ち上がる
と同時に、ＰＡＴＨ信号が所定期間だけＨとなる。この
Ｈの期間は、１ライン分のデータの読出しが終了するま
での期間であり、リードカウンタ４０の値が所定値に達
した際に立ち下げるようにすると良い。また、同時にＲ
ＲＥＳＥＴ信号に１つのパルスが発生し、これによっ
て、リードカウンタ４０の値が０に戻される。さらに、
この時にＳＴＡＲＴ信号も１パルスを出力する。このＳ
ＴＡＲＴ信号は、図１における出力パルスジェネレータ
３に入力されるものであり、このＳＴＡＲＴ信号のパル
ス入力により出力パルスジェネレータ３が読出しクロッ
クであるＯＣＬＫ信号の出力を開始する。本実施例にお
いては６４０の読出しクロックが出力パルスジェネレー
タ３から出力される。そこで、リードカウンタ４０はそ
のカウント値が０から６３９に順次変化し、このカウン
ト値が順次アドレスセレクタを介しＲＡＭ３０ａ〜３０
ｄ及び３２ａ〜３２ｄのアドレス端子ＡＤに供給され
る。そこで、読出し側のＲＡＭ３０ａ〜３０ｄ（または
３２ａ〜３２ｄ）の４つからそれぞれ対応アドレスのデ
ータが読み出されることとなる。すなわち、Ｎｏ．０〜
６３９，６４０〜１２７９，１２８０〜１９１９，１９
２０〜２５５９ドットの印字データがシリアルデータと
して４つ並列してそれぞれ順次出力される。

【００４３】そして、この１ライン分のデータの出力が
終った段階でＯＬＡＴＣＨ信号にパルスが出力され、こ
の信号によって図７におけるラッチ６２に１ライン分の
データがラッチ６２にラッチされる。そして、このよう
な動作はＩＮＤＡＴＡラインからの１ライン分の印字デ
ータの入力に対し６回行われる。一方、補正データ記憶
部１からのデータ読出しは、印字データ記憶部２からの
読出しと同一の読出しクロックＯＣＬＫによって行われ
るが、補正データ記憶部１からの読出しの場合には、Ｐ
ＡＴＨ信号がＨの場合に、読出しが禁止されている。す
なわち、図７に示すように、１回目及び６回目の印字デ
ータの読出しの際には、補正データの読出しが行われな
い。そこで、この１回目及び６回目の印字データはその
ままシフトレジスタ６０ａ〜６０ｄに記憶され、これに
応じた印字が行われる。

【００４４】一方、２回目〜５回目の読出しの際には、
図１におけるアンドゲート７ａ〜７ｄにおいて補正デー
タ記憶部１から読み出された補正データと印字データの
アンドがとられる。そして、補正データ記憶部１からの
読出しは、印字データの２回目の読出しに対しデータ記
憶アドレス０〜６３９に記憶されているＮｏ．０ドット
〜Ｎｏ．２５５９ドットまでの補正データのＭＳＢのデ
ータが出力される。従って、アンドゲート７ａ〜７ｄに
おいては、それぞれ対応するドットの印字データと対応
するドットの補正データのＭＳＢのアンドがとられる。
そして、３回目の印字データの読み出し、すなわち２回
目の補正データの読出しの際には、補正データの３ビッ
ト目、４回目の印字データの読出しの際には補正データ
の２ビット目、５回目の印字データの読出しの際には、
補正データのＬＳＢのデータがそれぞれ読み出され、そ
れぞれ対応する印字データとアンド処理されてこれがＬ
ＥＤ駆動回路に供給される。

【００４５】そして、ＬＥＤ駆動回路のナンドゲート１
４に供給されるＯＳＴＲ信号は、印字データの１回目及
び６回目の読出しに対応した際には、基本的な印字分の
長さを有するパルス（基本パルス）であり、２回目から
５回目に対しては、その長さが順次２分の１になる長さ
となっている。従って、補正データの４ビットに対応し
て、それぞれの長さの電流供給が行われる。そこで、補
正データ４ビットによって０〜７の大きさの値が決定さ
れ、これに対応した長さの電流供給が行われる。そこ
で、もともと発光量の大きなＬＥＤ６８に対しては、補
正データが小さくセットされ、これに応じて短い時間の
発光が行われ、光量の少ないＬＥＤ６８に対しては、補
正データとして大きな値がセットされ、これに応じて長
い時間の補正データによる発光が行われる。

【００４６】ここで、６回目の印字データの読出しによ
る印字を行うのは、印字におけるドット長を同一にする
ためである。すなわち、ＬＥＤ６８が発光している間に
も、感光ドラムは移動しており、発光の時間が異なれ
ば、感光している位置も異なることとなる。従って、基
本印字の後に補正データによる印字を行えば、補正デー
タの値によってドット長が変化することになる。ところ
が、６回目に補正データによらない基本印字を行うこと
によって、一番最初の基本印字と２回目の基本印字によ
って印字ドットの長さは全て同一になる。従って、時間
的な補正によっても、ドット長を同一とでき、鮮明なド
ットを生成することができる。

【００４７】なお、ＲＲＥＳＥＴからＯＬＡＴＣＨの出
力の間に、ＳＴＡＲＴ信号が入ったりしないようにし、
またデータのセットがＯＬＡＴＣＨによって完了したこ
とが分るように、ＢＵＳＹ信号を出力している。すなわ
ち、このＢＵＳＹ信号がＨの間は、データがセット中で
あることを示しており、次のデータのセットのためのＲ
ＲＥＳＥＴ、ＳＴＡＲＴ信号の出力はしない。また、Ｏ
ＳＴＲの出力は、このＢＵＳＹ信号を見てタイミングを
とっている。

【００４８】このように、本実施例においては、印字デ
ータの出力及び補正データの出力を４つの分けて並列出
力としている。このため、通常と同じクロックを利用し
ても、１回の読出しにかかる時間が４分の１となる。従
来のデータ入力が１つで、出力も一系列とした場合に
は、２５６０ドットのヘッドに１０ＭＨｚでデータ転送
した場合２５６μｓｅｃかかる。そこで、このデータ読
出しを６回行うと、１．５３６ｍｓｅｃだけかかり、か
なりの時間となる。一方、本実施例によれば、読出し時
間は４分の１とでき、十分な時間の短縮が行える。すな
わち、本実施例では、１行分の印字データに対するＯＳ
ＴＲ信号がＨとなる期間（６回）を０．３８５ｍｓｅ
ｃ、１行の印字データに対する印字周期を０．６４２ｍ
ｓｅｃとできる。

【００４９】例えば、記録幅２１６ｍｍ、３００ＤＰＩ
で２５６０ドット分のシリアルデータを転送すると、印
字周期が１ｍｓｅｃ程度となる。そこで、通常の方法で
は、印字データの転送回数は４回以下に限定され、本実
施例のような６回以上の印字データの転送は行えない。
そこで、本実施例により、多数回の印字が行え、よりき
め細かい補正を行うことができ、高品質の印字が可能と
なることが理解される。

【００５０】なお、上述の説明においては、ＬＥＤプリ
ンタについてのみ説明したが、サーマルプリンタ、ＬＥ
Ｄプリンタ、プラズマディスプレイなどの電流制御にも
本実施例の装置を利用することができる。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
印字データをシリアル入力し、これを複数のデータの並
列出力にできる。従って、印字データの読出し時間を短
くすることができる。また、補正データについても印字
データの出力に対応した並列出力とすることができ、こ
れを利用して印字データの補正回数を多くできる。従っ
て、補正制御を実施するにあたり、印字データの入力仕
様を従来通りとし、補正のための出力回数を増やすこと
ができ、高品質の印字を行うことができる。そして、印
字データによる印字により補正による印字を挟む構成と
したため、補正の出力回数が増えてもドット長が変化し
ない。

【図面の簡単な説明】

【図１】実施例の全体構成を示すブロック図である。

【図２】補正データ記憶部の構成を示すブロック図であ
る。

【図３】補正データ記憶部の記憶方式を示す構成説明図
である。

【図４】印字データ記憶部の構成を示すブロック図であ
る。

【図５】印字データ記憶部における指定テーブルの構成
を説明する説明図である。

【図６】ＬＥＤドライバーの構成を示す図である。

【図７】実施例の動作を説明するタイミングチャートで
ある。

【符号の説明】

１補正データ記憶部２印字データ記憶部３出力パルスジェネレータ７ａ〜７ｄアンドゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) B41J 2/44 B41J 2/45 B41J 2/455

Claims

(57)【特許請求の範囲】

【請求項１】複数のドット印字部により、ドット毎の
印字を行うプリンタに用いるプリントヘッドであって、複数ドットの印字部に対する印字データがシリアル入力
され、これを記憶する印字データ記憶部と、各ドット印
字部の印字強度についての補正データを記憶する補正デ
ータ記憶部と、を含み、印字データ記憶部は、複数のブロックに分割され、それ
ぞれのブロックに印字データが所定数ずつ記憶され、印
字データ記憶部の各ブロックのそれぞれからほぼ同時に
出力し、補正データ記憶部は、複数のブロックに分割され、それ
ぞれのブロックに補正データが所定数ずつ記憶され、１
つのクロックの入力により、補正データ記憶部の各ブロ
ックのそれぞれからシリアルデータをほぼ同時に順次出
力し、印字データ記憶部から出力される複数の印字データと補
正データ記憶部から出力される複数の補正データとの両
方に基づいて複数のドットについての印字用の信号を複
数生成すると共に印字データのみに基づく印字用の信号
を少なくとも２つ生成し、この印字データのみに基づく
印字用の信号を印字データと補正データの両方に基づく
印字用の信号の時間的な前後に配置して複数ドットに対
応する複数の印字信号を生成し、得られた複数の印字信号に基づいて印字を行うことを特
徴とするプリントヘッド。
【請求項２】請求項１に記載のプリントヘッドにおい
て、前記補正データは、複数ビットのデータであり、この複
数ビットデータに基づいてそれぞれのビットに対応する
印字時間についての信号のオンオフを制御して、補正デ
ータに基づく印字用の信号を得ることを特徴とするプリ
ントヘッド。
【請求項３】請求項１または２に記載のプリントヘッ
ドにおいて、印字データと補正データをアンドゲートに供給し、この
アンドゲートの出力に、印字データと補正データに基づ
く印字用に信号を得ることを特徴とするプリントヘッ
ド。