KR19990082625A - 위상잡음감소회로 - Google Patents

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KR19990082625A
KR19990082625A KR1019980706364A KR19980706364A KR19990082625A KR 19990082625 A KR19990082625 A KR 19990082625A KR 1019980706364 A KR1019980706364 A KR 1019980706364A KR 19980706364 A KR19980706364 A KR 19980706364A KR 19990082625 A KR19990082625 A KR 19990082625A
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마이클 제임즈 언더힐
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피터 그레이엄 브룩스, 피터 홀커
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
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Abstract

모두 동일한 길이를 가지고 위상잡음이 없는 경우 공칭주파수 f 를 갖는 펄스로 구성된 입력펄스열에서 위상잡음을 감소시키기 위한 위상잡음 감소회로가 입력펄스열로부터 DC 레벨을 제거하기 위한 DC 제거회로 (21), 또는 DC 레벨이 DC 제거회로(21)에 의하여 제거된 후 입력펄스열을 적분하기 위한 적분기 (22) 와 적분된 펄스열로부터 상기 공칭주파수의 반 ½f에서 주기성 천이를 포함하는 출력펄스열을 유도하기 위한 비교기 (23) 를 포함한다.
입력펄스열은 단안정회로 (10) 를 이용하여 유도될 수도 있다.

Description

위상잡음감소회로
본 발명은 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
도 1 은 본 발명에 따른 제 1 위상잡음감소회로의 블록도,
도 2(a) - 도 2(d) 는 도 1 의 위상잡음감소회로의 작동을 이해하는데 유용한 여러 가지 파형을 보인 파형도,
도 3 은 도 1 의 위상잡음감소회로의 일부를 형성하는 SADC 회로를 보인 블록도,
도 4 는 본 발명에 따른 제 2 위상잡음감소회로의 블록도,
도 5 는 도 3 의 SADC 회로의 특정형태를 보인 회로도.
도 1 에서, 위상잡음감소회로는 단안정회로(10), 자기조절형 지연보상(SADC)회로(20)와, 2 분주회로(divide - by - two circuit)(30)의 직렬구조로 구성된다.
입력펄스열 I 가 위상잡음감소회로의 입력 I/P를 통하여 단안정회로(10)에 공급된다. 발진기 또는 주파수 신시사이저와 같은 적당한 주파수소오스에 의하여 발생될 수 있는 입력펄스열 I 는 이상 또는 공칭펄스반복주파수 f 를 가지나 예를들어 타임지터와 같은 위상잡음을 받게 된다. 위상잡음감소회로는 이러한 위상잡음을 감소시키거나 제거토록 설계된다.
이 실시형태에서, 단안정회로(10)는 입력펄스열 I 의 포지티브-고잉 천이(네거티브-고잉 천이가 이용될 수도 있다)에 의하여 트리거되고, 이에 응답하여 그 출력에서 모두 동일한 고정길이를 갖는 펄스로 구성되는 수정펄스열 M 을 발생한다. 위상잡음감소회로의 최적한 작동을 위하여 단안정회로(10)에 의하여 발생된 펄스는 얻을 수 있는 회로 입력펄스반복주파수 f 에 해당하는 입력펄스열 I 의 최단 펄스간격 또는 주기보다 짧아야 한다. 실제로, 선택된 펄스길이와 단안정회로의 회복시간의 합은 입력펄스열 I 의 최단펄스간격보다 작아야한다.
도 2(a) 는 단안정회로(10)에 의하여 출력된 수정펄스열 M 로부터의 짧은 시퀀스를 보이고 있으며 위상잡음의 효과를 보이고 있다. 이 시퀀스의 제 4 펄스는 탈락되어 평균펄스반복주파수 fa 가 공칭펄스 반복주파수 f의 ¾이 된다. 펄스가 탈락된 것은 입력펄스 I 의 위상잡음이 원인이 되며 공칭펄스반복주파수의 완전한 한 싸이클에 해당하는 시간 T(= 1/f)의 입력펄스열에서 2 π 만큼 위상의 네거티브점프, 또느 네거티브주파수임펄스, 또는 네거티브 타임지터단계로서 해석될 수 있다.
수정펄스열 M 은 도 3 에서 보인 바 같이 DC 제거회로(21), 적분기(22)와 비교기(23)의 직렬구조로 구성되는 SADC 회로(20)에 공급된다.
초기에 DC 제거회로(21)는 수정펄스열 M 로부터 DC 성분을 제거한다. 그리고 그 결과의 펄스열이 적분기(22)에 의하여 적분되고 적분기 출력 INT 이 비교기(23)에 공급되며 여기에서 기준레벨 REF 와 비교된다. 도 2(b)는 도2(a) 의 수정펄스열의 M 으로부터 유도된 적분기 출력 INT 를 보이고 있으며, 도 2(b)는 적분기출력 INT 의 크기와 비교되는 기준레벨 REF 를 보이고 있다.
비교기(23)는 2 진출력을 가지며 비교기출력 INT 의 크기가 기준레벨 REF 와 교차할 때 1 의 2 진상태(즉, 논리 "1")로 부터 반대의 2 진상태 (즉, 논리 "0")로 이 출력을 전환토록 되어있다. 이와같은 방법으로, 비교기(23)는 출력펄스열 0 를 발생한다. 도 2(c) 는 도2(b) 의 적분기출력에 응답하여 비교기(23)에 의하여 발생된 출력펄스열 0 의 형태를 보이고 있으며, 도 2(c)로 부터 출력펄스열 0 의 각 천이가 적분기출력 INT 와 기준레벨 REF 의 각 교차점과 일치함을 알 수 있을 것이다. 적분기출력 INT 는 수정펄스열 M 을 통한 위상의 변화를 보이고 비교기(23)의 효과는 출력펄스열 0 에서 천이의 타이밍을 자동으로 조절하는 것으로 이들 모두는 기준레벨 REF 에 의하여 결정된 동일한 상대 위상에서 이루어진다. 이러한 결과로 SADC 회로(20)는 입력펄스열 I 에 존재하는 위상잡음을 효과적으로 보상한다. 그러나, 수정펄스열 M (이로부터 적분기출력 INT 가 유도됨)을 형성하는 펄스가 모두 입력펄스열 I 의 포지티브-고잉 천이에 의하여(이 실시형태에서) 트리거되므로 회로(20)는 이 실시형태에서 포지티브 고잉 천이에 영향을 주는 위상잡음만을 보상할 수 있으며, 회로(20)는 네거티브-고잉 천이에 영향을 주는 위상잡음은 보상치 아니한다. 이러한 점을 감안하여 도 2(c)의 출력펄스 0에서 포지티브-고잉 펄스(잡음보상형)는 주기적으며 공칭펄스반복주파수의 반 ½f에서 일어남을 알 수 있을 것이다.
주기적인 포지티브-고잉 천이는 위상잡음의 효과가 제거된 후 입력임펄스열 I 의 포지티브-고잉 천이에 일치하며, 도 2(d) 는 도 1 에서 보인 2 분주회로(30)를 통하여 도 2(c)의 출력펄스열 0 를 통과시키므로서 주기성 포지티브-고잉 천이로 부터 유도된 해당 잡음 보상형 출력펄스열 P를 보이고 있다.
비록 SADC 회로(20)가 입력펄스열 I 에서 어느 한 형태의 천이(즉 포지티브-고잉 천이 또는 네거티브-고잉 천이)에 영향을 주는 위상잡음을 보상하는데만 사용할 수 있으나, 그럼에도 불구하고 주파수 2 배기를 통하여 펄스열 P (도 2 d)를 통과시키므로서 공칭 펄스반복주파수 f 를 갖는 잡음-보상형 출력펄스열을 유도할수 있다.
다른 방식으로 각각 도 1 - 도 3 을 참조하여 설명된 형태인 두개의 동일한 잡음감소회로가 사용될 수 있으며, 이러한 종류의 구성이 도 4 에 도시되어 있다.
도 4 에서, 제 1 위상잡음감소회로(NRC1)는 제 1 단안정회로(10'), 제 1 SADC회로(20')와 제 1 의 2 분주회로(30')의 직렬구조로 구성되고, 제 2 위상잡음감소회로(NRC2)는 제 2 단안정회로(10"), 제 2 의 SADC회로(20")와 제 2 의 2 분주회로(30")로 구성된다.
제 1 및 제 2 위상잡음회로(NRC1)(NRC2)는 병렬로 연결되고, 입력펄스열 I(공칭펄스반복주파수 f 를 갖는다)가 제 1 단안정회로(10')에 직접 공급되고 인버터(40)를 통하여 제 2 단안정회로(10")에 공급된다.
도 1 - 도 3 을 참조하여 설명된 실시형태의 경우와 같이, 제 1단안정회로(10')는 입력펄스열 I 의 포지티브-고잉 천이에 의하여 트리거된다.
따라서, 제 1 위상잡음감소회로(NRC1)는 입력펄스열 I 의 포지티브 고잉 천이에만 영향을 주는 위상잡음을 효과적으로 보상하고 그 출력에서 공칭 펄스 반복주파수의 반 ½f 를 갖는 도 2(d) 에서 보인 형태의 제 1 주기 출력펄스열 P' 를 발생한다.
또한 제 2 단안정회로(10")도 포지티브-고잉 천이에 의하여 트리거된다. 그러나, 이들 천이가 인버터(40)를 통하여 수신되므로 제 2 위상잡음감소회로(NRC2)는 입력펄스열 I 에서 네거티브-고잉 천이에만 영향을 주는 위상잡음을 효과적으로 보상한다. 이와같이 제 2 위상잡음감소회로(NRC2)는 그 출력에서 도 2(d) 에서 보인 형태이나 제 1 위상잡음감소회로(NRC1)의 출력에서 발생된 제 1 펄스열 P' 와 직각위상을 이루는 제 2 주기 출력펄스열 P" 를 발생한다. 이들 두 펄스트레인 P', P" 는 입력펄스열 I 에 일치하는 공칭펄스반복주파수를 갖는 위상-보상형 출력펄스트레인 P"'을 발생토록 배타 OR 장치(50)에 의하여 조합된다.
도 5 는 도 3 에서 보인 SACD 회로의 전형적인 형태를 보이고 있다. 이 형태에서, DC 제거회로(21)는 비교기 C1 으로 구성되고, 적분기(22)는 저항 R, 연산증폭기 A1 과 제 2 캐피시터 C2 의 조합으로 구성되며, 비교기(23)는 기준레벨 REF에 대한 기준입력을 갖는 제 2 연산증폭기 A2 로 구성된다.
실제로, 적분기 드리프트를 방지하거나 줄이기 위하여 부가회로가 제공될 수 있다. 예를들어 이는 제 1 연산증폭기 A1 으로부터의 출력과 이에대한 입력사이의 소량의 저항 DC 피이드백을 제공하므로서 성취될 수 있으며, 사용된 피이드백의 양은 적분기(22)의 DC 주파수 응답에 영향을 주는것이 불충분하다.
도 1-도 5를 참조하여 설명된 실시형태의 수정형태에 있어서 피드포워드 신호가 단안정회로(10)(10')(10")의 출력에서 발생된 DC 성분으로부터 유도된다. 피드포워드신호는 공칭펄스반복주파수 f 가 새로운 주파수로 단계가 옮겨질 때 각 SADC 회로(20)(20')(20")에 대한 입력에서 일어나는 DC 레벨의 스텝변화를 상쇄하거나 소거하는데 이용되며, DC 레벨에서 스텝변화의 크기는 주파수변화의 크기에 좌우된다. 각 적분기출력의 DC 성분으로부터 유도된 피드백 신호에 의하여 유사한 상쇄가 부가적으로 이루어질 수 있다. 이러한 방법이 적용되지 않는 경우 각 SADC회로는 대규모 주파수스텝변화에 이은 불필요한 장기 정착시간을 요구한다.
다른 수정형태는 각 단안정회로의 출력에서 나타나는 파동대의 마크스페이스 비율을 일정한 값으로 사전에 설정토록 피드포워드신호를 이용하는 것이다. 이는 주파수 스텝(대규모 주파수 스텝)이 명령될 때 DC 제거회로에 대한 DC 레벨의 시프트를 소거하거나 최소화하는 효과를 갖는다.
본 발명의 다른 실시형태에서, 도 1 - 도 5 를 참조하여 설명된 종류의 둘 이상의 위상잡음감소회로가 종속형 구조를 형성토록 직렬로 연결될 수 있다. 이로써 위상잡음감소가 점진적으로 수행되어 각 단계에서 실제설계의 허용공차가 완화될 수 있도록 한다.
이상의 위상잡음감소회로는 주파수소오스로부터의 출력에서 발생된 펄스열에서 작동될 수 있는 역량을 가지며 주파수소오스 자체의 부분을 형성할 필요가 없음을 알 수 있을 것이다. 이러한 회로의 다른 이점을 이들이 비교적 적은 전력을 소모하므로서 회로의 잠재적인 적용성이 확장될 수 있다는 것이다.
본 발명은 위상잡음감소회로에 관한 것이다.
발진기 또는 주파수 신시사이저와 같은 주파수 소오스로부터의 출력은 항시 광대역 잡음 또는 불연속 성분의 잡음 형태인 위상잡음을 포함한다. 위상잡음은 주파수소오스를 포함하는 어떠한 시스템(예를들어 통신 또는 데이터 시스템)의 성능을 제한하기 때문에 바람직하지 않다. 따라서, 저위상잡음 주파수소오스가 발생되는 어떠한 위상잡음의 범위를 제한토록 설계된 일부 보상회로에 결합된다. 그러나, 보상회로는 주파수소오스가 복잡하게 되고 그 제조 경비가 부가되는 결점을 갖는다.
예를들어, EP-A-0089721 에는 위상동기루우프와 위상지터를 감소시키기 위하여 이 루우프에 연결된 보상회로를 포함하는 가변주파수 신시사이저가 기술되어 있다. 보상회로는 적분기와 위상변조기를 포함한다. 적분기로부터의 출력은 위상동기루우프에서 위상잡음의 양을 나타내며, 이 출력은 위상변조기를 제어하는데 사용된다. 위상변조기는 위상잡음의 양을 감소시기키 위하여 위상동기루우프에 공급된 기준펄스의 상대위상을 조절하므로서 적분기 출력에 응답한다.
본 발명의 제 1 관점에 따라서, 모두 길이가 동일하고 위상잡음이 없는 경우 공칭주파수 f 를 갖는 펄스로 구성되는 입력펄스열에서 위상잡음을 감소시키기 위한 위상잡음감소회로가 제공되는 바, 이 위상잡음 감소회로가 입력펄스레인으로부터 DC 레벨을 제어하기 위한 DC 제어수단, DC 레벨이 DC 제어수단에 의하여 제거된 후 입력펄스열을 적분하기 위한 적분기수단과, 적분된 펄스열로부터 상기 공칭주파수의 반 ½f 에서 주기천이를 포함하는 출력펄스열을 유도하기 위한 처리수단을 포함한다.
본 발명의 제 2 관점에 따라서, 주파수소오스에 의하여 발생되며 위상잡음이 없는 경우 공칭주파수 f 를 갖는 입력펄스열에 포함된 위상잡음을 감소시키기 위한 위상잡음 감소회로가 제공되는 바, 위상잡음 감소회로가 모두 동일한 길이를 가지고 모두 입력펄스열을 형성하는 펄스의 표지티브-고잉(또는 네거티브-고잉)천이에 의하여 트리거되는 펄스로 구성되는 수정펄스열을 입력펄스열로부터 유도하기 위한 펄스발생수단과, 수정펄스열로부터 DC 레벨을 제거하기 위한 DC 제거수단, DC 레벨이 DC 제어수단에 의하여 제거된 후 수정펄스열을 적분하기 위한 적분수단과, 적분된 펄스열로부터 상기 공칭주파수의 반 ½f 에서 주기천이를 포함하는 출력펄스열을 유도하기 위한 처리수단을 포함하는 보상수단으로 구성된다.
본 발명의 제 3 관점에 따라서, 주파수소오스에 의하여 발생되고 위상잡음이 없는 경우 공칭주파수 f 를 갖는 입력펄스열에 포함된 위상잡음을 감소시키기 위한 위상잡음감소회로가 제공되는 바, 위상잡음감소회로가 모두 동일한 길이를 가지고 입력펄스열을 형성하는 펄스의 포지티브-고잉 천이에 의하여 트리거되는 펄스로 구성된 제 1 수정펄스열을 입력펄스열로부터 유도하기 위한 제 1 펄스발생수단, 모두 동일한 길이를 가지고 입력펄스열을 형성하는 펄스의 네거티브-고잉 천이에 의하여 트리거되는 펄스로 구성된 제 2 수정펄스열을 입력펄스열로부터 유도하기 위한 제 2 펄스발생수단, 제 1 수정펄스열로부터 DC 레벨을 제거하기 위한 제 1 DC 제거수단, DC 레벨이 제 1 DC 제거수단에 의하여 제거된 후 제 1 수정펄스열을 적분하기 위한 제 1 적분기수단과, 주기적이고 주파수 ½f 를 갖는 천이를 포함하는 제 1 출력펄스열을 제 1 적분기수단에 의하여 적분된 펄스열출력으로부터 유도하기 위한 제 1 처리수단을 포함하는 제 1 보상수단, 제 2 수정펄스열로부터 DC 레벨을 제거하기 위한 제 2 DC 제거 수단, 제 2 DC 제거수단에 의하여 DC 레벨이 제거된 후 제 2 수정펄스열을 적분하기 위한 제 2 적분기수단과, 주기적이고 주파수 ½f 를 갖는 천이를 포함하는 제 2 출력펄스열을 제 2 적분기수단에 의하여 적분된 펄스열 출력으로부터 유도하기 위한 제 2 처리수단을 포함하는 제 2 보상수단, 제 1 및 제 2 펄스열로부터 각 제 1 및 제 2 주기펄스열을 감산하기 위한 제 1 및 제 2 출력회로와, 상기 공칭주파수 f 에서 조합출력펄스열을 발생토록 제 1 및 제 2 주기펄스열을 조합하기 위한 조합수단으로 구성된다.
본 발명에 따른 위상잡음감소회로는 주파수소오스의 출력에서 발생된 펄스열에서 작동할 수 있는 역량을 가지고 주파수소오스 자체의 일부를 구성할 필요는 없다.

Claims (25)

  1. 모두 길이가 동일하고 위상잡음이 없는 경우 공칭주파수 f 를 갖는 펄스로 구성되는 입력펄스열에서 위상잡음을 감소시키기 위한 위상잡음감소 회로에 있어서, 이 위상잡음 감소회로가 입력펄스트레인 으로부터 DC 레벨을 제거하기 위한 DC 제거수단, DC 레벨이 DC 제거 수단에 의하여 제거된후 입력펄스열을 적분하기 위한 적분기수단과, 적분된 펄스열로부터 상기공칭주파수의 반 ½f 에서 주기천이를 포함하는 출력펄스열을 유도하기 위한 처리수단을 포함함을 특징으로 하는 위상잡음감소회로.
  2. 제 1 항에 있어서, 상기 처리수단이 적분된 펄스열을 기준레벨과 비교하고 비교의 결과로서 상기 출력펄스열을 발생하기 위한 비교회로로 구성됨을 특징으로 하는 위상잡음감소회로.
  3. 제 2 항에 있어서, 비교회로가 2진출력을 발생하고 적분된 펄스열의 레벨이 기준레벨과 교차할 때 그의 2 진상태로부터 그 반대의 2 진상태로 출력을 전환토록 구성됨을 특징으로 하는 위상잡음감소회로.
  4. 제 1 항 - 제 3 항의 어느한 항에 있어서, 상기 주파수 ½f 에서 상기 출력펄스열로부터 주기 출력펄스열을 감산하기 위한 출력회로를 포함함을 특징으로 하는 위상잡음감소회로.
  5. 제 4 항에 있어서, 상기 출력회로가 2 분주회로로 구성됨을 특징으로 하는 위상잡음감소회로.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 주파수 ½f 에서 상기 주기 출력펄스열을 상기 공칭주파수 f 의 주기 출력펄스열로 변환시키기 위한 주파수 2배기를 포함함을 특징으로 하는 위상잡음감소회로.
  7. 주파수소오스에 의하여 발생되며 위상잡음이 없는 경우 공칭주파수 f 를 갖는 입력펄스열에 포함된 위상잡음을 감소시키기 위한 위상잡음감소회로에 있어서, 이 위상잡음감소회로가 모두 동일한 길이를 가지고 모두 입력펄스열을 형성하는 펄스의 포지티브 - 고잉 (또는 네거티브 - 고잉) 천이에 의하여 트리거되는 펄스로 구성되는 수정펄스열을 입력펄스열로부터 유도하기 위한 펄스발생수단과, 수정펄스열로부터 DC 레벨을 제거하기 위한 DC 제거수단, DC 레벨이 DC 제거수단에 의하여 제거된 후 수정펄스열을 적분하기 위한 적분수단과 적분된 펄스열로부터 상기 공칭주파수의 반 ½f 에서 주기천이를 포함하는 출력펄스열을 유도하기 위한 처리수단을 포함하는 보상수단으로 구성됨을 특징으로 하는 위상잡음감소회로.
  8. 제 7 항에 있어서, 상기 펄스발생수단이 입력펄스열의 상기 표지티브 - 고잉 (또는 네거티브 - 고잉) 천이에 의하여 트리거되는 단안정회로로 구성됨을 특징으로 하는 위상잡음감소회로.
  9. 제 8 항에 있어서, 단안정회로가 조절가능한 지연을 가지고 사전에 설정된 길이의 펄스를 발생함을 특징으로 하는 위상잡음감소회로.
  10. 제 7 항 - 제 9 항의 어느 한 항에 있어서, 상기 처리수단이 적분된 펄스열을 기준레벨에 비교하고 비교의 결과로서 상기 출력 펄스열을 발생하기 위한 비교회로로 구성됨을 특징으로 하는 위상 잡음감소회로.
  11. 제 10 항에 있어서, 비교회로가 2 진출력을 발생하고 적분된 펄스열이 기준레벨과 교차할 때 1 의 2 진상태로부터 그 반대의 2 진상태로 출력을 전환토록 구성됨을 특징으로 하는 위상잡음감소회로.
  12. 제 7 항 - 제 11 항의 어느 한 항에 있어서, 상기 주파수 ½f 에서 상기 출력 펄스열로부터 주기출력 펄스열을 감산하기 위한 출력회로를 포함함을 특징으로 하는 위상잡음감소회로.
  13. 제 12 항에 있어서, 출력회로가 2 분주회로로 구성됨을 특징으로 하는 위상잡음감소회로.
  14. 제 12 항 또는 제 13 항에 있어서, 상기 주파수 ½f 에서 주기출력펄스열을 상기 공칭주파수 f 의 주기출력펄스열로 변환시키기 위한 주파수 2 배기를 포함함을 특징으로 하는 위상잡음감소회로.
  15. 주파수 소오스에 의하여 발생되고 위상잡음이 없는 경우 공칭주파수 f 를 갖는 입력펄스열에 포함된 위상잡음을 감소시키기 위한 위상 잡음감소회로에 있어서, 위상잡음감소회로가 모두 동일한 길이를 가지고 입력펄스열을 형성하는 펄스의 포지티브-고잉 천이에 의하여 트리거 되는 펄스로 구성된 제 1 수정 펄스열을 입력 펄스열로부터 유도 하기 위한 제 1 펄스발생수단, 모두 동일한 길이를 가지고 입력펄스열을 형성하는 펄스의 네거티브-고잉 천이에 의하여 트리거되는 펄스로 구성된 제 2 수정펄스열을 입력펄스열로부터 유도하기 위한 제 2 펄스 발생수단, 제 1 수정펄스열로부터 DC 레벨을 제거하기 위한 제 1 DC 제거수단, DC 레벨이 제 1 DC 제거수단에 의하여 제거된 후 제 1 수정펄스열을 적분하기 위한 제 1 적분기 수단과, 주기적이고 주파수 ½f 를 갖는 천이를 포함하는 제 1 출력펄스열을 제 1 적분기 수단에 의하여 적분된 펄스열출력으로부터 유도하기 위한 제 1 처리 수단을 포함하는 제 1 보상수단, 제 2 수정 펄스열로부터 DC 레벨을 제거하기 위한 제 2 DC 제거수단, 제 2 DC 제거수단에 의하여 DC 레벨이 제거된 후 제 2 수정펄스열을 적분하기 위한 제 2적분기 수단과, 주기적이고 주파수 ½f 를 갖는 천이를 포함하는 제 2출력펄스열을 제 2 적분기수단에 의하여 적분된 펄스열출력으로부터 유도하기 위한 제 2 처리수단을 포함하는 제 2 보상수단, 제 1 및 제 2 펄스열로부터 각 제 1 및 제 2 주기 펄스열을 감산하기 위한 제 1 및 제 2 출력회로와, 상기 공칭주파수 f 에서 조합출력펄스열을 발생토록 제 1 및 제 2 주기펄스열을 조합하기 위한 조합수단으로 구성됨을 특징으로하는 위상잡음감소회로.
  16. 제 15 항에 있어서, 상기 제 1 및 제 2 펄스발생수단이 모두 단안정회로이고, 입력펄스열이 인버팅회로를 통하여 일측 또는 타측의 단안정회로에 공급됨을 특징으로 하는 위상잡음감소회로.
  17. 제 16 항에 있어서, 단안정회로가 조절가능한 지연을 가지고 사전에 설정된 길이의 펄스를 발생함을 특징으로 하는 위상잡음감소회로.
  18. 제 15 항 - 제 17 항의 어느 한 항에 있어서, 상기 제 1 처리수단이 상기 제 1 적분기수단에 의하여 출력된 적분된 펄스열을 기준레벨에 비교하고 비교의 결과로서 상기 제 1 출력펄스열을 발생하기 위한 제 1 비교회로와, 상기 제 2 적분기 수단에 의하여 출력된 적분된 펄스열을 기준레벨에 비교하고 비교의 결과로서 상기 제 2 출력펄스열을 발생하기 위한 제 2 비교회로로 구성됨을 특징으로 하는 위상잡음감소회로.
  19. 제 18 항에 있어서, 제 1 비교회로가 제 1 의 2 진출력을 발생하고 상기 제 1 적분기 수단에 의하여 출력된 적분된 펄스열이 기준레벨과 교차할 때 제 1 의 2 진출력을 1 의 2 진상태로부터 그 반대의 2 진 상태로 전환토록 구성되고, 제 2 비교회로가 제 2 의 2 진출력을 발생하고 제 2 적분기수단에 의하여 출력된 적분된 펄스열이 기준레벨과 교차할 때 제 2 의 2 진 출력을 1 의 2 진상태로부터 그 반대의 2 진 상태로 전환토록 구성됨을 특징으로 하는 위상잡음 감소회로.
  20. 제 15 항 - 제 19 항의 어느 한 항에 있어서, 조합수단이 배타 OR 장치임을 특징으로 하는 위상잡음감소회로.
  21. 제 15 항 - 제 20 항의 어느 한 항에 있어서, 상기 제 1 및 제 2 DC 제거수단이 하나 이상의 제 1 및 제 2 펄스발생수단의 출력에서 발생된 DC 성분에 응답하여 입력펄스열의 공칭주파수 f 가 변경될 때 일어나는 DC 레벨의 스텝변화의 효과를 감소시킴을 특징으로 하는 위상잡음감소회로.
  22. 제 15 항 - 제 21 항의 어느 한 항에 있어서, 상기 제 1 및 제 2 DC 제거수단이 제 1 및 제 2 적분수단으로부터의 피드백 신호에 응답하여 입력펄스열의 공칭주파수 f 가 변경될 때 일어나는 DC 레벨의 스텝변화의 효과를 감소시킴을 특징으로 하는 위상잡음감소회로.
  23. 제 9 항에 있어서, 상기 사전에 설정된 길이가 주파수가 변경될때 마크스페이스 비율을 일정하게 유지하도록 전환됨을 특징으로 하는 위상잡음감소회로.
  24. 전기 청구범위에 청구된 바와 같은 다수의 종속형 위상잡음감소회로.
  25. 본문에 상술하고 도시한 바와 같은 위상잡음감소회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1040577B1 (en) * 1997-07-07 2009-01-28 Toric Limited Detector for the recognition of missing impulses
US6791393B1 (en) 1998-11-13 2004-09-14 Toric Limited Anti-jitter circuits
EP1067448B1 (de) * 1999-07-08 2009-02-11 Siemens Aktiengesellschaft PC-System für Echtzeit- und Nicht-Echtzeitprogramme
US6987816B1 (en) 1999-11-23 2006-01-17 Micro Linear Corporation Iris data recovery algorithms
US7027792B1 (en) 1999-11-23 2006-04-11 Micro Linear Corporation Topology for a single ended input dual balanced mixer
US7076217B1 (en) 1999-11-23 2006-07-11 Micro Linear Corporation Integrated radio transceiver
US6985541B1 (en) * 1999-11-23 2006-01-10 Micor Linear Corporation FM demodulator for a low IF receiver
US7292091B1 (en) * 2000-10-11 2007-11-06 Silicon Laboratories Inc. Method and apparatus for reducing interference
KR20020065403A (ko) * 2002-05-22 2002-08-13 한승기 잡음으로 구동되는 다중 모드 신호 발생 회로
GB0416627D0 (en) * 2004-07-26 2004-08-25 Toric Ltd Anti-jitter circuits
CN101065900A (zh) * 2004-11-26 2007-10-31 皇家飞利浦电子股份有限公司 抖动减小电路和频率合成器
DE602006002112D1 (de) * 2006-04-21 2008-09-18 Alcatel Lucent Daten-Slicer Schaltung, Demodulationsstufe, Empfangssystem und Methode zur Demodulation von sprungkodierten Signalen
DE102007002112B4 (de) * 2007-01-15 2008-12-18 Infineon Technologies Ag Vorrichtung und Verfahren zur Regenerierung eines Taktsignals, Vorrichtung und Verfahren zur Umwandlung eines Taktsignals in ein mittelwertfreies Signal

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2212911A1 (de) * 1972-03-17 1973-09-27 Sauter August Gmbh Verfahren zur frequenzvervielfachung
US4137504A (en) * 1977-08-12 1979-01-30 Digital Equipment Corporation Digital filter
GB2117199A (en) * 1982-03-19 1983-10-05 Philips Electronic Associated Frequency synthesiser
GB2117197A (en) 1982-03-19 1983-10-05 Philips Electronic Associated Frequency synthesiser
GB2131240A (en) * 1982-11-05 1984-06-13 Philips Electronic Associated Frequency synthesiser
FR2578367A1 (fr) * 1985-03-01 1986-09-05 Thomson Csf Dispositif conferant a une impulsion un retard commandable numeriquement
DE3533467C2 (de) * 1985-09-19 1999-01-21 Tandberg Data Verfahren und Anordnung zum störsicheren Erkennen von in Datensignalen enthaltenen Daten
DD261199A1 (de) * 1985-12-23 1988-10-19 Geraete & Regler Werke Veb Wechselstrahlungsflammenwaechter mit stoersignalunterdrueckung
US5245557A (en) * 1991-08-12 1993-09-14 Trw Inc. High efficiency digital integrate and dump

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