KR100594680B1 - 위상노이즈감소회로 - Google Patents

Abstract

모두 동일한 길이를 가지고 위상노이즈이 없는 경우 공칭주파수 f 를 갖는 펄스로 구성된 입력펄스열에서 위상노이즈을 감소시키기 위한 위상노이즈 감소회로가 입력펄스열로부터 DC 레벨을 제거하기 위한 DC 제거회로 (21), 또는 DC 레벨이 DC 제거회로(21)에 의하여 제거된 후 입력펄스열을 적분하기 위한 적분기 (22) 와 적분된 펄스열로부터 상기 공칭주파수의 반 ½f에서 주기성 천이를 포함하는 출력펄스열을 유도하기 위한 비교기 (23) 를 포함한다.

입력펄스열은 단안정회로 (10) 를 이용하여 유도될 수도 있다.

Description

위상노이즈 감소회로

본 발명은 위상노이즈 감소 회로에 관한 것이다.

발진기 또는 주파수 합성기와 같은 주파수원(frequency source)으로부터의 출력은 항시 광대역 노이즈 또는 (개별)부품의 노이즈 형태인 위상노이즈를 포함한다. 위상 노이즈은 주파수원을 포함한 어떤 시스템(예를 들면 통신 또는 레이더 시스템)의 성능을 제한한다는 점에서 바람직하지 않다. 따라서, 저위상노이즈 주파수원이 발생될 수 있는 어떤 위상노이즈의 정도(한도)를 제한토록 설계된 약간의 보상회로를 추가하는 경우가 많다. 그러나, 보상회로는 전체 주파수원을 복잡하게 하고 코스트를 부가시키는 결점이 있다.

예를 들면, EP-A-0089721 에 위상동기루프 및 이 루프에 접속하여 위상지터(phase gitter)를 감소하는 보상회로를 포함하는 가변주파수 합성기가 개시되어 있다. 이 보상회로는 적분기 및 위상변조기를 포함한다. 적분기로부터의 출력은 위상동기루프 내의 위상 노이즈의 양을 나타내며, 이 출력은 위상변조기를 제어하는 데 사용된다. 위상 변조기는 위상동기루프에 공급되는 기준펄스의 상대위상을 조정하여 위상노이즈의 양을 감소시킴으로써 출력에 응답한다.

본 발명의 제 1 특징에 따르면, 전부 길이가 동일하고 위상노이즈가 없는 경우, 공칭주파수(f)의 펄스로 이루어지는 입력펄스열 내의 위상노이즈를 감소하기 위한 위상노이즈 감소회로에 있어서, 입력펄스열로부터 DC 레벨을 제거하기 위한 DC 제거수단과, DC 제거수단에 의해 DC가 제거된 후, 입력펄스열을 적분하기 위한 적분수단과, 적분된 펄스열로부터 상기 공칭주파수의 절반의 주파수(l/2f)에서 나타나는 주기적 전이를 포함하는 출력펄스열을 얻기 위한 처리수단을 구비하는 것을 특징으로 하는 위상노이즈 감소회로를 제공한다.

본 발명의 제 2 특징에 따르면, 주파수원에 의해 형성되며, 위상노이즈가 없는 경우 공칭주파수(f)를 가지는 입력펄스열 내에 포함되는 위상노이즈를 경감하기 위한 위상노이즈 감소회로에 있어서, 입력펄스열로부터, 전부 동일한 길이를 가지며 입력펄스열을 형성하는 펄스의 마이너스로부터 플러스로의 전이(또는 플러스로부터 마이너스로의 전이)에 의해 트리거되는 펄스로 이루어지는 수정펄스열을 얻기 위한 펄스 발생수단과, 수정펄스열로부터 DC 레벨을 제거하는 DC 제거수단과, DC 제거수단에 의해 DC 레벨이 제거된 수정펄스열을 적분하는 적분수단, 및 적분된 펄스열로부터 상기 공칭주파수의 절반의 주파수(l/2f)에서 나타나는 주기적인 전이를 포함하는 출력펄스열을 얻기 위한 처리수단을 포함하는 보상수단을 구비하는 것을 특징으로 하는 위상노이즈 감소회로를 제공한다.

본 발명의 제 3 특징에 따르면, 주파수원에 의해 형성되며, 위상노이즈가 없는 경우 공칭주파수(f)를 가지는 입력펄스열 내에 포함되는 위상노이즈를 경감하기 위한 위상노이즈 감소회로에 있어서, 입력펄스로부터, 전부 동일한 길이를 가지며, 입력펄스열을 형성하는 펄스의 마이너스로부터 플러스로의 전이에 의해 트리거되는 제 1 수정펄스열을 얻기 위한 제 1 펄스 발생수단과, 입력펄스로부터, 전부 동일한 길이를 가지며 입력펄스열을 형성하는 펄스의 플러스로부터 마이너스로의 전이에 의해 트리거되는 제 2 수정펄스열을 얻기 위한 제 2 펄스 발생수단과, 제 1 수정펄스열로부터 DC 레벨을 제거하는 제 1 DC 제거수단과, 제 1 DC 제거수단에 의해 DC 레벨이 제거된 제 1 수정펄스열을 적분하는 제 1 적분수단 및, 제 1 적분수단에 의해 출력되는 적분된 펄스열로부터 주기적이며 또한 l/2f 의 주파수에서 나타나는 전이를 포함하는 제 1 출력펄스열을 얻기 위한 제 1 처리수단을 포함하는 제 1 보상수단과, 제 2 수정펄스열로부터 DC 레벨을 제거하는 제 2 DC 제거수단과, 제 2 DC 제거수단에 의해 DC 레벨이 제거된 제 2 수정펄스열을 적분하는 제 2 적분수단 및, 제 2 적분수단에 의해 출력되는 적분된 펄스열로부터 주기적이며, 또한 l/2f 주파수의 전이를 포함하는 제 2 출력 펄스열을 얻기 위한 제 2 처리수단을 포함하는 제 2 보상수단과, 제 1 및 제 2 펄스열로부터 제 1 및 제 2 주기 펄스열을 각각 추출하는 제 1 및 제 2 출력회로와, 제 1 및 제 2 주기 펄스열을 합성함으로써 상기 공칭주파수(f)의 합성출력 펄스열을 형성하는 합성수단을 구비하는 것을 특징으로 하는 위상노이즈 감소회로를 제공한다.

본 발명의 위상노이즈 감소회로는 주파수원의 출력으로 형성되는 펄스열에 대해 작용할 수 있으며, 주파수원 그 자체의 일부를 형성할 필요는 없다.

이하 첨부한 도면에 따라 본 발명의 실시예를 설명한다.

도 1 은 본 발명의 제 1 위상노이즈 감소회로를 도시하는 블록도이다.

도 2(a) 내지 도 2(d) 는 도 1 에 도시된 위상노이즈 감소회로의 동작을 설명하는 파형도이다.

도 3 은 도 1 의 위상노이즈 감소회로의 일부를 형성하는 SADC 회로를 도시하는 블록도이다.

도 4 는 본 발명의 제 2 위상노이즈 감소회로를 도시하는 블록도이다.

도 5 는 도 3 의 SADC 회로의 구체적인 구성을 도시하는 회로도이다.

도 1 에 도시된 위상노이즈 감소회로는 단안정회로(10), 자기조정 지연보상(SADC)회로(20) 및 2 등분회로(30)를 직렬로 배열한 구성이다.

위상노이즈 감소회로의 입력 1/P 를 통해 단안정회로(10)에 입력펄스열(1)이 공급된다. 예를 들면, 발진기나 주파수 합성기와 같은 적당한 주파수원으로부터 발생하는 입력펄스열(1)은 이론상의 또는 공칭의 펄스반복주파수(f)를 가지지만, 예를 들면 시간 지터와 같은 위상노이즈의 영향을 받을 가능성도 있다. 위상노이즈 감소회로는 이와 같은 위상노이즈를 경감 또는 해소하도록 구성되어 있다.

본 실시예에서는 단안정회로(10)가 입력펄스열(1)에서의 마이너스(負)로부터 플러스(正)로의 전이(플러스로부터 마이너스로의 전이를 이용하는 것도 가능하다)에 의해 트리거되며, 트리거되면 전부가 동일한 일정한 길이를 가지는 펄스로 이루어지는 수정펄스열(M)을 출력한다. 위상노이즈 감소회로가 최적 조건에서 동작하기 위해서는 단안정회로(10)로부터 출력되는 펄스가, 가능한 가장 높은 입력펄스 반복주파수(f)에 상당하는, 입력펄스열(1) 내의 최단 펄스 간격 또는 주기보다도 짧아야만 한다. 구체적으로는 소정의 펄스길이와 단안정회로의 회복시간과의 합이 입력펄스열(1) 내의 최단 펄스간격보다 짧아야만 한다.

도 2(a) 는 단안정회로(10)에 의해 출력되는 수정펄스열(M)로부터의 짧은 시퀀스를 도시하며, 위상노이즈의 영향을 시사하고 있다. 이 파형도에서 알 수 있듯이, 시퀀스 내의 제 4 펄스가 결락(缺落)되어 있으며, 그 결과 평균펄스 반복주파수(f)는 공칭 펄스반복주파수(f)의 3/4 으로 된다. 결락 펄스는 입력필스열(1) 내의 위상노이즈에 기인하며, 입력펄스열에서의 위상의 마이너스 방향 2π 점프, 또는 공칭 펄스반복주파수의 1 사이클에 상당하는 시간 T(= l/f)의 마이너스 주파수펄스 또는 마이너스 시간 지터·스텝이라고 해석할 수 있다.

도 3에 도시된 바와 같이, 직렬로 배열된 DC 제거회로(21), 적분기(22) 및 비교기(23, Comparator)로 이루어지는 SADC 회로(20)에 수정 펄스열 (M)이 공급된다.

먼저, DC 회로제거기(21)가 수정펄스열(M)로부터 DC 성분을 제거한다. 그 결과 얻어진 펄스열은 적분기(22)에 의해 적분되며, 적분기 출력(INT)이 비교기(23)로 공급되어 기준레벨(REF)과 비교된다. 도 2(b) 는 도 2(a) 의 수정펄스열(M)로부터 얻어지는 적분기 출력(INT)을 도시함과 동시에, 적분기 출력(INT)의 진폭과 비교되는 기준레벨(REF)을 도시한다.

비교기(23)는 2 진 출력을 가지며, 적분기 출력(INT)이 기준레벨(REF)과 교차하면, 이 출력을 한 쪽의 2 진 상태(논리 "1" )로부터 다른 쪽의 2진 상태(논리 "0" )로 전환할 수 있도록 구성되어 있다. 이렇게 하여 비교기(23)는 펄스열(0)을 출력한다. 도 2(c) 는 도 2(b) 의 적분기 출력에 응답하여 비교기(23)가 출력하는 펄스열(0)의 파형도이며, 도 2(c) 에서 알 수 있듯이, 출력펄스열(0) 내의 각 전이는 적분기 출력(INT)과 기준레벨(REF)과의 각 교차점과 일치한다. 적분기 출력(INT)은 수정펄스열(M)을 가로지르는 위상의 변화를 나타내며, 비교기(23)가 출력펄스열(0) 내의 전이 타이밍을 자동적으로 조절함으로써 전이는 전부 기준레벨(REF)에 의해 결정되는, 동일한 상대위상에서 일어나도록 한다. 그 결과, SADC 회로(20)가 작용하여 입력펄스열(1) 내에 존재하는 위상노이즈를 보상한다. 그러나 (적분기 출력(INT)의 전제가 되는) 수정펄스열(M)을 형성하는 펄스는(본 실시예의 경우) 전부 입력펄스열(1) 내의 마이너스로부터 플러스로의 전이에 의해 트리거되기 때문에, 본 실시예의 경우, 회로(20)가 보상할 수 있는 것은 마이너스로부터 플러스로의 전이를 일으키는 위상노이즈뿐이며, 플러스로부터 마이너스로의 전이를 일으키는 위상노이즈는 보상할 수는 없다. 따라서 도 2(c) 의 출력펄스열(0) 내의(노이즈가 보상된) 마이너스로부터 플러스로 전이하는 펄스는 공칭 펄스반복주파수에서 주기적으로 나타난다.

위상노이즈의 영향이 배제된 후, 마이너스로부터 플러스로의 주기적인 전이는 입력펄스열(1)에서의 마이너스로부터 플러스로의 전이에 대응하며, 도 2(d) 는 도 2(c) 의 출력펄스일(0)이 도 1 에 도시한 2 등분 회로(30)를 통과하게 함으로써 마이너스로부터 플러스로의 주기적인 전이가 얻어지는, 대응하는 노이즈 보상이 이루어진 출력펄스열(P)을 도시하고 있다.

SADC 회로(20)는 입력펄스열(1) 내의 일방향 전이(즉, 마이너스로부터 플러스로의 전이 또는 플러스로부터 마이너스로의 전이)를 일으키는 위상노이즈의 보상에만 사용할 수 있지만, 펄스열(P; 도 2(d))을 주파수 2 배기에 통과시킴으로써 노이즈가 보상된 공칭 펄스반복주파수(f)의 출력 펄스열을 얻을 수 있다.

상기 실시형태와는 다른 접근방법으로서, 각각 도 1 내지 도 3 에 의거 기술한 구성을 가지는 2 종의 완전히 동일한 노이즈 감소회로를 사용하여 도 4 에 도시한 바와 같이 조합할 수가 있다.

도 4 에 있어서, 제 1 위상노이즈 감소회로(NRC1)는 직렬로 배열된 제 1 단안정회로(10 '), 제 1 SADC 회로(20' ) 및 제 1의 2 등분회로(30 ')로 이루어지며, 제 2 위상노이즈 감소회로(NRC2)는 직렬로 배열된 제 2 단안정회로(10 "), 제 2 SADC 회로(20" ) 및 제 2 의 2 등분회로(30 ")로 이루어진다. 제 1 및 제 2 위상노이즈 감소회로(NRC1, NRC2)는 서로 병렬로 접속되어 있어(공칭 펄스반복주파수(f)를 가진다), 입력펄스열(1)이 제 1 단안정회로(10' )로 직접 공급되며, 인버터(40)를 통해 제 2 단안정회로(10" )로 공급된다.

도 1 내지 도 3에 의거 기술한 실시예의 경우와 마찬가지로, 제1 단안정회로(10 ')는 입력펄스열(1) 내의 마이너스로부터 플러스로의 전이에 의해 트리거된다. 따라서, 제1 위상노이즈 감소회로(NRC1)는 입력펄스열(1) 내의 마이너스로부터 플러스로의 전이만을 일으키는 위상노이즈의 보상에 유효하며, 공칭 펄스반복주파수의 l/2의 주파수, 즉 l/2f를 가지는 도 2(d)에 도시한 파형의 제1 주기적 펄스열(P')을 출력한다.

제 2 단안정회로(10 ")도 마이너스로부터 플러스로의 전이에 의해 트리거된다. 그러나 이들 전이는 인버터(40)를 통해 수신되기 때문에, 제 2 위상노이즈 감소회로(NRC2)는 입력펄스열(1) 내의 플러스로부터 마이너스로의 전이만을 일으키는 위상노이즈의 보상에 유효하다. 따라서 제 2 위상노이즈 감소회로(NRC2)는 도 2(d) 에 도시한 파형의, 그러나 제 1 위상노이즈 감소회로(NRC1)로부터 출력되는 제 1 펄스열(P')과는 직각 위상관계에 있는 제 2 주기적 펄스열(P")을 출력한다. 이 두 개의 펄스열(P', P")은 배타적 논리합 소자(50)에 의해 합성되어, 입력펄스열(1)에 대응하는, 공칭 펄스반복주파수(f)를 가지는 위상이 보상된 출력펄스열(P '" )을 형성한다.

도 5 는 도 3 의 SADC 회로의 전형적인 실시형태를 도시한다. 이 실시형태에서는 DC 제거회로(21)가 콘덴서(Cl)로 이루어지며, 적분기(22)는 저항기(R), 연산증폭기(A1) 및 제 2 콘덴서(C2)의 조합으로 이루어지고, 비교기(23)는 기준레벨((REF)을 얻기 위한 기준입력을 가지는 제 2 연산증폭기(A2)로 이루어진다.

실제로는 적분기 트리거를 방지 또는 경감하기 위한 회로구성을 보충할 수가 있다. 예를 들면, 제 1 연산증폭기(Al)로부터 나오는 출력과 이 제 1 연산증폭기로 들어가는 입력과의 사이에 소량의, 상세하게는 적분기(22)의 DC 주파수 응답에 실질적 영향을 미치기에는 불충분한 양의 저항성 DC 피드백(feedback)을 설치함으로써 이 목적을 달성할 수 있다.

도 1 내지 도 5 에 의거 기술한 실시예의 변형 실시형태에서는 전부 또는 각각의 단안정회로(10, 10 ', 10 ")의 출력에 나타나는 DC 성분으로부터 피드포워드(feedforward) 신호를 얻을 수 있다. 피드포워드 신호는 공칭 펄스반복주파수(f)가 새로운 주파수로 변화하면, 전부 또는 각각의 SADC 회로(20, 20', 20" )로 들어가는 입력에 나타나는 DC 레벨의 스텝 변화를 상쇄 또는 실질적으로 해소하기 위해 이용되며, DC 레벨의 스텝 변화의 크기는 주파수 변화의 크기에 따라 달라진다. 전부 또는 각각의 적분기 출력 중의 DC 성분으로부터 얻어지는 피드백에 의해서도 동일한 상쇄 효과를 달성할 수 있어, 상기 피드포워드 신호와 병용하여 상쇄 효과를 보충할 수 있다. 만약 이러한 대책이 강구되지 않으면, 전부 또는 각각의 SADC 회로가 큰 주파수 스텝의 변화 후에 바람직하지 않게 긴 정착 시간(settling time)이 필요하게 된다.

또 다른 실시형태로서, 각각의 단안정회로의 출력에 나타나는 주파대(wavebands)의 마크 스페이스 비(mark space ratios)를 일정값으로 프리세트(preset)하기 위해 피드포워드 신호를 이용한다. 이 실시형태는 (큰)주파수 스텝을 지령받았을 때, DC 제거회로로의 DC 레벨의 시프트를 방지 또는 최소한으로 억제하기 위해 유효하다.

본 발명의 또 다른 실시형태로서, 도 1 내지 도 5 에 의거 기술한 것과 같은 위상노이즈 감소회로를 2 개 이상 직결로 접속함으로써, 캐스케이드(cascade; 종속) 구조를 형성할 수 있다. 이것에 의해 위상노이즈 경감을 단계적으로 진행할 수 있어, 각 단계의 설계상의 허용도를 완화할 수 있다.

이상의 설명에서 알 수 있듯이, 본 발명의 위상노이즈 감소회로는 주파수원으로부터의 출력에서 발생하는 펄스열에 대해 동작할 수 있으며, 주파수원 그 자체의 일부를 형성할 필요는 없다. 전력소비가 비교적 적기 때문에 응용범위가 넓은 것도 본 발명의 장점이다.

Claims (18)

1. 위상노이즈가 존재하지 않는 경우에는, 공칭펄스반복주파수(f)를 가지는 펄스로 이루어지는 입력펄스열 내의 위상노이즈를 감소하기 위한 위상노이즈 감소회로에 있어서,

   전부 동일한 길이를 가지며 입력펄스열을 형성하는 펄스의 마이너스로부터 플러스로의 전이(또는 플러스로부터 마이너스로의 전이)에 의해 전부가 트리거되는 펄스로 이루어지는 수정필스열(M)을 입력펄스열로부터 얻기 위한 펄스 발생수단(10),

   상기 수정펄스열로부터 DC 레벨을 제거하기 위한 DC 제거수단(21),

   적분된 펄스열(INT)을 만들기 위해 상기 DC 제거수단(21)에 의해 상기 수정펄스열로부터 DC 레벨이 제거된 후에 상기 수정펄스열을 적분하기 위한 적분기 수단(22), 및

   상기 공칭주파수(f)에서 나타나는 주기적 전이를 가지는 출력펄스 열(0)을 만들기 위해 상기 적분된 펄스열(INT)을 기준레벨과 비교하기 위한 비교회로(23)를

   포함하는 위상노이즈 감소회로.
2. 제 1 항에 있어서, 상기 펄스 발생수단(10)이 상기 입력펄스열의 상기 마이너스로부터 플러스로의(또는 플러스로부터 마이너스로의) 전이에 의해 트리거되는 단안정회로(10)를 포함하는 위상노이즈 감소회로.
3. 제 2 항에 있어서, 상기 단안정회로가 조정가능한 지연을 가지며, 프리세트된 길이의 펄스를 발생하는 위상노이즈 감소회로.
4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서, 상기 출력펄스열(0)로부터 상기 공칭주파수의 절반의 주파수(l/2f)를 가진 주기적 출력펄스열(P)을 추출하기 위한 출력회로(30)를 추가로 포함하는 위상노이즈 감소회로.
5. 제 4 항에 있어서, 상기 출력회로(30)가 2 등분회로(30)를 포함하는 위상노이즈 감소회로.
6. 제 4 항에 있어서, 상기 주파수(l/2f)의 상기 출력펄스열(P)을 상기 공칭주파수(f)의 상기 주기적 펄스열로 변환하기 위한 주파수 2 배 기를 포함하는 위상노이즈 감소회로.
7. 제 1 항에 있어서, 상기 비교회로(23)가 2 진 출력을 형성하며, 상기 적분된 펄스열(INT)의 레벨이 기준레벨(REF)과 교차하면, 한 쪽의 2 진 레벨로부터 다른 쪽의 2 진 레벨로 출력을 전환하도록 구성되어 있는 위상노이즈 감소회로.
8. 위상노이즈가 존재하지 않는 경우에는, 공칭펄스반복주파수(f)를 가지는 펄스로 이루어지는 입력펄스열 내의 위상노이즈를 감소하기 위한 위상노이즈 감소회로에 있어서,

   전부가 입력펄스열의 마이너스로부터 플러스로의 전이에 의해 트리거되는 펄스로 이루어지는 제 1 상기 수정펄스열로부터 제 1 상기 출력펄스열을 얻기 위한 청구항 제 1 항에 기재된 제 1 상기 위상노이즈 감소회로(20 '),

   전부가 입력펄스열의 플러스로부터 마이너스로의 전이에 의해 트리거되는 펄스로 이루어지는 제 2 상기 수정펄스열로부터 제 2 상기 출력펄스열을 얻기 위한 청구항 제 1 항에 기재된 제 2 상기 위상노이즈 감소회로(20 "),

   상기 제 1 및 제 2 출력펄스열로부터 각각 제 1 및 제 2 주기적 펄스열(P', P")을 추출하기 위한 제 1 및 제 2 출력회로(30 ', 30 "), 및

   상기 공칭주파수(f)의 합성된 출력펄스열(P'")을 만들기 위하여 제 1 및 제 2 주기적 펄스열(P', P")을 합성하기 위한 합성수단(50)

   을 포함하는 위상노이즈 감소회로.
9. 제 8 항에 있어서, 상기 입력펄스열이, 인버팅 회로(40)를 경유하여 상기 제 1 및 제 2 위상노이즈 감소회로(20 ', 20 ")의 하나로 공급되는 위상노이즈 감소회로.
10. 제 8 항 또는 제 9 항에 있어서, 상기 제 1 위상노이즈 감소회로(20 ')의 펄스발생수단(10' ) 및 상기 제 2 위상노이즈 감소회로(20 ")의 펄스발생수단(10" )이 단안정회로인 위상노이즈 감소회로.
11. 제 10 항에 있어서, 상기 단안정회로(10 ', 10 ")가 조정가능한 지연을 가지며, 프리세트된 길이의 펄스를 발생하는 위상노이즈 감소회로.
12. 제 8 항 또는 제 9 항에 있어서, 상기 제 1 위상노이즈 감소회로(20 ')의 비교회로는 제 1 의 2 진출력을 형성하며, 상기 제 1 위상 노이즈 감소회로(20' )의 상기 적분기 수단에 의해 적분된 펄스열 출력이 기준레벨과 교차하면, 상기 제 1 의 2 진출력을 한 쪽의 2 진 상태로부터 다른 쪽의 2 진 상태로 전환하도록 구성되며, 상기 제 2 위상노이즈 감소회로(20 ")의 비교회로는 제 2 의 2 진출력을 형성하며, 상기 제 2 위상노이즈 감소회로(20" )의 적분기 수단에 의해 적분된 펄스열 출력이 기준레벨과 교차하면, 상기 제 2 의 2 진출력을 한 쪽의 2 진 상태로부터 다른 쪽의 2 진 상태로 전환하도록 구성되는 위상노이즈 감소회로.
13. 제 8 항 또는 제 9 항에 있어서, 상기 합성수단(50)이 배타적 OR(논리합) 소자인 위상노이즈 감소회로.
14. 제 8 항 또는 제 9 항에 있어서, 상기 제 1 및 제 2 위상 노이즈 감소회로(20 ', 20 ")의 DC 제거수단은 각각 상기 제 1 및 제 2 펄스발생수단(10, 10' )의 적어도 하나에서 출력되는 DC 성분에 응답함으로써, 상기 입력펄스열의 공칭주파수(f)의 변화에 따라 일어나는 DC 레벨의 스텝 변화의 영향을 경감하는 위상노이즈 감소회로.
15. 제 8 항 또는 제 9 항에 있어서, 상기 제 1 및 제 2 위상노이즈 감소회로(20 ', 20 ")의 DC 제거수단은 각각 상기 제 1 및 제 2 위상노이즈 감소회로(20 ', 20 ")의 적분기 수단으로부터의 피드백 신호에 응답함으로써, 상기 입력펄스열의 공칭주파수(f)의 변화에 따라 일어나는 DC 레벨의 스텝 변화의 영향을 경감하는 위상노이즈 감소회로.
16. 제 3 항에 있어서, 상기 프리세트(preset)된 길이가, 주파수가 변화하는 과정에서 마크 스페이스 비(mark space ratios)를 거의 일정하게 유지하도록 전환되는 위상노이즈 감소회로.
17. 제 11 항에 있어서, 상기 프리세트된 길이가, 주파수가 변화하는 과정에서 마크 스페이스 비를 거의 일정하게 유지하도록 전환되는 위상 노이즈 감소회로.
18. 각각의 위상 노이즈 감소회로가 제 1 항 내지 제 3 항, 제 7 항 내지 제 9 항, 및 제 16 항 중의 어느 한 항에서 청구한 바와 같이 구성되되, 상기 각각의 위상 노이즈 감소회로가 2 개 이상 캐스케이드된(cascaded) 위상 노이즈 감소회로.