JPS61254075A - 電源回路 - Google Patents
電源回路Info
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- JPS61254075A JPS61254075A JP9423885A JP9423885A JPS61254075A JP S61254075 A JPS61254075 A JP S61254075A JP 9423885 A JP9423885 A JP 9423885A JP 9423885 A JP9423885 A JP 9423885A JP S61254075 A JPS61254075 A JP S61254075A
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- sawtooth wave
- voltage
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルオーディオ機器の電源回路に関
するものである。
するものである。
（従来の技術〕
第１０図は従来のパルス＠変ＩＩ （Ｐｕ１ｓｅ Ｗｉ
ｄｔｈＭｏｄｕｌａｔｉｏｎ ；以下ＰＷＭと称す）
方式によるスイッチング電源回路を示すブロック図であ
り、図において、１はＤＣ入力電圧端子、２はＰＷＭ制
御回路７の出力に応じて入力電圧を０Ｎ１０ＦＦするス
イッチング回路、３は該スイッチング回路２の出力を平
滑化する平滑回路、４は定電圧を発生する定電圧源回路
、５は上記平滑回路３の出力電圧と定電圧源回路４の出
力電圧とを比較して平滑回路３の出力電圧レベルを検知
する出力レベル検知回路、６はのこぎり波を発生するの
こぎり波発振回路、７は上記出力レベル検知回路５の出
力とのこぎり波発振回路６の出力を利用してスイッチン
グ回路２の０Ｎ１０ＦＦ時間を制御するＰＷＭ制御回路
、８は平滑された電圧を出力するＤＣ出力電圧端子であ
る。
ｄｔｈＭｏｄｕｌａｔｉｏｎ ；以下ＰＷＭと称す）
方式によるスイッチング電源回路を示すブロック図であ
り、図において、１はＤＣ入力電圧端子、２はＰＷＭ制
御回路７の出力に応じて入力電圧を０Ｎ１０ＦＦするス
イッチング回路、３は該スイッチング回路２の出力を平
滑化する平滑回路、４は定電圧を発生する定電圧源回路
、５は上記平滑回路３の出力電圧と定電圧源回路４の出
力電圧とを比較して平滑回路３の出力電圧レベルを検知
する出力レベル検知回路、６はのこぎり波を発生するの
こぎり波発振回路、７は上記出力レベル検知回路５の出
力とのこぎり波発振回路６の出力を利用してスイッチン
グ回路２の０Ｎ１０ＦＦ時間を制御するＰＷＭ制御回路
、８は平滑された電圧を出力するＤＣ出力電圧端子であ
る。
次に動作について説明する。
第１０図において、ＤＣ入力電圧がスイッチング回路２
に入力すをとＰＷＭ制御回路７の出力信号に応じた時間
だけスイッチング回路２内のスイッチがＯＮになり、そ
の期間のみスイッチング回路２の出力に入力電圧レベル
に応じた出力電圧が現われる。この出力電圧はパルス的
に発生するので、平滑回路３にて平滑され、平滑された
電圧が電源回路の出力として出力端子８に現われる。ま
た上記平滑された電圧は出力レベル検知回路５に入力さ
れ、定電圧源回路４で発生する基準電圧レベルと比較さ
れ、その比較結果信号をＰＷＭ制御回路７に入力する。
に入力すをとＰＷＭ制御回路７の出力信号に応じた時間
だけスイッチング回路２内のスイッチがＯＮになり、そ
の期間のみスイッチング回路２の出力に入力電圧レベル
に応じた出力電圧が現われる。この出力電圧はパルス的
に発生するので、平滑回路３にて平滑され、平滑された
電圧が電源回路の出力として出力端子８に現われる。ま
た上記平滑された電圧は出力レベル検知回路５に入力さ
れ、定電圧源回路４で発生する基準電圧レベルと比較さ
れ、その比較結果信号をＰＷＭ制御回路７に入力する。
該ＰＷＭ制御回路７において、出力レベル検知回路５の
出力とのこぎり波発振回路６からののこぎり波信号とに
より上記スイッチング回路２内のスイッチをＯＮにすべ
き時間が決定される０以上の動作を繰り返すことにより
負荷変動、入力電圧変動に関係なく予め設定した出力電
圧が得られる。
出力とのこぎり波発振回路６からののこぎり波信号とに
より上記スイッチング回路２内のスイッチをＯＮにすべ
き時間が決定される０以上の動作を繰り返すことにより
負荷変動、入力電圧変動に関係なく予め設定した出力電
圧が得られる。
（発明が解決しようとする問題点）
従来の電源回路は以上のように構成されており、入力電
圧が０Ｎ１０ＦＦされるタイミングはのこぎり波発振周
波数のタイミングに依存するので、このタイミングでノ
イズが発生しやすく、該ノイズはディジタルオーディオ
ｆｆｌ器内の電源回路以外の回路まで侵入し、その結果
Ｓ／Ｎ比の低下や残留ノイズの増加などをひき起し、デ
ィジタルオーディオ機器の性能を劣化させる原因の一つ
となるという問題点があった。
圧が０Ｎ１０ＦＦされるタイミングはのこぎり波発振周
波数のタイミングに依存するので、このタイミングでノ
イズが発生しやすく、該ノイズはディジタルオーディオ
ｆｆｌ器内の電源回路以外の回路まで侵入し、その結果
Ｓ／Ｎ比の低下や残留ノイズの増加などをひき起し、デ
ィジタルオーディオ機器の性能を劣化させる原因の一つ
となるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電源回路内で発生するノイズをディジタルオ
ーディオ機器の性能を劣化させない任意のタイミングに
発生させてノイズを低減できる電源回路を得ることを目
的とする。
たもので、電源回路内で発生するノイズをディジタルオ
ーディオ機器の性能を劣化させない任意のタイミングに
発生させてノイズを低減できる電源回路を得ることを目
的とする。
この発明は、ディジタルオーディオ機器内のパルス幅変
調（ＰＷＭ）方式の電源回路において、電源回路内で発
振するのこぎり波を同一セット内の他の回路からのクロ
ックの周波数に同期させて発振するようにしたものであ
る。
調（ＰＷＭ）方式の電源回路において、電源回路内で発
振するのこぎり波を同一セット内の他の回路からのクロ
ックの周波数に同期させて発振するようにしたものであ
る。
この発明においては、電源回路のスイッチング周波数と
、同一セット内の他の回路のクロックとを同期させたか
ら、電源回路内で発生し簡単な回路では消滅できないノ
イズとディジタルオーディオ機器内の回路で扱うクロッ
クとの非同期によるビートノイズが無くなる。また上記
回路内に発生するノイズは、ディジタルオーディオ機器
の性能に影響を及ぼさないような時間領域で発生するこ
ととなり、該ディジタルオーディオ機器の性能を向上で
きる。
、同一セット内の他の回路のクロックとを同期させたか
ら、電源回路内で発生し簡単な回路では消滅できないノ
イズとディジタルオーディオ機器内の回路で扱うクロッ
クとの非同期によるビートノイズが無くなる。また上記
回路内に発生するノイズは、ディジタルオーディオ機器
の性能に影響を及ぼさないような時間領域で発生するこ
ととなり、該ディジタルオーディオ機器の性能を向上で
きる。
以下、この発明の実施例を図について説明する。
第１図は本発明の第１の実施例による電源回路の構成を
示すブロック図であり、図中、第１０図と同一符号は同
一部分を示す、９は電源回路と同一セット内で取り扱わ
れる周波数のクロック入力端子で、例えばＤＡＤ （Ｄ
ＩＧＩＴＡＬ Ａｔ１ＤＩＯＤＩＳＣ”） （ＤＣＤ方
式におけるサンプリング周波数（４４，１ＫＨ２＞の整
数倍のクロックの入力端子である。ＩＱは定電流増加回
路であり、これは上記クロックの入力端子９に入力した
クロックに同期した一定期間のみのこぎり波発振回路６
内ののこぎり波電圧形成用コンデンサに一定電流を流す
ためのものである。
示すブロック図であり、図中、第１０図と同一符号は同
一部分を示す、９は電源回路と同一セット内で取り扱わ
れる周波数のクロック入力端子で、例えばＤＡＤ （Ｄ
ＩＧＩＴＡＬ Ａｔ１ＤＩＯＤＩＳＣ”） （ＤＣＤ方
式におけるサンプリング周波数（４４，１ＫＨ２＞の整
数倍のクロックの入力端子である。ＩＱは定電流増加回
路であり、これは上記クロックの入力端子９に入力した
クロックに同期した一定期間のみのこぎり波発振回路６
内ののこぎり波電圧形成用コンデンサに一定電流を流す
ためのものである。
第２図は上記第１図に示された定電流増加回路１０の具
体的な回路構成を示す回路図であり、１１はコンデンサ
、１２．１３は該コンデンサ１１と共に上記クロック入
力端子９に入力したクロックを微分する際に時定数を決
定する固定抵抗、１４は微分波形電圧に応じて０Ｎ１０
ＦＦするＮＰＮ型のトランジスタ、１５は定電流増加量
を決定する固定抵抗、１６は出力端子である。
体的な回路構成を示す回路図であり、１１はコンデンサ
、１２．１３は該コンデンサ１１と共に上記クロック入
力端子９に入力したクロックを微分する際に時定数を決
定する固定抵抗、１４は微分波形電圧に応じて０Ｎ１０
ＦＦするＮＰＮ型のトランジスタ、１５は定電流増加量
を決定する固定抵抗、１６は出力端子である。
次に動作について、第３図の波形図を用いて説明する。
入力電圧端子１から入力した電圧は、スイッチング回路
２で０Ｎ１０ＦＦされた後、平滑回路３で平滑され、電
源回路の出力となると同時に、該平滑された電圧は出力
レベル検知回路５において、定電圧源回路４の定電圧と
比較される。そして、その時の誤差信号がＰＷＭ制御回
路７に入力され、のこぎり波発振回路６ののこぎり波電
圧と比較されて、スイッチング回路２のＯＮする時間を
決定する。そしてこの動作を繰り返すことによって出力
電圧を一定に保つ、このとき、上記のこぎり波電圧は第
３図（ａ）のようにのこぎり波発振回路６内のコンデン
サに流れ込む上記発振回路６内の任言の抵抗値で決まる
定電流量に依存した傾斜で上昇して行き、スレッショル
ドレベルに達すると該のこぎり波電圧はＬＯＷレベルま
で下降し、再び上昇していく動作を繰り返す。
２で０Ｎ１０ＦＦされた後、平滑回路３で平滑され、電
源回路の出力となると同時に、該平滑された電圧は出力
レベル検知回路５において、定電圧源回路４の定電圧と
比較される。そして、その時の誤差信号がＰＷＭ制御回
路７に入力され、のこぎり波発振回路６ののこぎり波電
圧と比較されて、スイッチング回路２のＯＮする時間を
決定する。そしてこの動作を繰り返すことによって出力
電圧を一定に保つ、このとき、上記のこぎり波電圧は第
３図（ａ）のようにのこぎり波発振回路６内のコンデン
サに流れ込む上記発振回路６内の任言の抵抗値で決まる
定電流量に依存した傾斜で上昇して行き、スレッショル
ドレベルに達すると該のこぎり波電圧はＬＯＷレベルま
で下降し、再び上昇していく動作を繰り返す。
第２図は定電流増加回路１０の具体的な回路構成を示し
、外部回路からＤＡＤのＣＤ方式におけるサンプリング
周波数４４．１ＫＨ２のようなりロック（第３図中））
がクロック入力端子９に入力されると、第２図のコンデ
ンサ１１と固定抵抗１２，１３によって決まる微分波形
の＋側で、しかもトランジスタ１４のベースエミッタ間
電圧ＶＢＢよりも高い領域のみでトランジスタ１４がＯ
Ｎになり、このＯＮになるタイミングは第３図（Ｃ１の
ように第３図中）の立上り部となる。上記トランジスタ
１４がＯＮになったとき、出力端子１６に一定電圧が印
加されていると、上記回路中の固定抵抗１５で決まる一
定量のコレクタ電流がトランジスタ１４に流れ込む。
、外部回路からＤＡＤのＣＤ方式におけるサンプリング
周波数４４．１ＫＨ２のようなりロック（第３図中））
がクロック入力端子９に入力されると、第２図のコンデ
ンサ１１と固定抵抗１２，１３によって決まる微分波形
の＋側で、しかもトランジスタ１４のベースエミッタ間
電圧ＶＢＢよりも高い領域のみでトランジスタ１４がＯ
Ｎになり、このＯＮになるタイミングは第３図（Ｃ１の
ように第３図中）の立上り部となる。上記トランジスタ
１４がＯＮになったとき、出力端子１６に一定電圧が印
加されていると、上記回路中の固定抵抗１５で決まる一
定量のコレクタ電流がトランジスタ１４に流れ込む。
該トランジスタ１４に流れ込むコレクタ電流値で決まる
電流をのこぎり波発振回路６内ののこぎり波電圧形成用
コンデンサの充電電流とすれば、これが元々の充電電流
とプラスされることとなるから、のこぎり波電圧は第３
図（ｄ）のように充電電流が追加されたとき、その傾斜
が急峻になる。該のこぎり波形の傾斜が急峻になった直
後にスレッショルドレベルに達するように固定抵抗１５
の値を決めてやると、上記第３図中）のクロック周波数
に同期した上記第３図（ｄ）ののこぎり波発振が可能と
なる。
電流をのこぎり波発振回路６内ののこぎり波電圧形成用
コンデンサの充電電流とすれば、これが元々の充電電流
とプラスされることとなるから、のこぎり波電圧は第３
図（ｄ）のように充電電流が追加されたとき、その傾斜
が急峻になる。該のこぎり波形の傾斜が急峻になった直
後にスレッショルドレベルに達するように固定抵抗１５
の値を決めてやると、上記第３図中）のクロック周波数
に同期した上記第３図（ｄ）ののこぎり波発振が可能と
なる。
このような本書１の実施例では、のこぎり波に定電流を
増加させる回路１０を設け、この電流の重畳されたのこ
ぎり波電圧がスレッショルドレベルに達するようにした
ので、上記電源回路のスイッチング周波数は同一セント
内の他の回路のクロックと同期することとなる。従って
電源回路内で発生し簡単な回路では消滅できないノイズ
とディジタルオーディオ機器内の回路で扱うクロックと
の非同期によるビートノイズが無くなる。また、各種の
信号を処理する際に電源回路で発生するノイズをノイズ
が出て欲しくない時間領域の外へ固定することができる
のでディジタルオーディオ機器の性能を著しく向上でき
る。
増加させる回路１０を設け、この電流の重畳されたのこ
ぎり波電圧がスレッショルドレベルに達するようにした
ので、上記電源回路のスイッチング周波数は同一セント
内の他の回路のクロックと同期することとなる。従って
電源回路内で発生し簡単な回路では消滅できないノイズ
とディジタルオーディオ機器内の回路で扱うクロックと
の非同期によるビートノイズが無くなる。また、各種の
信号を処理する際に電源回路で発生するノイズをノイズ
が出て欲しくない時間領域の外へ固定することができる
のでディジタルオーディオ機器の性能を著しく向上でき
る。
次に、本発明の第２の実施例を第４図に示す。
図において、１７はクロック入力端子９に入力したクロ
ックに同期したパルス電圧を発生するパルス電圧発生回
路である。第５図は該パルス電圧発生回路１７の具体的
な回路構成を示す回路図であり、１１はコンデンサ、１
２．１３は該コンデンサ１１とともに微分波形を形成す
る固定抵抗、１４は微分波形電圧に応じてＯＮ１０ Ｆ
ＦするＮＰＮ型のトランジスタ、１８．１９は固定抵
抗、２０はトランジスタ１４の０Ｎ１０ＦＦを反転する
ＮＰＮ型のトランジスタ、２１．２２は電圧＋Ｖを分圧
する固定抵抗、２３は出力端子である。
ックに同期したパルス電圧を発生するパルス電圧発生回
路である。第５図は該パルス電圧発生回路１７の具体的
な回路構成を示す回路図であり、１１はコンデンサ、１
２．１３は該コンデンサ１１とともに微分波形を形成す
る固定抵抗、１４は微分波形電圧に応じてＯＮ１０ Ｆ
ＦするＮＰＮ型のトランジスタ、１８．１９は固定抵
抗、２０はトランジスタ１４の０Ｎ１０ＦＦを反転する
ＮＰＮ型のトランジスタ、２１．２２は電圧＋Ｖを分圧
する固定抵抗、２３は出力端子である。
次に動作について第６図の波形図を用いて説明する。
上記第４図において、第１０図と同一符号の部分は、第
１の実施例（第１図）と同様の動作を行なう。第５図の
具体的な回路構成を示すパルス電圧発生回路１７におい
て、外部回路からＤＡＤのＣＤ方式におけるサンプリン
グ周波数４４．１ＫＨｚのようなり口７り（第６図〜）
）がクロック入力端子９に入力されると、上記第２図の
場合と同様にトランジスタ１４は第６図（Ｃ）のように
第６図中）のクロック信号の立上り部でＯＮになる。ト
ランジスタ２０においては、上記トランジスタ１４の０
Ｎ１０ＦＦ信号が反転する（第６図（ｄ））ので、出力
端子２３にはトランジスタ２０がＯＮのときＯｖの電圧
が、またトランジスタ２０がＯＦＦのとき固定抵抗２１
．２２で分圧された電圧が現われる。
１の実施例（第１図）と同様の動作を行なう。第５図の
具体的な回路構成を示すパルス電圧発生回路１７におい
て、外部回路からＤＡＤのＣＤ方式におけるサンプリン
グ周波数４４．１ＫＨｚのようなり口７り（第６図〜）
）がクロック入力端子９に入力されると、上記第２図の
場合と同様にトランジスタ１４は第６図（Ｃ）のように
第６図中）のクロック信号の立上り部でＯＮになる。ト
ランジスタ２０においては、上記トランジスタ１４の０
Ｎ１０ＦＦ信号が反転する（第６図（ｄ））ので、出力
端子２３にはトランジスタ２０がＯＮのときＯｖの電圧
が、またトランジスタ２０がＯＦＦのとき固定抵抗２１
．２２で分圧された電圧が現われる。
上記出力端子２３をのこぎり波発振回路６内ののこぎり
波形成用コンデンサの一側に接続してお（と、のこぎり
波電圧はトランジスタ２０がＯＮのときＧＶ （ＧＮＤ
）を基準として形成され、またトランジスタ２０がＯＦ
Ｆのとき固定抵抗２１゜２２で決まる＋Ｖ電圧の分圧レ
ベルを基準として形成され、つまり第６図（ｅ）のよう
になる、その結果、上記のこぎり波形成用コンデンサの
一側電位が変化したときスレフシ翳ルドレベルに達する
ように固定抵抗２１．２２の値と＋Ｖ電圧とを設定して
おけば、上記第６図中）のクロック周波数に同期した上
記第６図（ｅ）ののこぎり波発振が可能となる。
波形成用コンデンサの一側に接続してお（と、のこぎり
波電圧はトランジスタ２０がＯＮのときＧＶ （ＧＮＤ
）を基準として形成され、またトランジスタ２０がＯＦ
Ｆのとき固定抵抗２１゜２２で決まる＋Ｖ電圧の分圧レ
ベルを基準として形成され、つまり第６図（ｅ）のよう
になる、その結果、上記のこぎり波形成用コンデンサの
一側電位が変化したときスレフシ翳ルドレベルに達する
ように固定抵抗２１．２２の値と＋Ｖ電圧とを設定して
おけば、上記第６図中）のクロック周波数に同期した上
記第６図（ｅ）ののこぎり波発振が可能となる。
このような本第２の実施例ではのこぎり波発振回路にパ
ルス波を重畳するパルス電圧発生回路１７を設け、この
パルスの重畳されたのこぎり波電圧がスレッシ日ルドレ
ベルに達するようにしたので、上記電源回路のスイッチ
ング周波数は同一セット内の他の回路のクロック周波数
と同期することとなり、その結果上記第１の実施例と同
様の効果が得られる。
ルス波を重畳するパルス電圧発生回路１７を設け、この
パルスの重畳されたのこぎり波電圧がスレッシ日ルドレ
ベルに達するようにしたので、上記電源回路のスイッチ
ング周波数は同一セット内の他の回路のクロック周波数
と同期することとなり、その結果上記第１の実施例と同
様の効果が得られる。
さらに、本発明の第３の実施例を第７図に示す。
図において、２４はクロック入力端子９に入力したクロ
ックと同期した一定期間のこぎり波発振回路６内のスレ
ッシッルドレベルを変更させるスレッショルドレベル変
更回路である。
ックと同期した一定期間のこぎり波発振回路６内のスレ
ッシッルドレベルを変更させるスレッショルドレベル変
更回路である。
また、第８図は該スレッショルドレベル変更回路２４の
具体的な回路構成を示す回路図であり、１１はコンデン
サ、１２．１３は該コンデンサ１１とともに微分波形を
形成する固定抵抗、１４は微分波形電圧に応じて０Ｎ１
０ＦＦするＮＰＮ型のトランジスタ、２５はツェナーダ
イオード、２６は出力端子である。
具体的な回路構成を示す回路図であり、１１はコンデン
サ、１２．１３は該コンデンサ１１とともに微分波形を
形成する固定抵抗、１４は微分波形電圧に応じて０Ｎ１
０ＦＦするＮＰＮ型のトランジスタ、２５はツェナーダ
イオード、２６は出力端子である。
次に動作について第９図の波形図を用いて説明する。
上記第７図において、第１０図と同一符号の部分は第１
の実施例（第１図）と同様の動作を行なう、第８図の具
体的な回路構成を示すスレッショルドレベル変更回路２
４において、外部回路からＣＡＤのＣＤ方式におけるサ
ンプリング周波数４４．１ＫＨｚのようなりロック（第
９図−））がクロック入力端子９に入力されると、上記
第２図の場合と同様にトランジスタ１４は第９図（Ｃ）
のように第９図伽）のクロックの立上り部でＯＮになる
。トランジスタ１４がＯＮのとき、出力端子２６−ＧＮ
Ｄ間はツェナーダイオード２５のみが挿入された状態と
なり、また上記トランジスタ１４がＯＦＦのとき出力端
子−ＧＮＤ間は非常に大きなインピーダンスとなる。従
って出力端子２６をの、こぎり波発振回路６内のスレッ
シ胃ルドレベルを決め５る回路のスレッシロルドレベル
ラインに接続しておき、上記ツェナーダイオード２５の
ツェナー電圧値がのこぎり波発振回路６内のスレッシ四
ルドレベルより小さくなるよう設定した場合、第９図（
ｄ）のように上記トランジスタ１４がＯＦＦのとき、上
記スレッシ四ルドレベルはのこぎり波発振回路６内で決
めたレベルとなり、また上記トランジスタ１４がＯＮの
とき上記スレッショルドレベルは上記ツェナーダイオー
ド２５で決まるレベルとなる。
の実施例（第１図）と同様の動作を行なう、第８図の具
体的な回路構成を示すスレッショルドレベル変更回路２
４において、外部回路からＣＡＤのＣＤ方式におけるサ
ンプリング周波数４４．１ＫＨｚのようなりロック（第
９図−））がクロック入力端子９に入力されると、上記
第２図の場合と同様にトランジスタ１４は第９図（Ｃ）
のように第９図伽）のクロックの立上り部でＯＮになる
。トランジスタ１４がＯＮのとき、出力端子２６−ＧＮ
Ｄ間はツェナーダイオード２５のみが挿入された状態と
なり、また上記トランジスタ１４がＯＦＦのとき出力端
子−ＧＮＤ間は非常に大きなインピーダンスとなる。従
って出力端子２６をの、こぎり波発振回路６内のスレッ
シ胃ルドレベルを決め５る回路のスレッシロルドレベル
ラインに接続しておき、上記ツェナーダイオード２５の
ツェナー電圧値がのこぎり波発振回路６内のスレッシ四
ルドレベルより小さくなるよう設定した場合、第９図（
ｄ）のように上記トランジスタ１４がＯＦＦのとき、上
記スレッシ四ルドレベルはのこぎり波発振回路６内で決
めたレベルとなり、また上記トランジスタ１４がＯＮの
とき上記スレッショルドレベルは上記ツェナーダイオー
ド２５で決まるレベルとなる。
即ち、スレッシッルドレベルがツェナーダイオード２５
で決まるレベルになうたとき、のこぎり波電圧がスレッ
シッルドレベルに達するよう上記ツェナーダイオード２
５のツェナー電圧値を決めておけば、第９図−）のクロ
ック周波数に同期し、たのこぎり波発振（第９図（ｄ）
）が可能となる。
で決まるレベルになうたとき、のこぎり波電圧がスレッ
シッルドレベルに達するよう上記ツェナーダイオード２
５のツェナー電圧値を決めておけば、第９図−）のクロ
ック周波数に同期し、たのこぎり波発振（第９図（ｄ）
）が可能となる。
このような本第３の実施例では、゛のこぎり波発振回路
６のスレッシミルドレベルを変更する回路を設け、これ
によりのこぎり波の同期、つまり上記電源回路のスイッ
チング周波数を同一セット内の他の回路の周波数と同期
させるようにした。従９て本実施例においても上記第１
．第２の実施例と同様の効果が得られる。
６のスレッシミルドレベルを変更する回路を設け、これ
によりのこぎり波の同期、つまり上記電源回路のスイッ
チング周波数を同一セット内の他の回路の周波数と同期
させるようにした。従９て本実施例においても上記第１
．第２の実施例と同様の効果が得られる。
なお、上記実施例では入力電圧をＤＣ電圧としたが、該
電圧はＡＣ電圧から整流されたＤＣ電圧であっても良く
、また、ＤＣ電源から直接与えられる電圧であってもよ
い。また、外部回路から与えられるクロックの周波数は
ＤＡＤのＣＤ方式によるサンプリング周波数（４４，１
Ｋ Ｈ２）としたが、これは上記サンプリング周波数に
は特に限定されるものではなく、上記サンプリング周波
数（４４，１ＫＨｚ＞の整数倍の周波数でも良い。さら
に同期をとるタイミングを外部回路から与えられるクロ
ックの立上りとしたが、これは立下りで同期をとっても
良いし、その池の任意のタイミングで同期をとっても良
い。
電圧はＡＣ電圧から整流されたＤＣ電圧であっても良く
、また、ＤＣ電源から直接与えられる電圧であってもよ
い。また、外部回路から与えられるクロックの周波数は
ＤＡＤのＣＤ方式によるサンプリング周波数（４４，１
Ｋ Ｈ２）としたが、これは上記サンプリング周波数に
は特に限定されるものではなく、上記サンプリング周波
数（４４，１ＫＨｚ＞の整数倍の周波数でも良い。さら
に同期をとるタイミングを外部回路から与えられるクロ
ックの立上りとしたが、これは立下りで同期をとっても
良いし、その池の任意のタイミングで同期をとっても良
い。
以上のように、この発明によれば、ディジタルオーディ
オ機器等におけるスイッチング方式による電源回路にお
いて、該電源回路のスイッチング周波数全ディジタルオ
ーディオ機器内で取り扱われる周波数と同期させるよう
にしたので、電源回路内で発生し簡単な回路では消滅で
きないノイズとディジタルオーディオ機器内の回路で扱
うクロックとの非同期によるビートノイズが無くなる。
オ機器等におけるスイッチング方式による電源回路にお
いて、該電源回路のスイッチング周波数全ディジタルオ
ーディオ機器内で取り扱われる周波数と同期させるよう
にしたので、電源回路内で発生し簡単な回路では消滅で
きないノイズとディジタルオーディオ機器内の回路で扱
うクロックとの非同期によるビートノイズが無くなる。
また、各種の信号を処理する際に電源回路で発生するノ
イズをノイズが出て欲しくない時間領域の外へ固定する
ことができるのでディジタルオーディオ機器の性能を著
しく向上できる効果がある。
イズをノイズが出て欲しくない時間領域の外へ固定する
ことができるのでディジタルオーディオ機器の性能を著
しく向上できる効果がある。
第１図はこの発明の一実施例による電源回路を示すブロ
ック図、第２図は上記第１図の定電流増加回路の具体的
な回路構成を示す回路図、第３図は上記第１図の実施例
の動作を説明するための波形図、第４図はこの発明の第
２の実施例による電源回路を示すブロック図、第５図は
上記第４図のパルス電圧発生回路の具体的な回路構成を
示す回路図、第６図は上記第４図の実施例の動作を説明
するための波形図、第７図はこの発明の第２の実施例に
よる電源回路を示すブロック図、第８図は上記第７図の
スレッショルドレベル変更回路の具体的な回路構成を示
す回路図、第９図は上記第７図の実施例の動作を説明す
るための波形図、第１０図は従来の電源回路のブロック
図である。 １・・・入力電圧端子、２・・・スイッチング回路、３
・・・平滑回路、４・・・定電圧源回路、５・・・出力
レベル検知回路、６・・・のこぎり波発振回路、７・・
・ＰＷＭ制御回路、８・・・出力電圧端子、９・・・ク
ロック入力端子、１０・・・定電流増加回路、１７・・
・パルス電圧発生回路、２４・・・スレッショルドレベ
ル変更回路、２５・・・ツェナーダイオード。 なお図中同一符号は同−又は相当部分を示す。 代理人 早 ′Ｉ！Ａ 憲 − 第１図 ソ 第２図 １弓 第３図 第４図 第５図 第６図 第７ｗＡ 第８図 ｔ 第９図 第１０図
ック図、第２図は上記第１図の定電流増加回路の具体的
な回路構成を示す回路図、第３図は上記第１図の実施例
の動作を説明するための波形図、第４図はこの発明の第
２の実施例による電源回路を示すブロック図、第５図は
上記第４図のパルス電圧発生回路の具体的な回路構成を
示す回路図、第６図は上記第４図の実施例の動作を説明
するための波形図、第７図はこの発明の第２の実施例に
よる電源回路を示すブロック図、第８図は上記第７図の
スレッショルドレベル変更回路の具体的な回路構成を示
す回路図、第９図は上記第７図の実施例の動作を説明す
るための波形図、第１０図は従来の電源回路のブロック
図である。 １・・・入力電圧端子、２・・・スイッチング回路、３
・・・平滑回路、４・・・定電圧源回路、５・・・出力
レベル検知回路、６・・・のこぎり波発振回路、７・・
・ＰＷＭ制御回路、８・・・出力電圧端子、９・・・ク
ロック入力端子、１０・・・定電流増加回路、１７・・
・パルス電圧発生回路、２４・・・スレッショルドレベ
ル変更回路、２５・・・ツェナーダイオード。 なお図中同一符号は同−又は相当部分を示す。 代理人 早 ′Ｉ！Ａ 憲 − 第１図 ソ 第２図 １弓 第３図 第４図 第５図 第６図 第７ｗＡ 第８図 ｔ 第９図 第１０図
Claims (4)
- （１）ディジタルオーディオ機器内のパルス幅変調（Ｐ
ＷＭ）方式の電源回路において、入力直流電圧を後述す
るＰＷＭ制御回路の出力に応じてスイッチング出力する
スイッチング回路と、該スイッチング回路の出力電圧を
平滑化する平滑回路と、この平滑化された出力電圧をレ
ベル検知する出力レベル検知回路と、該検知回路の出力
電圧とのこぎり波発振回路ののこぎり波出力電圧とによ
り上記スイッチング出力のパルス幅を変調制御するＰＷ
Ｍ制御回路と、上記のこぎり波発振回路の出力のこぎり
波電圧を同一セット内の他の回路からのクロックに同期
して発振させるのこぎり波周期決定回路とを備えたこと
を特徴とする電源回路。 - （２）上記のこぎり波周期決定回路は上記のこぎり波上
端手前で上記他の回路からのクロックに同期した一定期
間だけ上記のこぎり波の電流を増加させる回路からなる
ことを特徴とする特許請求の範囲第１項記載の電源回路
。 - （３）上記のこぎり波周期決定回路は、上記のこぎり波
上端手前で該のこぎり波に上記他の回路からのクロック
に同期した一定期間のパルス波を重畳する回路からなる
ことを特徴とする特許請求の範囲第１項記載の電源回路
。 - （４）上記のこぎり波周期決定回路は、上記のこぎり波
上端手前で上記他の回路からのクロックに同期して該の
こぎり波発振回路のスレッショルドレベルを下げる回路
からなることを特徴とする特許請求の範囲第１項記載の
電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9423885A JPS61254075A (ja) | 1985-04-30 | 1985-04-30 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9423885A JPS61254075A (ja) | 1985-04-30 | 1985-04-30 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61254075A true JPS61254075A (ja) | 1986-11-11 |
Family
ID=14104724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9423885A Pending JPS61254075A (ja) | 1985-04-30 | 1985-04-30 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61254075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04222457A (ja) * | 1990-03-12 | 1992-08-12 | Alcatel Nv | スイッチングコンバータ |
| WO2007040939A2 (en) | 2005-09-30 | 2007-04-12 | Nxp B.V. | Management of regulator-induced switching noise for sampled systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529228A (en) * | 1978-08-17 | 1980-03-01 | Mitsubishi Electric Corp | Switching regulator for pcm device |
-
1985
- 1985-04-30 JP JP9423885A patent/JPS61254075A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529228A (en) * | 1978-08-17 | 1980-03-01 | Mitsubishi Electric Corp | Switching regulator for pcm device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04222457A (ja) * | 1990-03-12 | 1992-08-12 | Alcatel Nv | スイッチングコンバータ |
| WO2007040939A2 (en) | 2005-09-30 | 2007-04-12 | Nxp B.V. | Management of regulator-induced switching noise for sampled systems |
| WO2007040939A3 (en) * | 2005-09-30 | 2007-08-09 | Silicon Lab Inc | Management of regulator-induced switching noise for sampled systems |
| JP2009510992A (ja) * | 2005-09-30 | 2009-03-12 | エヌエックスピー ビー ヴィ | 標本化システムのためのレギュレータスイッチング雑音の管理 |
| US7535209B2 (en) | 2005-09-30 | 2009-05-19 | St-Ericsson Sa | Management of regulator-induced switching noise for sampled systems |
| US7812583B2 (en) | 2005-09-30 | 2010-10-12 | St-Ericsson Sa | Management of regulator-induced switching noise for sampled systems |
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