JPH07120947B2

JPH07120947B2 - クロック形成回路

Info

Publication number: JPH07120947B2
Application number: JP63250698A
Authority: JP
Inventors: 剛二打越
Original assignee: ナカミチ株式会社
Priority date: 1988-10-04
Filing date: 1988-10-04
Publication date: 1995-12-20
Anticipated expiration: 2010-12-20
Also published as: JPH0298215A

Description

【発明の詳細な説明】（産業上の利用分野）所定の基準クロック信号に同期して形成されたデジタル
データ信号から、基準クロック信号に相当するクロック
信号を形成するクロック形成回路に関する。

（従来の技術）この種のクロック形成回路は、PLL制御により、デジタ
ルデータ信号の反転タイミングと形成するクロック信号
の位相を比較し、これ等の位相が一致するようにクロッ
ク信号の発振周波数を制御するものである。

（発明が解決しようとする問題点）しかし、この位相比較は、デジタルデータ信号の反転タ
イミングを司るデータクロックと、形成されたクロック
信号の周波数差が所定の引き込み範囲内にあるときのみ
可能であり、その範囲が極めて狭いという欠点があっ
た。

（問題点を解決するための手段）デジタルデータ信号から、該デジタルデータ信号の反転
タイミングを司るデータクロックに相当する形成クロッ
ク信号を形成するクロック形成回路であって、前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と、前記位相差情報信号に追従してレベル増加し、且つ前記
位相差情報信号が急激にレベル減少するときに所定の減
少特性でレベル減少する第１の包絡線信号と、前記位相
差情報信号に追従してレベル減少し、且つ前記位相差情
報信号が急激にレベル増加するときに所定の増加特性で
レベル増加する第２の包絡線信号とを出力する包絡線信
号出力手段と、前記第１と第２の包絡線信号の加算積分情報信号を出力
する積分手段と、少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とからなる。

（作用）前記データクロックと前記形成クロック信号の周波数が
大きくずれている場合にもこれ等の周波数が一致するよ
うに作用する。

（実施例）第１図は、本発明の一実施例を示す回路図である。同図
中、演算増幅器１の反転入力端子には、抵抗R1を介して
判定パルス信号s₁が印加されると共に、抵抗R4を介して
電源電圧Vdが印加されている。演算増幅器１の非反転入
力端子は、抵抗R2、R3を介してそれぞれ電源電圧Vd、及
びグランドに接続されている。更に演算増幅器１の反転
入力端子と出力端子間には、抵抗R5とコンデンサC1が並
列接続されている。

これ等の演算増幅器１、抵抗R1〜R5、及びコンデンサC1
は積分回路を構成し、判定パルス信号s₁のパルス幅に応
じてレベル変動する判定電圧信号s₂を出力するパルス幅
／電圧変換回路（以下、電圧変換回路と称す）５となっ
ている。

ベースが共に演算増幅器１の出力端子に接続されたトラ
ンジスタQ1、Q2のエミッタ間にはコンデンサC2、C3が直
列接続され、これ等コンデンサの接続点はグランドに接
続されている。更にトランジスタQ1のエミッタは、抵抗
R7を介してマイナス電源−Vcに、またトランジスタQ2の
エミッタは、抵抗R6を介してプラス電源＋Vcにそれぞれ
接続されている。これ等のトランジスタQ1、Q2、コンデ
ンサC2、C3、及び抵抗R6、R7は、判定電圧信号s₂の極大
値と極小値の各包絡線を検出する包絡線検波回路６を構
成している。

演算増幅器２の反転入力端子には、抵抗R11を介して前
記極大値の包絡線信号s₄が、また抵抗R10を介して前記
極小値の包絡線信号s₃が、更に抵抗R12を介してプラス
電源＋Vcがそれぞれ印加される。一方、演算増幅器２の
非反転入力端子は直接グランドに接続されると共に、反
転入力端子と出力端子間には、抵抗R13とコンデンサC4
が並列接続されている。これ等の演算増幅器２、抵抗R1
0〜R13、及びコンデンサC4は、積分回路を構成し、各包
絡線信号s₃とs₄とを合成した積分信号s₅を出力する積分
合成回路７となっている。

バリキャップC8、コンデンサC6、C7、コイルL1は直列に
接続され、コイルL1の端子間には、抵抗R15とインバー
タ３が直列接続されている。更にバリキャップC8とコン
デンサC6の接続点には抵抗R8、R9を介して包絡線信号s₃
とs₄を合成した合成信号s₆が印加され、バリキャップC8
とコンデンサC7の接続点には、抵抗R14とコンデンサC5
からなるフィルタにより、積分信号s₅をろ波した周波数
誤差信号s₇が印加される。これ等のバリキャップC8、コ
ンデンサC6、C7、コイルL1、抵抗R15、及びインバータ
３は、電圧制御発振器（以下VCOと称す）８を構成して
いる。このVCO8のバリキャップC8は、印加される各信号
s₆とs₇の差電圧に応じて容量が変化し、VCO8の発振周波
数を可変する。

位相比較器４は、VCO8で形成され、且つ出力端子11から
出力される形成クロック信号s₈と入力端子10を介して入
力するデジタルデータ信号（以下Ｄデータ信号と称す）
s₉との位相を後述する規則に従って比較し、FET Q3、Q4
を制御して判定パルス信号s₁を出力する。これ等の位相
比較器４とFET Q3、Q4とで位相比較部９を構成してい
る。

以上の回路構成において、第１図乃至第４図を参照しな
がらその動作を説明する。

位相比較部９で位相比較される形成クロック信号s₈とＤ
データ信号s₉、及び比較結果に基づいて形成される判定
パルス信号s₁の波形をそれぞれ第２図に示す。

位相比較部９は、以下に記す条件に従って動作する。

１）先ずＤデータ信号s₉の状態反転時に同期して判定パ
ルス信号s₁をグランドレベル状態（以下、Ｌレベル状態
と称す）とし、そして次に検出する形成クロック信号s₆
の“L"から“H"への状態変化、及び“H"から“L"への状
態変化にそれぞれ同期して判定パルス信号s₁を電源電圧
Vdのレベル（以下、Ｈレベル状態と称す）、及びオープ
ン状態とする。

第２図（ａ）に、Ｄデータ信号s₉の各状態反転ａ、ｂ、
ｃに同期し、上記の条件に基づいて発生する判定パルス
信号s₁の様子を示す。

２）判定パルス信号s₁がＨレベル状態からオープン状態
となるまえに次のＤデータ信号s₉の状態反転を検出する
と、信号が重複する期間、判定パルス信号s₁をオープン
状態とする。

第２図（ａ）に、Ｄデータ信号s₉の各状態反転ｄ、ｅ、
ｆ、ｇに同期し、上記の条件に基づいて発生する判定パ
ルス信号s₁の様子を示す。

３）Ｄデータ信号s₉の立下りと形成クロック信号s₈の立
上りを同時に検出した場合、Ｄデータ信号s₉の立下りを
先に検出したものとして動作し、Ｄデータ信号s₉の立上
りと形成クロック信号s₈の立上りを同時に検出した場
合、形成クロック信号s₈の立上りを先に検出したものと
して動作する。

第２図（ａ）に、Ｄデータ信号s₉の各状態反転ｌ、ｍに
同期し、上記の条件に基づいて発生する判定パルス信号
s₁の様子を示す。

尚、判定パルス信号s₁のＨレベル状態、Ｌレベル状態、
及びオープン状態は、FET Q3、Q4が位相比較器４に制御
されてオン、オフすることにより形成されるが、これに
ついての詳細な説明は省略する。

同図から明らかなように、上記の条件で出力される判定
パルス信号s₁の各状態時間の比は、Ｄデータ信号s₉の状
態反転時と形成クロック信号s₈の立下り時との位相差に
比例して変化し、形成されるクロック信号s₈の進み状態
（同図に左方向矢印で示す）にはＨレベル状態時間の比
率が大きくなり、逆に遅れ状態（同図に右方向矢印で示
す）にはＬレベル状態時間の比率が大きくなる。また、
同図に示すＤデータ信号s₉の状態反転ｉ、ｊ、ｋは、形
成クロック信号s₈の立下りと一致しているが、この場
合、判定パルス信号s₁のＨとＬの各レベル状態時間の比
率は同じになる。

次に電圧変換回路５が入出力する各信号波形を第３図に
示す。

電圧変換回路５は、判定パルス信号s₁の状態変化に応じ
て抵抗R5とコンデンサC1で決まる所定の時定数で充放電
を繰返し、これによるリプルを含みつつ、判定パルス信
号s₁のＨとＬの各レベル状態時間の比率によって定まる
所定の電圧レベルに漸近する判定電圧信号s₂（同図に点
線で示す）を出力する。

尚、実施例では、抵抗R2＝R3、抵抗R4＝R5とし、位相ず
れがない状態、即ち判定パルス信号s₁のＨとＬの各レベ
ル状態時間の比率が同じとき、判定電圧信号s₂が0Vに漸
近するように設定されている。従って、判定電圧信号s₂
は、判定パルス信号s₁のＬレベル状態時間の比率が大き
いときプラスの所定電圧に漸近し、Ｈレベル状態時間の
比率が大きいときマイナスの所定電圧に漸近すべく変動
する。

次に、包絡線検波回路６の動作を、同じく第３図を参照
しながら説明する。

トランジスタQ1のエミッタ電圧、即ち包絡線信号s₄の電
圧レベルは、判定電圧信号s₂が増加状態のときにはこれ
と略一致して増加し、判定電圧信号s₂が減少状態のとき
には、コンデンサC₂と抵抗R7できまる所定の時定数の放
電特性で減少する。一方、トランジスタQ2のエミッタ電
圧、即ち包絡線信号s₃の電圧レベルは、判定電圧信号s₂
が減少状態のときにはこれと略一致して減少し、判定電
圧信号s₂が増加状態のときには、コンデンサC₃と抵抗R6
できまる所定の時定数の放電特性で増加する。

従って同図に示す如く、判定電圧信号s₂の漸近速度が緩
やかな時には、包絡線信号s₄がリプル極大値の、また包
絡線信号s₃がリプル極小値の包絡線の各レベルを示す。
然し乍ら、判定電圧信号s₂の漸近速度が大きい時、例え
ばレベルが急激に減少する時にはとき、包絡線信号s₄が
リプル極大値に追従できず、レベルが急激に増加する時
には包絡線信号s₃がリプル極小値に追従できない特性と
なっている。

更に第３図に、抵抗R8とR9で各包絡線信号s₃、s₄を合成
した合成信号s₆の波形を示す。この合成信号s₆は、同図
に示すごとく判定電圧信号s₂に対してリプル成分がかな
り抑圧された略平均レベルとなるが、判定電圧信号s₂の
漸近速度が大きい時には、やはり追従しきれない特性と
なる。

VCO8は、この合成信号s₆を入力し、このレベルに応じて
発振周波数ｆを変える。

いまＤデータ信号s₉と形成クロック信号s₈間に位相差が
ない状態、即ち合成信号s₆が0Vに限り無く漸近した状態
で、基準の発振周波数frとなるバリキャップC8の基準の
端子間電圧Vrを与えるべく、周波数誤差信号（以下、誤
差信号と称す）s₇が所定の一定レベルを保っているもの
と仮定する。この状態から、Ｄデータ信号s₉の反転間隔
が徐々に短くなると、形成クロック信号s₈に対して位相
が進むが、その結果合成信号s₆のレベルが高くなって形
成クロック信号s₉の周波数も高くなり、両信号間の位相
差が所定の関係を保つように追従する。この時の位相差
は、基準の発振周波数frより高いこの時の形成クロック
信号s₈の周波数を発生するのに必要な合成信号s₆のレベ
ル増加をもたらす位相差である。

従って、誤差信号s₇を所定の一定レベルとする上記の仮
定において、第１図の実施例回路は、Ｄデータ信号s₉の
周波数変動に応じて形成クロック信号s₈の周波数を可変
し、両信号間の位相を一定に保つように動作するが、こ
の時の周波数ｆが基準の発振周波数frに対して高い場合
にはＤデータ信号s₉に対する形成クロック信号s₈の位相
は周波数のずれに略比例して遅れ、逆に低い場合には進
んだ状態となる。

次に、誤差信号s₇を出力する積分合成回路７の動作につ
いて説明する。

この積分合成回路７は、第３図に示す合成信号s₆を積分
した逆極性の積分信号s₅を出力するが、形成クロック信
号s₈が基準周波数frとなっている状態で合成信号s₆が0V
を維持するとき、前記基準の端子間電圧Vrを与えるべく
積分信号s₅のレベルが−Vrとなるように抵抗R12により
バイアスされている。

従って、形成クロック信号s₈に対してＤデータ信号s₉の
位相が進みはじめると、合成信号s₆のレベルが高くな
り、形成クロック信号s₈の周波数も高くなって速やかに
これに追従する。この時、積分信号s₅を平滑した誤差信
号s₇は、合成信号s₆のレベルに比例する変化率でレベル
が減少する。このため、位相差がある間形成クロック信
号s₈の周波数を補正し、やがて位相差がなくなって合成
信号s₆が0Vに収束した時点で誤差信号s₇は一定となって
そのレベルを維持する。

従って、前記したように、仮に誤差信号s₇が所定の一定
レベルと仮定すると、上記回路は両信号間の位相を一定
に保つように動作するものの、その時の周波数ｆに応じ
て位相差が生ずるが、積分合成回路７は、この位相差が
なくなるよに補正し、この補正の為の誤差信号s₇のレベ
ルを維持する。

次に、Ｄデータ信号s₉の反転タイミングを司る仮想的な
クロック（以後データクロックと称す）と形成クロック
信号s₈の周波数がずれている場合の回路動作について第
１図乃至第４図を参照しながら説明する。

第２図（ｂ）にＤデータ信号s₉のデータクロックに対
し、形成クロック信号s₈の周波数が低い場合の判定パル
ス信号s₁の様子を示すが、同図から明らかなように、こ
の時のＤデータ信号s₉に対する形成クロック信号s₈の位
相は、その遅れ状態が徐々に増加し、180度の遅れ状態
を越えた時点で、今度は進み状態として判断される。そ
してこの進み状態が徐々に減少して再び遅れ状態となる
変化が繰返される。従って、この時の判定パルス信号s₁
に基づいて形成される判定電圧信号s₂のリプル中心レベ
ルは、進み状態と判断された時点から180度の遅れ状態
になるまで徐々に増加し、これを越えた時点で急激に減
少する繰返し波形となる。

このような繰返し波形状態の判定電圧信号s₂に基づいて
形成される合成信号s₆は、第３図に示すように判定電圧
信号s₂のリプル中心が緩やかに変化しているときには略
同レベルで変化するが、位相の180度ずれ近辺での急激
な変化には追従できない特性の波形となる。

第４図（ａ）は、この時の各信号の関係を理解するため
に描いた原理波形図である。

以上の説明から、Ｄデータ信号s₉のデータクロックに対
し、形成クロック信号s₈の周波数が低い場合、判定電圧
信号s₂の波形は、同図（ａ）に示すのこぎり波（説明の
簡単のためリプル成分は無視した）に近似した波形とな
ることが理解される。この場合、極小値の包絡線信号s₃
は判定電圧信号s₂と一致して変化するが、極大値の包絡
線信号s₄は、判定電圧信号s₂の急激な変化に追従でき
ず、同図に点線で示す波形（実際には、追従できない
間、コンデンサC2と抵抗R7による放電特性となるが簡単
のため直線で示す）となる。従って、この時の合成信号
s₆のプラス領域の面積（右斜線で示す）はマイナス領域
の面積（左斜線で示す）より大きくなり、この合成信号
s₆を積分した逆極性の積分信号s₅を更にろ波した周波数
誤差信号s₇のレベルは、この間減少し続けてバリキャッ
プC8の端子間電圧を大きくし、形成クロック信号s₈の周
波数を高くしてデータクロックの周波数に近づける。

一方、第２図（ｃ）にＤデータ信号s₉のデータクロック
に対して形成クロック信号s₈の周波数が高い場合の判定
パルス信号s₁の様子を示す。この場合、判定電圧信号s₂
の波形が第４図（ｂ）に示すのこぎり波に近似した波形
となるため、極大値の包絡線信号s₄は判定電圧信号s₂と
一致して変化するが、極小値の包絡線信号s₃は、判定電
圧信号s₂の急激な変化に追従できず、同図に点線で示す
波形（実際には、追従できない間、コンデンサC3と抵抗
R6による充電特性となるが簡単のため直線で示す）とな
る。従って、この時の合成信号s₆のプラス領域の面積
（右斜線で示す）はマイナス領域の面積（左斜線で示
す）より小さくなり、周波数誤差信号s₇のレベルは、こ
の間増加し続け、バリキャップC8の端子間電圧を小さく
して、形成クロック信号s₈の周波数を低くしてデータク
ロックの周波数に近づける。

従って、上記実施例回路によれば、データクロックと形
成クロック信号s₈との周波数が異なる場合、これ等が一
致するように形成クロック信号s₈の周波数が制御し、更
に両者の位相がずれている場合、これを一致するように
作用する。

本発明は、上記実施例に限定されるものではなく、例え
ば、VCO8に入力する合成信号s₆の代りに、判定電圧信号
s₂を通常のフィルタでろ波した信号に変えてもよし、位
相比較部４及び電圧変換回路５も、これと同様の特性を
有するものであればその構成は問わない。更に、包絡線
検波回路６においても、各抵抗R6、R7をそれぞれ定電流
源回路に置き換えてもよいなど種々の態様をとり得るも
のである。また、前記実施例では、合成信号s₆と周波数
誤差信号s₇とをバリキャップC8の両端に印加してVCO8を
制御したが、合成信号s₆の代りに0Vを印加し、周波数誤
差信号s₇のみで、VCO8を制御することも可能である。但
し、この場合通常の積分制御となって、Ｄデータ信号s₉
に対して形成クロック信号s₈の位相が一致するように制
御されるものの、その応答が鈍くなるのは否めない。

（発明の効果）本発明回路によれば、デジタルデータ信号のデータクロ
ック周波数が、形成クロック信号の周波数と大きくずれ
る場合にもこれ等が一致するように形成クロック信号s₈
の周波数を制御し、更に両者の位相ずれを一致するよう
に作用する。従って、DAT或いはCD等から再生されるデ
ジタルデータ信号のように、再生条件によってそのデー
タクロックの周波数が急俊に、或いは大きく変化するよ
うなデジタルデータ信号からクロック信号を形成する場
合に用いて好適なクロック形成回路を提供するものであ
る。

【図面の簡単な説明】

第１図は、本発明回路の一実施例を示す回路図、第２図
乃至第４図は本発明の説明に供する波形図である。１、２……演算増幅器、３……インバータ、４……位相
比較器、５……パルス幅／電圧変換回路、６……包絡線
検波回路、７……積分合成回路、８……電圧制御発振
器、９……位相比較部、R1〜R15……抵抗、C1〜C7……
コンデンサ、C8……バリキャップ、L1……コイル、Q1、
Q2……トランジスタ、Q3、Q4……FET。

Claims

【特許請求の範囲】

【請求項１】デジタルデータ信号から、該デジタルデー
タ信号の反転タイミングを司るデータクロックに相当す
る形成クロック信号を形成するクロック形成回路であ
り、前記デジタルデータ信号と前記形成クロック信号との位
相を比較し、位相差に応じてレベルが変化するも、前記
データクロックと前記形成クロック信号との周波数が異
なる場合、鋸波状の周期波形となる位相差情報信号を出
力する位相差情報出力手段と、前記位相差情報信号に追従してレベル増加し、且つ前記
位相差情報信号が急激にレベル減少するときに所定の減
少特性でレベル減少する第１の包絡線信号と、前記位相差情報信号に追従してレベル減少し、且つ前記
位相差情報信号が急激にレベル増加するときに所定の増
加特性でレベル増加する第２の包絡線信号とを出力する
包絡線信号出力手段と、前記第１と第２の包絡線信号の加算積分情報信号を出力
する積分手段と、少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とを有することを特徴とするクロック形成回
路。