JPH0783260B2

JPH0783260B2 - クロック形成回路

Info

Publication number: JPH0783260B2
Application number: JP1185718A
Authority: JP
Inventors: 剛二折越
Original assignee: ナカミチ株式会社
Priority date: 1989-07-18
Filing date: 1989-07-18
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: US5052032A; JPH0349423A

Description

【発明の詳細な説明】（産業上の利用分野）所定の基準クロック信号に同期して形成されたデジタル
データ信号から、基準クロック信号に相当するクロック
信号を形成するクロック形成回路に関する。

（従来の技術）この種のクロック形成回路は、PLL制御により、デジタ
ルデータ信号の反転タイミングと形成するクロック信号
の位相を比較し、これ等の位相が一致するようにクロッ
ク信号の発振周波数を制御するものである。

（発明が解決しようとする問題点）しかし、この位相比較は、デジタルデータ信号の反転タ
イミングを司るデータクロックと、形成されたクロック
信号の周波数差が所定の引き込み範囲内にあるときのみ
可能であり、その範囲が極めて狭いという欠点があっ
た。

（問題点を解決するための手段）（１）デジタルデータ信号から、該デジタルデータ信号
の反転タイミングを司るデータクロックに相当する形成
クロック信号を形成するクロック形成回路であり、前記デジタルデータ信号と前記形成クロック信号との位
相を比較し、位相差に応じてレベルが変化するも、前記
データクロックと前記形成クロック信号との周波数が異
なる場合、鋸波状の周期波形となる位相差情報信号を出
力する位相差情報出力手段と、前記位相差情報信号を入力し、内蔵コンデンサを充放電
して該コンデンサの端子電圧を前記位相差情報信号に応
答して変化させるも、該コンデンサの流入及び流出電流
の各最大値を制限する電流制限回路と、前記端子電圧の積分情報を含む積分情報信号を出力する
積分手段と、少なくとも前記積分情報信号に基づいて周波数制御され
る前記形成クロック信号を出力する形成クロック信号出
力手段とからなる。

（２）デジタルデータ信号から、該デジタルデータ信号
の反転タイミングを司るデータクロックに相当する形成
クロック信号を形成するクロック形成回路であり、前記デジタルデータ信号と前記形成クロック信号との位
相を比較し、位相差に応じてレベルが変化するも、前記
データクロックと前記形成クロック信号との周波数が異
なる場合、鋸波状の周期波形となる位相差情報信号を出
力する位相差情報出力手段と、内蔵する一端が接地された第１のコンデンサの他端に接
続されて該他端の第１の端子電圧のレベル増加にのみ寄
与し、前記第１の端子電圧が前記位相差情報信号に追従
すべく電流を流入するも、その最大値を制限する第１の
電流制限手段と、前記第１のコンデンサの他端に接続さ
れ、前記最大値の略半分の電流を流出する第１の定電流
源とからなる第１の充放電回路と、内蔵する一端が接地された第２のコンデンサの他端に接
続されて該他端の第２の端子電圧のレベル増加にのみ寄
与し、前記第２の端子電圧が前記位相差情報信号に追従
すべく電流を流入するも、その最大値を制限する第２の
電流制限手段と、前記第２のコンデンサの他端に接続さ
れ、前記最大値の略半分の電流を流入する第２の定電流
源とからなる第２の充放電回路と、前記第１と第２のコンデンサの各他端電圧の加算積分情
報信号を出力する積分手段と、少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とからなる。

（作用）前記データクロックと前記形成クロック信号との位相が
ずれている場合にこれ等を一致させるだけでなく、両者
の周波数が大きくずれている場合にもこれ等の周波数が
一致するように作用する。

（実施例）第１図は、本発明の一実施例を示す回路図である。同図
中、トランジスタQ1のベースは、判定パルス信号s₁を入
力すると共に抵抗R1、及びR2を介してそれぞれ電源Vd、
及びグランドに接続されている。トランジスタQ1のコレ
クタは直接グランドに接続され、またそのエミッタは、
抵抗R3を介して電源Vcに接続されると共に、抵抗R4、コ
イルL1を介してトランジスタQ2のベースに接続されてい
る。このトランジスタQ2のベースは、コンデンサC1を介
してグランドに接続されると共に、そのコレクタが電源
Vdに接続されている。更にそのエミッタは、抵抗R5を介
してグランドに接続されると共に抵抗R6を介して演算増
幅器１の反転入力端子に接続されている。尚、電源Vc
は、電源Vdより十分高い電圧値に設定されている。

これ等のトランジスタQ1,Q2、抵抗R1〜R5、コイルL1、
及びコンデンサC1は２次のローパスフィルタ７を構成
し、判定パルス信号s₁のパルス幅に応じてレベル変動す
る判定電圧信号s₂を出力する。

演算増幅器１の非反転端子には電圧Vd/2が印加され、ま
たその出力端子は、抵抗R7を介して反転入力端子に接続
されると共に、抵抗R8,R9を介して演算増幅器４の反転
入力端子に接続されている。また、演算増幅器１の出力
端子は、作動増幅器2,3の各プラス入力端子に接続さ
れ、抵抗R8とR9の接続点は作動増幅器2,3の各マイナス
入力端子に接続されると共に、コンデンサC2を介してグ
ランドに接続されている。差動増幅器2,3の各出力端子
は、それぞれ順、逆の各方向に配置されたダイオードD
1,D2を介して演算増幅器１の反転入力端子に接続されて
いる。

これ等の抵抗R6〜R8、演算増幅器１、差動増幅器2,3、
ダイオードD1,D2、及びコンデンサC2は電流制限回路８
を構成し、後述する極性判別信号s₃を出力する。

演算増幅器４の反転入力端子は、抵抗R9を介して極性判
別信号s₃を入力すると共に、抵抗R10を介して電源Vdに
接続されている。演算増幅器４の非反転端子は、抵抗R1
1及びR12を介してそれぞれ電源Vd及びグランドに接続さ
れ、その出力端子は、抵抗R14及び直列接続された抵抗1
3とコンデンサC3を介してそれぞれ反転端子に接続され
ると共に、抵抗R15を介してバリキャップC6とコンデン
サC5との接続点に接続されている。これ等の演算増幅器
４、抵抗R9〜R15、及びコンデンサC3は、補正誤差検出
回路９を構成し、後述する補正誤差情報信号s₄を出力す
る。

バリキャップC6、コンデンサC4,C5、及びコイルL1は直
列に接続され、コイルL1の端子間には抵抗R16とインバ
ータ５が直列接続されている。またバリキャップC6とコ
ンデンサC5の接続点には補正誤差情報信号s₄が印加さ
れ、バリキャップC6とコンデンサC4の接続点は電源Vdに
接続されている。これ等のバリキャップC6、コンデンサ
C4,C5、コイルL2、抵抗R16、及びインバータ５は、電圧
制御発振器（以下、VCOと称す）10を構成し、バリキャ
ップC6の容量が、印加される補正誤差情報信号s₄の電圧
に応じて変化することにより、抵抗R16とインバータ５
の接続点から出力する形成クロック信号s₅の発振周波数
を可変する。

位相比較器６は、VCO10で形成され、且つ出力端子12か
ら出力される形成クロック信号s₅と、入力端子13を介し
て入力するデジタルデータ信号（以下、Ｄデータ信号と
称す）s₆との位相を後述する規則に従って比較し、FETQ
3,Q4を制御して判定パルス信号s₁を出力する。これ等の
位相比較器６とFETQ3,Q4とで位相比較部11を構成してい
る。

以上の回路構成において、第３図乃至５図を参照しなが
らその動作を説明する。

位相比較部11で位相比較される形成クロック信号s₅とＤ
データ信号s₆、及びその比較結果に基いて形成される判
定パルス信号s₁の波形をそれぞれ第３図に示す。

但し、同図の各波形は位相比較部11の出力部がローパス
フィルタ７の入力部に接続されていない状態での波形で
ある。

位相比較部11は、下記の条件に従って動作する。

１）先ずＤデータ信号s₆の状態反転時に同期して判定パ
ルス信号s₁をグランドレベル状態（以下、Ｌレベル状態
と称す）とし、そして次に検出する形成クロック信号s₅
の“L"から“H"への状態変化、及び“H"から“L"への状
態変化にそれぞれ同期して判定パルス信号s₁を電源電圧
Vdのレベル（以下、Ｈレベル状態と称す）、及びオープ
ン状態とする。

第３図（ａ）に、Ｄデータ信号s₆の各状態反転a,b,cに
同期し、上記の条件に基づいて発生する判定パルス信号
s₁の様子を示す。

２）判定パルス信号s₁がＨレベル状態からオープン状態
となるまえに次のＤデータ信号s₆の状態反転を検出する
と、信号が重複する期間、判定パルス信号s₁をオープン
状態とする。

第３図（ａ）に、Ｄデータ信号s₆の各状態反転d,e,f,g
に同期し、上記の条件に基づいて発生する判定パルス信
号s₁の様子を示す。

３）Ｄデータ信号s₆の立下りと形成クロック信号s₅の立
上りを同時に検出した場合、Ｄデータ信号s₆の立下りを
先に検出したものとして動作し、Ｄデータ信号s₆の立上
りと形成クロック信号s₅の立上りを同時に検出した場
合、形成クロック信号s₅の立上りを先に検出したものと
して動作する。

第３図（ａ）に、Ｄデータ信号s₆の各状態反転l,mに同
期し、上記の条件に基づいて発生する判定パルス信号s₁
の様子を示す。

尚、判定パルス信号s₁のＨレベル状態、Ｌレベル状態、
及びオープン状態は、FETQ3,Q4が位相比較器６に制御さ
れてオン、オフすることにより形成されるが、これにつ
いての詳細な説明は省略する。

同図から明らかなように、上記の条件で出力される判定
パルス信号s₁の各状態時間の比は、Ｄデータ信号s₆の状
態反転時と形成クロック信号s₅の立下り時との位相差に
比例して変化し、形成クロック信号s₅の進み状態（同図
に左方向矢印で示す）にはＨレベル状態時間の比率が大
きくなり、逆に遅れ状態（同図に右方向矢印で示す）に
はＬレベル状態時間の比率が大きくなる。また、同図に
示すＤデータ信号s₆の状態反転i,j,kは、形成クロック
信号s₅の立下りと一致しているが、この場合、判定パル
ス信号s₁の“H"と“L"の各レベル状態時間の比率は同じ
になる。

一方、ローパスフィルタ７の抵抗R1,R2は同値に設定さ
れるため、位相比較部11のFETQ3,Q4がともにオープン状
態のとき、電圧値Vd/2がトランジスタQ1のベースに印加
される。従って、このローパスフィルタ７は、第３図に
示す判定パスル信号s₁のオープン状態時に、Vd/2の電圧
値となる信号を平滑した判定電圧信号s₂を出力すること
になる。

電流制限回路８は、説明の簡単のため抵抗R6とR7を同値
とし、また各差動増幅器2,3を構成する各抵抗もそれぞ
れ同値に設定されているものとしてその動作を第４図
（ａ），（ｂ）を参照しながら説明する。

先ず、抵抗R8を流れる電流ｉの値が±I₀の所定の範囲内
で変動する間、演算増幅器１は、電圧Vd/2を基準に、判
定電圧信号s₂と電圧Vd/2の差、（s₂−Vd/2）を反転した
信号s₇を出力する。

尚、抵抗R8を流れる電流ｉの極性は、第１図に示す矢印
方向をプラス方向とする。

第４図（ａ）に、電流ｉと各演算増幅器2₁,3₁の出力電
圧V₃,V₄の関係を示すが、これら出力電圧V₃,V₄の各値は
電流ｉに比例して変動する。尚、同図のバイアス電圧
V₁,V₂′は、各演算増幅器2₁,3₁の反転入力端子にそれぞ
れ抵抗を介して印加されるバイアス電圧V₁,V₂によっ
て、電圧Vd/2を中心に振り分けられるよう適当に設定さ
れる。

いま、電流ｉが＋I₀を越えると、電圧V₃が演算増幅器１
の非反転入力端子に印加された電圧Vd/2に対して、ダイ
オードD1の順方向電圧0.6V以上になり、演算増幅器2₁か
ら演算増幅器１の反転入力端子に電流が流れ、信号s₇の
電圧を下げてプラス方向に流れる電流ｉを減らすべく動
作する。従って、電流ｉは、プラスの最大値が略＋I₀に
制限される。同様にして、電流ｉが−I₀を越えると、ダ
イオードD2を介して演算増幅器１の反転入力端子から演
算増幅器3₁の出力端子に電流が流れ、信号s₇の電圧を上
げてマイナス方向に流れる電流ｉを減らすべく動作すた
め、電流ｉのマイナスの最大値が略−I₀に制限される。

この電流制限回路８に、電圧Vd/2を中心に鋸波状に変動
する判定電圧信号s₂を印加したときの動作について、各
部の電圧、電流波形を示す第４図（ｂ）を参照しながら
説明する。

まず、差動増幅器2,3を除いた、即ち電流ｉが制限され
ない場合を想定すると、演算増幅器１の出力信号s₇の電
圧は、同図に一点鎖線で示すように、判定電圧信号s₂を
反転した波形となる。一方、極性判別信号s₃は、同図に
実線で示すように信号s₇を追従するも局部で滑らかに変
化する波形を示す。またこの時、抵抗R8を流れる電流ｉ
は、同図に実線で示すように局部で激しく変動する波形
となる。

次に差動増幅器2,3を含め、電流ｉが±I₀で制限される
場合を説明する。この時、時刻t₁に電流ｉが−I₀に至る
と、以後電流が制限され、同図に点線で示すごとく−I₀
を維持する。

従って、コンデンサC1の端子電圧である極性判別信号s₃
は、同図に点線で示すごとくこの間一定の変化率で減少
する。このことは、出力信号s₇の電圧が、時刻t₁以後同
図に点線で示すごとく、時刻t₁での極性判別信号s₃との
電圧差を保つように制御されることを意味する。

点線で示すこの時の出力信号s₇が、電流ｉが制限されな
い場合を示す一点鎖線の波形と交差する時刻t₂になる
と、電流ｉが再び制限範囲内で変動するため、出力信号
s₇の電圧は再び一点鎖線の波形となる。従って、極性判
別信号s₃は、時刻t₂以後、出力信号s₇に追従すべく点線
で示すように所定の特性で変化し、やがて電流ｉが制限
されない場合の変化を示す実線の波形と一致する。また
この時の電流ｉの変化を点線で示す。

時刻t₃,t₄にも同様の動作が繰り返され、以後周期波形
となる。

尚、このようにして電流制限回路８から出力される極性
判別信号s₃は、入力する判定電圧信号s₂の波形に応じ、
電圧Vd/2を境にこれより高い期間の面積と低い期間の面
積の比が変化する。

第４図（ｂ）には、電圧のプラスの変化率が、マイナス
の変化率より大きい鋸波状の判定電圧信号s₂を入力した
場合を示したが、この場合、極性判別信号s₃の電圧Vd/2
より高い領域（同図に左斜線で示す）は、電圧Vd/2より
低い領域（同図に右斜線で示す）よりその面積が大きく
なる。逆に、電圧のプラスの変化率が、マイナスの変化
率より小さい鋸波状の判定電圧信号s₂を入力した場合、
各信号の電圧波形は、同図に於いて電圧Vd/2の線を軸に
反転した波形となるため、電圧Vd/2より低い領域の面積
の方が大きくなる。

補正誤差検出回路９は、上記した特性を有する極性判別
信号s₃を入力し、反転増幅器及び積分器として機能する
が、演算増幅器４の非反転入力端子に電圧Vd/2が印加さ
れるよう抵抗R11,R12が等しく設定され、且つ抵抗R10の
値を適当に設定することにより、極性判別信号s₃の電圧
がVd/2のとき、バリキャップC6の端子間電圧Vrが所望す
る設定電圧Vr₁となるような極性誤差情報信号s₄を出力
する。

VCO10は、このバリキャップC6の端子間電圧Vrに略比例
した周波数を持つ形成クロック信号s₅を出力する。

第１図に示すクロック形成回路の各部は、以上説明した
如く動作するが、次に回路全体の動作について説明す
る。

いまバリキャップC6の端子間電圧Vrが設定電圧Vr₁のと
き、VCO10が出力する形成クロック信号s₅の立下りとＤ
データ信号s₆の状態反転が第３図（ａ）のi,j,kに示す
ように一致しているとする。この時、即ち両信号の位相
が一致している時、判定パルス信号s₁は、“H"と“L"の
各レベル状態時間の比率が等しく、従って、ローパスフ
ィルタ７でリプルが除去された判定電圧信号s₂、及び極
性判別信号s₃は、共に略電圧Vd/2の一定値となり、バリ
キャップC6の端子間電圧Vrが設定電圧Vr₁を維持して形
成クロック信号s₅とＤデータ信号s₆の同期状態が保たれ
る。

尚、この時の形成クロック信号s₅の周波数frを設定周波
数fr₁と称す。

この状態から、Ｄデータ信号s₆の状態反転間隔が徐々に
短くなると、形成クロック信号s₅に対してＤデータ信号
s₆の位相が進み、第３図（ａ）の右方向矢印部に示すよ
うに判定パルス信号s₁のＬレベル状態時間の比率が大き
くなる。その結果、判定電圧信号a₂の電圧レベルはVd/2
から低下し、逆に極性判別信号s₃の電圧レベルはVd/2か
ら上昇する。

いま、補正誤差検出回路９の積分器としての動作を無視
した場合、これによりバリキャップC6の端子間電圧Vrが
設定電圧Vr₁より大きくなるため形成クロック信号s₅の
周波数frも設定周波数fr₁より高くなり、両信号間の位
相差が所定の関係を保つように追従する。

このときの位相差は、設定周波数fr₁より高いこの時の
形成クロック信号s₅の周波数を発生するのに必要な極性
判別信号s₃のレベル上昇をもたらす位相差である。

従って、補正誤差検出回路９の積分器としての動作を無
視した場合、第１図の実施例回路は、Ｄデータ信号s₆の
周波数変動に応じて形成クロック信号s₅の周波数を可変
し、両信号間の位相を一定に保つように動作するが、こ
の時の周波数frが設定周波数fr₁に対して高い場合には
Ｄデータ信号s₆に対する形成クロック信号s₅の位相は周
波数のずれに略比例して遅れ、逆に低い場合には進んだ
状態となる。

次に、補正誤差検出回路９の積分器としての動作を考慮
して説明する。

前記したように、形成クロック信号s₅に対してＤデータ
信号s₆の位相が進みはじめると、補正誤差情報信号s₄の
レベルが低くなり、形成クロック信号s₅の周波数が高く
なって速やかにこれに追従する。然し乍ら、Ｄデータ信
号s₆の位相が進んでいる間、即ち極性判別信号s₃の電圧
レベルがVd/2より高い間、補正誤差情報信号s₄のレベル
は、このレベル差に比例する変化率で低下する。このた
め、位相差がある間形成クロック信号s₅の周波数を補正
し、やがて位相差がなくなって極性判別信号s₃の電圧レ
ベルがVd/2に収束した時点で補正誤差情報信号s₄のレベ
ルは一定となってそのレベルを維持する。

従って、前記したように、仮に補正誤差検出回路９の積
分器としての動作を無視した場合、上記回路は両信号間
の位相を一定に保つように動作するものの、その時の周
波数frに応じて位相差が生ずるが、補正誤差検出回路９
の積分器としての動作は、あたかもこの位相差がなくな
るように補正する。

次に、Ｄデータ信号s₆の反転タイミングを司る仮想的な
クロック（以後データクロックと称す）と形成クロック
信号s₅の周波数がずれている場合の回路動作について説
明する。

第３図（ｂ）にＤデータ信号s₆のデータクロックに対
し、形成クロック信号s₅の周波数が低い場合の判定パル
ス信号s₁の様子を示すが、同図から明らかなように、こ
の時のＤデータ信号s₆に対する形成クロック信号s₅の位
相は、その遅れ状態が徐々に増加し、180度の遅れ状態
を越えた時点で、今度は進み状態として判断される。そ
してこの進み状態が徐々に減少して再び遅れ状態となる
変化が繰り返される。従って、この時の判定パルス信号
s₁の高域周波数成分をローパスフィルタ７で除去した判
定電圧信号s₂は、第４図（ｂ）に示す鋸波に近似した波
形となる。従って、この時電流制限回路８から出力され
る極性判別信号s₃も、同図に示す波形（点線部経由）に
近似した波形となる。

第５図は、Ｄデータ信号s₆のデータクロックと形成クロ
ック信号s₅の周波数がずれている場合の各信号の関係を
理解する為に描いた原理波形図である。

以上の説明から、Ｄデータ信号s₆のデータクロックに対
し、形成クロック信号s₅の周波数が低い場合、判定電圧
信号s₂の波形は、同図（ａ）に示す鋸波に近似した波形
となることが理解される。この場合、第４図（ｂ）の説
明で記した如く、極性判別信号s₃の電圧Vd/2より高い領
域（同図に左斜線で示す）は、電圧Vd/2より低い領域
（同図に右斜線で示す）よりその面積が大きくなる。従
って、この極性判別信号s₃を入力する補正誤差検出回路
９の積分動作により、補正誤差情報信号s₄の電圧レベル
は、この間減少してバリキャップC6の端子間電圧を大き
くし、形成クロック信号s₅の周波数を高くしてデータク
ロックの周波数に近づける。

一方、第３図（ｃ）にＤデータ信号s₆のデータクロック
に対して形成クロック信号s₅の周波数が高い場合の判定
パルス信号s₁の様子を示す。この場合、判定電圧信号s₂
の波形が第５図（ｂ）に示す鋸波に近似した波形となる
ため、極性判別信号s₃の電圧Vd/2より高い領域（同図に
左斜線で示す）は、電圧Vd/2より低い領域（同図に右斜
線で示す）よりその面積が小さくなる。従って、この極
性判別信号s₃を入力する補正誤差検出回路９の積分動作
により、補正誤差情報信号s₄の電圧レベルは、この間増
加してバリキャップC6の端子間電圧を小さくし、形成ク
ロック信号s₅の周波数を低くしてデータクロックの周波
数に近づける。

尚、第５図（ｃ），（ｄ）は、それぞれＤデータ信号s₆
のデータクロックに対して形成クロック信号s₅の周波数
が低い場合に於いて、その周波数差に応じて変化する判
定電圧信号s₂の様子を示す。

周波数差が小さい場合、同図（ｃ）に示すように鋸波形
の周期が長くなるが、上記した各面積の大小関係には変
化はない。また、周波数差が大きいと、同図（ｄ）に示
すように周期が短くなる。この場合、電流制限回路８
は、極性判別信号s₃の電圧レベルの上昇時、及び下降時
の両方において電流制限をするため、各局部を除いて上
昇率と下降率が同じになる。従って、極性判別信号s
₃は、同図（ｃ）に示すように上昇時間と下降時間が略
一致する電圧Vd/2より高いレベルを中心に変動するた
め、同様の効果が得られる。

以上の如く、上記実施例回路によれば、データクロック
と形成クロック信号s₅との周波数が異なる場合、これ等
が一致するように形成クロック信号s₅の周波数を制御
し、更に両者の位相がずれている場合、これを一致する
ように作用する。

第２図（ａ）〜（ｃ）は、それぞれ第１図に示す電流制
限回路８の他の実施例を示すものである。

第２図（ａ）の構成に於いて、演算増幅器14の出力端子
に接続されたトランジスタQ7,Q8は、そのエミッタに、
入力する判定電圧信号s₂の反転信号を出力しようとする
が、このとき各トランジスタを流れる電流はその最大値
が制限される。即ち、コンデンサC7に流れ込む電流はト
ランジスタQ7によって制御されるが、このとき抵抗R21
による電圧降下が所定値を越えるとトランジスタQ5がオ
ンして演算増幅器14の出力電圧を下げ、コンデンサC7に
流れ込む電流を制限する。同様にしてコンデンサC7から
流れ出る電流はトランジスタQ8によって制御されるが、
このとき抵抗R22による電圧降下が所定値を越えるとト
ランジスタQ6がオンして演算増幅器14の出力電圧を上
げ、コンデンサC7から流れ出る電流を制限する。従っ
て、この電流制限回路８′が入力する判定電圧信号s₂と
出力する極性判別信号s₃′の関係は第５図に示す各波形
と略一致する。

第２図（ｂ）の構成によれば、各トランジスタQ9,Q10
は、そのエミッタに接続された各抵抗R26,R27の接続点
に、それぞれダイオードD3,D4を介して入力する判定電
圧信号s₂と同相、同レベルの信号を出力しようとする
が、この時コンデンサC8に流れ込む、或いは流れ出る電
流値が大きいと、各トランジスタQ9,Q10は、それぞれコ
レクタに接続された各抵抗R25,R28による電圧降下によ
り飽和領域での動作となり、この電流値が制限される。
従って、この電流制限回路８″が入力する判定電圧信号
s₂と出力する極性判別信号s₃″の関係も第５図に示す各
波形と似た関係になるが、この場合非反転回路のため、
極性判別信号s₃″は、同図に示す極性判別信号s₃を電圧
Vd/2のレベル線を軸に反転した関係になる。

第２図（ｃ）の構成によれば、入力される判定電圧信号
s₂は、抵抗R29,R30を介してそれぞれトランジスタQ11,Q
12のベースに印加される。トランジスタQ11,Q12の各コ
レクタは、それぞれ抵抗R31,R34を介して電源Vc、及び
グランドに接続されている。トランジスタQ11のエミッ
タは、抵抗R32、コンデンサC9を介して、一方トランジ
スタQ12のエミッタは、抵抗R33、コンデンサC10を介し
てそれぞれグランドに接続されている。抵抗R32とコン
デンサ９の接続点は、グランドとの間に電流源回路16を
有すると共に抵抗R36を介して出力部に接続されてい
る。一方、抵抗R33とコンデンサC10の接続点は、電源Vc
との間に電流源回路15を有すると共に抵抗R35を介して
出力部に接続されている。更に、抵抗R31,R34は、各ト
ランジスタQ11,Q12のエミッタ電流Ie₁,Ie₂がそれぞれ電
流源回路16,15の流す電流If₂,If₁の略２倍になったと
き、各トランジスタを飽和領域動作とするような値に設
定されている。

尚、電流If₂とIf₁、またコンデンサC9とC10は、同値に
設定されているものとする。

この構成によると、第６図（ａ）の原理波形図に示すよ
うに、判定電圧信号s₂の波形が同図の鋸波に近似し、そ
のレベル減少率が、コンデンサC9と電流If₂で決まるレ
ベル減少率α_１より大きい場合、トランジスタQ11はオ
フ状態となって、コンデンサC9の端子電圧信号s₉のレベ
ルは、同図に示すように減少率α_１で減少する。一方、
トランジスタQ12のエミッタ電流Ie₂は、電流Ifの略２倍
に制限されるため、コンデンサC10の端子電圧信号s₁₀の
レベルも略減少率αで減少する。そしてこれらのレベル
減少は、判定電圧信号s₂のレベルが上昇に転じ、両者の
レベルが略一致するまで続く。またこの判定電圧信号s₂
のレベル上昇率が同図（ａ）に示す如く、コンデンサC1
0と電流If₁で決まる上昇率α_２（α_１とα_２の絶対値は
同じ）より小さい場合、以後、各コンデンサの端子電圧
信号s₉,s₁₀のレベルは、判定電圧信号s₂のレベルに略一
致して上昇する。従って、この電流制限回路８から出
力される極性判別信号s₃のレベルは、抵抗Ｒ＝35＝R3
6の条件の基に（s₉＋s₁₀）となり、同図（ａ）に点線で
示す如く変化し、電圧Vd/2より高い領域（同図に左斜線
で示す）が、低い領域（同図に右斜線で示す）よりその
面積が大きくなる。但し、この出力インピーダンスは、
R36/2である。

また、同図（ｂ）は、入力する判定電圧信号s₂の鋸波形
が逆になった場合を示し、この時、各領域の面積比が逆
になるが、この時の回路動作は、上記説明から明らかな
ので省略する。

この第２図（ｃ）の構成のように、トランジスタと定電
流源の組合せによっても、第１図の電流制限回路８と同
様の電流制限動作を達成できる。更に、この実施例のよ
うに一対の対称的な回路を組合せることにより、トラン
ジスタと定電流源の特性の違いによるコンデンサ端子電
圧の増減特性のバラツキを平均化して両特性を揃えるこ
とが出来る。

尚、第２図（ａ）に示す電流制限回路８′は、反転型の
電流制限回路であるため、そのまま第１図の電流制限回
路８と置き換えが可能であるが、同図（ｂ），（ｃ）に
示す電流制限回路８″及び８は、非反転型のためにこ
れを用いる場合、他の個所を適当に補正する必要があ
る。例えば、補正誤差検出回路９の抵抗R10を電源Vdに
接続するかわりにグランドに接続し、抵抗R15をVCO10の
バリキャップC6とコンデンサC4との接続点に接続する。
更に、この接続点に電源Vdを印加するのをやめ、バリキ
ャップC6とコンデンサC5との接続点をグランドに接続す
る。

以上の如く補正することにより、所望する回路動作が得
られる。また上記した補正の代わりに各回路8,9の何れ
かの前段に、電圧Vd/2のレベルを基準に信号反転する信
号反転回路を挿入してもよいことは明らかである。

（発明の効果）本発明回路によれば、デジタルデータ信号のデータクロ
ック周波数が、形成クロック信号の周波数と大きくずれ
る場合にもこれ等が一致するように形成クロック信号s₈
の周波数を制御し、更に両者の位相ずれを一致するよう
に作用する。従って、DAT或いはCD等から再生されるデ
ジタルデータ信号のように、再生条件によってそのデー
タクロックの周波数が急峻に、或いは大きく変化するよ
うなデジタルデータ信号からクロック信号を形成する場
合に用いて好適なクロック形成回路を提供するものであ
る。

【図面の簡単な説明】

第１図は、本発明回路の一実施例を示す回路図、第２図
（ａ）〜（ｃ）は、電流制限回路の他の実施例を示す回
路図、第３図乃至第６図は、本発明の説明に供する波形
図である。 1,4,14,2₁,3₁……演算増幅器、2,3……差動増幅器、５
……インバータ、６……位相比較器、７……ローパスフ
ィルタ、8,8′,8″,8……電流制限回路、９……補正
誤差検出回路、10……電圧制御発振器、11……位相比較
部、12……出力端子、13……入力端子、15,16……電流
源回路、 R1〜R36……抵抗、C1〜C5,C7〜C10……コンデンサ、C6
……バリキャップ、D1〜D4……ダイオード、Q1,Q2,Q5〜
Q12……トランジスタ、Q3,Q4……FET、L1,L2……コイ
ル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 7/02 Ｈ０４Ｌ 7/02 ＺＨ０３Ｋ 5/00 Ｕ

Claims

【特許請求の範囲】

【請求項１】デジタルデータ信号から、該デジタルデー
タ信号の反転タイミングを司るデータクロックに相当す
る形成クロック信号を形成するクロック形成回路であ
り、前記デジタルデータ信号と前記形成クロック信号との位
相を比較し、位相差に応じてレベルが変化するも、前記
データクロックと前記形成クロック信号との周波数が異
なる場合、鋸波状の周期波形となる位相差情報信号を出
力する位相差情報出力手段と、前記位相差情報信号を入力し、内蔵コンデンサを充放電
して該コンデンサの端子電圧を前記位相差情報信号に応
答して変化させるも、該コンデンサの流入及び流出電流
の各最大値を制限する電流制限回路と、前記端子電圧の積分情報を含む積分情報信号を出力する
積分手段と、少なくとも前記積分情報信号に基づいて周波数制御され
る前記形成クロック信号を出力する形成クロック信号出
力手段とを有することを特徴とするクロック形成回路。
【請求項２】デジタルデータ信号から、該デジタルデー
タ信号の反転タイミングを司るデータクロックに相当す
る形成クロック信号を形成するクロック形成回路であ
り、前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化するも、前記デ
ータクロックと前記形成クロック信号との周波数が異な
る場合、鋸波状の周期波形となる位相差情報信号を出力
する位相差情報出力手段と、内蔵する一端が接地された第１のコンデンサの他端に接
続されて該他端の第１の端子電圧のレベル増加にのみ寄
与し、前記第１の端子電圧が前記位相差情報信号に追従
すべく電流を流入するも、その最大値を制限する第１の
電流制限手段と、前記第１のコンデンサの他端に接続さ
れ、前記最大値の略半分の電流を流出する第１の定電流
源とからなる第１の充放電回路と、内蔵する一端が接地された第２のコンデンサの他端に接
続されて該他端の第２の端子電圧のレベル増加にのみ寄
与し、前記第２の端子電圧が前記位相差情報信号に追従
すべく電流を流出するも、その最大値を制限する第２の
電流制限手段と、前記第２のコンデンサの他端に接続さ
れ、前記最大値の略半分の電流を流入する第２の定電流
源とからなる第２の充放電回路と、前記第１と第２のコンデンサの各他端電圧の加算積分情
報信号を出力する積分手段と、少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とを有することを特徴とするクロック形成回
路。