JP2568110B2 - フェーズロックドループ回路 - Google Patents
フェーズロックドループ回路Info
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- 238000000034 method Methods 0.000 claims description 7
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
- G11B7/005—Reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、フェーズロックドループ回路に関し、特
に、サンプルドフォーマット方式によるデータ記録再生
の為のクロック信号を生成する装置に用いて好適なフェ
ーズロックドループ回路に関する。
に、サンプルドフォーマット方式によるデータ記録再生
の為のクロック信号を生成する装置に用いて好適なフェ
ーズロックドループ回路に関する。
背景技術 例えば、DRAW（Direct Read After Write）ディスク
と称される光ディスクには第６図に示される如きサーボ
バイトが記録されている。光ディスクの各セクタは43の
サーボブロックからなり、１サーボブロックは２バイト
のサーボバイトとそれに続く16バイトのデータバイトに
より構成される。サーボバイトは２つのウォブルドピッ
トと１つのクロックピットとからなり、ウォブルドピッ
トはトラックセンタの左右に配置されている。ピックア
ップの情報検出点（情報検出用光スポット）がトラック
センサ上を移動すると左右のウォブルドピットにおける
光量の低下量が等しくなり、移動位置が左右にずれる
と、そのずれの方向と量に対応して２つのウォブルドピ
ットにおける光量の低下量が変化する。従って、２つの
位置における低下量の差（RF信号のレベル差）からトラ
ッキングエラー信号が生成され、このトラッキングエラ
ー信号が続くデータバイトの区間保持される。
と称される光ディスクには第６図に示される如きサーボ
バイトが記録されている。光ディスクの各セクタは43の
サーボブロックからなり、１サーボブロックは２バイト
のサーボバイトとそれに続く16バイトのデータバイトに
より構成される。サーボバイトは２つのウォブルドピッ
トと１つのクロックピットとからなり、ウォブルドピッ
トはトラックセンタの左右に配置されている。ピックア
ップの情報検出点（情報検出用光スポット）がトラック
センサ上を移動すると左右のウォブルドピットにおける
光量の低下量が等しくなり、移動位置が左右にずれる
と、そのずれの方向と量に対応して２つのウォブルドピ
ットにおける光量の低下量が変化する。従って、２つの
位置における低下量の差（RF信号のレベル差）からトラ
ッキングエラー信号が生成され、このトラッキングエラ
ー信号が続くデータバイトの区間保持される。
また、２つのウォブルドピットは、16トラック毎に長
い区間と短い区間に変化され、この間隔の変化を検出す
ることによって、高速サーチ時においてもトラックの数
を正確に計数（16トラックカウンティング）することが
出来るようになっている。
い区間と短い区間に変化され、この間隔の変化を検出す
ることによって、高速サーチ時においてもトラックの数
を正確に計数（16トラックカウンティング）することが
出来るようになっている。
更に、後に位置するウォブルドピットとクロックピッ
ト間の距離Ｄは、データバイト中に現われない特殊な長
さに設定されている。従って、この距離Ｄを同期信号と
して検出することが出来る。検出した同期信号を基にし
て各種のタイミング信号が生成される。なお、距離Ｄの
鏡面部は、フォーカスエリアとされ、そこにおいてフォ
ーカスエラー信号が検出され、続くデータバイトの区間
保持される。
ト間の距離Ｄは、データバイト中に現われない特殊な長
さに設定されている。従って、この距離Ｄを同期信号と
して検出することが出来る。検出した同期信号を基にし
て各種のタイミング信号が生成される。なお、距離Ｄの
鏡面部は、フォーカスエリアとされ、そこにおいてフォ
ーカスエラー信号が検出され、続くデータバイトの区間
保持される。
以上の如きサーボバイトが記録された例えば５インチ
のDRAWディスクを1800［rpm］で回転させた場合、クロ
ックピットによりRF信号中に発生する信号のエッジは、
41.28［KHz］の繰り返し周波数を有している。
のDRAWディスクを1800［rpm］で回転させた場合、クロ
ックピットによりRF信号中に発生する信号のエッジは、
41.28［KHz］の繰り返し周波数を有している。
このようなDRAWディスクにサーボバイトに続いて記録
されているデータを再生するためのクロックを生成する
クロック生成回路として第７図示す如き回路がある。
されているデータを再生するためのクロックを生成する
クロック生成回路として第７図示す如き回路がある。
第７図において、ピックアップ１によって図示しない
ディスクから得られたRF信号は、ヘッドアンプ２によっ
て、増幅された後微分エッジ検出回路３に供給される。
微分エッジ検出回路３は、RF信号を微分して得た信号の
エッジを検出して各エッジに対応するパルス列からなる
エッジパルスを出力する構成となっている。この微分エ
ッジ検出回路３から出力されたエッジパルスａは同期信
号検出回路４に供給されると同時にアンドゲート５の一
方の入力端子に供給される。同期検出回路４にはPLL（P
hase Locked Loop）回路６から再生クロックｅが供給さ
れている。同期検出回路４は、例えばエッジパルスａの
連続する２つのパルスの間隔を再生クロックｅをカウン
トすることによって測定し、得られた測定値が所定値に
等しくなったとき同期信号検出信号ｂを発生するように
構成されている。この同期信号検出信号ｂはゲートパル
ス発生回路７に供給される。ゲートパルス発生回路７
は、PLL回路６からの再生クロックｅによって同期信号
検出信号ｂが出力されてから所定時間経過後に所定時間
幅のクロックゲートパルスｃを発生するように構成され
ている。ゲートパルス発生回路７から出力されたクロッ
クゲートパルスｃは、データ読取りウインドウとして機
能するアンドゲート５の他方の入力端子に供給される。
ディスクから得られたRF信号は、ヘッドアンプ２によっ
て、増幅された後微分エッジ検出回路３に供給される。
微分エッジ検出回路３は、RF信号を微分して得た信号の
エッジを検出して各エッジに対応するパルス列からなる
エッジパルスを出力する構成となっている。この微分エ
ッジ検出回路３から出力されたエッジパルスａは同期信
号検出回路４に供給されると同時にアンドゲート５の一
方の入力端子に供給される。同期検出回路４にはPLL（P
hase Locked Loop）回路６から再生クロックｅが供給さ
れている。同期検出回路４は、例えばエッジパルスａの
連続する２つのパルスの間隔を再生クロックｅをカウン
トすることによって測定し、得られた測定値が所定値に
等しくなったとき同期信号検出信号ｂを発生するように
構成されている。この同期信号検出信号ｂはゲートパル
ス発生回路７に供給される。ゲートパルス発生回路７
は、PLL回路６からの再生クロックｅによって同期信号
検出信号ｂが出力されてから所定時間経過後に所定時間
幅のクロックゲートパルスｃを発生するように構成され
ている。ゲートパルス発生回路７から出力されたクロッ
クゲートパルスｃは、データ読取りウインドウとして機
能するアンドゲート５の他方の入力端子に供給される。
アンドゲート５の出力は、PLL回路６の位相比較回路
８に供給される。位相比較回路８は、アンドゲート５に
より抽出されたクロックピットに対応するエッジパルス
ａと再生クロックｅとの位相比較を行ない、位相比較結
果をローパスフィルタ（以下、LPFと称する）10に供給
する。
８に供給される。位相比較回路８は、アンドゲート５に
より抽出されたクロックピットに対応するエッジパルス
ａと再生クロックｅとの位相比較を行ない、位相比較結
果をローパスフィルタ（以下、LPFと称する）10に供給
する。
第９図はLPF10の構成例を示しており、例えば抵抗R1
〜R3、コンデンサC1、C2及びオペアンプによって構成さ
れる。
〜R3、コンデンサC1、C2及びオペアンプによって構成さ
れる。
LPF10により平滑された信号は、電圧制御発振器（以
下、VCOと称す）11に制御電圧として供給される。VCO11
から制御電圧に対応した位相の再生クロックｅ（例え
ば、11.1456［MHz］）が出力される。この再生クロック
ｅは、位相比較器８に供給される。
下、VCOと称す）11に制御電圧として供給される。VCO11
から制御電圧に対応した位相の再生クロックｅ（例え
ば、11.1456［MHz］）が出力される。この再生クロック
ｅは、位相比較器８に供給される。
かかる構成において、ピックアップ１の光スポットが
サーボバイトをトレースすると、ピットの存在する部分
でRF信号のレベルが低下するので、微分エッジ検出回路
３からピットの位置に対応して第８図（Ａ）に示す如き
エッジパルスａが出力される。このエッジパルスａの間
隔が距離Ｄに対応する長さに等しくなったとき、同期検
出回路４から同期検出信号ｂが出力され、この同期信号
検出信号ｂを基準にしてクロックピットに対応して発生
するクロックエッジパルスをゲートする第８図（Ｂ）に
示す如きゲートパルスｃがゲートパルス発生回路７から
出力される。上記エッジパルスａとゲートパルスｃがア
ンドゲート５に供給されることによりアンドゲート５は
データ読取りウインドウとして機能し、第８図（Ｃ）に
示す如くクロックピットに対応した位相サンプルパルス
としてのクロックエッジパルスｄのみが分離されてPLL
回路６の位相比較回路８に供給される。
サーボバイトをトレースすると、ピットの存在する部分
でRF信号のレベルが低下するので、微分エッジ検出回路
３からピットの位置に対応して第８図（Ａ）に示す如き
エッジパルスａが出力される。このエッジパルスａの間
隔が距離Ｄに対応する長さに等しくなったとき、同期検
出回路４から同期検出信号ｂが出力され、この同期信号
検出信号ｂを基準にしてクロックピットに対応して発生
するクロックエッジパルスをゲートする第８図（Ｂ）に
示す如きゲートパルスｃがゲートパルス発生回路７から
出力される。上記エッジパルスａとゲートパルスｃがア
ンドゲート５に供給されることによりアンドゲート５は
データ読取りウインドウとして機能し、第８図（Ｃ）に
示す如くクロックピットに対応した位相サンプルパルス
としてのクロックエッジパルスｄのみが分離されてPLL
回路６の位相比較回路８に供給される。
この結果、クロックエッジパルスｄに同期した再生ク
ロックｅがPLL回路６によって発生する。
ロックｅがPLL回路６によって発生する。
ところで、ディスクの傷やクロックピットの欠陥等に
よるノイズによってPLLループに外乱が侵入する場合が
ある。かかる外乱によって再生クロックｅの位相が変動
し、例えば第12図の如き位相差φに対して直線的に出力
の増加を繰返す位相比較器に、時間軸の変動した比較入
力クロックP2の如き位相比較器の線形位相比較範囲±α
（−π〜＋π）を越えるクロックが供給された場合に
は、位相誤差分を相殺するように動作すべきPLLループ
が正常に動作せず、PLLループの収束に時間を要する。
よるノイズによってPLLループに外乱が侵入する場合が
ある。かかる外乱によって再生クロックｅの位相が変動
し、例えば第12図の如き位相差φに対して直線的に出力
の増加を繰返す位相比較器に、時間軸の変動した比較入
力クロックP2の如き位相比較器の線形位相比較範囲±α
（−π〜＋π）を越えるクロックが供給された場合に
は、位相誤差分を相殺するように動作すべきPLLループ
が正常に動作せず、PLLループの収束に時間を要する。
すなわち、外乱による比較入力クロックの遅れが線形
位相比較範囲±π内のクロックP1の如きであれば、位相
比較器８は電圧Ａ［Ｖ］を出力してPLLループを外乱を
相殺する方向に動作させる。しかし、比較入力クロック
の遅れが位相比較範囲外のクロックP2の如きであれば、
位相比較器８は電圧−Ｂ［Ｖ］を出力し、外乱の影響を
増加させる方向にVCO11を動作させて不具合である。
位相比較範囲±π内のクロックP1の如きであれば、位相
比較器８は電圧Ａ［Ｖ］を出力してPLLループを外乱を
相殺する方向に動作させる。しかし、比較入力クロック
の遅れが位相比較範囲外のクロックP2の如きであれば、
位相比較器８は電圧−Ｂ［Ｖ］を出力し、外乱の影響を
増加させる方向にVCO11を動作させて不具合である。
また、クロックエッジパルスを抽出せんとするデータ
読取りウインドウの幅±βはジッタ等がない理想的な場
合は±πであるが、実際にはディスクの偏心やC/Nの低
下によってジッタが生じており、ウインドウの幅±βは
既述±πよりも狭い。このウインドウ幅±β内に外乱に
よって位相が偏移する既述再生クロックｅのパルス位置
を収める必要もある。
読取りウインドウの幅±βはジッタ等がない理想的な場
合は±πであるが、実際にはディスクの偏心やC/Nの低
下によってジッタが生じており、ウインドウの幅±βは
既述±πよりも狭い。このウインドウ幅±β内に外乱に
よって位相が偏移する既述再生クロックｅのパルス位置
を収める必要もある。
発明の概要 よって、本願発明の目的とするところは、サンプルド
フォーマット方式によるデータ記録再生に用いられる、
外乱による影響の少ないPLL回路を提供することであ
る。
フォーマット方式によるデータ記録再生に用いられる、
外乱による影響の少ないPLL回路を提供することであ
る。
上記目的を達成するために本願発明の第１発明のPLL
回路は、ウォブルドピット及びクロックピットを有する
サンプルドフォーマット方式によりデータを記録再生す
る際に、再生信号から前記クロックピットにより発生す
る周期Tsの位相サンプルパルスを抽出し、角度±αの位
相比較範囲を有し再生クロック信号と前記位相サンプル
パルスとの位相差に応じたレベルのクロック制御信号を
発生する位相比較手段と、前記クロック制御信号のレベ
ルに応じて前記再生クロック信号の周波数を変化せしめ
る可変周波数発信手段からなるフェーズロックドループ
回路であって、前記フェーズロックドループ回路の自然
角周波数ωｎ及びダンピングファクタζ各々を、｜ωｎ
・ζ｜≦｜α/2π・Ts|を満たす値に定めてある。又、
本願発明の第２発明によるPLL回路は、ウォブルドピッ
ト及びクロックピットを有するサンプルドフォーマット
方式によりデータを記録再生する際に、前記クロックピ
ットにより発生する周期Tsの位相サンプルパルスを抽出
し、所定位相比較範囲を有し再生クロック信号と前記位
相サンプルパルスとの位相差に応じたレベルのクロック
制御信号を発生する位相比較手段と、前記クロック制御
信号のレベルを所定周期毎にサンプリングしてこれを１
サンプリング期間保持したサンプル値を得るサンプルホ
ールド手段と、前記クロック制御手段のレベルが所定値
よりも小なる場合は前記クロック制御信号のレベルに応
じて前記再生クロック信号の周波数を変化せしめる一
方、前記クロック制御信号のレベルが所定値よりも大な
る場合は前記サンプル値に応じて前記再生クロック信号
の周波数を変化せしめる可変周波数発振手段とを有す
る。
回路は、ウォブルドピット及びクロックピットを有する
サンプルドフォーマット方式によりデータを記録再生す
る際に、再生信号から前記クロックピットにより発生す
る周期Tsの位相サンプルパルスを抽出し、角度±αの位
相比較範囲を有し再生クロック信号と前記位相サンプル
パルスとの位相差に応じたレベルのクロック制御信号を
発生する位相比較手段と、前記クロック制御信号のレベ
ルに応じて前記再生クロック信号の周波数を変化せしめ
る可変周波数発信手段からなるフェーズロックドループ
回路であって、前記フェーズロックドループ回路の自然
角周波数ωｎ及びダンピングファクタζ各々を、｜ωｎ
・ζ｜≦｜α/2π・Ts|を満たす値に定めてある。又、
本願発明の第２発明によるPLL回路は、ウォブルドピッ
ト及びクロックピットを有するサンプルドフォーマット
方式によりデータを記録再生する際に、前記クロックピ
ットにより発生する周期Tsの位相サンプルパルスを抽出
し、所定位相比較範囲を有し再生クロック信号と前記位
相サンプルパルスとの位相差に応じたレベルのクロック
制御信号を発生する位相比較手段と、前記クロック制御
信号のレベルを所定周期毎にサンプリングしてこれを１
サンプリング期間保持したサンプル値を得るサンプルホ
ールド手段と、前記クロック制御手段のレベルが所定値
よりも小なる場合は前記クロック制御信号のレベルに応
じて前記再生クロック信号の周波数を変化せしめる一
方、前記クロック制御信号のレベルが所定値よりも大な
る場合は前記サンプル値に応じて前記再生クロック信号
の周波数を変化せしめる可変周波数発振手段とを有す
る。
実 施 例 以下、本発明の実施例について図面を参照しつつ説明
する。
する。
まず、PLL回路６のループ定数はディスクの偏心等に
起因する各種ジッタ成分を所定値以内に圧縮すべく設定
される。例えば、ディスクの偏心によるクロックの残留
ジッタθｅは、クロック周波数をFck、PLLループのいわ
ゆる自然角周波数（特性周波数）をωｎ、ダンピングフ
ァクタをζ、ディスクの回転角周波数をωｍ、ディスク
の偏心を2dr、ディスクの再生半径をＲとすると、 ｜θｅ（ｔ）|max＝（２π・ωｍ・Fck）／ 〔（ωn2−ωm2）２＋（２ζ・ωｎ・ωｍ）２〕1/2 ×（dr/R） …（１） として表わされる。
起因する各種ジッタ成分を所定値以内に圧縮すべく設定
される。例えば、ディスクの偏心によるクロックの残留
ジッタθｅは、クロック周波数をFck、PLLループのいわ
ゆる自然角周波数（特性周波数）をωｎ、ダンピングフ
ァクタをζ、ディスクの回転角周波数をωｍ、ディスク
の偏心を2dr、ディスクの再生半径をＲとすると、 ｜θｅ（ｔ）|max＝（２π・ωｍ・Fck）／ 〔（ωn2−ωm2）２＋（２ζ・ωｎ・ωｍ）２〕1/2 ×（dr/R） …（１） として表わされる。
ここで、ωｍ＝1800［rpm］、Fck＝11.1456［MHz］、
2dr＝80［μｐ−ｐ値］であるときに、残留ジッタの目
標値を１［nSec］程度にせんとする場合、例えばωｎ＝
２π×2.5［KHz］、ζ＝0.707とすると、ディスクの偏
心による残留ジッタの値は1.01［nSec］となり、略目標
を達成することが出来る。
2dr＝80［μｐ−ｐ値］であるときに、残留ジッタの目
標値を１［nSec］程度にせんとする場合、例えばωｎ＝
２π×2.5［KHz］、ζ＝0.707とすると、ディスクの偏
心による残留ジッタの値は1.01［nSec］となり、略目標
を達成することが出来る。
かかるダンピングファクタζ等の設定に関係するLPF1
0に第10図の如き位相比較器８の最大位相誤差出力に相
当するパルス幅τ、振幅Ｈの位相誤差信号が印加される
と、その出力はレベルが徐々に減少する第11図の如き出
力波形となる。このLPF10の出力にVCO11の感度K0を乗じ
たものがVCO出力の周波数偏倚量に対応する。ここで、V
CO11の出力である再生クロックｅの位相は、LPF10の出
力信号の時間積分値に関係し、第11図において、クロッ
クエッジパルスｄの１周期区間での応答特性の積分値に
２πK0を乗じたものは、次のクロックエッジパルスｄの
発生時点における再生クロックｅの位相変化分に相当す
る。
0に第10図の如き位相比較器８の最大位相誤差出力に相
当するパルス幅τ、振幅Ｈの位相誤差信号が印加される
と、その出力はレベルが徐々に減少する第11図の如き出
力波形となる。このLPF10の出力にVCO11の感度K0を乗じ
たものがVCO出力の周波数偏倚量に対応する。ここで、V
CO11の出力である再生クロックｅの位相は、LPF10の出
力信号の時間積分値に関係し、第11図において、クロッ
クエッジパルスｄの１周期区間での応答特性の積分値に
２πK0を乗じたものは、次のクロックエッジパルスｄの
発生時点における再生クロックｅの位相変化分に相当す
る。
次に、読取HF信号に外乱が侵入する等してこれにより
位相比較器が、第10図に示されるが如き振幅Ｈ、パルス
幅τの最大位相誤差出力を行った際におけるPLL回路の
応答動作について説明する。尚、クロックエッジパルス
ｄの発生周期はTSとする。
位相比較器が、第10図に示されるが如き振幅Ｈ、パルス
幅τの最大位相誤差出力を行った際におけるPLL回路の
応答動作について説明する。尚、クロックエッジパルス
ｄの発生周期はTSとする。
この際、位相比較器がかかる最大位相誤差出力を行っ
た後に、この位相比較器にクロックエッジパルスｄが供
給されると、かかる最大位相誤差出力とこのクロックエ
ッジパルスｄとの位相ずれに応じた位相同期引込動作が
行われる。しかしながら、かかるクロックエッジパルス
ｄの供給時点においては、まだ完全に位相ずれを０にす
ることが出来ないので、上記位相同期動作にて得られた
再生クロックｅにはまだ位相誤差が生じている。かかる
時点における再生クロックｅの位相誤差φｅは次式で示
される。
た後に、この位相比較器にクロックエッジパルスｄが供
給されると、かかる最大位相誤差出力とこのクロックエ
ッジパルスｄとの位相ずれに応じた位相同期引込動作が
行われる。しかしながら、かかるクロックエッジパルス
ｄの供給時点においては、まだ完全に位相ずれを０にす
ることが出来ないので、上記位相同期動作にて得られた
再生クロックｅにはまだ位相誤差が生じている。かかる
時点における再生クロックｅの位相誤差φｅは次式で示
される。
φｅ＝２π・ωｎ・ζ・Ts＋π・ωn2 ・Ts（Ts−τ/2） …（２） 第（２）式において、通常、第２項は第１項に比して
小さいのでこれを無視し得る。よって、φｅはPLLルー
プの自然角周波数ωｎ及びダンピングファクタζに略比
例する。更に、（２）式の第１項は、 ωｎ・ζ≒φe/2π・Ts と変形される。
小さいのでこれを無視し得る。よって、φｅはPLLルー
プの自然角周波数ωｎ及びダンピングファクタζに略比
例する。更に、（２）式の第１項は、 ωｎ・ζ≒φe/2π・Ts と変形される。
位相誤差φｅを位相比較器８の角度±αの位相比較範
囲以内とするためには、 ｜ωｎ・ζ｜≦｜α/2π・Ts| …（３） また、位相誤差φｅを角度±βのデータ読取りウイン
ドウの範囲（β＜α）以内とすべきときは、０＜ｋ＜１
として、 ｜ωｎ・ζ｜≦|kβ/2π・Ts| …（４） ここで、ｋは、ゲートパルス系のジッタ特性等を考慮
して定められる安全係数である。
囲以内とするためには、 ｜ωｎ・ζ｜≦｜α/2π・Ts| …（３） また、位相誤差φｅを角度±βのデータ読取りウイン
ドウの範囲（β＜α）以内とすべきときは、０＜ｋ＜１
として、 ｜ωｎ・ζ｜≦|kβ/2π・Ts| …（４） ここで、ｋは、ゲートパルス系のジッタ特性等を考慮
して定められる安全係数である。
従って、上記（３）式を満足するようにωｎ・ζを定
めることによって、最大位相誤差入力時の位相誤差φｅ
が位相比較器の比較範囲±αを越えず、更には、上記第
（４）式をも満たすようにωｎ・ζの値を定めることに
よって、データ読取りウインドウの幅±β内に位相誤差
φｅを収めることが可能となる。
めることによって、最大位相誤差入力時の位相誤差φｅ
が位相比較器の比較範囲±αを越えず、更には、上記第
（４）式をも満たすようにωｎ・ζの値を定めることに
よって、データ読取りウインドウの幅±β内に位相誤差
φｅを収めることが可能となる。
例えば、既述ディスク偏心によるジッタ量の目標値を
１［nSec］以下としたPLLループではφｅ≒0.7πとなる
が、データ読取りウインドが±πである場合、PLL回路
の動作の安定のためにより低い値、例えばφｅが0.5π
以下になるようにωｎ・ζを設定し、外乱の発生した状
態においても位相誤差φｅがデータ読取ウインド±πを
越えないようにするのである。
１［nSec］以下としたPLLループではφｅ≒0.7πとなる
が、データ読取りウインドが±πである場合、PLL回路
の動作の安定のためにより低い値、例えばφｅが0.5π
以下になるようにωｎ・ζを設定し、外乱の発生した状
態においても位相誤差φｅがデータ読取ウインド±πを
越えないようにするのである。
第１図はかかるループ定数を設定し得る位相比較回路
及びLPFの回路構成例を示しており、位相比較回路８の8
1はRSフリップフロップ、82及び83は相互の位相が反転
している再生クロックｅ及びが夫々供給されるＤフリ
ップフロップ、84はフリップフロップ82のＱ出力及びフ
リップフロップ83の出力の論理積を得るアンドゲー
ト、85はフリップフロップ81のＱ出力に応じて次段のLP
F10のコンデンサC11を放電する３ステートバッファ、86
はアンドゲート84の出力に応じて既述コンデンサC11を
充電する３ステートバッファ、87は再生クロックｅの反
転出力を得るためのインバータである。各フリップフ
ロップは縦列に接続され、フリップフロップ82の出力
はフリップフロップ81のリセット入力となる。既述３ス
テートバッファ85及び86はいわゆるLPF10のコンデンサC
11の充放電を制御するチャージポンプ部を形成してい
る。
及びLPFの回路構成例を示しており、位相比較回路８の8
1はRSフリップフロップ、82及び83は相互の位相が反転
している再生クロックｅ及びが夫々供給されるＤフリ
ップフロップ、84はフリップフロップ82のＱ出力及びフ
リップフロップ83の出力の論理積を得るアンドゲー
ト、85はフリップフロップ81のＱ出力に応じて次段のLP
F10のコンデンサC11を放電する３ステートバッファ、86
はアンドゲート84の出力に応じて既述コンデンサC11を
充電する３ステートバッファ、87は再生クロックｅの反
転出力を得るためのインバータである。各フリップフ
ロップは縦列に接続され、フリップフロップ82の出力
はフリップフロップ81のリセット入力となる。既述３ス
テートバッファ85及び86はいわゆるLPF10のコンデンサC
11の充放電を制御するチャージポンプ部を形成してい
る。
LPF10は、例えば、抵抗R11〜R14、コンデンサC11、C
12及びオペアンプによって構成される。LPF10の回路定
数により既述ダンピングファクタζ等のループ定数を設
定することが出来る。
12及びオペアンプによって構成される。LPF10の回路定
数により既述ダンピングファクタζ等のループ定数を設
定することが出来る。
すなわち、本発明の第１発明によるフェーズロックド
ループ回路においては、自然角周数ωｎ及びダンピング
ファクタζの各々が前述した数式（３）もしくは数式
（４）を満たす値となるように、かかるLPF10の回路定
数が設定されているのである。
ループ回路においては、自然角周数ωｎ及びダンピング
ファクタζの各々が前述した数式（３）もしくは数式
（４）を満たす値となるように、かかるLPF10の回路定
数が設定されているのである。
かかる構成において、ピックアップ１の光スポットが
サーボバイトをトレースすると、ピットの存在する部分
でRF信号のレベルが第２図（RF）の如く低下するので、
微分エッジ検出回路３からピットの位置に対応して第２
図（ａ）に示す如きエッジパルスａが出力される。この
エッジパルスａの間隔が既述フォーカスエリアにおける
距離Ｄに対応する長さに等しくなったとき、同期検出回
路４から同期信号検出信号ｂが出力され、この同期信号
検出信号ｂを基準にしてクロックピットに対応して発生
するクロックエッジパルスをゲートする第２図（ｃ）に
示す如きゲートパルスｃがゲートパルス発生回路７から
出力される。上記エッジパルスａとゲートパルスｃがア
ンドゲート５に供給されることによりアンドゲート５は
データ読取りウインドウとして機能し、第２図（ｄ）に
示す如くクロックピットに対応した位相サンプルパルス
としてのクロックエッジパルスｄのみが分離されて位相
比較回路８のフリップフロップ81に供給される。
サーボバイトをトレースすると、ピットの存在する部分
でRF信号のレベルが第２図（RF）の如く低下するので、
微分エッジ検出回路３からピットの位置に対応して第２
図（ａ）に示す如きエッジパルスａが出力される。この
エッジパルスａの間隔が既述フォーカスエリアにおける
距離Ｄに対応する長さに等しくなったとき、同期検出回
路４から同期信号検出信号ｂが出力され、この同期信号
検出信号ｂを基準にしてクロックピットに対応して発生
するクロックエッジパルスをゲートする第２図（ｃ）に
示す如きゲートパルスｃがゲートパルス発生回路７から
出力される。上記エッジパルスａとゲートパルスｃがア
ンドゲート５に供給されることによりアンドゲート５は
データ読取りウインドウとして機能し、第２図（ｄ）に
示す如くクロックピットに対応した位相サンプルパルス
としてのクロックエッジパルスｄのみが分離されて位相
比較回路８のフリップフロップ81に供給される。
クロックエッジパルスｄによりフリップフロップ81の
Ｑ出力ｆは第２図（ｆ）の如き高レベルとなり、バッフ
ァ85及びフリップフロップ82に供給されるが、フリップ
フロップ82のCK入力に供給される再生クロックｅが立上
がるとフリップフロップ82のは高レベルとなってフリ
ップフロップ81がリセットされてＱ出力ｆは低レベルと
なる。従って、Ｑ出力ｆのパルス幅はエッジパルスｄと
再生クロックｅとの位相差を表わす。
Ｑ出力ｆは第２図（ｆ）の如き高レベルとなり、バッフ
ァ85及びフリップフロップ82に供給されるが、フリップ
フロップ82のCK入力に供給される再生クロックｅが立上
がるとフリップフロップ82のは高レベルとなってフリ
ップフロップ81がリセットされてＱ出力ｆは低レベルと
なる。従って、Ｑ出力ｆのパルス幅はエッジパルスｄと
再生クロックｅとの位相差を表わす。
このＱ出力ｆが高レベルになることによって、バッフ
ァ85は第２図（ｋ）の如き低レベル出力となり、コンデ
ンサC11を放電させる。一方、アンドゲート84の出力は
第２図（ｊ）の如く再生クロック周期の1/2に対応して
おり、かかる出力によってバッファ86に第２図（ｌ）の
如き高レベルを出力させてコンデンサC11を充電させ
る。既述Ｑ出力ｆのみを位相比較結果として使用するこ
とも可能であるが、アンドゲート84の出力を併用し、差
動的に使用することによって、再生クロックｅの周期変
動の影響を減じている。位相差成分はLPF10により平滑
されてVCO11に供給される。
ァ85は第２図（ｋ）の如き低レベル出力となり、コンデ
ンサC11を放電させる。一方、アンドゲート84の出力は
第２図（ｊ）の如く再生クロック周期の1/2に対応して
おり、かかる出力によってバッファ86に第２図（ｌ）の
如き高レベルを出力させてコンデンサC11を充電させ
る。既述Ｑ出力ｆのみを位相比較結果として使用するこ
とも可能であるが、アンドゲート84の出力を併用し、差
動的に使用することによって、再生クロックｅの周期変
動の影響を減じている。位相差成分はLPF10により平滑
されてVCO11に供給される。
こうして、クロックエッジパルスｄに同期した例えば
11.1456［MHz］の再生クロックｅがPLL回路６によって
発生する。
11.1456［MHz］の再生クロックｅがPLL回路６によって
発生する。
なお、例えばエッジパルスｄの立上がりによって計数
パルスの計数を開始し、再生クロックｅの立上がりによ
って計数を停止するカウンタの出力を位相差出力として
位相比較器８をデジタル的に構成することも可能であ
る。
パルスの計数を開始し、再生クロックｅの立上がりによ
って計数を停止するカウンタの出力を位相差出力として
位相比較器８をデジタル的に構成することも可能であ
る。
第３図は第２発明の実施例を示しており、VCOへの入
力レベルが高い外乱の発生状態あるいは位相誤差の発生
し易い状態においては自然角周波数ωｎあるいはダンピ
ングファクタζの値を予め実質的に変えて既述PLL回路
の動作の不安定を回避せんとする。第３図に示されたPL
L回路において第７図に示された回路と対応する部分に
は同一符号を付し、かかる部分の説明は省略する。
力レベルが高い外乱の発生状態あるいは位相誤差の発生
し易い状態においては自然角周波数ωｎあるいはダンピ
ングファクタζの値を予め実質的に変えて既述PLL回路
の動作の不安定を回避せんとする。第３図に示されたPL
L回路において第７図に示された回路と対応する部分に
は同一符号を付し、かかる部分の説明は省略する。
第３図において、LPF10の出力は信号選択スイッチ21
の一方入力端を経てVOC11に供給される。また、LPF10の
出力はサンプルホールド回路22及びウインドコンパレー
タ23の比較入力端に供給される。ウインドコンパレータ
23は、コンパレータ24及び25と、各コンパレータの高レ
ベル出力をスイッチ21の制御入力に中継するオアゲート
26とによって構成される。サンプルホールド回路22は、
図示しないサンプリング信号発生回路から供給されるサ
ンプリング信号に応じてLPF10の出力をサンプリングし
これを１サンプル期間保持する。サンプリング信号はク
ロックエッジパルスの前、例えばサーボバイトのミラー
部で発生する。かかるサンプリング信号発生回路の一例
が、例えば特願昭61−198531に示されている。
の一方入力端を経てVOC11に供給される。また、LPF10の
出力はサンプルホールド回路22及びウインドコンパレー
タ23の比較入力端に供給される。ウインドコンパレータ
23は、コンパレータ24及び25と、各コンパレータの高レ
ベル出力をスイッチ21の制御入力に中継するオアゲート
26とによって構成される。サンプルホールド回路22は、
図示しないサンプリング信号発生回路から供給されるサ
ンプリング信号に応じてLPF10の出力をサンプリングし
これを１サンプル期間保持する。サンプリング信号はク
ロックエッジパルスの前、例えばサーボバイトのミラー
部で発生する。かかるサンプリング信号発生回路の一例
が、例えば特願昭61−198531に示されている。
サンプルホールド回路22の出力電圧はバッファアンプ
27を経てそのレベルはVaとなり、スイッチ21の他方入力
端に供給される。また、該出力には電圧源±Vbの出力電
圧が重畳されてコンパレータ24及び25の各比較基準入力
端に供給される。従って、コンパレータ24の比較基準入
力端には電圧（Va＋Vb）［Ｖ］が印加され、コンパレー
タ25の比較基準入力端には、電圧（Va−Vb）［Ｖ］が印
加される。ウインドコンパレータ23は、LPF10の出力レ
ベルが（Va＋Vb）若しくは（Va−Vb）［Ｖ］を越えると
高レベルを出力する。他の構成は、第７図に示される回
路構成と同様である。
27を経てそのレベルはVaとなり、スイッチ21の他方入力
端に供給される。また、該出力には電圧源±Vbの出力電
圧が重畳されてコンパレータ24及び25の各比較基準入力
端に供給される。従って、コンパレータ24の比較基準入
力端には電圧（Va＋Vb）［Ｖ］が印加され、コンパレー
タ25の比較基準入力端には、電圧（Va−Vb）［Ｖ］が印
加される。ウインドコンパレータ23は、LPF10の出力レ
ベルが（Va＋Vb）若しくは（Va−Vb）［Ｖ］を越えると
高レベルを出力する。他の構成は、第７図に示される回
路構成と同様である。
かかる回路構成において、時刻t0において位相比較器
８からLPF10に位相誤差パルスが供給されると、LPF10の
出力が増加する。LPF10の出力レベルが第５図（Ａ）の
如き比較的に低い場合には、該出力レベルはウインドコ
ンパレータ23の閾値（Va＋Vb）［Ｖ］を越えず、その出
力は低レベルとなっており、スイッチ21は第５図（Ｂ）
の如きLPF10の出力を選択してVCO11に中継する。
８からLPF10に位相誤差パルスが供給されると、LPF10の
出力が増加する。LPF10の出力レベルが第５図（Ａ）の
如き比較的に低い場合には、該出力レベルはウインドコ
ンパレータ23の閾値（Va＋Vb）［Ｖ］を越えず、その出
力は低レベルとなっており、スイッチ21は第５図（Ｂ）
の如きLPF10の出力を選択してVCO11に中継する。
LPF10の出力が第５図（Ｃ）の如き大なる振幅である
と、該出力が時刻t1において閾値を越えたときにウイン
ドコンパレータ23の出力は高レベルとなり、LPF10の出
力レベルが低下して時刻t2に上記閾値以下に低下するま
で、スイッチ21にアンプ27の出力Vaを選択させる。
と、該出力が時刻t1において閾値を越えたときにウイン
ドコンパレータ23の出力は高レベルとなり、LPF10の出
力レベルが低下して時刻t2に上記閾値以下に低下するま
で、スイッチ21にアンプ27の出力Vaを選択させる。
こうして、VCO11の入力であるスイッチ21の出力は、
第５図（Ｄ）の如きLPF10の出力の振幅が閾値（Va＋V
b）［Ｖ］を越えている時刻t1からt2までの間はアンプ2
7のよりレベルの低い前回サンプル値出力Vaを選択し、
その他のときはLPF10の出力を選択して得られる信号波
形となる。
第５図（Ｄ）の如きLPF10の出力の振幅が閾値（Va＋V
b）［Ｖ］を越えている時刻t1からt2までの間はアンプ2
7のよりレベルの低い前回サンプル値出力Vaを選択し、
その他のときはLPF10の出力を選択して得られる信号波
形となる。
VCO11が出力する再生クロックの位相変位は第５図
（Ｂ）及び（Ｄ）における三角波形部分及びスパイク波
形部分の面積に比例し、当該面積の増加がウインドコン
パレータ23の作用によって抑制された分、次のサンプル
点での再生クロックｅの位相偏倚が抑制される。
（Ｂ）及び（Ｄ）における三角波形部分及びスパイク波
形部分の面積に比例し、当該面積の増加がウインドコン
パレータ23の作用によって抑制された分、次のサンプル
点での再生クロックｅの位相偏倚が抑制される。
別言すれば、既述第（２）式における自然角周波数ω
ｎあるいはダンピングファクタζを一時的に低い値に設
定したのと同様の効果が得られる。
ｎあるいはダンピングファクタζを一時的に低い値に設
定したのと同様の効果が得られる。
本発明の他の実施例を第４図を参照して説明する。第
４図は、第３図の回路におけるスイッチ21及びウインド
コンパレータ23に相当する部分を抵抗Ｒ及びリミッタ30
に置換することが出来ることを示しており、その他の構
成は第３図と同じであるので、同等部分の説明は省略す
る。
４図は、第３図の回路におけるスイッチ21及びウインド
コンパレータ23に相当する部分を抵抗Ｒ及びリミッタ30
に置換することが出来ることを示しており、その他の構
成は第３図と同じであるので、同等部分の説明は省略す
る。
第４図において、LPF10の出力は抵抗Ｒを介してVCO11
の制御入力端に供給される。また、LPF10の出力はサン
プルホールド回路22にも供給されており、サンプルホー
ルド回路は既述サンプリング信号に応じてLPF10の出力
を保持する。サンプルホールド回路22の出力はバッファ
アンプ27を介して、互いのベース及びエミッタを夫々共
通接続したPNPトランジスタとNPNトランジスタとによっ
て構成されるトランジスタリミッタ回路30に供給され
る。リミッタ回路30の出力端はVCO11の制御入力端に接
続されている。リミッタ回路30は、アンプ27の出力をV
a、トランジスタのベース・エミッタ間電圧VBEとすると
き、VCO11の制御入力端への信号振幅が（Va＋VBE）
［Ｖ］あるいは（Va−VBE）［Ｖ］を越えると、該制御
入力端の電圧を夫々（Va＋VBE）［Ｖ］あるいは（Va−V
BE）［Ｖ］に抑制する。他の回路構成は第３図に示され
た回路と同じである。
の制御入力端に供給される。また、LPF10の出力はサン
プルホールド回路22にも供給されており、サンプルホー
ルド回路は既述サンプリング信号に応じてLPF10の出力
を保持する。サンプルホールド回路22の出力はバッファ
アンプ27を介して、互いのベース及びエミッタを夫々共
通接続したPNPトランジスタとNPNトランジスタとによっ
て構成されるトランジスタリミッタ回路30に供給され
る。リミッタ回路30の出力端はVCO11の制御入力端に接
続されている。リミッタ回路30は、アンプ27の出力をV
a、トランジスタのベース・エミッタ間電圧VBEとすると
き、VCO11の制御入力端への信号振幅が（Va＋VBE）
［Ｖ］あるいは（Va−VBE）［Ｖ］を越えると、該制御
入力端の電圧を夫々（Va＋VBE）［Ｖ］あるいは（Va−V
BE）［Ｖ］に抑制する。他の回路構成は第３図に示され
た回路と同じである。
第５図（Ｅ）は、リミッタ回路30の動作の説明図であ
り、同図中に点線で示される如き波形のVCO11への入力
電圧が供給された場合に、該入力電圧が閾値以下の低レ
ベル状態ではリミッタ回路30によって（Va−VBE）
［Ｖ］がVCO制御電圧となり、該入力電圧が低レベルか
ら正方向に増加して時刻t0に閾値（Va−VBE）［Ｖ］を
越えると入力電圧はそのままVCO制御電圧となる。そし
て、入力電圧が時刻t1に閾値（Va＋VBE）［Ｖ］を越え
るとリミッタ回路30が動作して、入力電圧の振幅が（Va
＋VBE）［Ｖ］に抑制される。入力電圧が低下して時刻t
2に閾値（Va＋VBE）［Ｖ］以下となるとリミッタ回路の
動作は停止する。従って、VCO11への制御電圧は実線で
示される如き信号波形となる。
り、同図中に点線で示される如き波形のVCO11への入力
電圧が供給された場合に、該入力電圧が閾値以下の低レ
ベル状態ではリミッタ回路30によって（Va−VBE）
［Ｖ］がVCO制御電圧となり、該入力電圧が低レベルか
ら正方向に増加して時刻t0に閾値（Va−VBE）［Ｖ］を
越えると入力電圧はそのままVCO制御電圧となる。そし
て、入力電圧が時刻t1に閾値（Va＋VBE）［Ｖ］を越え
るとリミッタ回路30が動作して、入力電圧の振幅が（Va
＋VBE）［Ｖ］に抑制される。入力電圧が低下して時刻t
2に閾値（Va＋VBE）［Ｖ］以下となるとリミッタ回路の
動作は停止する。従って、VCO11への制御電圧は実線で
示される如き信号波形となる。
このように、VCOの制御電圧がサンプルホールド回路2
2に保持された電圧レベルに応じて定められる閾値を越
えると、リミッタ回路30が動作してVCO11への制御電圧
が過大にならないように調整するので、例えばクロック
ピットの欠陥があったとしてもそれによる外乱は１サン
プル以内で収束し、次のサンプル区間内にエラーが伝搬
することを防止することが出来る。
2に保持された電圧レベルに応じて定められる閾値を越
えると、リミッタ回路30が動作してVCO11への制御電圧
が過大にならないように調整するので、例えばクロック
ピットの欠陥があったとしてもそれによる外乱は１サン
プル以内で収束し、次のサンプル区間内にエラーが伝搬
することを防止することが出来る。
なお、外乱の発生は種々の方法によって検出可能であ
り、外乱の検出結果によってスイッチ21を制御しても良
いのである。また、第１図あるいは第３図に示された位
相比較器８、LPF10、サンプルホールド回路22、アンプ2
7、ウインドコンパレータ23及びリミッタ30等をデジタ
ル回路によって構成することが出来る。
り、外乱の検出結果によってスイッチ21を制御しても良
いのである。また、第１図あるいは第３図に示された位
相比較器８、LPF10、サンプルホールド回路22、アンプ2
7、ウインドコンパレータ23及びリミッタ30等をデジタ
ル回路によって構成することが出来る。
発明の効果 以上説明したように第１発明のPLL回路においては、P
LLループの自然角周波数及びダンピングファクタを、外
乱がPLLループに加わったときに次のサンプル点におけ
る位相誤差が位相比較器の位相比較範囲を越えないよう
に定めているので、外乱の伝搬が可及的に抑制される。
LLループの自然角周波数及びダンピングファクタを、外
乱がPLLループに加わったときに次のサンプル点におけ
る位相誤差が位相比較器の位相比較範囲を越えないよう
に定めているので、外乱の伝搬が可及的に抑制される。
また、第２発明のPLL回路は、クロック信号の周波数
及び位相を変化させる可変周波数発振手段へのクロック
制御信号のレベルが所定値以上になると、該クロック制
御信号のレベルを抑制する構成としているので、クロッ
クピットの欠陥があったとしてもそれによる外乱の影響
は１サンプル以内で収束し、次のサンプル区間内に外乱
の影響が伝搬することが防止できる。
及び位相を変化させる可変周波数発振手段へのクロック
制御信号のレベルが所定値以上になると、該クロック制
御信号のレベルを抑制する構成としているので、クロッ
クピットの欠陥があったとしてもそれによる外乱の影響
は１サンプル以内で収束し、次のサンプル区間内に外乱
の影響が伝搬することが防止できる。
第１図は、第１発明を実施するに適当な回路例を示すブ
ロック図、第２図は、実施例の動作を説明する為の説明
図、第３図は、第２発明の実施例を示すブロック図、第
４図は、第２発明の他の実施例を示すブロック図、第５
図は、第２発明の動作を説明するための説明図、第６図
は、サンプルドサーボ方式を説明するための説明図、第
７図は、従来例を示すブロック図、第８図は、従来例の
動作を説明するための説明図、第９図は、LPF10の構成
例を示す回路図、第10図は、位相誤差出力パルスを説明
するための説明図、第11図は、LPF10の応答特性例を説
明するための説明図、第12図は、位相比較回路８の動作
を説明するための説明図である。 主要部分の符号の説明 ８……位相比較器 10……ローパスフィルタ 21……スイッチ 22……サンプルホールド回路 23……ウインドコンパレータ 30……リミッタ回路
ロック図、第２図は、実施例の動作を説明する為の説明
図、第３図は、第２発明の実施例を示すブロック図、第
４図は、第２発明の他の実施例を示すブロック図、第５
図は、第２発明の動作を説明するための説明図、第６図
は、サンプルドサーボ方式を説明するための説明図、第
７図は、従来例を示すブロック図、第８図は、従来例の
動作を説明するための説明図、第９図は、LPF10の構成
例を示す回路図、第10図は、位相誤差出力パルスを説明
するための説明図、第11図は、LPF10の応答特性例を説
明するための説明図、第12図は、位相比較回路８の動作
を説明するための説明図である。 主要部分の符号の説明 ８……位相比較器 10……ローパスフィルタ 21……スイッチ 22……サンプルホールド回路 23……ウインドコンパレータ 30……リミッタ回路
Claims (3)
- 【請求項１】ウォブルドピット及びクロックピットを有
するサンプルドフォーマット方式によりデータを記録再
生する際に、 再生信号から前記クロックピットにより発生する周期Ts
の位相サンプルパルスを抽出し、 角度±αの位相比較範囲を有し再生クロック信号と前記
位相サンプルパルスとの位相差に応じたレベルのクロッ
ク制御信号を発生する位相比較手段と、 前記クロック制御信号のレベルに応じて前記再生クロッ
ク信号の周波数を変化せしめる可変周波数発信手段から
なるフェーズロックドループ回路であって、 前記フェーズロックドループ回路の自然角周波数ωｎ及
びダンピングファクタζ各々を、 ｜ωｎ・ζ｜≦｜α/2π・Ts| を満たす値に定めたことを特徴とするフェーズロックド
ループ回路。 - 【請求項２】前記再生クロック信号はデータ読取クロッ
クとして用いられそのデータ読取ウインドウ幅をβとし
て、β≦αであるとき前記フェーズロックドループ回路
の自然角周波数ωｎ及びダンピングファクタζ各々を、
０＜ｋ＜１として、 ｜ωｎ・ζ｜≦|kβ/2π・Ts| を満たす値に定めたことを特徴とする請求項１記載のフ
ェーズロックドループ回路。 - 【請求項３】ウォブルドピット及びクロックピットを有
するサンプルドフォーマット方式によりデータを記録再
生する際に、前記クロックピットにより発生する周期Ts
の位相サンプルパルスを抽出し、 所定位相比較範囲を有し再生クロック信号と前記位相サ
ンプルパルスとの位相差に応じたレベルのクロック制御
信号を発生する位相比較手段と、 前記クロック制御信号のレベルを所定周期毎にサンプリ
ングしてこれを１サンプリング期間保持したサンプル値
を得るサンプルホールド手段と、 前記クロック制御手段のレベルが所定値よりも小なる場
合は前記クロック制御信号のレベルに応じて前記再生ク
ロック信号の周波数を変化せしめる一方、前記クロック
制御信号のレベル所定値よりも大なる場合は前記サンプ
ル値に応じて前記再生クロック信号の周波数を変化せし
める可変周波数発振手段とを有することを特徴とするフ
ェーズロックドループ回路。
Priority Applications (2)
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|---|---|---|---|
| JP63176651A JP2568110B2 (ja) | 1988-07-15 | 1988-07-15 | フェーズロックドループ回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176651A JP2568110B2 (ja) | 1988-07-15 | 1988-07-15 | フェーズロックドループ回路 |
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| JP2568110B2 true JP2568110B2 (ja) | 1996-12-25 |
Family
ID=16017310
Family Applications (1)
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|---|---|---|---|
| JP63176651A Expired - Lifetime JP2568110B2 (ja) | 1988-07-15 | 1988-07-15 | フェーズロックドループ回路 |
Country Status (2)
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-
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