JPH0226128A - フェーズロックドループ回路 - Google Patents

フェーズロックドループ回路

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JPH0226128A
JPH0226128A JP63176651A JP17665188A JPH0226128A JP H0226128 A JPH0226128 A JP H0226128A JP 63176651 A JP63176651 A JP 63176651A JP 17665188 A JP17665188 A JP 17665188A JP H0226128 A JPH0226128 A JP H0226128A
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文彦 横川
Ryuichi Naito
隆一 内藤
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、フェーズロックドループ回路に関し、特に、
サンプルドフォーマット方式によるデータ記録再生の為
のクロック信号を生成する装置に用いて好適なフェーズ
ロックドループ回路に関する。
背景技術 例えば、Ｄ　ＲＡＷ　（ＤＩｒｅｅｔ　Ｒｅａｄ　Ａｆ
ｔｅｒ　Ｖｒｌｔｅ）ディスクと称される光ディスクに
は第６図に示される如きサーボバイトが記録されている
。光ディスクの各セクタは４３のサーボブロックからな
り、１サーボブロツクは２バイトのサーボバイトとそれ
に続く１６バイトのデータバイトにより構成される。サ
ーボバイトは２つのウォブルドビットと１つのクロック
ビットとからなり、ウォブルドビットはトラックセンタ
の左右に配置されている。
ピックアップの情報検出点（情報検出用光スポット）が
トラックセンタ上を移動すると左右のウォブルドビット
における光量の低下量が等しくなり、移動位置が左右に
ずれると、そのずれの方向と量に対応して２つのウォブ
ルドビットにおける光量の低下量が変化する。従って、
２つの位置における低下量の差（ＲＦ倍信号レベル差）
からトラッキングエラー信号が生成され、このトラッキ
ングエラー信号が続くデータバイトの区間保持される。
また、２つのウォブルドビットは、１６トラツク毎に長
い区間と短い区間に変化され、この間隔の変化を検出す
ることによって、高速サーチ時においてもトラックの数
を正確に計数（１６トラツクカウンテイング）すること
が出来るようになっている。
更に、後に位置するウォブルドビットとクロックビット
間の距離りは、データバイト中に現われない特殊な長さ
に設定されている。従って、この距ＭＤを同期信号とし
て検出することが出来る。
検出した同期信号を基にして各種のタイミング信号が生
成される。なお、距離りの鏡面部は、フォーカスエリア
とされ、そこにおいてフォーカスエラー信号が検出され
、続くデータバイトの区間保持される。
以上の如きサーボバイトが記録された例えば５インチの
ＤＲＡＷディスクを１８００　［ｒｐｓ］で回転させた
場合、クロックビットによりＲＦ信号中に発生する信号
のエツジは、４１．２８　［ＫＨｚｌの繰り返し周波数
を有している。
このようなりＲＡＷディスクにサーボバイトに続いて記
録されているデータを再生するためのクロックを生成す
るクロック生成回路として第７図示す如き回路がある。
第７図において、ピックアップ１によって図示しないデ
ィスクから得られたＲＦ倍信号、ヘッドアンプ２によっ
て、増幅された後微分エツジ検出回路３に供給される。
微分エツジ検出回路３は、ＲＦ倍信号微分して得た信号
のエツジを検出して各エツジに対応するパルス列からな
るエツジパルスを出力する構成となっている。この微分
エツジ検出回路３から出力されたエツジパルスａは同期
信号検出回路４に供給されると同時にアンドゲート５の
一方の入力端子に供給される。同期検出回路４にはＰ　
Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路
６から再生クロックｅが供給されている。同期検出回路
４は、例°えばエツジパルスａの連続する２つのパルス
の間隔を再生クロックｅをカウントすることによって測
定し、得られた測定値が所定値に等しくなったとき同期
信号検出信号すを発生するように構成されている。この
同期信号検出信号すはゲートパルス発生回路７に供給さ
れる。ゲートパルス発生回路７は、ＰＬＬ回路６からの
再生クロックｅによって同期信号検出信号すが出力され
てから所定時間経過後に所定時間幅のクロックゲートパ
ルスＣを発生するように構成されている。ゲートパルス
発生回路７から出力されたクロックゲートパルスＣは、
データ読取りウィンドウとして機能するアンドゲート５
の他方の入力端子に供給される。
アンドゲート５の出力は、ＰＬＬ回路６の位相比較回路
８に供給される。位相比較回路８は、アンドゲート５に
より抽出されたクロックピットに対応するエツジパルス
ａと再生クロックｅとの位相比較を行ない、位相比較結
果をローパスフィルタ（以下、ＬＰＦと称する）１０に
供給する。
第９図はＬＰＦＩＯの構成例を示しており、例えば抵抗
Ｒ１〜Ｒ３、コンデンサＣＩ、Ｃ２及びオペアンプによ
って構成される。
ＬＰＦＩＯにより平滑された信号は、電圧制御発振器（
以下、ｖＣＯと称す）１１に制御電圧として供給される
。ＶＣＯＩＩから制御電圧に対応した位相の再生クロッ
クｅ（例えば、１１．１４５６［ＭＨｚ］）が出力され
る。この再生クロックｅは、位相比較器８に供給される
。
かかる構成において、ピックアップ１の光スポットがサ
ーボバイトをトレースすると、ピットの存在する部分で
ＲＦ倍信号レベルが低下するので、微分エツジ検出回路
３からピットの位置に対応して第８図（Ａ）に示す如き
エツジパルスａが出力される。このエツジパルスａの間
隔が距離りに対応する長さに等しくなったとき、同期検
出回路４から同期検出信号すが出力され、この同期信号
検出信号すを基準にしてクロックピットに対応して発生
するクロックエツジパルスをゲートする第８図（Ｂ）に
示す如きゲートパルスＣがゲートパルス発生回路７から
出力される。上記エツジパルスａとゲートパルスＣがア
ンドゲート５に供給されることによりアンドゲート５は
データ読取りウィンドウとして機能し、第８図（Ｃ）に
示す如くクロックピットに対応した位相サンプルパルス
としてのクロックエツジパルスｄのみが分離されてＰＬ
Ｌ回路６の位相比較回路８に供給される。
この結果、クロックエツジパルスｄに同期した再生クロ
ックｅがＰＬＬ回路６によって発生する。
ところで、ディスクの傷やクロックピットの欠陥等によ
るノイズによってＰＬＬループに外乱が侵入する場合が
ある。かかる外乱によって再生クロックｅの位相が変動
し、例えば第１２図の如き位用刀φに対して直線的に出
力の増加を繰返す位相比較器に、時間軸の変動した比較
入力クロックＰ２の如き位相比較器の線形位相比較範囲
±ａ（−π〜＋π）を越えるクロックが供給された場合
には、位相誤差分を相殺するように動作すべきＰＬＬル
ープが正常に動作せず、ＰＬＬループの収束に時間を要
する。
すなわち、外乱による比較入力クロックの遅れが線形位
相比較範囲±π内のクロックＰ１の如きであれば、位相
比較器８は電圧Ａ　［Ｖ］を出力してＰＬＬループを外
乱を相殺する方向に動作させる。しかし、比較入力クロ
ックの遅れが位相比較範囲外のクロックＰ２の如きであ
れば、位相比較器８は電圧−Ｂ　［Ｖ］を出力し、外乱
の影響を増加させる方向にＶＣＯＩＩを動作させて不具
合である。
また、クロックエツジパルスを抽出せんとするデータ読
取りウィンドウの幅±βはジッタ等がない理想的な場合
は±πであるが、実際にはディスクの偏心やＣ／Ｎの低
下によってジッタが生じており、ウィンドウの幅±βは
既述±πよりも狭い。
このウィンドウ幅±β内に外乱によって位相が偏移する
既述再生クロックｅのパルス位置を収める必要もある。
発明の概要 よって、本発明の目的とするところは外乱による影響の
少ないＰＬＬ回路を提供することである。
上記目的を達成するために第１発明のＰＬＬ回路は、角
度±αの位相比較範囲を有しクロック信号と略サンプリ
ング周期Ｔｓにて抽出される位相サンプルパルスとの位
相差に応じたレベルのクロック制御信号を発生する比較
手段と、前記クロック制御信号のレベルに応じて前記ク
ロック信号の周波数を変化せしめる可変周波数発振手段
とを含むフェーズロックドループ回路において、フェー
ズロックドループの自然角層数ωｎ及びダンピングファ
クタこの積｜ωｎ・Ｃ１を、｜ωｎ・ζ≦ｌα／２π・
Ｔｓ　　ｌ以下に定めたことを特徴とする。
第２発明のＰＬＬ回路は、所定位相比較範囲を有しクロ
ック信号と略サンプリング周期にて抽出される位相サン
プルパルスとの位相差に応じたレベルのクロック制御信
号を発生する比較手段と、前記クロック制御信号のレベ
ルに応じて前記クロック信号の周波数を変化せしめる可
変周波数発振手段とを含むフェーズロックドループ回路
において、上記クロック制御信号のレベルが所定値を越
えると上記クロック制御信号のレベルを抑制するレベル
抑制手段を備えたことを特徴とする。
実施例 以下、本発明の実施例について図面を参照しつつ説明す
る。
まず、ＰＬＬ回路６のループ定数はディスクの偏心等に
起因する各種ジッタ成分を所定値以内に圧縮すべく設定
される。例えば、ディスクの偏心によるクロックの残留
ジッタθｅは、クロック周波数をＦｃｋＳＰＬＬループ
のいわゆる自然角周波数（特性周波数）をωｎ１ダンピ
ングファクタをζ、ディスクの回転角周波数をω麿、デ
ィスクの偏心を２ｄｒ、ディスクの再生半径をＲとする
と、１　θｅ　（ｔ）　１１Ｉｌｘ−（２π　・ω−・
ＦＣｋ）／　〔（ωｎ　２−ω−”）’＋（２ζ−ωｎ
　・ω―　）２　〕７ｘ　　　（ｄｒ／Ｒ）・・・（１
） として表わされる。
ここで、ω−＝１８００［ｒｐｓ］　、Ｆｃｋ−１１゜
１４５６　［ＭＨｚ］　、２ｄ　ｒ＝８０　［ｕｐ−９
値］であるときに、残留ジッタの目標値を１　［ｎ５ｅ
ｃ〕程度にぜんとする場合、例えばωｎ＝２πＸ２゜５
　［ＫＨｚｌ　、ζ−０，７０７とすると、ディスクの
偏心による残留ジッタの値は１．　０１　［ｎ５ｅｃ〕
となり、略目標を達成することが出来る。
かかるダンピングファクタζ等の設定に関係するＬＰＦ
ＩＯに第１０図の如き位相比較器８の最大位相誤差出力
に相当するパルス幅τ、振幅Ｈの位相誤差信号が印加さ
れると、その出力はレベルが徐々に減少する第１１図の
如き出力波形となる。
このＬＰＦｌｏの出力にｖＣＯｌｌの感度ＫＯを乗じた
ものがｖＣＯ出力の周波数偏倚量に対応する。ここで、
ｖＣｏｌｌの出力である再生クロックｅの位相は、ＬＰ
ＦＩＯの出力信号の時間積分値に関係し、第１１図の１
サンプル区間での応答特性の積分値に２πＫＯを乗じた
ものは、次のサンプリング点における再生クロックｅの
位相変化分に相当する。
次に、エツジパルスｄの得られるサンプリング周期をＴ
ｓとすると、第１０図の如き振幅Ｈ１パルス幅τの最大
位相誤差出力に対する次のサンプリング点での再生クロ
ックｅの位相誤差φｅは次式で示される。
φｅ−２π・ωｎ・ζ・Ｔｓ＋π番ωｎ２・Ｔｓ　　（
Ｔｓ　−ｒ／２）−（２）第（２）式において、通常、
第２項は第１項に比して小さいのでこれを無視し得る。
よって、φｅはＰＬＬループの自然角周波数ωｎ及びダ
ンピングファクタζに略比例する。更に、（２）式の第
１項は、 ωｎ　・ζ押φｅ／２π・Ｔｓ　　と変形される。
位相誤差φｅを位相比較器８の角度±αの位相比較範囲
以内とするためには、 ｜ωｎ・ζＩ≦ｌ　ａ／２ｙｒ　−Ｔｓ　ｌ　＝（３）
まな、位相誤差φｅを角度±βのデータ読取りウィンド
ウの範囲（βくα）以内とすべきときは、０＜ｋ＜１と
して、 ｜ωｎ・ζ｜≦Ｉｋβ／　２　ｘ　・Ｔｓ　Ｉ　＝（４
）ここで、ｋは、ゲートパルス系のジッタ特性等を考慮
して定められる安全係数である。
従って、上記（３）式を満足するようにωｎ・ζを定め
ることによって、最大位相誤差入力時の位相誤差φｅが
位相比較器の比較範囲±αを越えず、更には、上記第（
４）式をも満たすようにωｎ・この値を定めることによ
って、データ読取りウィンドウの幅±β内に位相誤差φ
ｅを収めることが可能となる。
例えば、既述ディスク偏心によるジッタ量の目標値を１
　［ｎ５ｅｃ］以下としたＰＬＬループではφθ師０．
７πとなるが、データ読取りウィンドが±πである場合
、ＰＬＬ回路の動作の安定のためにより低い値、例えば
φｅが０．５π以下になるようにωｎ・ζを設定し、外
乱の発生した状態においても位相誤差φｅがデータ読取
ウィンド±πを越えないようにするのである。
第１図はかかるループ定数を設定し得る位相比較回路及
びＬＰＦの回路構成例を示しており、位相比較回路８の
８１はＲＳフリップフロップ、８２及び８３は相互の位
相が反転している再生クロックｅ及びｉが夫々供給され
るＤフリップフロップ、８４はフリップフロップ８２の
Ｑ出力及びフリップフロップ８３の０出力の論理積を得
るアンドゲート、８５はフリップフロップ８１のＱ出力
に応じて次段のＬＰＦＩＯのコンデンサＣＩを放電する
３ステートバツフア、８６はアンドゲート８４の出力に
応じて既述コンデンサＣ１を充電する３ステートバツフ
ア、８７は再生クロックｅの反転出力百を得るためのイ
ンバータである。各フリップフロップは縦列に接続され
、フリップフロップ８２のＱ出力はフリップフロップ８
１のリセット入力となる。既述３ステートバツフア８５
及び８６はいわゆるＬＰＦＩＯのコンデンサＣＩの充放
電を制御するチャージポンプ部を形成している。
ＬＰＦＩＯは、例えば、抵抗Ｒ１〜Ｒ４、コンデンサＣ
＋、Ｃ２及びオペアンプによって構成される。ＬＰＦＩ
Ｏの回路定数により既述ダンピングファクタζ等のルー
プ定数を設定することが出来る。
かかる構成において、ピックアップ１の光スポットがサ
ーボバイトをトレースすると、ピットの存在する部分で
ＲＦ倍信号レベルが第２図（ＲＦ）の如く低下するので
、微分エツジ検出回路３からピットの位置に対応して第
２図（ａ）に示す如きエツジパルスａが出力される。こ
のエツジパルスａの間隔が既述フォーカスエリアにおけ
る距離りに対応する長さに等しくなったとき、同期検出
回路４から同期信号検出信号すが出力され、この同期信
号検出信号すを基準にしてクロックピットに対応して発
生するクロックエツジパルスをゲートする第２図（ｃ）
に示す如きゲートパルスＣがゲートパルス発生回路７か
ら出力される。上記エツジパルスａとゲートパルスＣが
アンドゲート５に供給されることによりアンドゲート５
はデータ読取りウィンドウとして機能し、第２図（ｄ）
に示す如くクロックピットに対応した位相サンプルパル
スとしてのクロックエツジパルスｄのみが分離されて位
相比較回路８のフリップフロップ８１に供給される。
クロックエツジパルスｄによりフリップフロップ８１の
Ｑ出力ｆは第２図（ｆ）の如き高レベルとなり、バッフ
ァ８５及びフリップフロップ８２に供給されるが、フリ
ップフロップ８２のＣＫ大入力供給される再生クロック
ｅが立上がるとフリップフロップ８２のＯは高レベルと
なってフリップフロップ８１がリセットされてＱ出力ｆ
は低レベルとなる。従って、Ｑ出力ｆのパルス幅はエツ
ジパルスｄと再生クロックｅとの位相差を表わす。
このＱ出力ｆが高レベルになることによって、バッファ
８５は第２図（ｋ）の如き低レベル出力となり、コンデ
ンサＣＩを放電させる。一方、アンドゲート８４の出力
は第２図（ｊ）の如く再生クロック周期の１／２に対応
しており、かかる出力によってバッファ８６に第２図（
１）の如き高レベルを出力させてコンデンサＣ１を充電
させる。
既述Ｑ出力ｆのみを位相比較結果として使用することも
可能であるが、アンドゲート８４の出力を併用し、差動
的に使用することによって、再生クロックｅの周期変動
の影響を減じている。位相差成分はＬＰＦＩＯにより平
滑されてｖＣＯｌｌに供給される。
こうして、クロックエツジパルスｄに同期した例えば１
１．１４５６　［ＭＨｚｌの再生クロックｅがＰＬＬ回
路６によって発生する。
なお、例えばエツジパルスｄの立上がりによって計数パ
ルスの計数を開始し、再生クロックｅの立上がりによっ
て計数を停止するカウンタの出力を位相差出力として位
相比較器８をデジタル的に構成することも可能である。
第３図は第２発明の実施例を示しており、ｖＣＯへの入
力レベルが高い外乱の発生状態あるいは位相誤差の発生
し易い状態においては自然角周波数ωｎあるいはダンピ
ングファクタこの値を実質的に変えて既述ＰＬＬ回路の
動作の不安定を回避せんとする。第３図に示されたＰＬ
Ｌ回路において第７図に示された回路と対応する部分に
は同一符号を付し、かかる部分の説明は省略する。
第３図において、ＬＰＦＩＯの出力は信号選択スイッチ
２１の一方入力端を経てｖＣＯｌｌに供給される。また
、ＬＰＦｌｏの出力はサンプルホールド回路２２及びウ
ィンドコンパレータ２３の比較入力端に供給される。ウ
ィンドコンパレータ２３は、コンパレータ２４及び２５
と、各コンパレータの高レベル出力をスイッチ２１の制
御入力に中継するオアゲート２６とによって構成される
。
サンプルホールド回路２２は、図示しないサンプリング
信号発生回路から供給されるサンプリング信号に応じて
ＬＰＦｌｏの出力をサンプリングしこれを１サンプル期
間保持する。サンプリング信号はクロックエツジパルス
の前、例えばサーボバイトのミラ一部で発生する。かか
るサンプリング信号発生回路の一例が、例えば特願昭６
１−１９８５３１に示されている。
サンプルホールド回路２２の出力電圧はバッファアンプ
２５を経てそのレベルはｌｆａとなり、スイッチ２１の
他方入力端に供給される。また、該出力には電圧源±ｖ
ｂの出力電圧が重畳されてコンパレータ２４及び２５の
各比較基準入力端に供給される。従って、コンパレータ
２４の比較基準入力端には電圧（′Ｕａ　＋Ｖｂ　）［
Ｖ］が印加され、コンパレータ２５の比較基準入力端に
は、電圧（ｖａ　−Ｖｂ　）［Ｖ］が印加される。ウィ
ンドコンパレータ２３は、ＬＰＦＩＯの出力レベルが（
ｔｅａ　＋Ｖｂ　）若しく　ハ（ｔ／ａ　−Ｖｂ　）　
　［Ｖ］　ヲ越えると高レベルを出力する。他の構成は
、第７図に示される回路構成と同様である。
かかる回路構成において、時刻ｔＱにおいて位相比較器
８からＬＰＦＩＯに位相誤差パルスが供給されると、Ｌ
ＰＦＩＯの出力が増加する。ＬＰＦＩＯの出力レベルが
第５図（Ａ）の如き比較的に低い場合には、該出力レベ
ルはウィンドコンパレータ２３の閾値（１／ａ　＋Ｖｂ
　）　　［Ｖ］　ヲ越ニス、その出力は低レベルとなっ
ており、スイッチ２１は第５図（Ｂ）の如きＬＰＦＩＯ
の出力を選択してｖＣｏｌｌに中継する。
ＬＰＦＩＯの出力が第５図（Ｃ）の如き大なる振幅であ
ると、該出力が時刻ｔ１において閾値を越えたときにウ
ィンドコンパレータ２３の出力は高レベルとなり、ＬＰ
Ｆｌｏの出力レベルが低下して時刻ｔ２に上記閾値以下
に低下するまで、スイッチ２１にアンプ５の出力１／ａ
を選択させる。
こうして、ｖＣＯｌｌの入力であるスイッチ２１の出力
は、第５図（Ｄ）の如きＬＰＦＩＯの出力の振幅が閾値
（ｔｅａ　＋Ｖｂ　）　　［Ｖ］を越えている時刻ｔ１
から【２までの間はアンプ２７のよりレベルの低い前回
サンプル値出力ｔ／ａを選択し、その他のときはＬＰＦ
ＩＯの出力を選択して得られる信号波形となる。
ＶＣＯＩ　１が出力する再生クロックの位相変位は第５
図（Ｂ）及び（Ｄ）における三角波形部分及びスパイク
波形部分の面積に比例し、当該面積の増加がウィンドコ
ンパレータ２３の作用によって抑制された分、次のサン
プル点での再生クロックｅの位相偏倚が抑制される。
別言すれば、既述第（２）式における自然角周波数ωｎ
あるいはダンピングファクタζを一時的に低い値に設定
したのと同様の効果が得られる。
本発明の他の実施例を第４図を参照して説明する。第４
図は、第３図の回路におけるスイッチ２１及びウィンド
コンパレータ２３に相当する部分を抵抗Ｒ及びリミッタ
３０に置換することが出来ることを示しており、その他
の構成は第３図と同じであるので、同等部分の説明は省
略する。
第４図において、ＬＰＦＩＯの出力は抵抗Ｒを介してＶ
ＣＯＩＩの制御入力端に供給される。また、ＬＰＦＩＯ
の出力はサンプルホールド回路２２にも供給されており
、サンプルホールド回路は既述サンプリング信号に応じ
てＬＰＦＩＯの出力を保持する。サンプルホールド回路
２２の出力はバッファアンプ２７を介して、互いのベー
ス及びエミッタを夫々共通接続したＰＮＰ　）ランジス
タとＮＰＮ　トランジスタとによって構成されるトラン
ジスタリミッタ回路３０に供給される。リミッタ回路３
０の出力端はＶＣＯＩＩの制御入力端に接続されている
。リミッタ回路３０は、アンプ２７の出力をＶａｓ　ト
ランジスタのベース・エミッタ間電圧ＶＢＦとするとき
、ＶＣＯｌｌの制御入力端への信号振幅が（Ｕａ＋ＶＢ
Ｅ）［Ｖ］あるいはｌａ　−ＶＢＦ）　　［Ｖ］　ヲ越
エルト、！　制御入力端ｆ）１ｒ３圧ヲ夫ｋ　（ｖａ　
＋ＶＢＦ）　　［Ｖ］あるいは（Ｖａ　−ＶＢＥ）　　
［Ｖ］に抑制する。他の回路構成は第３図に示された回
路と同じである。
第５図（Ｅ）は、リミッタ回路３０の動作の説明図であ
り、同図中に点線で示される如き波形のＶＣＯＩＩへの
入力電圧が供給された場合に、該入力電圧が閾値以下の
低レベル状態ではリミッタ回路３０によッテ（［ａ　−
ＶＢＥ）　　［Ｖ］がｖＣＯ制８制圧電圧り、該入力電
圧が低レベルから正方向に増加して時刻ｔｏに閾値（ｖ
ａ　−ＶＢＦ）　　［Ｖ］を越えると入力端子はそのま
まｖＣＯ制ｇａ電圧となる。そして、入力端子が時刻ｔ
１に閾値（Ｖａ＋ＶＢＥ）　　［Ｖ］を越えるとリミッ
タ回路３０が動作して、入力電圧の振幅が（ｖａ　＋Ｖ
ＢＦ）　　［Ｖ］に抑制される。入力電圧が低下して時
刻ｔ２に閾値（ｖａ　＋ＶＢＦ）　　［Ｖ］以下となる
とリミッタ回路の動作は停止する。従って、ＶＣＯＩＩ
への制御電圧は実線で示される如き信号波形となる。
このように、ＶＣＯの＄ＩＪ御電圧電圧ンプルホールド
回路２２に保持された電圧レベルに応じて定められる閾
値を越えると、リミッタ回路３０が動作してｖＣＯｌｌ
への制御電圧が過大にならないように調整するので、例
えばクロックビットの欠陥があったとしてもそれによる
外乱は１サンプル以内で収束し、次のサンプル区間内に
エラーが伝搬することを防止することが出来る。
なお、外乱の発生は種々の方法によって検出可能であり
、外乱の検出結果によってスイッチ２１を制御しても良
いのである。また、第１図あるいは第３図に示された位
相比較器８、ＬＰＦＩＯ、サンプルホールド回路２２、
アンプ２７、ウィンドコンパレータ２３及びリミッタ３
０等をデジタル回路によって構成することが出来る。
発明の詳細 な説明したように第１発明のＰＬＬ回路においては、Ｐ
ＬＬループの自然角周波数及びダンピングファクタを、
外乱がＰＬＬループに加わったときに次のサンプル点に
おける位相誤差が位相比較器の位相比較範囲を越えない
ように定めているので、外乱の伝搬が可及的に抑制され
る。
また、第２発明のＰＬＬ回路は、クロック信号の周波数
及び位相を変化させる可変周波数発振手段へのクロック
制御信号のレベルが所定値以上になると、該クロック制
御信号のレベルを抑制する構成としているので、比較的
に大なるレベルの外乱入力に対してはＶＣＯ出力の位相
偏移を小として位相差出力が不連続に変化することを回
避して好ましい。
【図面の簡単な説明】
第１図は、第１発明を実施するに適当な回路例を示すブ
ロック図、第２図は、実施例の動作を説明する為の説明
図、第３図は、第２発明の実施例を示すブロック図、第
４図は、第２発明の他の実施例を示すブロック図、第５
図は、第２発明の詳細な説明するための説明図、第６図
は、サンプルドサーボ方式を説明するための説明図、第
７図は、従来例を示すブロック図、第８図は、従来例の
動作を説明するための説明図、第９図は、ＬＰＦＩＯの
構成例を示す回路図、第１０図は、位相誤差出力パルス
を説明するための説明図、第１１図は、ＬＰＦＩＯの応
答特性例を説明するための説明図、第１２図は、位相比
較回路８の動作を説明するための説明図である。 主要部分の符号の説明 ８・・・・・・位相比較器 １０・・・・・・ローパスフィルタ ２１・・・スイッチ ２２・−・サンプルホールド回路 ２３・・・ウィンドフンパレータ ３０・・・リミッタ回路 出願人　　　パイオニア株式会社

Claims (5)

    【特許請求の範囲】
  1. （１）角度±αの位相比較範囲を有しクロック信号と略
    サンプリング周期Ｔｓにて抽出される位相サンプルパル
    スとの位相差に応じたレベルのクロック制御信号を発生
    する比較手段と、前記クロック制御信号のレベルに応じ
    て前記クロック信号の周波数を変化せしめる可変周波数
    発振手段とを含むフェーズロックドループ回路であって
    、フェーズロックドループの自然角周数ωｎ及びダンピ
    ングファクタζの積｜ωｎ・ζ｜を、｜ωｎ・ζ｜≦｜
    α／２π・Ｔｓ｜以下に定めたことを特徴とするフェー
    ズロックドループ回路。
  2. （２）前記クロック信号はデータ読取クロックとして用
    いられそのデータ読取ウィンドウ幅をβとして、β≦ａ
    であるとき前記フェーズロックドループの自然角周数ω
    ｎ及びダンピングファクタζの積｜ωｎ・ζ｜を、０＜
    ｋ＜１として、｜ωｎ・ζ｜≦｜ｋβ／２π・Ｔｓ｜を
    も満足するように定めたことを特徴とする請求項１記載
    のフェーズロックドループ回路。
  3. （３）所定位相比較範囲を有しクロック信号と略サンプ
    リング周期にて抽出される位相サンプルパルスとの位相
    差に応じたレベルのクロック制御信号を発生する比較手
    段と、前記クロック制御信号のレベルに応じて前記クロ
    ック信号の周波数を変化せしめる可変周波数発振手段と
    を含むフェーズロックドループ回路であって、 前記クロック制御信号のレベルが所定値を越えると前記
    クロック制御信号のレベルを抑制するレベル抑制手段を
    備えたことを特徴とするフェーズロックドループ回路。
  4. （４）前記レベル抑制手段は、振幅制限器であることを
    特徴とする請求項３記載のフェーズロックドループ回路
    。
  5. （５）前記レベル抑制手段は、前記クロック制御信号の
    レベルを所定周期毎にサンプリングしてサンプル値を得
    るサンプルホールド手段と、前記クロック制御信号のレ
    ベルが前記サンプル値を所定基準値だけ越えたとき前記
    クロック制御信号のレベルを減少させるレベル調整手段
    とを含むことを特徴とする請求項３記載のフェーズロッ
    クドループ回路。
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