JPH039486B2

JPH039486B2 -

Info

Publication number: JPH039486B2
Application number: JP57208866A
Authority: JP
Inventors: Yoshikuni Sato
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-11-29
Filing date: 1982-11-29
Publication date: 1991-02-08
Also published as: JPS5999518A

Description

【発明の詳細な説明】（発明の属する技術分野）本発明はタイマ装置、特にデータ処理装置にお
ける時間パルスを計測するタイマ装置に関する。

（従来技術）従来、この種のタイマ装置は第１図に示すよう
に、クロツクパルスをカウントするカウンタ１の
値と、中央処理装置（以下CPUと略す）。５より
データバス６を通して送られるカウント値を保持
するレジスタ２の値とを比較回路３で比較し、二
つの値が一致した時、一致フラグ回路４を有効に
して、CPU５への割込み信号としたり、他のハ
ードウエアの制御信号に用いたりしていた。この
装置によつて、比較的大きな値をカウントする場
合は、カウンタ１、レジスタ２及び比較回路３と
もに、そのカウント値を満足するビツト数のハー
ドウエアが必要となるので、あまり大きな値をカ
ウントすることは経済的なかつた。

この装置を用いて、希望するカウント値よりも
少ないビツト数のカウンタでカウントしようとし
たときは、ハードウエアで不足したカウンタを
CPU５上のソフトウエアで補なう方法がある。
例えば、“17”という値を４ビツトの語長をもつ
たタイマを用いてカウントするときは、初期値と
して“15”という値を設定し（他の“15”以下の
値でもよい）、カウンタをスタートし“15”にな
つた時に、CPU５に割込みを発生させる。CPU
は改ためて、タイマに“２”を設定してタイマを
スタートさせ、次の割込みが発生したときの値を
“17”として用いる方法が用いられる。しかし、
この方法では、１回目の割込みから、次にタイマ
をスタートさせるまでの時間が誤差となつて表わ
れ、正確な値をカウントすることはできないとい
う欠点がある。

第１図の改良したものとして、第２図のように
第１図で示した回路にプリスケーラ７を組み込
み、クロツク入力を一定数分周してカウンタへ入
力してカウントする方法もあるが、そのプリスケ
ーラ７によつて分周された分だけ分解能が悪くな
る欠点がある。

（発明の目的）本発明は、以上の欠点を改良するもので、中央
処理装置を利用することにより、比較的周波数の
高いパルスを、少ないハードウエア量で分解能を
高くしてカウントできるタイマ装置を提供するこ
とを目的としている。

（発明の構成）本発明によるタイマ装置は、クロツクパルスを
カウントするカウンタと、所定の値を保持するレ
ジスタと、カウンタの内容がレジスタの内容と一
致したときに一致信号を発生する比較回路と、カ
ウンタの少なくとも最上位ビツトの内容を読み出
すことのできる読出回路と、中央処理装置によつ
てセツト・リセツト可能な許可フラグ回路と、比
較回路の出力と許可フラグ回路の出力とにもとづ
いて制御される一致フラグ回路と、許可フラグ回
路がセツトされているときに比較回路の一致信号
によつて一致フラグ回路をセツトし許可フラグ回
路がリセツトされているときには比較回路の一致
信号で一致フラグ回路をセツトしないように制御
する制御回路とを有する。

（実施例の説明）以下本発明の実施例を図面を参照して説明す
る。

第３図は、本発明の一実施例を示すブロツク図
である。

第３図の１１はクロツクパルスをカウントする
カウンタであり、１２はCPU１５よりデータバ
ス１６を用いて送られてくるカウント値を保持す
るレジスタであり、１３はカウンタ１１とレジス
タ１２の値を比較し、一致した時に信号を出力す
る比較回路である。１７は比較回路１３から出力
される一致信号を用いて一致フラグ回路１４をセ
ツトするか否かを決定する許可フラグ回路であ
り、１８は許可フラグ回路１７の値によつて一致
信号を一致フラグ回路１４まで送るか否かを制御
するAND回路であり、１４はAND回路の出力が
“１”なつた時セツトされる一致フラグ回路であ
る。また１５はレジスタやALUを含んだCPUで、
読出回路１９やレジスタ１２をアクセスでき、か
つ許可フラグ回路１７のセツト／リセツトをデー
タバス１６を通して行なう。

次に、このタイマ回路の語長が４ビツトのとき
に、“17”という値をカウントする場合を、第４
図に示す第３図の主要な部分の信号のタイミング
チヤートを参照して説明する。

タイマ回路は語長が４ビツトであるので“16”
という値はカウントすることができる。レジスタ
１２には、このときに“１”という値をロードし
て、かつ許可フラグ回路１７をリセツトした状態
でカウンタ１１をスタートさせる。この時、一発
目のクロツクパルスが入力すると第４図のＡ点に
示すようにカウンタ１１の値は“１”となり、レ
ジスタの値と一致するので比較回路１３は一致信
号を出力する。しかし、この時点では、許可フラ
グ回路１７が“０”であるので、AND回路１８
は一致信号を一致フラグ回路１４まで送らず、一
致フラグ回路１４を“０”の状態のままとする。
以後カウントが進むたびにカウント値を増す。カ
ウント値が“８”になるとカウントの最上位ビツ
トは“１”となり、以後カウント値が“15”にな
るまで最上位ビツトは“１”の状態をつづけ、カ
ウント値が“０”になると最上位ビツトも０とな
る。カウント値が“０”にもどつて、次に“１”
の値になつた時も、許可フラグ回路１７が“０”
の状態であると一致フラグ回路１４はセツトされ
ず、無限にカウントを続けることになる。本例で
は“17”という値をカウントすることを目的とし
ているので、そのための動作を以下で述べる。

Ａ点でカウント値が“１”となつた後、クロツ
クパルスが入力される毎にカウント値は増す。８
個のクロツクパルスが入力するとカウント値は
“８”となり、カウンタ１１の最上位ビツトは
“１”になり、CPU１５はビツト内容確認命令の
実行により読み出し回路１９を利用して、そのこ
とを確認することができる。最上位ビツトが
“１”になつた時点（Ｂ点）で、CPU５によつて
許可フラグ回路１７をセツトする。このことによ
つて、次にカウント値が“１”になつたとき、比
較回路１３の一致信号がAND回路１８を通して
一致フラグ回路１４に達し、一致フラグ回路１４
をセツトするようにできる。

このとき、CPU１５によるビツト内容確認命
令は、少なくとも８発のクロツクパルスがカウン
タ１１に入力される周期よりも短かい周期に１回
の割合で実行される。したがつて、CPUはカウ
ンタ１１の最上位ビツトの変化を見逃すことなく
ポーリングでき同変化を確実にカウントすること
ができる。

一方、カウンタ１１のカウント値はクロツクパ
ルスの入力によつてカウント値は“８”から
“９”，“10”，…“15”となり、次にＣ点で“０”
となる。Ｃ点のあとさらに１発のクロツクパルス
が入力するとカウンタ１１のカウント値は“１”
となり比較回路１３は一致信号を出力する。この
時、許可フラグ回路１７は“１”であるので、一
致信号はAND回路８を通つて一致フラグ回路１
４に達し、一致フラグ回路１４をセツトする。す
なわち、以上の動作はカウント値が“１”……
“15”，“０”，“１”とすすみ、二回目の“１”の
時に一致フラグ１４がセツトされたことになり、
計17個のパルスをカウントしてから一致フラグ回
路１４が“１”になつたことを示す。

カウント値が“16”より小さい時は、タイマを
スタートさせる前に許可フラグ回路１７をセツト
させることによつて、一回目の一致信号で一致フ
ラグ回路１４をセツトさせることができ、“16”
より小さい値をカウントすることができる。

カウント値が“24”〜“31”や“40”〜“47”
のように最下位ビツトから４ビツト目が“１”の
ときは、次のようにカウントすることによつて計
数が可能である。例えば、“28”をカウントする
場合は、カウント値に“12”（＝“28”−“16”）を
セツトし、許可フラグ回路１７を“０”にしてタ
イマをスタートさせる。この場合は第５図に示す
ようなタイミングチヤートになり、CPU１５は
読出回路１９によつて最上位ビツトをチエツク
し、最上位ビツトが“０”から“１”になり、次
に“０”になつた時点（Ａ点）で許可フラグ回路
１７をセツトすると、その後にカウント値が
“12”になつた時、前例の場合と同様に一致フラ
グ回路１４がセツトされる。カウント値が“45”
の時は、カウント値に“13”（＝“45”−“32”）を
セツトし、許可フラグ回路１７を“０”にしてタ
イマをスタートさせる。CPU１５は読出回路１
９によつて最上位ビツトをチエツクし、最上位ビ
ツトが“０”，“１”，“０”，“１”と変わつたこと
を検出し、次の“０”になつた時に許可フラグ回
路１７をセツトする。その後カウント値が“13”
になつた時に一致フラグ回路１４がセツトされ
る。

以上のように、タイマの語長より長いカウント
値をカウントする場合は、カウント値をそのタイ
マの語長で表現できる数（本例では“16”）で割
り、その残りをレジスタ１２にセツトすることに
よつてカウンタ１１をスタートさせ、そして
CPU１５で読出回路１９を用いてカウンタ１１
の最上位ビツトをチエツクし、そのビツトの変化
の回数をCPU１５でカウントし、カウントしな
ければならない値の最下位ビツトから４ビツト目
が０の時は、前記の割算の商だけカウンタ１１の
最上位ビツトが“１”になつた時、許可フラグ１
７をセツトし、カウントする値の最下位ビツトか
ら４ビツト目が“１”の時は、前記の割算の商に
１を加えた数だけカウンタ１１が“０”になつた
時、許可フラグ回路１７を“１”にセツトするこ
とによつて、希望するカウント値を計数すること
ができる。

このように、最上位ビツトをCPU１５がカウ
ントすることは、入力しているクロツク信号はタ
イマ装置の語長で表現できる数の分だけ分周され
ているので、CPU１５がカウンタ１１の最上位
ビツトをチエツクする時間は大きくなり、CPU
１５の命令実行サイクルよりもかなり小さい周期
をもつたクロツクパルスでも精度よくカウントす
ることができるといえる。

（発明の効果）以上詳細に説明したとおり、本発明の装置によ
れば、前述の構成をとることにより、比較的大き
な値すなわち周波数の高いパルスをカウントする
場合でも、従来のように処理能力の大きいハード
ウエアを用いたり、あるいは割込み処理をした
り、プリスケーラを用いたりする必要が無いの
で、ハードウエアを少なくしてかつ精度の良いカ
ウントを行うことができるという効果が得られ
る。

【図面の簡単な説明】

第１図及び第２図は従来例のブロツク図、第３
図は本発明の一実施例のブロツク図、第４及び第
５図は本発明の一実施例の動作タイミングを示し
たタイミング図である。図において、１１…カウンタ、１２…レジス
タ、１３…比較回路、１４…一致フラグ回路、１
５…CPU（中央制御処理装置）、１６…データバ
ス、１７…許可フラグ回路、１８…AND回路、
１９…読出回路。

Claims

【特許請求の範囲】

１クロツクパルスをカウントするカウンタと、
所定の値を保持するレジスタと、前記カウンタの
内容が前記レジスタの内容と一致したときに一致
信号を発生する比較回路とを有するデータ処理装
置におけるタイマ装置において、前記カウンタの
少なくとも最上位ビツトを読み出すことのできる
読出回路と、前記データ処理装置の中央処理装置
によつてセツト・リセツト可能な許可フラグ回路
と、前記比較回路の出力と前記許可フラグ回路の
出力とにもとづいて制御される一致フラグ回路
と、前記許可フラグ回路がセツトされているとき
に前記比較回路の一致信号によつて前記一致フラ
グ回路をセツトし前記許可フラグ回路がリセツト
されているときには前記比較回路の一致信号で前
記一致フラグ回路をセツトしないように制御する
制御回路とを設けたことを特徴とするタイマ装
置。