JPH05225359A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】 【目的】 周辺回路からレディ信号が到来しないこと等
に起因してバスサイクル異常が発生した場合、これを直
ちに検出できるようにすること。 【構成】 エッジ検出回路９、１０はＣＰＵ部７から出
力されるリード信号若しくはライト信号８のリーディン
グエッジ及びトレーディングエッジを検出し、カウンタ
回路１２はエッジ検出回路９、１０におけるリーディン
グエッジの検出に応答して起動されてクロック信号φの
計数を開始しかつトレーデングエッジの検出に応答して
計数を停止する。比較回路１４はカウンタ回路１２の計
数値Ｃと基準値設定回路１３の計数基準値Ｃｒｅｆとを
比較し計数値が前記計数基準値を越えるとＣＰＵ部７に
対する割込み要求信号１７を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロコンピュー
タ装置に係り、特にプログラムの実行に支承が生じた場
合、その原因がバスサイクルの異常にあることを直ちに
判別可能としたマイクロコンピュータ装置に関する。

【０００２】この種のマイクロコンピュータ装置におい
ては、ＣＰＵからリード信号及びライト信号をそれぞれ
一定期間出力することにより、周辺回路に対する１回の
バスサイクルを完了する。また、ＣＰＵがアクセスタイ
ムの長い周辺回路をアクセスする場合には、周辺回路側
からのレディ信号が到来するまでリード信号若しくはラ
イト信号をホールドさせることにより、バスサイクルを
引き伸ばすことが行われている。そのため、例えば、周
辺機器側に何等かのトラブルが生じてレディ信号が到来
しないと、ＣＰＵ側ではいつまでもリード信号もしくは
ライト信号をホールドし続けることとなり、プログラム
の実行に支承を来す結果となる。

【０００３】しかしながら、従来この種のマイクロコン
ピュータにおけるトラブル検出手段としては所謂ウォッ
チドッグタイマが利用されていたため、プログラムの実
行に支承が生じても直ちにその原因がこのようなバスサ
イクルの異常にあることをなかなか判別できないと言う
不都合があった。

【０００４】そのため、プログラムの実行に支承が生じ
た場合、その原因がバスサイクルの異常にあることを直
ちに判別できる手段が要望されていた。

【０００５】

【従来の技術】従来のマイクロコンピュータ装置の一例
を図６のブロック図に示す。同図において、マイクロコ
ンピュータ装置１は大規模集積回路化された半導体装置
として構成されている。

【０００６】マイクロコンピュータ装置１には、マイク
ロプロセッサを主体として構成されたＣＰＵ部２と、内
部バス（データバス、アドレスバス、リード・ライト信
号線等）３を介してＣＰＵ２からアクセスされる周辺回
路（ＲＡＭ、ＲＯＭ、Ｉ／Ｏ等）４と、所謂ウォッチド
ッグタイマとして機能する多ビットカウンタ回路５と、
ＣＰＵ部２の動作クロック及びカウンタ５の被計数クロ
ックとなるクロック信号φを供給するクロック発振回路
６とが内蔵されている。

【０００７】そして、ＣＰＵ部２にて実行されるシステ
ムプログラムには、プログラムが正常に実行されている
限り、カウンタ５の計数値がオーバーフローしないよ
う、これを毎回特定の時間内に繰り返しリセットさせる
処理が含まれている。

【０００８】かかる構成において、ＣＰＵ２がアクセス
タイムの比較的短い周辺回路４をアクセスする場合に
は、ＣＰＵ２からリード信号及びライト信号をそれぞれ
一定期間出力することにより、周辺回路４に対する１回
のバスサイクルを完了する。また、ＣＰＵ２がアクセス
タイムの長い周辺回路４をアクセスする場合には、周辺
回路４側からのレディ信号ＲＤＹが到来するまでリード
信号若しくはライト信号をホールドさせ、バスサイクル
を引き伸ばすことが行われている。

【０００９】ところが、例えば、周辺機器側に何等かの
トラブルが生じてレディ信号が到来しないと、ＣＰＵ部
２側ではいつまでもリード信号もしくはライト信号をホ
ールドし続けることとなり、バスサイクルの異常により
プログラムの実行に支承を来す結果となる。

【００１０】すると、カウンタ５は特定時間内にリセッ
トされなくなってオーバーフローすることとなり、この
オーバーフロー信号は割込み要求信号としてＣＰＵ部２
へと供給される。従って、この割込み要求信号によりＣ
ＰＵ部２をハードウェア的にリセットさせたり、或いは
この割込み要求信号に対応して特定の故障フラグをセッ
トさせる処理を組み込む等の構成を予め採用しておけ
ば、ＣＰＵ部２の異常動作を未然に防止し、或いは故障
原因の究明を容易ならしめることができる訳である。

【００１１】しかしながら、このような従来のマイクロ
コンピュータ装置における故障検出方法にあっては、何
等かの原因によりプログラムが正常に実行されなくなっ
たことをウォッチドッグタイマを利用して検出するもの
であったため、ここで検出される故障原因は上述したバ
スサイクル異常に止まらず、プログラム自体の異常やハ
ードウェア（メモリ等）の異常等のように多岐に亘り、
その結果、ひとたび故障が検出されても原因究明に手間
取ると言う問題点があった。

【００１２】

【発明が解決しようとする課題】上述のように、従来の
マイクロコンピュータ装置における故障検出方法にあっ
ては、何等かの原因によりプログラムが正常に実行され
なくなったことをウォッチドッグタイマを利用して検出
するものであったため、ここで検出される故障原因は上
述したバスサイクル異常に止まらず、プログラム自体の
異常やハードウェア（メモリ等）の異常等も含まれてお
り、その結果、ひとたび故障が検出されてもその原因究
明に手間取ると言う問題点があった。

【００１３】この発明は上述の問題点に鑑みてなされた
ものであり、その目的とするところは、周辺回路からレ
ディ信号が到来しないこと等に起因してバスサイクル異
常が発生した場合、これを直ちに検出できるようにした
マイクロコンピュータ装置を提供することにある。

【００１４】

【課題を解決するための手段】図１の原理構成図に示さ
れるように、この出願の請求項１の発明は上記の目的を
達成するために、マイクロプロセッサを主体として構成
されたＣＰＵ部７と、前記ＣＰＵ部から出力されるリー
ド信号若しくはライト信号８のリーディングエッジ及び
トレーディングエッジを検出するエッジ検出回路９、１
０と、計時基準となるクロック信号φを発生する発振回
路１１と、前記エッジ検出回路におけるリーディングエ
ッジの検出に応答して起動されて前記クロック信号の計
数を開始しかつトレーデングエッジの検出に応答して計
数を停止するカウンタ回路１２と、前記カウンタ回路に
おける計数基準値を設定する基準値設定回路１３と、前
記カウンタ回路の計数値と前記基準値設定回路の計数基
準値とを比較し前記計数値が前記計数基準値を越えると
前記ＣＰＵに対する割込み要求信号１７を発生する比較
回路１４とを具備することを特徴とするものである。

【００１５】この出願の請求項２の発明は上記の目的を
達成するために、前記基準値設定回路１３における計数
基準値の設定は、前記ＣＰＵ部７により制御可能である
ことを特徴とするものである。

【００１６】

【作用】請求項１の発明によれば、次のような作用を有
する。すなわち、図２の作用説明図に示されるように、
１回のＣＰＵバスサイクルはリード期間もしくはライト
期間からなり、これらの期間に対応してリード信号ＲＤ
Ｘ及びライト信号ＷＲＸはそれぞれアクティブ（但し、
図では“Ｌ”アクティブとする）状態となる。

【００１７】リーディングエッジ検出回路９は、リード
信号ＲＤＸ（又はライト信号ＷＲＸ）のリーディングエ
ッジを検出してカウンタ回路１２におけるカウント動作
を起動させる。すると、カウンタ回路１２は発振回路１
１からのクロック信号φを計数開始する。

【００１８】トレーディングエッジ検出回路１０は、リ
ード信号ＲＤＸ（又はライト信号ＷＲＸ）のトレーディ
ングエッジを検出してカウンタ回路１２におけるカウン
ト動作を停止させる。すると、カウンタ回路１２は発振
回路１１からのクロック信号φの計数を停止（クリアも
含む）する。

【００１９】比較回路１４は、カウンタ回路１２の計数
値Ｃと基準値設定回路１３の計数基準値Ｃｒｅｆとを比
較し、計数値Ｃが計数基準値Ｃｒｅｆを越えると（Ｃ≧
Ｃｒｅｆ）オーバーフロー信号を出力する。このオーバ
ーフロー信号は割込み要求信号１７としてＣＰＵ部７へ
と供給される。

【００２０】ＣＰＵ部７では、この割込み要求信号１７
に応答して所定の割込み処理を実行させ、例えば特定の
故障フラグをセットする等してその後の故障原因究明の
便ならしめる。

【００２１】従って、ＣＰＵ部７の正常動作時に想定さ
れる最大アクティブ時間となるように計数基準値Ｃｒｅ
ｆの値を設定しておけば、アクセス速度の遅い周辺回路
をアクセスした際にレディ信号ＲＤＹが到来しないこと
等に起因してバスサイクル異常が生じたような場合に
は、これを故障フラグの状態に基いて後に容易に究明す
ることができる。

【００２２】また、この出願の請求項２の発明によれ
ば、基準値設定回路１３の計数基準値Ｃｒｅｆの値をＣ
ＰＵ部７からの制御により任意の適当な値に設定変更す
ることができる。

【００２３】従って、マイクロコンピュータ装置全体を
大規模集積化した場合であっても、任意の周辺回路のシ
ステム構成に合わせて最適な計数基準値Ｃｒｅｆを選定
することができ、設計自由度を維持しつつユーザ側のシ
ステム構成に柔軟に対応することができる他、実行され
るプログラムそれ自体でリアルタイムに計数基準値Ｃｒ
ｅｆを変更すれば、その都度アクセスされる周辺回路の
アクセスタイムに合わせて適切な故障検出を行うことも
できる。

【００２４】

【実施例】本発明に係るマイクロコンピュータ装置の一
実施例を図１〜図５を参照しながら詳細に説明する。

【００２５】図１の原理構成図に示されるように、本発
明のマイクロコンピュータ装置１５は、マイクロプロセ
ッサを主体として構成されたＣＰＵ部７と、前記ＣＰＵ
部から出力されるリード信号（ＲＤＸ）若しくはライト
信号（ＷＲＸ）８のリーディングエッジ及びトレーディ
ングエッジを検出するエッジ検出回路（リーディングエ
ッジ検出回路９、トレーディングエッジ検出回路１０）
と、計時基準となるクロック信号φを発生する発振回路
１１と、前記エッジ検出回路におけるリーディングエッ
ジの検出に応答して起動されて前記クロック信号の計数
を開始しかつトレーデングエッジの検出に応答して計数
を停止するカウンタ回路１２と、前記カウンタ回路にお
ける計数基準値を設定する基準値設定回路１３と、前記
カウンタ回路の計数値と前記基準値設定回路の計数基準
値とを比較し前記計数値が前記計数基準値を越えると前
記ＣＰＵに対する割込み要求信号１７を発生する比較回
路１４とを大規模集積（ＬＳＩ）化してして構成されて
いる。

【００２６】ＣＰＵ部７としては在来のマイクロプロセ
ッサ回路を任意に採用することができ、また発振回路１
１としてはＣＰＵ部７に対する動作クロック供給源をそ
のまま利用したり、これを適当に分周したものを利用し
たり、或いは別途専用の水晶発振回路を利用する等の如
く周知の構成を採用することができる。

【００２７】エッジ検出回路９、１０の具体的な回路構
成としては、その後段に位置するカウンタ回路１２の構
成に合わせて適宜な態様を採ることができ、その一例を
図３及び図４に示す。

【００２８】図３に示されるエッジ検出回路は、リード
信号ＲＤＸ又はライト信号ＷＲＸのリーディングエッジ
及びトレーディングエッジを検出するエッジ検出部２４
と、該エッジ検出部２４におけるリーディングエッジの
検出に応答しセットされかつトレーディングエッジの検
出若しくは電源投入時に発生するパワーオンリセット信
号ＲＥＳＥＴに応答してリセットされるＲＳフリップフ
ロップ部２５とから構成されている。

【００２９】エッジ検出部２４は、リード信号ＲＤＸと
ライト信号ＷＲＸとの論理積反転を得るＮＡＮＤゲート
１８と、リード信号ＲＤＸとライト信号ＷＲＸとの論理
積を得るＡＮＤゲート１９と、アンドゲート１９の出力
を僅かに遅延させるディレイ素子２１と、ＮＡＮＤゲー
ト１８の出力とディレイ素子２１の出力との論理積を得
るアンドゲート２２と、ＮＡＮＤゲート１８の出力とデ
ィレイ素子２１の出力との論理和反転を得るＮＯＲゲー
ト２３とから構成されている。

【００３０】そして、リード信号ＲＤＸ又はライト信号
ＷＲＸのリーディングエッジに応答して、アンドゲート
２２から“Ｈ”パルスが、またリード信号ＲＤＸ又はラ
イト信号ＷＲＸのトレーディングエッジに応答して、Ｎ
ＯＲゲート２３から“Ｈ”パルスが出力されるようなさ
れている。

【００３１】一方、ＲＳフリップフロップ２５は、互い
に入出力を帰還するように接続された２個のＮＯＲゲー
ト２６、２７で構成され、そのＱ反転出力であるクリア
信号ＣＬＲは、エッジ検出部２４を構成するＡＮＤゲー
ト２２から出力されるリーディングエッジ検出パルスに
応答して“Ｌ”状態にセットされ、かつエッジ検出部２
４を構成するＮＯＲゲート２３から出力されるトレーデ
ィングエッジ検出パルス或いはパワーオンリセットパル
スＲＥＳＥＴに応答して“Ｌ”状態にリセットされるよ
うになされている。

【００３２】一方、図４に示されるバイナリカウンタ２
８は、クリア信号ＣＬＲの“Ｌ”状態から“Ｈ”状態へ
の変化にてリセット解除動作を行うと共に計数動作を開
始し、その後クリア信号ＣＬＲが“Ｈ”状態にある間
中、計数動作を継続してその計数値を２ビットのバイナ
リコードＱＡ、ＱＢとして出力するようになされ、更に
クリア信号ＣＬＲが“Ｈ”状態から“Ｌ”状態になると
計数動作を停止すると共に、カウンタをリセットする。

【００３３】また、図４に示される基準値設定回路２９
は、ＣＰＵ部７に通ずるデータバス（図示せず）から送
られてくる２ビットの計数基準データＰＡ、ＰＢをＣＰ
Ｕ部７からの制御にて適当なタイミングで取り込む２個
のＤ型フリップフロップにて構成されている。（ここ
で、本例では２ビットの場合を示すが、必要に応じてｎ
ビットに拡張できる。） また、図４に示される比較回路３０は、バイナリカウン
タ２８の計数値出力ＱＡ、ＱＢと基準値設定回路２９の
計数基準データＰＡ、ＰＢとの一致を判別する排他論理
和反転回路で構成され、両者の一致が判別されると共に
クロックφと同幅の“Ｈ”パルスを出力し、これを割込
み要求信号ＩＮＴとして前記ＣＰＵ部７へと供給するよ
うなされている。

【００３４】次に、以上の構成よりなる実施例装置の動
作を図５を参照しながら詳述する。故障検出動作を開始
するに先立ち、基準値設定回路２９を構成する２個のＤ
型フリップフロップ３１、３２には適当な計数基準値デ
ータ（この例では“１”、“１”とする）が設定され
る。この計数基準値データの設定は種々の方法により行
うことができる。

【００３５】第１の方法としては、適当な手動設定プロ
グラムを走らせることにより、周辺回路としてのキー入
力装置等から手動で入力されたデータをこの２個のＤ型
フリップフロップ３１、３２に転送記憶させるものであ
る。

【００３６】第２の方法としては、ＣＰＵ部７にて実行
されるべきシステムプログラムの例えば電源投入後のイ
ニシャル処理として、特定のデータを２個のＤ型フリッ
プフロップ３１、３２に転送記憶させる処理を含めてお
き、プログラムを走らせるとともに自動的に計数基準値
データを設定記憶するものである。

【００３７】第３の方法としては、ＣＰＵ部７にて実行
されるべきシステムプログラムのルーチン処理として、
周辺回路をアクセスする度にその周辺回路のアクセス速
度に合わせて最適な計数基準値データを２個のＤ型フリ
ップフロップ３１、３２に設定記憶するものである。

【００３８】このようにして、計数基準値データの設定
が完了した後、ＣＰＵ部７にてプログラムの実行が開始
されると、バイナリカウンタ２８にはリード信号ＲＤＸ
若しくはライト信号ＷＲＸのリーディングエッジからト
レーディングエッジに至る時間長相当の計数値データＱ
Ａ、ＱＢが形成される。

【００３９】この計数値データＱＡ、ＱＢの値は、ＣＰ
Ｕ部７のバスサイクルが正常である間は、基準値設定回
路２９の設定データＰＡ、ＰＢ『１１』よりも小さいた
め、割込み要求信号ＩＮＴである“Ｈ”パルスが出力さ
れることはない。

【００４０】これに対して、ＣＰＵ部７が比較的にアク
セス速度の遅い周辺回路をアクセスしているときに、レ
ディ信号ＲＤＹが何等かの原因により欠落してバスサイ
クルに異常が生ずると、バイナリカウンタ２８の計数値
データ『ＱＡ、ＱＢ』は、『００』→『０１』→『１
０』→『１１』と増加して基準値設定回路２９の設定値
データ『ＰＡ、ＰＢ』である『１１』に一致するに至
り、比較回路３０から割込み要求信号ＩＮＴである
“Ｈ”パルスが出力される。

【００４１】すると、この割込み要求信号ＩＮＴを受け
たＣＰＵ部７では、所定の割込み処理を実行することに
より、特定の故障フラグをセットする等によりバスサイ
クル異常があったことを記憶する。従って、後にこの故
障フラグの状態を所定の原因究明プログラムにて参照す
れば、過去にバスサイクル異常があったことを直ちに判
別することができる。

【００４２】別の例としては、この割込み要求信号ＩＮ
ＴをＣＰＵ部７を構成するマイクロプロセッサのリセッ
ト端子ＲＳＴへと供給すれば、ＣＰＵ部７の動作を強制
的にリセットさせ異常動作を回避させることもできる。

【００４３】更に、別の例としては、ＣＰＵ部７内に別
途フリップフロップをハードウェア的に設け、これを前
記割込み要求信号ＩＮＴにてマイクロプロセッサを経由
せず直接にセットすれば、バス異常の原因がマイクロプ
ロセッサ側にある場合にも、バス異常の発生を確実に記
憶させることができる。

【００４４】

【発明の効果】以上の説明で明らかなように、この発明
によれば、周辺回路からレディ信号が到来しないこと等
に起因してバスサイクル異常が発生した場合、これを直
ちに検出でき、この種マイクロコンピュータ装置におけ
る故障原因の究明を容易ならしめることができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の作用説明図である。

【図３】エッジ検出回路の一実施例の構成図である。

【図４】カウンタ部、基準値発生部、比較部の一実施例
を示す構成図である。

【図５】図３、図４中の各部の信号状態を示す波形図で
ある。

【図６】従来装置の一例を示すブロック図である。

【符号の説明】

７…ＣＰＵ部 ８…リード信号又はライト信号 ９…リーディングエッジ検出回路 １０…トレーディンクエッジ検出回路 １１…発振回路 １２…カウンタ回路 １３…基準値設定回路 １４…比較回路 １５…マイクロコンピュータ装置 １６…本発明の要部 １７…割込み要求信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ部（７）と、前記ＣＰＵ部から出
   力されるリード信号若しくはライト信号（８）のリーデ
   ィングエッジ及びトレーディングエッジを検出するエッ
   ジ検出回路（９、１０）と、計時基準となるクロック信
   号（φ）を発生する発振回路（１１）と、前記エッジ検
   出回路におけるリーディングエッジの検出に応答して起
   動されて前記クロック信号の計数を開始しかつトレーデ
   ングエッジの検出に応答して計数を停止するカウンタ回
   路（１２）と、前記カウンタ回路における計数基準値を
   設定する基準値設定回路（１３）と、前記カウンタ回路
   の計数値と前記基準値設定回路の計数基準値とを比較し
   前記計数値が前記計数基準値を越えると前記ＣＰＵ部に
   対する割込み要求信号（１７）を発生する比較回路（１
   ４）とを具備することを特徴とするマイクロコンピュー
   タ装置（１５）。
2. 【請求項２】 前記基準値設定回路（１３）における計
   数基準値の設定は、前記ＣＰＵ部（７）により制御可能
   であることを特徴とする請求項１に記載のマイクロコン
   ピュータ装置（１５）。