JPH0644068A - Ｃｐｕ速度制御装置 - Google Patents
Ｃｐｕ速度制御装置Info
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- JPH0644068A JPH0644068A JP4195606A JP19560692A JPH0644068A JP H0644068 A JPH0644068 A JP H0644068A JP 4195606 A JP4195606 A JP 4195606A JP 19560692 A JP19560692 A JP 19560692A JP H0644068 A JPH0644068 A JP H0644068A
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- loop
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Abstract
(57)【要約】
【目的】 ソフトタイマの処理を含むプログラムの実行
のためＣＰＵの命令実行速度を制御するＣＰＵ速度制御
装置に関し、ハードウェアの命令実行速度が変わっても
プログラムを変更することなくソフトタイマによる待ち
時間が変わらないようにＣＰＵの命令実行速度を制御す
ることの可能なＣＰＵ速度制御装置を提供すること。 【構成】 ＣＰＵ１０が少なくとも特定の一部のＩ／Ｏ
アドレスをアクセスしたことを検出するＩ／Ｏアクセス
検出部１２と、ＣＰＵが命令をフェッチすべく出力した
アドレスを順次格納するアドレス格納部１６と、該アド
レス格納部に格納されたアドレスの値にもとづき、ＣＰ
Ｕがループ処理を実行中であることを検出するループ検
出部１８と、前記Ｉ／Ｏアクセス検出部がＩ／Ｏアクセ
スを検出した後、該ループ検出部がループ処理の実行を
検出した時、該ループ検出部がループ処理の実行を検出
しなくなるまでＣＰＵの実行速度を変更する実行速度変
更部２０とを具備する。
のためＣＰＵの命令実行速度を制御するＣＰＵ速度制御
装置に関し、ハードウェアの命令実行速度が変わっても
プログラムを変更することなくソフトタイマによる待ち
時間が変わらないようにＣＰＵの命令実行速度を制御す
ることの可能なＣＰＵ速度制御装置を提供すること。 【構成】 ＣＰＵ１０が少なくとも特定の一部のＩ／Ｏ
アドレスをアクセスしたことを検出するＩ／Ｏアクセス
検出部１２と、ＣＰＵが命令をフェッチすべく出力した
アドレスを順次格納するアドレス格納部１６と、該アド
レス格納部に格納されたアドレスの値にもとづき、ＣＰ
Ｕがループ処理を実行中であることを検出するループ検
出部１８と、前記Ｉ／Ｏアクセス検出部がＩ／Ｏアクセ
スを検出した後、該ループ検出部がループ処理の実行を
検出した時、該ループ検出部がループ処理の実行を検出
しなくなるまでＣＰＵの実行速度を変更する実行速度変
更部２０とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、ソフトタイマの処理を
含むプログラムの実行のためＣＰＵの命令実行速度を制
御するＣＰＵ速度制御装置に関する。
含むプログラムの実行のためＣＰＵの命令実行速度を制
御するＣＰＵ速度制御装置に関する。
【０００２】
【従来の技術】近年の半導体技術の進歩とともに、ＣＰ
Ｕ素子の動作速度およびメモリ素子のアクセスタイムは
年々改善されている。従来機種のＣＰＵの命令がすべて
実行可能で、かつ、従来機種よりも速い動作クロックの
もとで動作可能なＣＰＵ素子、或いは従来機種よりもア
クセスタイムの短かいメモリ素子が出現した場合、従来
機種のもとで開発されたソフトウェアをそれらが組み込
まれたコンピュータ機器上でそのまま実行させれば、ソ
フトウェアの処理時間・能力もそれに応じて著しく改善
される。
Ｕ素子の動作速度およびメモリ素子のアクセスタイムは
年々改善されている。従来機種のＣＰＵの命令がすべて
実行可能で、かつ、従来機種よりも速い動作クロックの
もとで動作可能なＣＰＵ素子、或いは従来機種よりもア
クセスタイムの短かいメモリ素子が出現した場合、従来
機種のもとで開発されたソフトウェアをそれらが組み込
まれたコンピュータ機器上でそのまま実行させれば、ソ
フトウェアの処理時間・能力もそれに応じて著しく改善
される。
【０００３】ところで、ＯＳ（オペレーティングシステ
ム）のように、ディスク制御等のＩ／Ｏアクセスを含む
プログラムにおいて、Ｉ／Ｏアクセス後の割り込みを所
定の待ち時間の間に時間監視するため、或いはＩ／Ｏア
クセス後所定の待ち時間をおいて次のＩ／Ｏアクセスを
するようにＩ／Ｏの仕様が定められているとき、待ち時
間の計測のため等にいわゆるソフトタイマが使用される
場合がある。このソフトタイマは、通常、レジスタ等に
定数をロードし、その後ループを回る毎にレジスタ内の
値を減少又は増加させ、レジスタ内の値が所定の値にな
ったらループを抜け出して次の処理へ進むように構成さ
れる。一重のループのみでは待ち時間が足りないとき
は、ループを２重、３重にすることが行なわれる。最初
にロードされる定数又は到達値は所望の待ち時間及びＣ
ＰＵの命令実行速度から計算され、プログラム内に設定
される。
ム）のように、ディスク制御等のＩ／Ｏアクセスを含む
プログラムにおいて、Ｉ／Ｏアクセス後の割り込みを所
定の待ち時間の間に時間監視するため、或いはＩ／Ｏア
クセス後所定の待ち時間をおいて次のＩ／Ｏアクセスを
するようにＩ／Ｏの仕様が定められているとき、待ち時
間の計測のため等にいわゆるソフトタイマが使用される
場合がある。このソフトタイマは、通常、レジスタ等に
定数をロードし、その後ループを回る毎にレジスタ内の
値を減少又は増加させ、レジスタ内の値が所定の値にな
ったらループを抜け出して次の処理へ進むように構成さ
れる。一重のループのみでは待ち時間が足りないとき
は、ループを２重、３重にすることが行なわれる。最初
にロードされる定数又は到達値は所望の待ち時間及びＣ
ＰＵの命令実行速度から計算され、プログラム内に設定
される。
【０００４】
【発明が解決しようとする課題】この様なソフトタイマ
を随所に含むソフトウェアプログラムを処理速度の速い
機種で実行させる場合、他のソフトウェア処理と同様
に、ソフトタイマの待ち時間も短縮される。待ち時間が
短かくなれば、本来充分な余裕をとって設計されていた
ものが余裕がなくなって動作が不確実になったり、正常
な動作をしなくなるという恐れがある。
を随所に含むソフトウェアプログラムを処理速度の速い
機種で実行させる場合、他のソフトウェア処理と同様
に、ソフトタイマの待ち時間も短縮される。待ち時間が
短かくなれば、本来充分な余裕をとって設計されていた
ものが余裕がなくなって動作が不確実になったり、正常
な動作をしなくなるという恐れがある。
【０００５】したがって従来では、旧来の機種のマシン
上で開発されたソフトウェアを新規に設計されたマシン
上で使用する場合、所定の試験項目に従って動作確認を
し、必要に応じてプログラムを変更する必要があり、煩
雑な作業と多大な時間を必要としていた。また、動作確
認時には発見できず、後で問題が発覚することもある。
上で開発されたソフトウェアを新規に設計されたマシン
上で使用する場合、所定の試験項目に従って動作確認を
し、必要に応じてプログラムを変更する必要があり、煩
雑な作業と多大な時間を必要としていた。また、動作確
認時には発見できず、後で問題が発覚することもある。
【０００６】ハードウェアの動作速度を旧来の機種と同
一にすることも考えられるが、これでは素子の動作速度
の改善による利益を享受できず、その他の利益、例えば
素子の小型化・低価格化の利益の享受にとどまる。した
がって本発明の目的は、ハードウェアの命令実行速度が
変わってもプログラムを変更することなくソフトタイマ
による待ち時間が変わらないようにＣＰＵの命令実行速
度を制御することの可能なＣＰＵ速度制御装置を提供す
ることにある。
一にすることも考えられるが、これでは素子の動作速度
の改善による利益を享受できず、その他の利益、例えば
素子の小型化・低価格化の利益の享受にとどまる。した
がって本発明の目的は、ハードウェアの命令実行速度が
変わってもプログラムを変更することなくソフトタイマ
による待ち時間が変わらないようにＣＰＵの命令実行速
度を制御することの可能なＣＰＵ速度制御装置を提供す
ることにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理構成
を表わすブロック図である。図において、本発明のＣＰ
Ｕ速度制御装置は、ＣＰＵ１０が少なくとも特定の一部
のＩ／Ｏアドレスをアクセスしたことを検出するＩ／Ｏ
アクセス検出部１２と、ＣＰＵが命令をフェッチすべく
出力したアドレスを順次格納するアドレス格納部１６
と、該アドレス格納部に格納されたアドレスの値にもと
づき、ＣＰＵがループ処理を実行中であることを検出す
るループ検出部１８と、前記Ｉ／Ｏアクセス検出部がＩ
／Ｏアクセスを検出した後、該ループ検出部がループ処
理の実行を検出した時、該ループ検出部がループ処理の
実行を検出しなくなるまでＣＰＵの実行速度を変更する
実行速度変更部２０とを具備することを特徴とするもの
である。
を表わすブロック図である。図において、本発明のＣＰ
Ｕ速度制御装置は、ＣＰＵ１０が少なくとも特定の一部
のＩ／Ｏアドレスをアクセスしたことを検出するＩ／Ｏ
アクセス検出部１２と、ＣＰＵが命令をフェッチすべく
出力したアドレスを順次格納するアドレス格納部１６
と、該アドレス格納部に格納されたアドレスの値にもと
づき、ＣＰＵがループ処理を実行中であることを検出す
るループ検出部１８と、前記Ｉ／Ｏアクセス検出部がＩ
／Ｏアクセスを検出した後、該ループ検出部がループ処
理の実行を検出した時、該ループ検出部がループ処理の
実行を検出しなくなるまでＣＰＵの実行速度を変更する
実行速度変更部２０とを具備することを特徴とするもの
である。
【０００８】
【作用】Ｉ／Ｏに関する待ち時間制御のためのソフトタ
イマは、通常、ＣＰＵがＩ／Ｏアクセス後ループ処理に
入る構成がとられている。したがって、Ｉ／Ｏアクセス
検出部１２がＩ／Ｏアクセスを検出した後にループ検出
部１８がループ処理を検出したら、ループ処理が終るま
で実行速度変更部２０がＣＰＵ１０の実行速度を変更す
ることにより、ソフトタイマの部分のみの実行速度を遅
くする制御が可能となる。
イマは、通常、ＣＰＵがＩ／Ｏアクセス後ループ処理に
入る構成がとられている。したがって、Ｉ／Ｏアクセス
検出部１２がＩ／Ｏアクセスを検出した後にループ検出
部１８がループ処理を検出したら、ループ処理が終るま
で実行速度変更部２０がＣＰＵ１０の実行速度を変更す
ることにより、ソフトタイマの部分のみの実行速度を遅
くする制御が可能となる。
【０００９】
【実施例】図２は本発明の一実施例を表わす回路図であ
る。ウェイト信号生成回路２２は所定のタイミングでコ
ントロールバス２２上にウェイト信号を出力することに
よってＣＰＵ１０の実行速度を変更するものであるが、
本来は、ＣＰＵの動作をメモリ（図示せず）等の周辺デ
バイスのアクセス時間に合わせるために備えられてい
る、命令フェッチ信号検出回路２３は、コントロールバ
ス２４上の信号からＣＰＵ１０がメモリから命令をフェ
ッチする毎に出力されるパルスを生成し出力する。その
様な信号がコントロールバス２４上に出力されている場
合は、単にそれを引き出すのみで良い。
る。ウェイト信号生成回路２２は所定のタイミングでコ
ントロールバス２２上にウェイト信号を出力することに
よってＣＰＵ１０の実行速度を変更するものであるが、
本来は、ＣＰＵの動作をメモリ（図示せず）等の周辺デ
バイスのアクセス時間に合わせるために備えられてい
る、命令フェッチ信号検出回路２３は、コントロールバ
ス２４上の信号からＣＰＵ１０がメモリから命令をフェ
ッチする毎に出力されるパルスを生成し出力する。その
様な信号がコントロールバス２４上に出力されている場
合は、単にそれを引き出すのみで良い。
【００１０】図１のＩ／Ｏアクセス検出部１２はＩ／Ｏ
アクセス検出回路２６、カウンタ２８、およびフリップ
フロップ３０により実現される。Ｉ／Ｏアクセス検出回
路２６は、コントロールバス２４上に出力される信号か
ら、ＣＰＵ１０がＩ／Ｏに対してアクセスしたことを表
わすパルスを生成する。その様な信号がコントロールバ
ス２４上に出力されている場合は、その信号を単に引き
出すのみで良い。また、一部の特定のＩ／Ｏアドレスの
みを対象とする場合は、アドレスバス３２上のアドレス
信号をデコードしてアドレス信号がその領域を指してい
ることを示す信号を生成し、それとＡＮＤをとって出力
するように構成する。Ｉ／Ｏアクセス検出回路２６から
パルスが出力されると、フリップフロップ３０はセット
され、同時にカウンタ２８には予め定められた定数がロ
ードされる。カウンタ２８は命令フェッチ信号検出回路
２３からのパルスをカウントし、そのキャリー信号によ
りフリップフロップ３０がリセットされる。したがっ
て、フリップフロップ３０の出力は、ＣＰＵ１０が（所
定のアドレスの）Ｉ／Ｏをアクセスした後Ｈレベルとな
り、カウンタ２８へロードされる定数の補数に相当する
数だけ命令をフェッチするまでＨレベルを保つ。
アクセス検出回路２６、カウンタ２８、およびフリップ
フロップ３０により実現される。Ｉ／Ｏアクセス検出回
路２６は、コントロールバス２４上に出力される信号か
ら、ＣＰＵ１０がＩ／Ｏに対してアクセスしたことを表
わすパルスを生成する。その様な信号がコントロールバ
ス２４上に出力されている場合は、その信号を単に引き
出すのみで良い。また、一部の特定のＩ／Ｏアドレスの
みを対象とする場合は、アドレスバス３２上のアドレス
信号をデコードしてアドレス信号がその領域を指してい
ることを示す信号を生成し、それとＡＮＤをとって出力
するように構成する。Ｉ／Ｏアクセス検出回路２６から
パルスが出力されると、フリップフロップ３０はセット
され、同時にカウンタ２８には予め定められた定数がロ
ードされる。カウンタ２８は命令フェッチ信号検出回路
２３からのパルスをカウントし、そのキャリー信号によ
りフリップフロップ３０がリセットされる。したがっ
て、フリップフロップ３０の出力は、ＣＰＵ１０が（所
定のアドレスの）Ｉ／Ｏをアクセスした後Ｈレベルとな
り、カウンタ２８へロードされる定数の補数に相当する
数だけ命令をフェッチするまでＨレベルを保つ。
【００１１】図１のアドレス格納部１６は縦続接続され
て複数段のシフトレジスタを構成する複数のフリップフ
ロップ３４−０〜３４−ｎにより実現される。各フリッ
プフロップにはクロック信号として命令フェッチ信号検
出回路２３からのパルスが供給されている。したがっ
て、ｎ＋１個のフリップフロップ３４−０〜３４−ｎは
ＣＰＵが最近に実行したｎ＋１個の命令のアドレスを保
持するトレースメモリとして機能する。なお、フリップ
フロップ３４の個数ｎは１５個程度が好ましい。
て複数段のシフトレジスタを構成する複数のフリップフ
ロップ３４−０〜３４−ｎにより実現される。各フリッ
プフロップにはクロック信号として命令フェッチ信号検
出回路２３からのパルスが供給されている。したがっ
て、ｎ＋１個のフリップフロップ３４−０〜３４−ｎは
ＣＰＵが最近に実行したｎ＋１個の命令のアドレスを保
持するトレースメモリとして機能する。なお、フリップ
フロップ３４の個数ｎは１５個程度が好ましい。
【００１２】図１のループ検出部１８は複数個の比較器
３６−１〜３６−ｎ、ＯＲ回路３８、カウンタ４０およ
びフリップフロップ４２で実現される。比較回路３６−
１〜３６−ｎは第１段目のフリップフロップ３４−０に
保持される現在実行中の命令のアドレスとその他のフリ
ップフロップ３４−１〜３４−ｎに保持されているアド
レスとを比較し、両者が一致した時出力信号のレベルを
“Ｈ”にする。ＯＲ回路３８にはすべての比較回路３６
−１〜３６−ｎの出力が入力されているので、その出力
は比較回路３６のいずれか１つにおいて一致が検出され
たとき“Ｈ”レベルとなる。このときフリップフロップ
４２はセットされ、同時にカウンタ４０に初期値がロー
ドされる。カウンタ４０は命令フェッチ信号検出回路２
３からのパルスをカウントし、そのキャリー信号により
フリップフロップ４２がリセットされる。したがって、
フリップフロップ３４−０に保持される実行中の命令の
アドレスがフリップフロップ３４−１〜３４−ｎに保持
されているアドレスのいずれかに一致すればフリップフ
ロップ４２の出力は“Ｈ”レベルとなり、その一致がカ
ウンタ４０にロードされる数の補数に等しい数以上途切
れない限り、“Ｈ”レベルが維持される。すなわち、フ
リップフロップ４２の出力は、ＣＰＵがループ処理を実
行中であることを示す信号となる。なお、カウンタ４０
にロードされる数の補数としては、５程度が好ましい。
３６−１〜３６−ｎ、ＯＲ回路３８、カウンタ４０およ
びフリップフロップ４２で実現される。比較回路３６−
１〜３６−ｎは第１段目のフリップフロップ３４−０に
保持される現在実行中の命令のアドレスとその他のフリ
ップフロップ３４−１〜３４−ｎに保持されているアド
レスとを比較し、両者が一致した時出力信号のレベルを
“Ｈ”にする。ＯＲ回路３８にはすべての比較回路３６
−１〜３６−ｎの出力が入力されているので、その出力
は比較回路３６のいずれか１つにおいて一致が検出され
たとき“Ｈ”レベルとなる。このときフリップフロップ
４２はセットされ、同時にカウンタ４０に初期値がロー
ドされる。カウンタ４０は命令フェッチ信号検出回路２
３からのパルスをカウントし、そのキャリー信号により
フリップフロップ４２がリセットされる。したがって、
フリップフロップ３４−０に保持される実行中の命令の
アドレスがフリップフロップ３４−１〜３４−ｎに保持
されているアドレスのいずれかに一致すればフリップフ
ロップ４２の出力は“Ｈ”レベルとなり、その一致がカ
ウンタ４０にロードされる数の補数に等しい数以上途切
れない限り、“Ｈ”レベルが維持される。すなわち、フ
リップフロップ４２の出力は、ＣＰＵがループ処理を実
行中であることを示す信号となる。なお、カウンタ４０
にロードされる数の補数としては、５程度が好ましい。
【００１３】図１の実行速度変更部２０はＡＮＤ回路４
４、インバータ４６、フリップフロップ４８およびウェ
イト信号生成回路２２によって実現される。ＡＮＤ回路
４４にはＩ／Ｏアクセスを検出したことを示す信号であ
るフリップフロップ３０の出力とループ処理を検出した
ことを示す信号であるフリップフロップ４２の出力が入
力されているので、Ｉ／Ｏアクセスが検出され、さらに
ループ処理が検出されたときその出力は“Ｈ”レベルと
なり、それによってフリップフロップ４８がセットされ
る。フリップフロップ４８のリセットはループ検出信号
をインバータ４６で反転した信号により行なわれる。フ
リップフロップ４８の出力はウェイト信号生成回路２２
に入力され、それが“Ｈ”レベルのときそこで生成され
るウェイト信号の幅が広くなるように制御される。した
がって、Ｉ／Ｏアクセスが検出されループ処理が検出さ
れるとループ処理が検出されなくなるまで幅の広いウェ
イト信号がコントロールバス２４上に出力され、ＣＰＵ
１０の実行速度が従来装置の命令実行時間と同等となる
ように制御される。
４、インバータ４６、フリップフロップ４８およびウェ
イト信号生成回路２２によって実現される。ＡＮＤ回路
４４にはＩ／Ｏアクセスを検出したことを示す信号であ
るフリップフロップ３０の出力とループ処理を検出した
ことを示す信号であるフリップフロップ４２の出力が入
力されているので、Ｉ／Ｏアクセスが検出され、さらに
ループ処理が検出されたときその出力は“Ｈ”レベルと
なり、それによってフリップフロップ４８がセットされ
る。フリップフロップ４８のリセットはループ検出信号
をインバータ４６で反転した信号により行なわれる。フ
リップフロップ４８の出力はウェイト信号生成回路２２
に入力され、それが“Ｈ”レベルのときそこで生成され
るウェイト信号の幅が広くなるように制御される。した
がって、Ｉ／Ｏアクセスが検出されループ処理が検出さ
れるとループ処理が検出されなくなるまで幅の広いウェ
イト信号がコントロールバス２４上に出力され、ＣＰＵ
１０の実行速度が従来装置の命令実行時間と同等となる
ように制御される。
【００１４】図２の回路の動作を、ＣＰＵが図３で示す
ようにコーディングされたソフトタイマを実行する場合
を例にとって以下に説明する。最初に図３に示されたソ
フトタイマのプログラムについて説明する。“Ｗ，１
０，ＩＯ３０”の命令を実行すると、Ｉ／ＯレジスタＩ
Ｏ３０に１０が書き込まれ、“ＳＴ ０，Ａ”の実行に
より大ループの制御変数Ａに０が書き込まれ、“ＳＴ
０，Ｂ”の実行により小ループの制御変数Ｂに０が書き
込まれる。アドレス１３および１４の命令で構成される
小ループでは１回通過する毎に制御変数Ｂに１が加えら
れ、符号ビットが１になるまでループが繰り返される。
大ループはアドレス１２〜１７の命令で構成され、小ル
ープを含むループを１回通過する毎にＡに１が加えら
れ、２０に等しくなるとアドレス１８へジャンプしてソ
フトタイマ処理が終了し、“Ｗ，００，ＩＯ３０”の実
行によりＩ／ＯレジスタＩＯ３０に０が書き込まれる。
ようにコーディングされたソフトタイマを実行する場合
を例にとって以下に説明する。最初に図３に示されたソ
フトタイマのプログラムについて説明する。“Ｗ，１
０，ＩＯ３０”の命令を実行すると、Ｉ／ＯレジスタＩ
Ｏ３０に１０が書き込まれ、“ＳＴ ０，Ａ”の実行に
より大ループの制御変数Ａに０が書き込まれ、“ＳＴ
０，Ｂ”の実行により小ループの制御変数Ｂに０が書き
込まれる。アドレス１３および１４の命令で構成される
小ループでは１回通過する毎に制御変数Ｂに１が加えら
れ、符号ビットが１になるまでループが繰り返される。
大ループはアドレス１２〜１７の命令で構成され、小ル
ープを含むループを１回通過する毎にＡに１が加えら
れ、２０に等しくなるとアドレス１８へジャンプしてソ
フトタイマ処理が終了し、“Ｗ，００，ＩＯ３０”の実
行によりＩ／ＯレジスタＩＯ３０に０が書き込まれる。
【００１５】図４は図３に示したソフトタイマのプログ
ラムをＣＰＵが実行しているときの図２のＡ〜Ｊで示し
た個所の信号の状態をそれぞれ（Ａ）〜（Ｊ）欄に示す
タイミングチャートである。アドレス１０番地の“Ｗ，
１０，ＩＯ３０”の命令が実行されるとＩ／Ｏアクセス
検出回路２６からパルスが出力され（（Ｂ）欄）、その
後、命令フェッチパルス（（Ａ）欄）を７個カウントす
るまでフリップフロップ３０の出力（（Ｃ）欄）は
“Ｈ”レベルに保たれる。ループ処理に入り、フリップ
フロップ３４−２に“１３”が保持されたとき（（Ｆ）
欄）フリップフロップ３４−０に保持される値（（Ｄ）
欄）と等しくなるので、比較器３６−２の出力（（Ｇ）
欄）は“Ｈ”レベルになり、ＯＲ回路３８の出力
（（Ｈ）欄）も“Ｈ”レベルになる。なお、（Ｄ）欄
中、他のフリップフロップに保持される値と等しいもの
を斜線で示し、（Ｆ）欄中、（Ｄ）欄の値と等しいもの
を斜線で示す。フリップフロップ４２の出力（（Ｉ）
欄）はＯＲ回路３８の出力（（Ｈ）欄）の信号が命令フ
ェッチパルス５個分以上の期間“Ｌ”レベルにならない
限り“Ｈ”レベルに保たれるので、ＣＰＵが図３に示さ
れたアドレス１２から１７までのループ処理を実行中は
“Ｈ”レベルに保たれる。フリップフロップ４２の出力
信号（（Ｉ）欄）の立ち上がりエッジにおいてフリップ
フロップ３０の出力（（Ｃ）欄）は“Ｈ”レベルである
のでフリップフロップ４８はセットされ（（Ｊ）欄）、
フリップフロップ４２の出力信号（（Ｉ）欄）が“Ｌ”
レベルになるまで“Ｈ”レベルの出力を保つ。この期間
において、ウェイト信号生成回路２２ではより広い幅の
ウェイト信号が生成され、ＣＰＵの実行速度が低下す
る。
ラムをＣＰＵが実行しているときの図２のＡ〜Ｊで示し
た個所の信号の状態をそれぞれ（Ａ）〜（Ｊ）欄に示す
タイミングチャートである。アドレス１０番地の“Ｗ，
１０，ＩＯ３０”の命令が実行されるとＩ／Ｏアクセス
検出回路２６からパルスが出力され（（Ｂ）欄）、その
後、命令フェッチパルス（（Ａ）欄）を７個カウントす
るまでフリップフロップ３０の出力（（Ｃ）欄）は
“Ｈ”レベルに保たれる。ループ処理に入り、フリップ
フロップ３４−２に“１３”が保持されたとき（（Ｆ）
欄）フリップフロップ３４−０に保持される値（（Ｄ）
欄）と等しくなるので、比較器３６−２の出力（（Ｇ）
欄）は“Ｈ”レベルになり、ＯＲ回路３８の出力
（（Ｈ）欄）も“Ｈ”レベルになる。なお、（Ｄ）欄
中、他のフリップフロップに保持される値と等しいもの
を斜線で示し、（Ｆ）欄中、（Ｄ）欄の値と等しいもの
を斜線で示す。フリップフロップ４２の出力（（Ｉ）
欄）はＯＲ回路３８の出力（（Ｈ）欄）の信号が命令フ
ェッチパルス５個分以上の期間“Ｌ”レベルにならない
限り“Ｈ”レベルに保たれるので、ＣＰＵが図３に示さ
れたアドレス１２から１７までのループ処理を実行中は
“Ｈ”レベルに保たれる。フリップフロップ４２の出力
信号（（Ｉ）欄）の立ち上がりエッジにおいてフリップ
フロップ３０の出力（（Ｃ）欄）は“Ｈ”レベルである
のでフリップフロップ４８はセットされ（（Ｊ）欄）、
フリップフロップ４２の出力信号（（Ｉ）欄）が“Ｌ”
レベルになるまで“Ｈ”レベルの出力を保つ。この期間
において、ウェイト信号生成回路２２ではより広い幅の
ウェイト信号が生成され、ＣＰＵの実行速度が低下す
る。
【００１６】なお、ソフトタイマ処理実行中にウェイト
信号の幅を広げる替わりに、ソフトタイマ処理実行期間
中にウェイト信号を発生し、その他の期間中はウェイト
信号を発生しない構成も考えられる。
信号の幅を広げる替わりに、ソフトタイマ処理実行期間
中にウェイト信号を発生し、その他の期間中はウェイト
信号を発生しない構成も考えられる。
【００１７】
【発明の効果】以上述べたように本発明によれば、ＣＰ
Ｕがソフトタイマの処理を実行中であることを検出して
ＣＰＵの実行速度を変更するので、ソフトタイマを含む
プログラムを変更することなく処理速度の速い機種で実
行させても、ソフトタイマによる待ち時間が短縮され
ず、不具合の発生を防止することができる。
Ｕがソフトタイマの処理を実行中であることを検出して
ＣＰＵの実行速度を変更するので、ソフトタイマを含む
プログラムを変更することなく処理速度の速い機種で実
行させても、ソフトタイマによる待ち時間が短縮され
ず、不具合の発生を防止することができる。
【図１】本発明の原理構成を表わすブロック図である。
【図２】本発明の一実施例を表わす回路図である。
【図３】ソフトタイマ処理を含むプログラムの一例を表
わす図である。
わす図である。
【図４】図２の回路の動作を説明するためのタイミング
チャートである。
チャートである。
２８，４０…カウンタ ３０，３４−０〜３４−ｎ，４２，４８…フリップフロ
ップ ３６−１〜３６−ｎ…比較回路
ップ ３６−１〜３６−ｎ…比較回路
Claims (1)
- 【請求項１】 ＣＰＵ（１０）が少なくとも特定の一部
のＩ／Ｏアドレスをアクセスしたことを検出するＩ／Ｏ
アクセス検出部（１２）と、 ＣＰＵが命令をフェッチすべく出力したアドレスを順次
格納するアドレス格納部（１６）と、 該アドレス格納部に格納されたアドレスの値にもとづ
き、ＣＰＵがループ処理を実行中であることを検出する
ループ検出部（１８）と、 前記Ｉ／Ｏアクセス検出部がＩ／Ｏアクセスを検出した
後、該ループ検出部がループ処理の実行を検出した時、
該ループ検出部がループ処理の実行を検出しなくなるま
でＣＰＵの実行速度を変更する実行速度変更部（２０）
とを具備することを特徴とするＣＰＵ速度制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195606A JPH0644068A (ja) | 1992-07-22 | 1992-07-22 | Ｃｐｕ速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195606A JPH0644068A (ja) | 1992-07-22 | 1992-07-22 | Ｃｐｕ速度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644068A true JPH0644068A (ja) | 1994-02-18 |
Family
ID=16343959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195606A Pending JPH0644068A (ja) | 1992-07-22 | 1992-07-22 | Ｃｐｕ速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644068A (ja) |
-
1992
- 1992-07-22 JP JP4195606A patent/JPH0644068A/ja active Pending
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