JPH02244355A - パルスカウント方式 - Google Patents
パルスカウント方式Info
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- JPH02244355A JPH02244355A JP1067232A JP6723289A JPH02244355A JP H02244355 A JPH02244355 A JP H02244355A JP 1067232 A JP1067232 A JP 1067232A JP 6723289 A JP6723289 A JP 6723289A JP H02244355 A JPH02244355 A JP H02244355A
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- 238000012544 monitoring process Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
外部より入力されるパルスの数をカウントしてプロセッ
サで読取るパルスカウント方式に関し、カウンタの値を
保持するレジスタの更新制御を適確に行うことを目的と
し、 外部からのパルス入力をカウントするカウンタと、該カ
ウンタの並列出力を受けて一時的に保持する複数個のレ
ジスタと、これらレジスタの出力をデータバスを介して
読取るプロセッサと、アドレスバスと接続されてアドレ
スのデコードを行い前記レジスタのセレクト制御を行う
アドレスデコーダと、該アドレスデコーダが最初のレジ
スタのセレクトを開始してから所定時間の経過を監視す
る監視タイマと、アドレスデコーダが最終のレジスタつ
セレクトを終了した後に出力する更新許可信号及び前記
監視タイマの出力を受けるオア回路と、該オア回路の出
力を受けて前記レジスタの更新の制御を行うレジスタ更
新制御回路とにより構成される。
サで読取るパルスカウント方式に関し、カウンタの値を
保持するレジスタの更新制御を適確に行うことを目的と
し、 外部からのパルス入力をカウントするカウンタと、該カ
ウンタの並列出力を受けて一時的に保持する複数個のレ
ジスタと、これらレジスタの出力をデータバスを介して
読取るプロセッサと、アドレスバスと接続されてアドレ
スのデコードを行い前記レジスタのセレクト制御を行う
アドレスデコーダと、該アドレスデコーダが最初のレジ
スタのセレクトを開始してから所定時間の経過を監視す
る監視タイマと、アドレスデコーダが最終のレジスタつ
セレクトを終了した後に出力する更新許可信号及び前記
監視タイマの出力を受けるオア回路と、該オア回路の出
力を受けて前記レジスタの更新の制御を行うレジスタ更
新制御回路とにより構成される。
[産業上の利用分野]
本発明は外部より入力されるパルスの数をカウントして
プロセッサで読取るパルスカウント方式センサや各種機
器からのパルスをカウントし、このカウント値をプロセ
ッサ(CP U)により処理する装置がある。この種の
装置において、プロセッサのデータバスの幅よりカウン
タのビット幅が大である場合がある。この場合には、プ
ロセッサでカウンタの内容を一度で読取れないため、数
回に分けて読取る必要がある。例えば、データバスのビ
ット幅が8ビツトでカウンタのビット幅が24ビツトで
あるような場合である。このような場合、カウンタのカ
ウント値を確実に読取る必要がある。
プロセッサで読取るパルスカウント方式センサや各種機
器からのパルスをカウントし、このカウント値をプロセ
ッサ(CP U)により処理する装置がある。この種の
装置において、プロセッサのデータバスの幅よりカウン
タのビット幅が大である場合がある。この場合には、プ
ロセッサでカウンタの内容を一度で読取れないため、数
回に分けて読取る必要がある。例えば、データバスのビ
ット幅が8ビツトでカウンタのビット幅が24ビツトで
あるような場合である。このような場合、カウンタのカ
ウント値を確実に読取る必要がある。
[従来の技術]
前述したように、プロセッサのデータバスの幅よりカウ
ンタのビット幅が大である場合、プロセッサはカウンタ
を複数回アクセスする必要がある。
ンタのビット幅が大である場合、プロセッサはカウンタ
を複数回アクセスする必要がある。
そのカウント値の読取りには一定の時間がかかる。
第4図は従来方式によるカウンタ値の読取りを示すタイ
ミングチャートである。図はデータバスが8ビツト、カ
ウンタのビット幅が16ビツトの場合を示している。こ
の場合には、プロセッサはカウンタを2回アクセスする
必要がある。
ミングチャートである。図はデータバスが8ビツト、カ
ウンタのビット幅が16ビツトの場合を示している。こ
の場合には、プロセッサはカウンタを2回アクセスする
必要がある。
先ず、時刻T0においてカウンタの上位8ビツトを読み
に行ったものとする。この時のカウント値が(ハ)に示
すようにN (−0OFF+()であったものとする(
但しHは16進を示す)。次に、下位8ビツトを読みに
行くまでの間の時刻T、に(イ)に示すようにパルスが
入力すると、カウンタのカウント値は(ハ)に示すよう
にN+1(−0100o)になる。時刻T2にカウンタ
を読みにいったプロセッサの読みは、(ロ)に示すよう
に本来ならFF□であるべきところがOOoとなって読
取り誤りを起こしてしまう。
に行ったものとする。この時のカウント値が(ハ)に示
すようにN (−0OFF+()であったものとする(
但しHは16進を示す)。次に、下位8ビツトを読みに
行くまでの間の時刻T、に(イ)に示すようにパルスが
入力すると、カウンタのカウント値は(ハ)に示すよう
にN+1(−0100o)になる。時刻T2にカウンタ
を読みにいったプロセッサの読みは、(ロ)に示すよう
に本来ならFF□であるべきところがOOoとなって読
取り誤りを起こしてしまう。
このような不具合を除去するためには、プロセッサがカ
ウント値を読みに行っている間はカウント値が変わらな
いようにする必要がある。このために、カウンタの出力
を一旦レジスタに移してカウント値を保持することが行
われる。
ウント値を読みに行っている間はカウント値が変わらな
いようにする必要がある。このために、カウンタの出力
を一旦レジスタに移してカウント値を保持することが行
われる。
第5図はカウント読取り方式の従来回路例を示す図であ
る。外部からのパルスは、パルス同期化回路1によって
内部クロックに同期された後、カウンタ2に入る。カウ
ンタ2の並列出力は、複数個(図では3個)のレジスタ
3に入って保持される。図に示すレジスタ3をそれぞれ
レジスタ1゜レジスタ2.レジスタ3とする。レジスタ
3の出力はデータバス4を介してプロセッサ5に読取ら
れる。一方、アドレスバス6からアドレス情報を入力し
たアドレスデコーダ7は、アドレスデータをデコードし
て前記レジスタ1〜レジスタ3のOE(アウトプットイ
ネーブル)入力にそれぞれセレクト信号として与える。
る。外部からのパルスは、パルス同期化回路1によって
内部クロックに同期された後、カウンタ2に入る。カウ
ンタ2の並列出力は、複数個(図では3個)のレジスタ
3に入って保持される。図に示すレジスタ3をそれぞれ
レジスタ1゜レジスタ2.レジスタ3とする。レジスタ
3の出力はデータバス4を介してプロセッサ5に読取ら
れる。一方、アドレスバス6からアドレス情報を入力し
たアドレスデコーダ7は、アドレスデータをデコードし
て前記レジスタ1〜レジスタ3のOE(アウトプットイ
ネーブル)入力にそれぞれセレクト信号として与える。
つまり、先ずレジスタ1をセレクトし、以下レジスタ2
.レジスタ3と順次セレクトする。
.レジスタ3と順次セレクトする。
このセレクト信号のうち、レジスタ1をセレクトする信
号は更新禁止信号として、レジスタ3をセレクトする信
号は更新許可信号としてそれぞれレジスタ更新制御回路
8に与えられている。9はクロック発生器で、その出力
はプロセッサ5にクロックとして与えられると共に、分
周回路10で分周されたクロックは前記パルス同期化回
路1及びレジスタ更新制御回路8に与えられる。レジス
タ更新制御回路8は、アドレスデコーダ7からの更新禁
止信号を受けたらカウンタ2の出力から各レジスタ3へ
のデータ転送を禁止し、更新許可信号を受けたらカウン
タ2から各レジスタ3へのデータ転送を許可する。この
ように、プロセッサ5のカウンタ2のカウント値の読取
り動作中にはカウンタ2からレジスタ3へのデータ転送
は禁止され、カウント読取り動作が終了したらカウンタ
2からレジスタ3へのデータ転送が行われる。
号は更新禁止信号として、レジスタ3をセレクトする信
号は更新許可信号としてそれぞれレジスタ更新制御回路
8に与えられている。9はクロック発生器で、その出力
はプロセッサ5にクロックとして与えられると共に、分
周回路10で分周されたクロックは前記パルス同期化回
路1及びレジスタ更新制御回路8に与えられる。レジス
タ更新制御回路8は、アドレスデコーダ7からの更新禁
止信号を受けたらカウンタ2の出力から各レジスタ3へ
のデータ転送を禁止し、更新許可信号を受けたらカウン
タ2から各レジスタ3へのデータ転送を許可する。この
ように、プロセッサ5のカウンタ2のカウント値の読取
り動作中にはカウンタ2からレジスタ3へのデータ転送
は禁止され、カウント読取り動作が終了したらカウンタ
2からレジスタ3へのデータ転送が行われる。
第6図は第5図回路の各部の動作を示すタイミングチャ
ートである。図において、(イ)は分周回路10の出力
を示すクロック■を、(ロ)はパルス人力■を、(ハ)
はカウンタ入力■を、(ニ)はカウント値を、(ホ)は
レジスタデータラッチ信号■を、(へ)はレジスタに保
持されている値を、(ト)はプロセッサ5のレジスタ読
取り状態をそれぞれ示している。パルス人力はクロック
■とは非同期で入力されるので、パルス同期化回路1で
同期化する。この結果、(ロ)に示す外部からのパルス
人力は(ハ)に示すように同期化される。この同期化さ
れたパルスがカウンタ2にカウントされることになる。
ートである。図において、(イ)は分周回路10の出力
を示すクロック■を、(ロ)はパルス人力■を、(ハ)
はカウンタ入力■を、(ニ)はカウント値を、(ホ)は
レジスタデータラッチ信号■を、(へ)はレジスタに保
持されている値を、(ト)はプロセッサ5のレジスタ読
取り状態をそれぞれ示している。パルス人力はクロック
■とは非同期で入力されるので、パルス同期化回路1で
同期化する。この結果、(ロ)に示す外部からのパルス
人力は(ハ)に示すように同期化される。この同期化さ
れたパルスがカウンタ2にカウントされることになる。
カウンタ2のカウント値は(ニ)に示すように、N、N
+1.N+2とパルスが入る度に変化する。
+1.N+2とパルスが入る度に変化する。
このカウント値は、(ホ)に示すデータラッチ信号■に
よりレジスタ3にラッチされる。レジスタ3の値は、(
へ)に示すようにN、N+1・・・と変化する。この状
態で、プロセッサのレジスタデータ読取りが(ト)に示
すように始まると、アドレスデコーダ7は、レジスタ1
のセレクト信号■でレジスタの更新を禁止する信号をレ
ジスタ更新制御回路8に与える。この結果、レジスタ値
は(へ)に示すようにプロセッサ5がレジスタ1〜レジ
スタ3の値を読取るまでは不変である。プロセッサ5が
レジスタ3の読取りを終了すると、アドレスデコーダ7
のセレクト信号■の終端でレジスタ更新制御回路8に更
新許可信号を与える。この結果、再びレジスタ3のデー
タの更新が行われる。
よりレジスタ3にラッチされる。レジスタ3の値は、(
へ)に示すようにN、N+1・・・と変化する。この状
態で、プロセッサのレジスタデータ読取りが(ト)に示
すように始まると、アドレスデコーダ7は、レジスタ1
のセレクト信号■でレジスタの更新を禁止する信号をレ
ジスタ更新制御回路8に与える。この結果、レジスタ値
は(へ)に示すようにプロセッサ5がレジスタ1〜レジ
スタ3の値を読取るまでは不変である。プロセッサ5が
レジスタ3の読取りを終了すると、アドレスデコーダ7
のセレクト信号■の終端でレジスタ更新制御回路8に更
新許可信号を与える。この結果、再びレジスタ3のデー
タの更新が行われる。
[発明が解決しようとする課題]
第5図の回路は、プロセッサのカウントデータ読取り中
にレジスタのデータが更新されることはない。しかしな
がら、プロセッサ5が何らかの原因でレジスタ3の値の
読取りを途中で中止した場合、アドレスデコーダ7から
レジスタ更新制御回路8に対して更新許可信号が出ない
ため、いつまでたってもレジスタ3の更新ができないと
いう不都合が生じる。この結果、プロセッサ5が次にレ
ジスタ3の値の読取りに行ってもそのデータは前回値の
ままとなる。
にレジスタのデータが更新されることはない。しかしな
がら、プロセッサ5が何らかの原因でレジスタ3の値の
読取りを途中で中止した場合、アドレスデコーダ7から
レジスタ更新制御回路8に対して更新許可信号が出ない
ため、いつまでたってもレジスタ3の更新ができないと
いう不都合が生じる。この結果、プロセッサ5が次にレ
ジスタ3の値の読取りに行ってもそのデータは前回値の
ままとなる。
本発明はこのような課題に鑑みてなされたちのであって
、カウンタの値を保持するレジスタの更新制御を適確に
行うことができるパルスカウント方式を提供することを
目的としている。
、カウンタの値を保持するレジスタの更新制御を適確に
行うことができるパルスカウント方式を提供することを
目的としている。
[課題を解決するための手段]
第1図は本発明方式の原理ブロック図である。
図において、11は外部からのパルス入力をカウントす
るカウンタ、12は該カウンタ11の並列出力を受けて
一時的に保持する複数個(n個)のレジスタ、13はこ
れらレジスタ12の出力をデータバス14を介して読取
るプロセッサ、15はアドレスバス16と接続されてア
ドレスのデコードを行い前記レジスタ3のセレクト制御
を行うアドレスデコーダ、17は該アドレスデコーダ1
5が最初のレジスタ12のセレクトを開始してから所定
時間の経過を監視する監視タイマ、18はアドレスデコ
ーダ15が最終のレジスタ12のセレクトを終了した後
に出力する更新許可信号及び前記監視タイマ17の出力
を受けるオア回路、19は該オア回路18の出力を受け
て前記レジスタ12の更新の制御を行うレジスタ更新制
御回路である。
るカウンタ、12は該カウンタ11の並列出力を受けて
一時的に保持する複数個(n個)のレジスタ、13はこ
れらレジスタ12の出力をデータバス14を介して読取
るプロセッサ、15はアドレスバス16と接続されてア
ドレスのデコードを行い前記レジスタ3のセレクト制御
を行うアドレスデコーダ、17は該アドレスデコーダ1
5が最初のレジスタ12のセレクトを開始してから所定
時間の経過を監視する監視タイマ、18はアドレスデコ
ーダ15が最終のレジスタ12のセレクトを終了した後
に出力する更新許可信号及び前記監視タイマ17の出力
を受けるオア回路、19は該オア回路18の出力を受け
て前記レジスタ12の更新の制御を行うレジスタ更新制
御回路である。
[作用]
レジスタの更新許可信号として、アドレスデコーダ15
が最終のレジスタ12のセレクトを終了した後に出力す
る更新許可信号及び前記監視タイマ17の出力の論理和
(オア)を用いるようにする。このように構成すること
により、プロセッサ13がレジスタ値の読取りを途中で
中止した場合でも、監視タイマ17の方から更新許可信
号が出るので、レジスタ12がいつまでも更新されない
という不都合がなくなる。
が最終のレジスタ12のセレクトを終了した後に出力す
る更新許可信号及び前記監視タイマ17の出力の論理和
(オア)を用いるようにする。このように構成すること
により、プロセッサ13がレジスタ値の読取りを途中で
中止した場合でも、監視タイマ17の方から更新許可信
号が出るので、レジスタ12がいつまでも更新されない
という不都合がなくなる。
[実施例]
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第2図は本発明の一実施例を示す構成ブロック図である
。第1図と同一のものはく同一の符号を付して示す。図
の実施例では、レジスタ12としてレジスタ1〜レジス
タ3の3個設けた場合を示している。アドレスデコーダ
15の各デコード出力は、順にレジスタ1〜レジスタ3
のOE大入力セレクト信号として入っている。そして、
アドレスデコーダ15の最初のセレクト信号■は更新禁
止信号としてDタイプのフリップフロップ18cのセッ
ト人力Sに入っている。アドレスデコーダ15のレジス
タ3のセレクト信号■は、更新許可信号としてオアゲー
ト18aの一方に入っている。
。第1図と同一のものはく同一の符号を付して示す。図
の実施例では、レジスタ12としてレジスタ1〜レジス
タ3の3個設けた場合を示している。アドレスデコーダ
15の各デコード出力は、順にレジスタ1〜レジスタ3
のOE大入力セレクト信号として入っている。そして、
アドレスデコーダ15の最初のセレクト信号■は更新禁
止信号としてDタイプのフリップフロップ18cのセッ
ト人力Sに入っている。アドレスデコーダ15のレジス
タ3のセレクト信号■は、更新許可信号としてオアゲー
ト18aの一方に入っている。
20はクロック発生器で、その出力はプロセッサ13に
マシンクロックとして入ると共に、分周回路21にも入
っている。分周回路21はクロック発生器20出力を所
定の分周比で分周したものをクロック■として出力する
。22はパルス同期化回路で、外部からのパルス入力を
内部クロック(分周回路21出力■)に同期化して出力
する。
マシンクロックとして入ると共に、分周回路21にも入
っている。分周回路21はクロック発生器20出力を所
定の分周比で分周したものをクロック■として出力する
。22はパルス同期化回路で、外部からのパルス入力を
内部クロック(分周回路21出力■)に同期化して出力
する。
そして、該パルス同期化回路22の出力がカウンタ11
の入力クロック■となる。分周回路21の出力クロック
■はパルス同期化回路22の他、監視タイマ17のクロ
ック人力CLK及びレジスタ更新制御回路19にも入っ
ている。
の入力クロック■となる。分周回路21の出力クロック
■はパルス同期化回路22の他、監視タイマ17のクロ
ック人力CLK及びレジスタ更新制御回路19にも入っ
ている。
監視タイマ17の最終出力■は前記オアゲート18aの
他方の入力に入っている。18bはオアゲート18aの
出力を反転するインバータで、その出力はフリップフロ
ップ18cのクロック人力Cに入っている。フリップフ
ロップ18cのD入力は接地されている。フリップフロ
ップ18cのQ出力■は、レジスタ更新制御回路19に
入っている。このフリップフロップ18cの出力■は、
インバータ18dによって反転された後、監視タイマ1
7のリセット人力R3Tに入っている。第1図のオア回
路18はアオゲート18a、インバータ18b、フリッ
プフロップ18c及びインバータ18dより構成されて
いる。レジスタ更新制御回路19の出力■は、各レジス
タ12の制御入力LEに共通に入っている。23は初期
リセット信号をフリップフロップ18cのリセット人力
Rに与える制御線でプロセッサ13と接続されている。
他方の入力に入っている。18bはオアゲート18aの
出力を反転するインバータで、その出力はフリップフロ
ップ18cのクロック人力Cに入っている。フリップフ
ロップ18cのD入力は接地されている。フリップフロ
ップ18cのQ出力■は、レジスタ更新制御回路19に
入っている。このフリップフロップ18cの出力■は、
インバータ18dによって反転された後、監視タイマ1
7のリセット人力R3Tに入っている。第1図のオア回
路18はアオゲート18a、インバータ18b、フリッ
プフロップ18c及びインバータ18dより構成されて
いる。レジスタ更新制御回路19の出力■は、各レジス
タ12の制御入力LEに共通に入っている。23は初期
リセット信号をフリップフロップ18cのリセット人力
Rに与える制御線でプロセッサ13と接続されている。
このように構成された回路の動作を第3図に示すタイミ
ングチャートを参照しつつ説明すれば、以下のとおりで
ある。
ングチャートを参照しつつ説明すれば、以下のとおりで
ある。
第3図(ロ)に示すパルスが外部から入力されると、こ
のパルスはパルス同期化回路22に入って、(イ)に示
すクロック■に同期化される。この結果、パルス同期化
回路22からは(ハ)に示すようにクロック■に同期し
たパルス■が得られる。カウンタ11は、このパルス■
のカウントを開始する。カウント値は、(ヌ)に示すよ
うにカウンタ入力■に同期してN、N+1・・・と増加
する。
のパルスはパルス同期化回路22に入って、(イ)に示
すクロック■に同期化される。この結果、パルス同期化
回路22からは(ハ)に示すようにクロック■に同期し
たパルス■が得られる。カウンタ11は、このパルス■
のカウントを開始する。カウント値は、(ヌ)に示すよ
うにカウンタ入力■に同期してN、N+1・・・と増加
する。
その一方、アドレスデコーダ15から(ホ)に示すよう
なレジスタ1セレクト信号(リード信号)■が発生する
と、レジスタ更新禁止信号(フリップフロップ18cの
出力)■は(ル)に示すように“1”に立ち上がりレジ
スタ3の更新を禁止する。この結果、レジスタ更新制御
回路19の出力からは(チ)に示すようにレジスタ更新
クロックは出ない。従って、レジスタ12の更新は行わ
れない。なお、最初フリップフロップ18cは制御線2
3からの初期リセットによりリセットされ、そのQ出力
■は“0”になっている。
なレジスタ1セレクト信号(リード信号)■が発生する
と、レジスタ更新禁止信号(フリップフロップ18cの
出力)■は(ル)に示すように“1”に立ち上がりレジ
スタ3の更新を禁止する。この結果、レジスタ更新制御
回路19の出力からは(チ)に示すようにレジスタ更新
クロックは出ない。従って、レジスタ12の更新は行わ
れない。なお、最初フリップフロップ18cは制御線2
3からの初期リセットによりリセットされ、そのQ出力
■は“0”になっている。
この間にプロセッサ13は(ニ)に示すようにレジスタ
3をレジスタ1からレジスタ3まで順にアクセスして保
持しているデータを読取る。つまり、アドレスデコーダ
15からレジスタ1のセレクト信号■が(ホ)に示すよ
うに立ち上がると、レジスタ1がセレクトされる。それ
と同時に、このセレクト信号■が更新禁止信号としてフ
リップフロップ18cに入り、該フリップフロップ18
Cを′1#にセットする。この結果、レジスタ更新禁止
信号■は前述したように“1”に立ち上がって、レジス
タ12のデータ更新を禁止する。この時のプロセッサ1
3の読取り値はNである。
3をレジスタ1からレジスタ3まで順にアクセスして保
持しているデータを読取る。つまり、アドレスデコーダ
15からレジスタ1のセレクト信号■が(ホ)に示すよ
うに立ち上がると、レジスタ1がセレクトされる。それ
と同時に、このセレクト信号■が更新禁止信号としてフ
リップフロップ18cに入り、該フリップフロップ18
Cを′1#にセットする。この結果、レジスタ更新禁止
信号■は前述したように“1”に立ち上がって、レジス
タ12のデータ更新を禁止する。この時のプロセッサ1
3の読取り値はNである。
レジスタ3の読取りが終了して、レジスタ3のセレクト
信号■が(へ)に示すように“0”に立ち下がる。この
立ち下がりが更新許可信号として、オアゲート18aに
入る。オアゲート18aの出力は“0′になり、インバ
ータ18bの出力は“1″に立ち上がる。この立ち上が
りで、フリップフロップ18cのQ出力■は(ル)に示
すように“0”に立ち下がる。
信号■が(へ)に示すように“0”に立ち下がる。この
立ち下がりが更新許可信号として、オアゲート18aに
入る。オアゲート18aの出力は“0′になり、インバ
ータ18bの出力は“1″に立ち上がる。この立ち上が
りで、フリップフロップ18cのQ出力■は(ル)に示
すように“0”に立ち下がる。
この結果、再びカウンタ値のレジスタ12への転送、即
ちレジスタ12の更新が可能となる。レジスタ12の値
は、(ヌ)に示すようにそれまでのNからN+1に変わ
る。この後、(ホ)に示すように再びレジスタ1のセレ
クト信号■が発生すると、(ル)に示すようにレジスタ
更新禁止信号■が“0”から“1°に再び立ち上がり、
レジスタ12の更新を禁止する。プロセッサ13は、再
びレジスタ12のデータの読取りを開始する。ところが
、今回は何らかの理由によりプロセッサ13がレジスタ
12の読取りを中止したものとする。
ちレジスタ12の更新が可能となる。レジスタ12の値
は、(ヌ)に示すようにそれまでのNからN+1に変わ
る。この後、(ホ)に示すように再びレジスタ1のセレ
クト信号■が発生すると、(ル)に示すようにレジスタ
更新禁止信号■が“0”から“1°に再び立ち上がり、
レジスタ12の更新を禁止する。プロセッサ13は、再
びレジスタ12のデータの読取りを開始する。ところが
、今回は何らかの理由によりプロセッサ13がレジスタ
12の読取りを中止したものとする。
今度は、アドレスデコーダ15からはレジスタセレクト
(レジスタリード)信号■は出ない。
(レジスタリード)信号■は出ない。
従って、従来の方式ではフリップフロップ18のQ出力
■はいつまでも“1°のままで更新禁止状態を続けるこ
とになる。本発明では、アドレスデコーダ15かうの更
新許可信号の代わりに、(ト)に示す監視タイマ17の
出力がそれまでの“1°から“0“に立ち下がり、アド
レスデコーダ15の■出力の代わりをする。つまり、フ
リップフロップ18cのQ出力■を“1”から“0”に
リセットする。レジスタ更新制御回路19は、フリップ
フロップ18cの出力■を受けてレジスタ12に対して
(チ)に示すようにレジスタ更新クロック■を与え、レ
ジスタの値の更新を行う。
■はいつまでも“1°のままで更新禁止状態を続けるこ
とになる。本発明では、アドレスデコーダ15かうの更
新許可信号の代わりに、(ト)に示す監視タイマ17の
出力がそれまでの“1°から“0“に立ち下がり、アド
レスデコーダ15の■出力の代わりをする。つまり、フ
リップフロップ18cのQ出力■を“1”から“0”に
リセットする。レジスタ更新制御回路19は、フリップ
フロップ18cの出力■を受けてレジスタ12に対して
(チ)に示すようにレジスタ更新クロック■を与え、レ
ジスタの値の更新を行う。
図の例ではレジスタ値をそれまでのNからN+1に更新
する。このようにして本発明によれば、プロセッサ13
がレジスタの読取りを中止した場合でもレジスタの更新
を行うことができ、カウンタの値を保持するレジスタの
更新制御を適確に行うことができる。
する。このようにして本発明によれば、プロセッサ13
がレジスタの読取りを中止した場合でもレジスタの更新
を行うことができ、カウンタの値を保持するレジスタの
更新制御を適確に行うことができる。
[発明の効果]
以上、詳細に説明したように、本発明によればレジスタ
の更新許可信号として、アドレスデコーダからの更新許
可信号の他に監視タイマの出力も用いるようにすること
により、プロセッサがレジスタ値の読取りを途中で中止
した場合でも、更新許可信号が出るので、カウンタの値
を保持するレジスタの更新制御を適確に行うことができ
るパルスカウント方式を提供することができる。
の更新許可信号として、アドレスデコーダからの更新許
可信号の他に監視タイマの出力も用いるようにすること
により、プロセッサがレジスタ値の読取りを途中で中止
した場合でも、更新許可信号が出るので、カウンタの値
を保持するレジスタの更新制御を適確に行うことができ
るパルスカウント方式を提供することができる。
第1図は本発明方式の原理ブロック図、第2図は本発明
の一実施例を示す構成ブロック図、 第3図は第2図回路の各部の動作を示すタイミングチャ
ート、 第4図は従来方式によるカウンタ値の読取りを示すタイ
ミングチャート、 第5図はカウント読取り方式の従来回路例を示す図、 第6図は第5図回路の各部の動作を示すタイミングチャ
ートである。 第1図において、 11はカウンタ、 12はレジスタ、 13はプロセッサ、 14はデータバス、 15はアドレスデコーダ、 16はアドレスバス、 17は監視タイマ、 18はオア回路、 19はレジスタ更新制御回路である。
の一実施例を示す構成ブロック図、 第3図は第2図回路の各部の動作を示すタイミングチャ
ート、 第4図は従来方式によるカウンタ値の読取りを示すタイ
ミングチャート、 第5図はカウント読取り方式の従来回路例を示す図、 第6図は第5図回路の各部の動作を示すタイミングチャ
ートである。 第1図において、 11はカウンタ、 12はレジスタ、 13はプロセッサ、 14はデータバス、 15はアドレスデコーダ、 16はアドレスバス、 17は監視タイマ、 18はオア回路、 19はレジスタ更新制御回路である。
Claims (1)
- 【特許請求の範囲】 外部からのパルス入力をカウントするカウンタ(11)
と、 該カウンタ(11)の並列出力を受けて一時的に保持す
る複数個のレジスタ(12)と、 これらレジスタ(12)の出力をデータバス(14)を
介して読取るプロセッサ(13)と、アドレスバス(1
6)と接続されてアドレスのデコードを行い前記レジス
タ(12)のセレクト制御を行うアドレスデコーダ(1
5)と、 該アドレスデコーダ(15)が最初のレジスタ(12)
のセレクトを開始してから所定時間の経過を監視する監
視タイマ(17)と、 アドレスデコーダ(15)が最終のレジスタ(12)の
セレクトを終了した後に出力する更新許可信号及び前記
監視タイマ(17)の出力を受けるオア回路(18)と
、 該オア回路(18)の出力を受けて前記レジスタ(12
)の更新の制御を行うレジスタ更新制御回路(19)と
により構成されてなるパルスカウント方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1067232A JPH02244355A (ja) | 1989-03-17 | 1989-03-17 | パルスカウント方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1067232A JPH02244355A (ja) | 1989-03-17 | 1989-03-17 | パルスカウント方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02244355A true JPH02244355A (ja) | 1990-09-28 |
Family
ID=13338964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1067232A Pending JPH02244355A (ja) | 1989-03-17 | 1989-03-17 | パルスカウント方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02244355A (ja) |
-
1989
- 1989-03-17 JP JP1067232A patent/JPH02244355A/ja active Pending
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