JPS5944649B2 - タイマ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、マイクロコンピュータと対応するタイマ用
計数カウンタの前段に入れるカウント信号の制御回路を
内蔵したリードおよびライト機能を有するタイマ回路に
関する。

従来、リードおよびライト機能を有するタイマ回路には
、第１図に示すごとき回路が使用されている。

この第１図は基本回路を示したものである。第１図にお
ける１は基準発振回路である。基準発フ振回路１の発振
周波数ｆ。は分周回路２に入力され、所定の周波数ｆ、
に分周される。この分周された周波数ｆ、はタイマ用計
数カウンタ３に入力され、タイマ用計数カウンタ３は所
定のコード信号で計数を行う。また、上記分周回路２は
所定の５周波数ｆｓの信号（以下、出力信号ｆｓと云う
）を出力する。この出力信号ｆ８はタイマ用計数カウン
タ３のカウント状態を示す信号として外部に出力される
ものである。一方、アドレスデコーダ５には、アドレス
入力０信号Ａ０〜Ａｎが入力される。

このアドレスデコーダ５の出力はマルチプレクサ４と書
込み用４ビットの入力をタイマ用計数カウンタ３の各桁
に分配するデ・マルチプレクサ６に入力されている。ま
た、タイマ用計数カウンタ３の出力は読出し５ 用マル
チプレクサ４に入力されており、このマルチプレクサ４
には、リード信号１５も入力されている。マルチプレク
サ４はデータ出力Ｄ０１〜Ｄ０３を出力している。上記
タイマ用計数カウンタ３のリード動作はア０ ドレス入
力信号Ａ。

−Ａｎによつてタイマ用計数カウンタ３の桁を選択し、
リード信号１５を入れて選択された桁のデータを、たと
えば、４ビット単位でデータ出力Ｄ０１〜Ｄ０３を出す
ようになつている。！５ 他方、デ・マルチプレクサ６
には、ライト信号入力１６とデータ入力Ｄｌｏ−Ｄ０。

が入力されるようになつており、このデ・マルチプレク
サ６の出力はタイマ用計数カウンタ３のプリセツト入力
端に入力されるようになつている。このタイマ用計数カ
ウンタ３のライト動作はアドレス入力信号ＡＯ−Ａｎに
よつて計数カウンタ３の桁選択をし、データ入力ＤｌＯ
−Ｄｌ，を入力してライト信号１６を入れると、選択さ
れた桁へのライトができる。第２図は第１図のタイマ回
路の動作波形を示している。この第２図ａは分周回路２
の出力信号Ｆ８の波形を示し、第２図ｂは分周回路２の
周波数ｆ１の出力信号を示す。この出力信号が［Ｌ」レ
ベルから「Ｈ」レベルに変化したときに、まず最初にタ
イマ用計数カウンタ３の最小ビツトが動作し、順次最大
ビツトへと変化して行くようになつている。１回のカウ
ント動作が開始して最大桁までのカウント動作が終了し
、タイマ用計数カウンタ３の出力が安定するまでの時間
を示したのが第２図ｃである。

この第２図ｃの時間ｔ１は、たとえば、ＣＭＯＳ低電圧
電源（約１．５位）動作で、ローパワー用に設計したも
のだと、数μｓ〜数１０μｓになる。

タイマ用計数カウンタ３の桁数が多くなればなるほど、
時間ｔ１は大きくなるのは云うまでもない。そして、こ
の時間ｔ１はタイマ用計数カウンタ３が変化中であるの
で、リードおよびライト動作はできない時間である。ま
た、前記リードおよびライト動作が可能な時間は第２図
ｃの時間Ｔ２である。

したがつて、実際にリードおよびライト動作を行う場合
は第２図ａのような出力信号Ｆ８を外部に出し、この第
２図ａにおける時間Ｔ３の区間でリードおよびライト動
作を行うことになる。このように、第１図に示す従来の
タイマ回路例では、このタイマ回路の計数動作が外部よ
り制御されることなく動作しているため、リードおよび
ライト動作が第２図ａの時間Ｔ３の区間をはずれて、第
２図ａの時間Ｔ４の区間に入るごとに、リードおよびラ
イト動作を中断しなくてはならない。

このために、外部からのリードおよびライトコントロー
ルが複雑になる欠点を有している。この発明は、上記従
来の欠点を解消するためになされたもので、外部のリー
ドおよびライトコントロールが容易にできるタイマ回路
を提供することを目的とする。

以下、この発明のタイマ回路の動作について図面に基づ
き説明する。

第３図はその一実施例の構成を示すプロツク図である。
この第３図において、第１図と同一部分には同一符号ｂ
卜付されている。すなわち第１図と同一部分は基準発振
回路１、分周回路２、タイマ用計数カウンタ３の部分で
あり、その他の部分、すなわち、Ｄ型フリツプ・フロツ
プ回路７、禁止回路８、補正回路９で構成される制御回
路の部分が第１図とは異なるものである。この第３図に
おいて、基準発振回路１の発振周波数Ｆ。は第１図の場
合と同様にして、分周回路２によつて所定の周波数Ｆ，
に分周されるようになつている。この分周された出力信
号ｆ１は出力端０ｎよりＤ型−フリツプ・フロツプ回路
（以下、Ｄ−ＦＦと云う）３１のデータ入力端Ｄに加え
られるようになつている。Ｄ−ＦＦ３ｌは同期ＦＦ７を
構成するものである。Ｄ−ＦＦ３ｌの出力端ＱからＤ−
ＦＦ３２のクロツク端子ＣＰおよびＤ−ＦＦ３４のクロ
ツク端子ＣＰにそれぞれ供給されるようになつている。

Ｄ−ＦＦ３２はＤ−ＦＦ３３とともに禁止回路８を構成
しており、Ｄ−ＦＦ３２の出力端ＱはＤ一ＦＦ３３のデ
ータ入力端Ｄおよびオア論理ゲート３７の第１の入力端
にカウント信号１２を供給するようになつている。Ｄ−
ＦＦ３３の出力端ＱはＤ−ＦＦ３２のりセツト端子Ｒに
接続されている。また、分周回路２の出力端０ｍからタ
イミング信号１１ｂＳＤ−ＦＦ３ｌ．Ｄ−ＦＦ３３、Ｄ
一ＦＦ３５のクロツク端子ＣＰに供給するようになつて
いる。さらに、制御入力信号１０（以下、制御入力と云
う）はＤ−ＦＦ３２のデータ入力端Ｄ、アンド論理ゲー
ト３６の第２の入力端に供給するようになつている。一
方、９は補正回路を示す。

補正回路９はＤ一ＦＦ３４、Ｄ−ＦＦ３５、アンド論理
ゲート３６、オア論理ゲート３７とにより構成されてい
る。Ｄ−ＦＦ３４のデータ入力端Ｄには。Ｄの電圧が印
加され、そのクロツク端子ＣＰにはＤＦＦ３ｌの出力端
Ｑからの出力信号が供給されるようになつている。Ｄ−
ＦＦ３４の出力端Ｑは前記アンド論理ゲート３６の第１
の入力端に接続されており、このアンド論理ゲート３６
の出力端はＤ−ＦＦ３５のデータ入力端Ｄに接続されて
いる。Ｄ−ＦＦ３５の出力端Ｑはオア論理ゲート３７の
第２の入力端に接続されている。オア論理ゲート３７の
出力端よりカウント信号１３をタイマ用計数カウンタ３
に送出するようになつているとともに、Ｄ−ＦＦ３４の
りセツト端子Ｒにも送出するように構成されている。次
に、以上のように構成されたこの発明のタイマ回路の動
作について、第４図のタイムチヤートを併用して説明す
る。

まず、基準発振回路１から発振周波数Ｆ。の出力信号が
分周回路２に加えられると、分周回路２は所定の周波数
の出力信号ｆ１に分周する。この出力信号Ｆ，は第４図
ａに示されて？り、分周回路２の出力端０ｎよりＤ一Ｆ
Ｆ３ｌのデータ入力端Ｄに供給される。また、分周回路
２の出力端０ｍからは第４図ｂに示すようなタイミング
信号１１ｂＳＤ−ＦＦ３ｌ，Ｄ一ＦＦ３３、Ｄ−ＦＦ３
５の各クロツク端子ＣＰに供給される。これらの出力信
号ｆ１およびタイミング信号１１は連続的に発生される
。タイミング信号１１がＤ−ＦＦ３ｌのクロツク端子Ｃ
Ｐに供給されることにより、このタイミング信号１１に
より、Ｄ−ＦＦ３ｌが同期をとつて、第４図Ｃに示すよ
うにＤ−ＦＦ３ｌの出力端Ｑから出力信号がＤ−ＦＦ３
２およびＤ−ＦＦ３４のクロツク端子ＣＰに加えられる
。

このＤ−ＦＦ３２のデータ入力端Ｄには制御入力１０が
加えられており、制御入力１０は第４図ｄに示されてい
る。制御入力１０が［Ｈ」レベルのときは、第４図ｅに
示すようにＤ−ＦＦ３２の出力端Ｑからカウント信号１
２がＤ−ＦＦ３３のデータ入力端Ｄに加えられるととも
に、オア論理ゲート３７の第１の入力端に加えられ、さ
らに、このオア論理ゲート３７を経てタイマ用計数カウ
ンタ３にそのままカウント信号１３（第４図１）に加え
られる。しかし、制御入力１０が第４図ｄに示すごとき
「Ｌ」レベルのとき、第４図ｅに示すように、Ｄ−ＦＦ
３２の出力端Ｑの出力信号は「Ｌ」レベルとなり、この
Ｄ−ＦＦ３２の出力端Ｑからはカウント信号１２は出力
されないｂく、第４図ｇに示すごとく、Ｄ−ＦＦ３ｌの
出力信号がＤ−ＦＦ３４のクロツク端子ＣＰに加えられ
た時点で、このＤ−ＦＦ３４でＤ−ＦＦ３ｌの出力信号
が記憶される。そして、制御入力１０が［Ｌ」レベルか
ら再び「Ｈ」レベルになつた直後に、アンド論理ゲート
３６は、この制御入力１０とＤ−ＦＦ３４の出力信号と
のアンドをとる。ノ ｊ この結果、アンド論理ゲート３６の出力信号がＤ−ＦＦ
３５のデータ入力端Ｄに加えられ、このＤ−ＦＦ３５の
出力端Ｑから第４図ｈに示すごとく、出力信号、すなわ
ち、補正パルスがオア論理ゲート３７の第２の入力端に
加えられる。

そして、このオア論理ゲート３７を通してタイマ用計数
カウンタ３にカウント信号１３（第４図１）として加え
る。このようにして、制御入力１０が「Ｌ」レベルにな
ると、この区間はカウント信号１３を出力しないが、制
御信号１０が「Ｌ」レベルから「Ｈ」レベルになつた直
後に補正パルスを出すようにしているものである。

この第３図の実施例では、制御入力１０の「Ｌ」レベル
区間が分周回路２の出力信号ｆ１の１周期未満の長さで
あれば、タイマ用計数カウンタ３は「Ｌ」レベル区間で
一時的に計数がストツプすることｔ）≦あるｔ）≦、「
Ｈ」レベルになつた直後に補正されるので、長時間で見
ると、正常なカウント動作を行う。

しかし、制御入力１０の「Ｌ］レベルの区間／）≦出力
信号ｆ１の周期よりも長い場合には、補正が効かなくな
り、計数が少なくなることがある。第５図はこの発明の
タイマ回路の第２の実施例を示すプロツク図である。

第３図の実施例で、制御入力１０の「Ｌ」レベルの区間
ｂ｛出力信号ｆ１の１周期未満と云う制御があつたのに
対し、第５図の実施例では、制御入力１０の「Ｌ」レベ
ルの区間ｆ）５分周回路２の出力信号ｆ１の１５周期未
満ならば正常なカウント動作を行うように，前記「Ｌ」
レベルの区間を長くした場合の実施例である。この第５
図では、基準発振回路１および分周回路２の部分は省略
されている。

分周回路２の出力信号Ｆ，はＤ−ＦＦ５ｌのデータ入力
端Ｄに加えられるようになつている。このＤ−ＦＦ５ｌ
とＤ−ＦＦ５２とにより同期用ＦＦ７を構成しており、
Ｄ−ＦＦ５ｌの出力端ＱはＤ−ＦＦ５２のデータ入力端
Ｄに接続されている。Ｄ−ＦＦ５ｌ，５２の各クロツク
端子ＣＰには分周回路２からのタイミング信号１１が加
えられるようになつている。Ｄ−ＦＦ５ｌの出力端Ｑは
ナンド論理ゲート５４，５５の各第１の入力端に接続さ
れている。ナンド論理ゲート５４は禁止回路８を構成す
るものであり、ナンド論理ゲート回路５５，５６は４ビ
ツト・バイナリ・アツプ・ダウン・カウンタ５７（以下
、単にアツプ・ダウン・カウンタと云う）、ナンド論理
ゲート５８、インバータ５３、オア論理ゲート５９とと
もに補正回路９を構成している。

ナンド論理ゲート５４，５５の第２の入力端はＤ−ＦＦ
５２の出力端Ｑに接続され、ナンド論理ゲート５６の第
２の入力端はＤ−ＦＦ５２の出力端Ｑに接続されている
。

ナンド論理ゲート５４，５６の第３の入力端には制御入
力１０／）≦導入されるようになつており、ナンド論理
ゲート５５の第３の入力端にはインバータ５３を通して
制御入力１０／）｛供給されるようになつている。ナン
ド論理ゲート５４の出力端よりカウント信号１２を出力
してナンド論理ゲート５８の第１の入力端に供給するよ
うになつている。

また、ナンド論理ゲート５５の出力はアツプ・ダウン・
カウンタ５７のアツプ入力端に送出するように構成され
、ナンド論理ゲート５６の出力はアツプ・ダウン・カウ
ンタ５７のダウン入力端に送出するとともに、ナンド論
理ゲート５８の第２の入力端に送出するように構成され
ている。ナンド論理ゲート５８の出力端より、カウント
信号１３が出力されるようになつている。カウント信号
１３は第３図の場合と同様にして、タイマ用計数カウン
タに転送されるものである。アツプ・ダウン・カウンタ
５７の出力端０１〜０４はそれぞれオア論理ゲート５９
の第１ないし第４の入力端に加えるようになつている。

このオア論理ゲート５９の出力はナンド論理ゲート５６
の第４の入力端に送出するように構成されている。次に
、以上のように構成された第５図の実施例の動作につい
て、第６図ａないし第６図１のタイムチヤートを併用し
て概述する。まず、第３図ａの実施例の場合と同様にし
て、基準発振回路１から発振周波数Ｆ。の出力信号が分
周回路２に加えられ、分周回路２の出力端０ｎから出力
信号ｆ１（第６図ａ）ｂ≦発生するとともに、分周回路
２の出力端０ｍからタイミング信号１１（第６図ｂ）／
）Ｓ発生する。出力信号ｆ１はＤ−ＦＦ５ｌのデータ入
力端Ｄに加えられ、タイミング信号１１はＤ−ＦＦ５ｌ
，５２のクロツク入力端ＣＰに加えられる。いま、アツ
プ・ダウン・カウンタ５７のカウント値がすべて「Ｏ］
で、制御入力１０／）５第６図ｃに示すように「Ｈ」レ
ベルのとき、第６図ａに示す分周回路２の出力端０ｎか
ら出力される出力信号ｆ１の立上り部分で、第６図ｄの
ごとく、ナンド論理ゲート５４の出力端よりカウント信
号１２を出力する。

すなわち、「Ｈ］レベルの制御入力１０がナンド論理ゲ
ート５４の第３の入力端に加えられ、出力信号ｆ１がＤ
−ＦＦ５ｌのデータ入力端Ｄに加えられると、その出力
端Ｑは「Ｈ］レベルとなり、その結果、ナンド論理ゲー
ト５４の出力端からカウント信号１２が出力される。こ
のカウント信号１２はナンド論理ゲート５８の第１の入
力端に加えられる。したｂ≦つて、ナンド論理ゲ゛一ト
５８の出力端には第６図１に示すごとき、カウント信号
１３ｔ）≦出力される。カウント信号１３は、図示しな
いがタイマ用計数カウンタ３に加えられる。また、制御
入力１０ｂ｛「Ｌ」レベルのときは、ナンド論理ゲート
５４，５６は禁止されるので、ナンド論理ゲート５４か
らはカウント信号１２ｔ）≦出力されない。

また、ナンド論理ゲ゛一ト５６からも出力されないので
、カウント信号１３も出力されなくなる。そして、ナン
ド論理ゲート５５は第６図ｅで示すごとく、分周回路２
の出力信号ｆ１の立上り部でアツプ・ダウン・カウンタ
５７のアツプ入力端にカウントアツプ・パルスを出し、
アツプ・ダウン・カウンタ５７は第６図ｇ、第６図ｈに
示すごとく、カウントアツプする。その後、制御入力１
０／）メ「Ｌ」レベルから［Ｈ」レベルになると、ナン
ド論理ゲート５４からカウント信号１２が第６図ｄに示
すように出力されるとともに、ナンド論理ゲート５６に
よつて、アツプ・ダウン・カウンタ５７のカウント値ｂ
′Ｓすべて「０」になるまで、第６図ｆのごとく、ダウ
ン・パルスを出す。

このダウン・パルスはナンド論理ゲート５８の第２の入
力端に送出され、このナンド論理ゲート５８の出力端よ
り第６図１に示すごときカウント信号１３ｔ）卜出力さ
れる。このように、制御入力１０が「Ｈ」レベルのとき
は正常な周期のカウント信号１２を出力し，制御入力１
０ｔ）ｓ「Ｌ」レベルのとき、第６図１のようにカウン
ト信号１３すなわち、補正信号Ｐｌ，Ｐ２を禁止し、タ
イマ用計数カウンタ３をホ一ルドし、同時に禁止したパ
ルス数をアツプ・ダウン・カウンタ５７でカウントして
記憶しておき、制御入力１０が「Ｈ」レベルに復帰した
後に禁止したパルス数をカウント信号１３、すなわち、
第６図！のように補正信号Ｐにより補正するようにして
いる。

第７図はこの発明のタイマ回路の第３の実施例を示すプ
ロツク図である。

この第７図の場合は、第５図の実施例にりセツト機能を
付加したものである。このりセツト機能は全体の回路に
電源投入直後あるいは必要により計数カウンタ３をりセ
ツトする場合に使用するものである。その他の構成、作
用は第５図の場合と同様であるから、第５図と同一部分
には同一符号を付してその説明を省略する。なお、この
発明は時間もしくは時刻によつて制御する装置もしくは
電子レジスタ、フアツクス、警備用カメラなどの処理し
た時刻をプリントしたり、録画したりする装置のタイマ
回路に応用できるものである。

以上詳述したように、この発明のタイマ回路によれば、
基準発振回路の出力信号を分周する分周回路とタイマ用
計数カウンタとの間において、同期用ＦＦを設け、この
同期用ＦＦの出力を禁止回路にて制御入力により選択的
にカウント信号を禁止するとともに、補正回路により制
御入力ｔ）５禁止状態でないときにはカウント信号をタ
イマ用計数カウンタに送り かつ禁止状態のときカウン
ト信〜号をタイマ用計数カウンタへの転送を禁止し、さ
らに、制御入力の復帰後所定の設定期間内に禁止回路で
カウントを停止したパルスをタイマ用計数カウンタに出
力するようにしたので、タイマ用計数カウンタのデータ
を正確にリードできるとともに、データをタイマ用計数
カウンタに正確にライトすることｂ｛できる。

【図面の簡単な説明】

第１図は従来のタイマ回路のプロツク図、第２図は第１
図のタイマ回路の動作を説明するためのタイムチヤート
、第３図はこの発明のタイマ回路の一実施例のブワツク
図、第４図ａないし第４図１はそれぞれ第３図のタイマ
回路の動作を説明するためのタイムチヤート、第５図は
この発明のタイマ回路の第２の実施例を示すプロツタ図
、第６図ａないし第６図１は．それぞれ第５図のタイマ
回路の動作を説明するためのタイムチヤート、第７図は
この発明のタイマ回路の第３の実施例を示すプロツク図
である。 １・・・・・・基準発振回路、２・・・・・・分周回路
、３・・・・・・タイマ用計数カウンタ、７・・・・・
・同期用フリツプ・フロツプ回路、８・・・・・・禁止
回路、９・・・・・・補正回路。

Claims (1)

1. 【特許請求の範囲】 １ 基準発振回路と分周回路とタイマ用計数カウンタを
   有するタイマ回路において、前記分周回路の所定の出力
   信号を受け入れる同期フリップ・フロップ回路と、制御
   入力と前記同期フリップ・フロップ回路の出力信号を入
   力し前記制御入力により選択的にカウント信号を出力す
   る禁止回路と、前記制御入力と前記同期フリップ・フロ
   ップ回路の出力信号を入力し、前記制御入力が禁止状態
   でないとき前記タイマ用計数カウンタに前記カウント信
   号を通過させかつ前記制御入力が禁止状態であるとき前
   記カウント信号の通過を禁止し前記制御入力の復帰後設
   定された期間内に前記禁止回路がカウントを停止したパ
   ルス数を前記タイマ用計数カウンタに出力する補正回路
   とから構成されかつ前記基準発振回路または前記分周回
   路からのタイミング信号で動作する制御回路を含むタイ
   マ回路。 ２ 前記同期フリップ・フロップ回路と、前記禁止回路
   と、前記補正回路にリセット信号入力端子を付加して任
   意にリセット動作を可能にしたことを特徴とする特許請
   求の範囲第１項記載のタイマ回路。