JPH09215334A - Pwm信号発生装置 - Google Patents
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- JPH09215334A JPH09215334A JP8014055A JP1405596A JPH09215334A JP H09215334 A JPH09215334 A JP H09215334A JP 8014055 A JP8014055 A JP 8014055A JP 1405596 A JP1405596 A JP 1405596A JP H09215334 A JPH09215334 A JP H09215334A
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Abstract
PWM信号発生装置における、コンペアレジスタの書き
換え時に発生するPWM信号のデューティ比の組合わせ
不整合を排除する。 【解決手段】カウンタ102と、カウンタ102との比
較値を格納するコンペアレジスタA103、コンペアレ
ジスタB104と、カウンタ102の値と、コンペアレ
ジスタA103/コンペアレジスタB104の値とを比
較して一致信号115/116を出力する比較器A10
5/比較器B106と、一致信号112/113と、オ
ーバーフロー信号を入力し、PWM信号を出力する出力
制御回路A110/出力制御回路B111と、ラッチ1
07と、ラッチ107の出力とオーバーフロー信号とを
入力して、マスタレジスタから、対応するスレーブレジ
スタに対するデータ転送作用を制御するAND回路10
8とを備えて構成される。
Description
に関し、特にモータ制御に用いられるPRM信号発生装
置に関する。
n)信号発生装置の先行して、2相のPWM信号を用い
てモータを回転させ、所望の回転角を得る応用例につい
て説明する。この場合におけるモータの構成例が図12
(a)に示される。図12(a)において、直交するよ
うに巻かれている2つのコイルAおよびBに対して、当
該両コイルの軸方向に直交するように磁石が取付けられ
ており、当該磁石は両コイルの軸を中心として回転する
ように構成されている。従って、磁石は、コイルAおよ
びBの磁界によって回転し、所定の回転角において停止
する。一方、磁界の強さはコイルに流す電流の実効値、
即ちPWM信号のデューティに比例することが知られて
おり、例えば、回転角θにおいて磁石を停止させるため
には、磁界Aおよび磁界Bの強さを、図12(b)に示
されるように設定すればよいので、2相のPWM信号の
実効値は、以下にような関係式により設定すればよい。
は、上記の関係式(1)および(2)を満たすように2
相のPWM信号を生成することが必要となる。
成例を示すブロック図である。図6に示されるように、
本従来例(従来例(1)と云う)は、クロック101を
入力してカウントを行うカウンタ102と、マスタレジ
スタ103aおよびスレーブレジスタ103bを含み、
カウンタ102との比較値を格納するコンペアレジスタ
A103と、カウンタ102のカウント値とコンペアレ
ジスタA103の値とを比較して一致信号を発生する比
較器A105と、比較器A105より出力される一致信
号と、カウンタ102のオーバーフロー信号とを入力し
て、PWM信号波形の制御を行う出力制御回路A110
とを備えて構成される。なお、コンペアレジスタA10
3は、上述のように、マスタレジスタ103aとスレー
ブレジスタ103bにより構成されており、カウンタ1
02のオーバーフロー信号に同期して、マスタレジスタ
からスレーブレジスタに対するデータ転送が行われる。
また、図8(a)、(b)、(c)および(d)は、本
従来例における動作タイミング図である。
来例の動作について説明する。なお、説明を簡単にする
ために、図6における構成において、カウンタ102お
よびコンペアレジスタA103は共に8ビット構成であ
り、カウンタ102は、0から255までの値を周期的
にカウントするものとし(図8(a)参照)、且つコン
ペアレジスタA103にはMの値が予め設定されている
ものとする。
れてカウントされ、カウンタ102のカウント値が25
5の状態から更に1カウントされると、カウンタ102
からはオーバーフロー信号が出力されてカウント値は0
に戻る(図8(a)参照)。一方、出力制御回路A11
0においては、カウンタ102より出力されるオーバー
フロー信号の入力を受けて、その出力レベルは“1”に
設定される(図8(b)参照)。またカウンタ102の
カウント値がコンペアレジスタA103に格納されてい
るMと一致すると、比較器A105からは一致信号11
5が出力されて出力制御回路110に入力される。出力
制御回路110においては、この一致信号の入力を受け
て、その出力が“0”にクリアされる(図8(a)、
(b)参照)。このような動作が繰返して行われること
により、出力端子113からは、出力制御回路A110
を介して、連続してM/256のデューティ比のPWM
信号が出力される(図8(b)参照)。
対応するコンペアレジスタA103における書き換え動
作について、カウンタ102のカウント値が、NとMと
の間に存在する期間内において書き換えを行う場合につ
いて考えるものとする。カウンタ102のカウント値
が、カウント値Nを経過した後に、コンペアレジスタA
103の値はNに変更されるが、当該コンペアレジスタ
A103における格納値は、マスタレジスタ103aに
おいてのみMからNに変更される。即ち、コンペアレジ
スタA103における書き換えが行われる(図8(d)
参照)。その後において、カウンタ102のカウント値
がMの値まで進むと、スレーブレジスタ103aの値は
Mであるので、比較器105において一致信号115が
生成されて出力され、この一致信号115の入力を受け
て、出力制御回路A110からの出力は“0”にクリア
される(図8(b)参照)。更にカウント値が進み、カ
ウント102がオーバーフローする状態になると、カウ
ンタ102からはオーバーフロー信号が出力されて、こ
れを受けて出力制御回路A110の出力は“1”に設定
される(図8(b)参照)。そして同時に、当該オーバ
ーフロー信号により、マスタレジスタ103aからは、
スレーブレジスタ103bに対して格納値のNの値が転
送される(図8(c)、(d)参照)。
3を、マスタレジスタ103aとスレーブレジスタA1
03bにより構成し、カウンタ102のオーバーフロー
またはアンダーフローの時点において、マスタレジスタ
103aからスレーブレジスタa103bに格納値の転
送を行う従来例(1)の場合においては、コンペアレジ
スタA103と比較器A105の組が1個である場合に
は、安定したPWM信号を発生させることができる。
コンペアレジスタ、比較器および出力制御回路が複数化
される場合には、中央処理装置により処理可能なビット
長が固定であり、全てのコンペアレジスタの比較値が同
時には更新することができない場合が考えられる。例え
ば、中央処理装置において8ビット長でデータ処理が行
われ、ビット幅が8ビットであるコンペアレジスタが2
個設けられている構成の場合には、中央処置装置におい
ては、2回の書き換え処理を行うことによりコンペアレ
ジスタの比較値の更新を行うことが必要となる。
に、コンペアレジスタ、比較器および出力制御回路を2
組設けて構成された他の従来例(従来例(2)と云う)
を示すブロック図である。図7に示されるように、本従
来例は、所定の基準クロック信号101を入力してカウ
ントを行うカウンタ102と、マスタレジスタ103a
およびスレーブレジスタ103bを含み、カウンタ10
2との比較値を格納するコンペアレジスタA103と、
マスタレジスタ104aおよびスレーブレジスタ104
bを含み、カウンタ102との比較値を格納するコンペ
アレジスタB104と、カウンタ102のカウント値と
コンペアレジスタA103の値とを比較して一致信号1
15を発生する比較器A105と、カウンタ102のカ
ウント値とコンペアレジスタB104の値とを比較して
一致信号116を発生する比較器B106と、比較器A
105より出力される一致信号115と、カウンタ10
2のオーバーフロー信号とを入力して、PWM信号波形
の制御を行う出力制御回路A110と、比較器B105
より出力される一致信号116と、カウンタ102のオ
ーバーフロー信号とを入力して、PWM信号波形の制御
を行う出力制御回路B111と、カウンタ106の値を
読み出す読み出し回路113と、中央処理装置109と
を備えて構成される。なお、コンペアレジスタA103
およびコンペアレジスタB104は、上述したように、
それぞれマスタレジスタとスレーブレジスタにより構成
されており、カウンタ102のオーバーフロー信号に同
期して、マスタレジスタからはスレーブレジスタに対す
るデータ転送が行われる。なお、図9(a)、(b)、
(c)、(d)、(e)、(f)および(g)は、上記
の従来例において発生する動作の不具合の状態を示す動
作タイミング図である。
に示される従来例(2)の構成においては、予めコンペ
アレジスタa103にはM1 、コンペアレジスタB10
4にはM2 の格納値が設定されており、出力制御回路A
110からはM1 /256のデューティのPWM信号が
周期的に出力され、出力制御回路B111からはM2/
256のデューティ比のPWM信号が周期的に出力され
ているものとする。PWM信号波形を変更するために
は、コンペアレジスタの格納値の書き換えが行われる
が、カウンタのカウント値を考慮することなくコンペア
レジスタの格納値を書き換えた場合には、コンペアレジ
スタA103とコンペアレジスタB104の書き換えの
間に、カウンタ102においてオーバーフローが発生す
る可能性がある。その際に、カウンタ102においてオ
ーバーフローが発生する前に、コンペアレジスタA10
3の格納値をM1 からN1 に対する書き換えを行い、カ
ウンタ102のオーバーフロー後に、コンペアレジスタ
B104の格納値をM2 からN2 に書き換えを行う場合
について説明する。
レジスタ103aの値を書き換えた後に、ガウンタ10
2においてはオーバーフローが発生し、マスタレジスタ
103aからスレーブレジスタ103bに対するデータ
転送が行われる。コンペアレジスタA103のマスタレ
ジスタ103aの値は、既にN1 に書き換えられてお
り、コンペアレジスタA103のスレーブレジスタ10
3bには、格納値N1 が転送されてその値が変更され
る。しかしながら、コンペアレジスタB104において
は、マスタレジスタ104aの値が未だ書き換えられて
いないために、スレーブレジスタ104bには同じM2
の値が転送され、スレーブレジスタ104bの格納値は
変更されることがない。従って、前述のようにコンペア
レジスタA103に対する書き換えが行われた時点にお
けるカウンタ102のオーバーフロー直後におけるPW
M信号としては、出力端子113から、変更後において
設定されたデユ−ティ比であるN1 /256のデユ−テ
ィ比の−号波形が出力され、また出力端子114から
は、変更前において設定されたデユディ比であるM2 /
256のデユ−ティ比の信号波形が出力される。従っ
て、2相のPWM信号波形の関係としては、好ましくな
い不整合な組合わせとなる。
タイマより出力される周期信号により、コンペアレジス
タのマスタレジスタからスレーブレジスタに対するデー
タ転送を行うPWM信号発生装置の例として、特開平3
−228102号公報に開示されているPWM信号発生
装置が知られている。
号公報に開示されているPWM信号発生装置の構成を示
すブロック図である。図11に示されるように、本従来
例(従来例(3)と云う)は、タイマレジスタ302、
周期レジスタ303およびタイマ演算器304を含むイ
ンターバルタイマ301と、出力時刻マスタレジスタ群
306、出力時刻スレーブレジスタ群307、出力制御
マスタレジスタ群308および出力制御スレーブレジス
タ群309を含む並列比較型連想メモリ305と、比較
器群310と、複写許可回路311と、出力制御回路3
12と、制御レジスタ313とを備えて構成される。図
11と図7との対応関係としては、インターバルタイマ
301は、図7に示される従来例(2)におけるカウン
タ102に対応し、並列比較型連想メモリ305に含ま
れる出力時刻マスタレジスタ群306は、従来例(2)
のコンペアレジスタA103およびコンペアレジスタB
104において、それぞれ含まれるマスタレジスタ10
3aおよびマスタレジスタ104aに対応しており、比
較器群310は、同様に、従来例(2)の比較器A10
5および比較器B106に対応し、出力制御回路312
は、従来例(2)の出力制御回路A110および出力制
御回路A111に対応している。
1においては、タイマクロック信号S1 の入力を受け
て、0から周期レジスタ303に設定されている値まで
のカウント動作が行われ、そのタイマ値が0に戻る度ご
とに所定の周期信号S2 が生成されて出力されて、複写
許可回路311に入力される。この周期信号S2 の入力
を受けて、複写許可回路311からは、当該周期信号S
2 が制御レジスタ313により指定される回数発生する
ごとに複写信号S3 が出力され、この複写信号S3 によ
り、出力時刻タイマレジスタ群306の内容が、周期的
に出力時刻スレーブレジスタ群307にそれぞれ転送さ
れる。出力時刻レジスタ群と出力制御レジスタ群と比較
器群とは組になっており、出力時刻スレーブレジスタ群
307に含まれる出力時刻スレーブレジスタとインター
バルタイマ120の値が一致すると、対応する比較器群
310に含まれる比較器からは、一致信号群S4 に含ま
れる一致信号が出力されて、出力制御スレーブレジスタ
群309に含まれる出力制御スレーブレジスタに入力さ
れる。この一致信号入力に対応する出力制御スレーブレ
ジスタの値は、出力制御回路312に入力され、出力制
御回路312からは当該値に従って出力信号が変化さ
れ、PWM信号として出力される。また、制御レジスタ
313により、割込みの発生が許可されている場合に
は、制御レジスタ313からは、複写許可信号S3 に同
期して割込み信号S5 が出力されて、出力時刻マスタレ
ジスタ群306から出力時刻スレーブレジスタ群307
に対するデータ転送後に、並列型連想メモリ304の書
き換え用として用いられる。
M信号発生装置の産業上の利用分野における応用例にお
いて、磁石が指向しようとする回転角θは、2相のPW
M信号のデューティ比によって決定される。図7に示さ
れる従来例(2)の場合には、図9の動作タイミング図
において、コンペアレジスタの格納値を、カウンタがオ
ーバーフローするタイミングに前後して書き換えを行う
ような場合には、PWM信号のデューティ比の組合わせ
が正常な状態ではなくなり(図9(b)および(c)参
照)、磁石が期待しない方向に回転しようとするため
に、モータの回転に「ロス」または「ぶれ」が生じると
いう不具合が発生する。このように、2個の出力のデュ
ーティ比の関係により動作が制御されるPWM信号発生
装置の応用面においては、それぞれのコンペアレジスタ
を変更する際のタイミングにより、その動作に不具合が
発生するという欠点があり、また、ソフトウェアによ
り、カウンタのオーバーフローを避けてコンペアレジス
タの書き換えを行うことにより、上記の不具合を回避す
ることも可能ではあるが、この場合には、下記のように
別の問題が発生するという欠点がある。
ソフトウェアにより不具合を回避しようとする場合の、
中央処理装置による処理手順を示す図である。図10の
メイン処理201においては、出力の変更要求が発生さ
れ、コンペアレジスタの書き換えを行うルーチンが開始
される。中央処理装置109(図7参照)においては、
コンペアレジスタを書き換えても問題がないタイミング
であるか否かを確認するために、カウンタの読み出し処
理が行われ(ステップ206)、当該カウンタの読み出
し値を参照して、カウンタがオーバーフローする以前
に、コンペアレジスタの書き換えを完了することができ
るカウント値であるか否かが判定されて(ステップ20
7)、書き換えできるカウント値である場合には、コン
ペアレジスタA103の書き換え処理(ステップ20
3)およびコンペアレジスタB104の書き換え処理
(ステップ204)が行われて、メイン処理201に戻
り、コンペアレジスタの書き換えを行うルーチン処理は
終了する。また、ステップ207において、カウンタの
読み出し値を参照して、カウンタがオーバーフローする
以前に、コンペアレジスタの書き換えを完了することが
できないと判定される場合には、wate処理が行われ
て(ステップ208)ステップ206に戻り、一定時間
の経過後に、再度カウンタの読み出しが行われて(ステ
ップ206)、コンペアレジスタを書き換えても問題の
ないタイミングであるか否かが判定される(ステップ2
07)。以下、上述したように、ステップ203、20
4またはステップ208の処理手順が繰返して行われ
る。
には、ソフトウェアにより不具合を回避しようとする場
合には、カウンタの値がコンペアレジスタを書き換える
のに適した値であるか否かを判定し、適していない場合
には当該コンペアレジスタを書き換えるタイミングを遅
らせることが必要となるため、中央処理装置における処
理量が増大するとともに、処理手順に遅滞が生じるとい
う欠点がある。
カウント値を読み出して確認することにより、カウンタ
の読み出すための回路(図7における読み出し回路11
3)が必要となり、回路規模が増加するという欠点があ
る。特に、中央処理装置109とカウンタ102が非同
期の状態で動作する場合には、カウンタの読み出しには
読み出しタイミングの同期化が必要であり、このため
に、カウンタの読み出し回路113の構成がより一層複
雑化し、回路規模が更に増大するという欠点がある。
示されている従来例(3)の場合においては、マスタレ
ジスタからスレーブレジスタに対するデータ転送を行う
信号により、新たに割り込みを発生させて、当該割り込
みの発生後にコンペアレジスタの書き換えが行うことに
より前述の不具合を回避しているが、このように、割り
込み処理を追加することにより、割り込み制御機能に関
連する回路規模が増加する結果になるという欠点があ
る。
ウンタの周期信号を分周した信号により割り込みの発生
を行い、当該割り込みの発生回数を低減することによっ
て、中央処理装置における処理量の増大の抑制が図られ
ているが、このために、新たに周期信号を分周するため
の分周器が必要となり、同様に回路規模が増大するとい
う欠点がある。
装置は、所定の基準クロック信号を入力してカウントし
て出力する計数手段と、前記計数手段に対応して、予め
決められた基準値を格納する第1の記憶回路と、当該第
1の記憶回路に対応して配置される第2の記憶回路とを
それぞれ個別に備えて形成されるn個の記憶手段と、前
記計数手段のオーバーフロー信号またはアンダーフロー
信号に同期して、前記n個の記憶手段にそれぞれ含まれ
る第1の記憶回路の記憶内容を、当該記憶手段内の対応
する前記第2の記憶回路に転送するように制御作用を行
うデータ転送制御手段と、前記計数手段のカウント値と
前記n個の記憶手段にそれぞれ含まれる第2の記憶回路
に格納されている基準値とを比較照合して、一致信号ま
たは不一致信号を出力するn個の比較手段と、前記n個
の比較手段より出力される一致信号と、前記計数手段の
オーバーフロー信号またはアンダーフロー信号とを入力
して、所定のPWM信号を生成して出力するn個の出力
制御手段と、とを少なくとも備えて構成され、前記n個
の記憶手段にそれぞれ含まれる第1の記憶回路に、予め
決められた基準値の書き込みが行われる期間内において
は、前記計数手段のオーバーフロー信号またはダウンフ
ロー信号に同期して行われる前記第1の記憶回路の記憶
内容の前記第2の記憶回路に対するデータ転送を、前記
データ転送制御手段により禁止することを特徴としてい
る。
タにより形成し、前記第2の記憶回路はスレーブレジス
タにより形成するようにしてもよい。
中央処理装置により出力制御されるラッチと、当該ラッ
チの出力と前記計数手段より出力されるオーバーフロー
信号またはアンダーフロー信号とを入力して論理演算す
る論理回路とにより構成し、前記中央処理装置の制御作
用を介して、データ転送の可否を制御する論理レベル信
号を出力するようにしてもよく、或はまた、当該データ
転送制御手段としては、所定の中央処理装置より出力さ
れる書き込み制御信号を介して、1番目の第1の記憶回
路に対する第1のデータ書き換え信号によりアクティブ
レベルを出力し、n番目の第1の記憶回路に対する第n
のデータ書き込み信号の終了後にインアクティブレベル
を出力するフリップフロップと、当該フリップフロップ
の出力と前記計数手段より出力されるオーバーフロー信
号またはアンダーフロー信号とを入力して論理演算する
論理回路により構成して、前記中央処理装置の制御作用
を介して、データ転送の可否を制御する論理レベル信号
を出力するようにしてもよい。
して説明する。
ック図である。図1に示されるように、本実施形態は、
所定の基準クロック信号101を入力してカウントする
カウンタ102と、マスタレジスタ103aおよびスレ
ーブレジスタ103bを含み、当該カウンタ102との
比較値を格納するコンペアレジスタA103と、マスタ
レジスタ104aおよびスレーブレジスタ104bを含
み、同じくカウンタ102との比較値を格納するコンペ
アレジスタB104と、カウンタ102のカウント値
と、それぞれコンペアレジスタA103およびコンペア
レジスタB104の値とを比較して、それぞれ一致信号
115および116を出力する比較器A105および比
較器B106と、前記一致信号115および116と、
カウンタ102のオーバーフロー信号を入力し、それぞ
れPWM信号の波形を制御して、出力端子113および
114を介して所定のPWM信号を出力する出力制御回
路A110および出力制御回路B111と、中央処理装
置109により出力制御されるラッチ107と、ラッチ
107の出力とカウンタ102のオーバーフロー信号と
を入力して、マスタレジスタ(マスタレジスタ103
a、マスタレジスタ104a)から対応するスレーブレ
ジスタ(スレーブレジスタ103b、スレーブレジスタ
104b)に対するデータ転送作用を制御するAND回
路108とを備えて構成される。なお、コンペアレジス
タからスレーブレジスタに対するデータ転送は、カウン
タ102より出力されるオーバーフロー信号に同期して
行われる。
(d)、(e)、(f)、(g)および(h)は、本実
施形態における動作タイミング図である。
形態について説明する。なお、説明を簡単にするため
に、カウンタ102およびコンペアレジスタA103お
よびコンペアレジスタB104は8ビット構成であり、
カウンタ102は0から255までの値を周期的にカウ
ントするものとし、コンペアレジスタA103には格納
値M1 が予め設定されており、コンペアレジスタB10
4には格納値M2 が予め設定され、また、ラッチ107
には初期値として“0”が予め設定されているものとす
る。
作状態においては、図7に示される従来例(2)の場合
と同様に、カウンタ102のカウント周期に合わせて、
出力制御回路A110からは、M1 /256のデューテ
ィ比のPWM信号(出力波形A)が周期的に出力され、
また出力制御回路A111からは、M2 /256のデュ
ーティ比のPWM信号(出力波形B)が周期的に出力さ
れる(図2(b)、(c)参照)。その後、PWM信号
の信号波形を変更するために、コンペアレジスタの書き
換えが行われるが、この書き換え動作が行われる直前に
おいては、中央処理装置109の制御作用により、ラッ
チ107よりAND回路108に出力される転送禁止信
号が“1”に変更される(図2(h)参照)。この転送
禁止信号が“1”のレベルの状態にある間においては、
AND回路108からは、カウンタ102から出力され
るオーバーフロー信号のレベルの如何に関係なく常に
“0”が出力されており、これを受けて、その間におい
ては、中央処理装置109によるコンペアレジスタA1
03およびコンペアレジスタB104の書き換えが行わ
れ、全てのコンペアレジスタの書き換えが終了した後
に、ラッチ107の値を元の値“0”に戻す処理が行わ
れる。
の書き換え期間中においては、AND回路108から出
力される信号は常に“0”レベルであり、これにより、
コンペアレジスタの書き換えが行われている間において
は、カウンタ102においてオーバーフローが発生して
いる状態においても、マスタレジスタからスレーブレジ
スタに対するデータ転送は行われない(図2(d)、
(e)および(f)、(g)参照)。またコンペアレジ
スタの書き換えは、中央処理装置109により行われる
ために、コンペアレジスタの書き換え処理の期間の前後
において、ラッチ107の値も中央処理装置109によ
り変更すればよい。コンペアレジスタを書き換える間に
おいては、上述のように、マスタレジスタからスレーブ
レジスタに対するデータ転送が禁止されるが、これによ
って、カウンタ102のカウント値が如何なる値であっ
ても、中央処理装置109においては、一定の手順によ
りコンペアレジスタの書き換えを行うことができるた
め、カウンタ102のカウント値を確認して、カウント
値により動作手順を変更する処理が不要となり省略され
るという利点がある。
示すブロック図であり、コンペアレジスタにおけるマス
タレジスタからスレーブレージスタに対するデータ転送
の禁止を別回路により実現した場合の1実施形態であ
る。
場合と同様に、所定の基準クロック信号101を入力し
てカウントするカウンタ102と、マスタレジスタ10
3aおよびスレーブレジスタ103bを含み、当該カウ
ンタ102との比較値を格納するコンペアレジスタA1
03と、マスタレジスタ104aおよびスレーブレジス
タ104bを含み、同じくカウンタ102との比較値を
格納するコンペアレジスタB104と、カウンタ102
のカウント値と、それぞれコンペアレジスタA103お
よびコンペアレジスタB104の値とを比較して、それ
ぞれ一致信号115および116を出力する比較器A1
05および比較器B106と、前記一致信号115およ
び116と、カウンタ102のオーバーフロー信号を入
力し、それぞれPWM信号の波形を制御して、出力端子
113および114を介して所定のPWM信号を出力す
る出力制御回路A110および出力制御回路B111
と、中央処理装置109より出力されるコンペアレジス
タA103に対するデータ書き込み信号A117により
アクティブとなり、コンペアレジスタB104に対する
データ書き込み信号B118の終了後にインアクティブ
になるフリップフロップ112と、フリップフロップ1
12の出力およびカウンタ102のオーバーフロー信号
とを入力して、マスタレジスタ(マスタレジスタ103
a、マスタレジスタ104a)から、対応するスレーブ
レジスタ(スレーブレジスタ103b、スレーブレジス
タ104b)に対するデータ転送を制御するAND回路
108とを備えて構成される。また、図4(a)、
(b)および(c)は、本実施形態における動作タイミ
ング図である。
おいては、転送の禁止を行う論理回路は、インバータと
AND論理素子により形成されているが、転送禁止信号
のアクティブレベルおよびマスタレジスタからスレーブ
レジスタに対するデータ転送を行う信号のアクティブレ
ベルが異なる構成の場合においては、当然のことながら
論理回路は別構成となる。
装置109により、カウンタ102のカウント値を読み
出すことにより不具合を回避することが可能ではあった
が、当該中央処理装置の処理量が増大するとともに、読
み出し回路を必要とするという欠点があった。これに対
比して、本実施形態においては、図5の処理フローに示
されるように、メイン処理201の中において、出力要
求が発生してコンペアレジスタの書き換えを行うルーチ
ンが開始される。中央処理装置109においては、転送
禁止処理が行われて(ステップ202)、カウンタ10
2のカウント値を確認することなく、コンペアレジスタ
A103およびコンペアレジスタB104の書き換え処
理が行われる(ステップ203および204)。次い
で、レジスタの書き換え終了後に転送禁止解除処理が行
われて(ステップ205)、メイン処理201に戻り、
コンペアレジスタの書き換えを行うルーチンが終了す
る。
転送禁止処理(ステップ202)および転送禁止解除処
理(ステップ205)が、ソフトウェアではなくハード
ウェアにより行われるために処理に要する動作手順を簡
略化することができる。また、不具合を回避するために
必要とされるハードウェアについても、従来の構成にお
いては、カウンタのビット幅が8ビットの場合に、カウ
ンタの読み出し回路としては、少なくとも8個の読み出
し用バッファが必要となるが、本発明の場合には、1個
のラッチまたはフリップフロップと、1個のAND論理
素子およびインバータのみにより構成することができ、
その分回路規模が簡易化される。また、カウンタのビッ
ト幅と、読み出し回路のビット幅とは同一であるため、
一般的には、カウンタのビット幅が広い程読み出し回路
の回路規模が肥大するが、本発明においては、追加を必
要とする回路は、カウンタのビット幅に依存することな
く一定に保持されるために、カウンタのビット幅が広く
なればなる程、本発明と従来例との回路構成における追
加要素の差異が拡大し、本発明の利点がより一層鮮明と
なる。更に、従来の回路構成においては、中央処理装置
とカウンタの動作が非同期に動作する場合には、カウン
タの読み出しとカウントアップの動作が競合した場合に
おいても、安定した読み出し動作ができるようにするた
めに、ラッチ等の読み出し期間中のカウント値を保持す
る回路を追加して読み出し回路を構成する必要があり、
このことにより、カウンタの読み出し回路を不要とする
本発明とのハードウェアの回路規模における差異は更に
増大する。
コンペアレジスタおよび比較器を含むPWM信号発生装
置に適用されて、コンペアレジスタのマスタレジスタか
らスレーブレジスタに対するデータ転送を、当該コンペ
アレジスタの書き換え実行期間内においては禁止する回
路を設けることにより、複数のPWM信号のデューティ
比の組み合わせの関係を常時正常に保持することができ
るという効果がある。
理を、コンペアレジスタを書き換える処理と同時に行う
ことができるために、中央処理装置における処理量の増
大を排除することができるという効果がある。
る。
る。
る。
る。
す図である。
る。
る。
示す図である。
る。
Claims (4)
- 【請求項1】 所定の基準クロック信号を入力してカウ
ントして出力する計数手段と、 前記計数手段に対応して、予め決められた基準値を格納
する第1の記憶回路と、当該第1の記憶回路に対応して
配置される第2の記憶回路とをそれぞれ個別に備えて形
成されるn(正整数)個の記憶手段と、 前記計数手段のオーバーフロー信号またはアンダーフロ
ー信号に同期して、前記n個の記憶手段にそれぞれ含ま
れる第1の記憶回路の記憶内容を、当該記憶手段内の対
応する前記第2の記憶回路に転送するように制御作用を
行うデータ転送制御手段と、 前記計数手段のカウント値と前記n個の記憶手段にそれ
ぞれ含まれる第2の記憶回路に格納されている基準値と
を比較照合して、一致信号または不一致信号を出力する
n個の比較手段と、 前記n個の比較手段より出力される一致信号と、前記計
数手段のオーバーフロー信号またはアンダーフロー信号
とを入力して、所定のPWM信号を生成して出力するn
個の出力制御手段と、 とを少なくとも備えて構成され、前記n個の記憶手段に
それぞれ含まれる第1の記憶回路に、予め決められた基
準値の書き込みが行われる期間内においては、前記計数
手段のオーバーフロー信号またはダウンフロー信号に同
期して行われる前記第1の記憶回路の記憶内容の前記第
2の記憶回路に対するデータ転送を、前記データ転送制
御手段により禁止することを特徴とするPWM信号発生
装置。 - 【請求項2】 前記第1の記憶回路が、マスタレジスタ
により形成され、前記第2の記憶回路が、スレーブレジ
スタにより形成される請求項1記載のPWM信号発生装
置。 - 【請求項3】 前記データ転送制御手段が、所定の中央
処理装置により出力制御されるラッチと、当該ラッチの
出力と前記計数手段より出力されるオーバーフロー信号
またはアンダーフロー信号とを入力して論理演算する論
理回路により構成され、前記中央処理装置の制御作用を
介して、データ転送の可否を制御する論理レベル信号を
出力することを特徴とする請求項1および2記載のPW
M信号発生回路。 - 【請求項4】 前記データ転送制御手段が、所定の中央
処理装置より出力される書き込み制御信号を介して、1
番目の第1の記憶回路に対する第1のデータ書き換え信
号によりアクティブレベルを出力し、n番目の第1の記
憶回路に対する第nのデータ書き込み信号の終了後にイ
ンアクティブレベルを出力するフリップフロップと、当
該フリップフロップの出力と前記計数手段より出力され
るオーバーフロー信号またはアンダーフロー信号とを入
力して論理演算する論理回路により構成され、前記中央
処理装置の制御作用を介して、データ転送の可否を制御
する論理レベル信号を出力することを特徴とする請求項
1および2記載のPWM信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8014055A JP2842824B2 (ja) | 1996-01-30 | 1996-01-30 | Pwm信号発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8014055A JP2842824B2 (ja) | 1996-01-30 | 1996-01-30 | Pwm信号発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09215334A true JPH09215334A (ja) | 1997-08-15 |
JP2842824B2 JP2842824B2 (ja) | 1999-01-06 |
Family
ID=11850414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8014055A Expired - Fee Related JP2842824B2 (ja) | 1996-01-30 | 1996-01-30 | Pwm信号発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2842824B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6448827B1 (en) | 1999-11-26 | 2002-09-10 | Nec Corporation | Three-phase pulse width modulation waveform generator |
JP2006191780A (ja) * | 2004-12-07 | 2006-07-20 | Fuji Electric Holdings Co Ltd | Pwmパルス発生方式 |
JP2009088841A (ja) * | 2007-09-28 | 2009-04-23 | Iwatsu Test Instruments Corp | パルス発生装置 |
-
1996
- 1996-01-30 JP JP8014055A patent/JP2842824B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6448827B1 (en) | 1999-11-26 | 2002-09-10 | Nec Corporation | Three-phase pulse width modulation waveform generator |
JP2006191780A (ja) * | 2004-12-07 | 2006-07-20 | Fuji Electric Holdings Co Ltd | Pwmパルス発生方式 |
JP2009088841A (ja) * | 2007-09-28 | 2009-04-23 | Iwatsu Test Instruments Corp | パルス発生装置 |
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Publication number | Publication date |
---|---|
JP2842824B2 (ja) | 1999-01-06 |
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