JPH09215334A - Ｐｗｍ信号発生装置 - Google Patents

Abstract

(57)【要約】 【課題】複数のコンペアレジスタおよび比較器を有する
ＰＷＭ信号発生装置における、コンペアレジスタの書き
換え時に発生するＰＷＭ信号のデューティ比の組合わせ
不整合を排除する。 【解決手段】カウンタ１０２と、カウンタ１０２との比
較値を格納するコンペアレジスタＡ１０３、コンペアレ
ジスタＢ１０４と、カウンタ１０２の値と、コンペアレ
ジスタＡ１０３／コンペアレジスタＢ１０４の値とを比
較して一致信号１１５／１１６を出力する比較器Ａ１０
５／比較器Ｂ１０６と、一致信号１１２／１１３と、オ
ーバーフロー信号を入力し、ＰＷＭ信号を出力する出力
制御回路Ａ１１０／出力制御回路Ｂ１１１と、ラッチ１
０７と、ラッチ１０７の出力とオーバーフロー信号とを
入力して、マスタレジスタから、対応するスレーブレジ
スタに対するデータ転送作用を制御するＡＮＤ回路１０
８とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＷＭ信号発生装置
に関し、特にモータ制御に用いられるＰＲＭ信号発生装
置に関する。

【０００２】

【従来の技術】従来のＰＷＭ（Pulse Width Modulatio
n）信号発生装置の先行して、２相のＰＷＭ信号を用い
てモータを回転させ、所望の回転角を得る応用例につい
て説明する。この場合におけるモータの構成例が図１２
（ａ）に示される。図１２（ａ）において、直交するよ
うに巻かれている２つのコイルＡおよびＢに対して、当
該両コイルの軸方向に直交するように磁石が取付けられ
ており、当該磁石は両コイルの軸を中心として回転する
ように構成されている。従って、磁石は、コイルＡおよ
びＢの磁界によって回転し、所定の回転角において停止
する。一方、磁界の強さはコイルに流す電流の実効値、
即ちＰＷＭ信号のデューティに比例することが知られて
おり、例えば、回転角θにおいて磁石を停止させるため
には、磁界Ａおよび磁界Ｂの強さを、図１２（ｂ）に示
されるように設定すればよいので、２相のＰＷＭ信号の
実効値は、以下にような関係式により設定すればよい。

【０００３】 ＰＷＭ信号Ａ実効値＝Ｍ× sinθ ……………………（１） ＰＷＭ信号Ｂ実効値＝Ｍ× cosθ ……………………（２） （Ｍ：実効値）従って、所望の回転角θを得るために
は、上記の関係式（１）および（２）を満たすように２
相のＰＷＭ信号を生成することが必要となる。

【０００４】図６は、従来のＰＷＭ信号発生装置の１構
成例を示すブロック図である。図６に示されるように、
本従来例（従来例（１）と云う）は、クロック１０１を
入力してカウントを行うカウンタ１０２と、マスタレジ
スタ１０３ａおよびスレーブレジスタ１０３ｂを含み、
カウンタ１０２との比較値を格納するコンペアレジスタ
Ａ１０３と、カウンタ１０２のカウント値とコンペアレ
ジスタＡ１０３の値とを比較して一致信号を発生する比
較器Ａ１０５と、比較器Ａ１０５より出力される一致信
号と、カウンタ１０２のオーバーフロー信号とを入力し
て、ＰＷＭ信号波形の制御を行う出力制御回路Ａ１１０
とを備えて構成される。なお、コンペアレジスタＡ１０
３は、上述のように、マスタレジスタ１０３ａとスレー
ブレジスタ１０３ｂにより構成されており、カウンタ１
０２のオーバーフロー信号に同期して、マスタレジスタ
からスレーブレジスタに対するデータ転送が行われる。
また、図８（ａ）、（ｂ）、（ｃ）および（ｄ）は、本
従来例における動作タイミング図である。

【０００５】次に、図６および図８を参照して、当該従
来例の動作について説明する。なお、説明を簡単にする
ために、図６における構成において、カウンタ１０２お
よびコンペアレジスタＡ１０３は共に８ビット構成であ
り、カウンタ１０２は、０から２５５までの値を周期的
にカウントするものとし（図８（ａ）参照）、且つコン
ペアレジスタＡ１０３にはＭの値が予め設定されている
ものとする。

【０００６】カウンタ１０２にクロック１０１が入力さ
れてカウントされ、カウンタ１０２のカウント値が２５
５の状態から更に１カウントされると、カウンタ１０２
からはオーバーフロー信号が出力されてカウント値は０
に戻る（図８（ａ）参照）。一方、出力制御回路Ａ１１
０においては、カウンタ１０２より出力されるオーバー
フロー信号の入力を受けて、その出力レベルは“１”に
設定される（図８（ｂ）参照）。またカウンタ１０２の
カウント値がコンペアレジスタＡ１０３に格納されてい
るＭと一致すると、比較器Ａ１０５からは一致信号１１
５が出力されて出力制御回路１１０に入力される。出力
制御回路１１０においては、この一致信号の入力を受け
て、その出力が“０”にクリアされる（図８（ａ）、
（ｂ）参照）。このような動作が繰返して行われること
により、出力端子１１３からは、出力制御回路Ａ１１０
を介して、連続してＭ／２５６のデューティ比のＰＷＭ
信号が出力される（図８（ｂ）参照）。

【０００７】次に、Ｍから、当該Ｍより小さいＮの値に
対応するコンペアレジスタＡ１０３における書き換え動
作について、カウンタ１０２のカウント値が、ＮとＭと
の間に存在する期間内において書き換えを行う場合につ
いて考えるものとする。カウンタ１０２のカウント値
が、カウント値Ｎを経過した後に、コンペアレジスタＡ
１０３の値はＮに変更されるが、当該コンペアレジスタ
Ａ１０３における格納値は、マスタレジスタ１０３ａに
おいてのみＭからＮに変更される。即ち、コンペアレジ
スタＡ１０３における書き換えが行われる（図８（ｄ）
参照）。その後において、カウンタ１０２のカウント値
がＭの値まで進むと、スレーブレジスタ１０３ａの値は
Ｍであるので、比較器１０５において一致信号１１５が
生成されて出力され、この一致信号１１５の入力を受け
て、出力制御回路Ａ１１０からの出力は“０”にクリア
される（図８（ｂ）参照）。更にカウント値が進み、カ
ウント１０２がオーバーフローする状態になると、カウ
ンタ１０２からはオーバーフロー信号が出力されて、こ
れを受けて出力制御回路Ａ１１０の出力は“１”に設定
される（図８（ｂ）参照）。そして同時に、当該オーバ
ーフロー信号により、マスタレジスタ１０３ａからは、
スレーブレジスタ１０３ｂに対して格納値のＮの値が転
送される（図８（ｃ）、（ｄ）参照）。

【０００８】上述したように、コンペアレジスタＡ１０
３を、マスタレジスタ１０３ａとスレーブレジスタＡ１
０３ｂにより構成し、カウンタ１０２のオーバーフロー
またはアンダーフローの時点において、マスタレジスタ
１０３ａからスレーブレジスタａ１０３ｂに格納値の転
送を行う従来例（１）の場合においては、コンペアレジ
スタＡ１０３と比較器Ａ１０５の組が１個である場合に
は、安定したＰＷＭ信号を発生させることができる。

【０００９】一般に、ＰＷＭ信号発生装置においては、
コンペアレジスタ、比較器および出力制御回路が複数化
される場合には、中央処理装置により処理可能なビット
長が固定であり、全てのコンペアレジスタの比較値が同
時には更新することができない場合が考えられる。例え
ば、中央処理装置において８ビット長でデータ処理が行
われ、ビット幅が８ビットであるコンペアレジスタが２
個設けられている構成の場合には、中央処置装置におい
ては、２回の書き換え処理を行うことによりコンペアレ
ジスタの比較値の更新を行うことが必要となる。

【００１０】図７は、２相のＰＷＭ信号を出力するため
に、コンペアレジスタ、比較器および出力制御回路を２
組設けて構成された他の従来例（従来例（２）と云う）
を示すブロック図である。図７に示されるように、本従
来例は、所定の基準クロック信号１０１を入力してカウ
ントを行うカウンタ１０２と、マスタレジスタ１０３ａ
およびスレーブレジスタ１０３ｂを含み、カウンタ１０
２との比較値を格納するコンペアレジスタＡ１０３と、
マスタレジスタ１０４ａおよびスレーブレジスタ１０４
ｂを含み、カウンタ１０２との比較値を格納するコンペ
アレジスタＢ１０４と、カウンタ１０２のカウント値と
コンペアレジスタＡ１０３の値とを比較して一致信号１
１５を発生する比較器Ａ１０５と、カウンタ１０２のカ
ウント値とコンペアレジスタＢ１０４の値とを比較して
一致信号１１６を発生する比較器Ｂ１０６と、比較器Ａ
１０５より出力される一致信号１１５と、カウンタ１０
２のオーバーフロー信号とを入力して、ＰＷＭ信号波形
の制御を行う出力制御回路Ａ１１０と、比較器Ｂ１０５
より出力される一致信号１１６と、カウンタ１０２のオ
ーバーフロー信号とを入力して、ＰＷＭ信号波形の制御
を行う出力制御回路Ｂ１１１と、カウンタ１０６の値を
読み出す読み出し回路１１３と、中央処理装置１０９と
を備えて構成される。なお、コンペアレジスタＡ１０３
およびコンペアレジスタＢ１０４は、上述したように、
それぞれマスタレジスタとスレーブレジスタにより構成
されており、カウンタ１０２のオーバーフロー信号に同
期して、マスタレジスタからはスレーブレジスタに対す
るデータ転送が行われる。なお、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）は、上記
の従来例において発生する動作の不具合の状態を示す動
作タイミング図である。

【００１１】本従来例の説明を簡単にするために、図７
に示される従来例（２）の構成においては、予めコンペ
アレジスタａ１０３にはＭ₁ 、コンペアレジスタＢ１０
４にはＭ₂ の格納値が設定されており、出力制御回路Ａ
１１０からはＭ₁ ／２５６のデューティのＰＷＭ信号が
周期的に出力され、出力制御回路Ｂ１１１からはＭ₂／
２５６のデューティ比のＰＷＭ信号が周期的に出力され
ているものとする。ＰＷＭ信号波形を変更するために
は、コンペアレジスタの格納値の書き換えが行われる
が、カウンタのカウント値を考慮することなくコンペア
レジスタの格納値を書き換えた場合には、コンペアレジ
スタＡ１０３とコンペアレジスタＢ１０４の書き換えの
間に、カウンタ１０２においてオーバーフローが発生す
る可能性がある。その際に、カウンタ１０２においてオ
ーバーフローが発生する前に、コンペアレジスタＡ１０
３の格納値をＭ₁ からＮ₁ に対する書き換えを行い、カ
ウンタ１０２のオーバーフロー後に、コンペアレジスタ
Ｂ１０４の格納値をＭ₂ からＮ₂ に書き換えを行う場合
について説明する。

【００１２】まず、コンペアレジスタＡ１０３のマスタ
レジスタ１０３ａの値を書き換えた後に、ガウンタ１０
２においてはオーバーフローが発生し、マスタレジスタ
１０３ａからスレーブレジスタ１０３ｂに対するデータ
転送が行われる。コンペアレジスタＡ１０３のマスタレ
ジスタ１０３ａの値は、既にＮ₁ に書き換えられてお
り、コンペアレジスタＡ１０３のスレーブレジスタ１０
３ｂには、格納値Ｎ₁ が転送されてその値が変更され
る。しかしながら、コンペアレジスタＢ１０４において
は、マスタレジスタ１０４ａの値が未だ書き換えられて
いないために、スレーブレジスタ１０４ｂには同じＭ₂
の値が転送され、スレーブレジスタ１０４ｂの格納値は
変更されることがない。従って、前述のようにコンペア
レジスタＡ１０３に対する書き換えが行われた時点にお
けるカウンタ１０２のオーバーフロー直後におけるＰＷ
Ｍ信号としては、出力端子１１３から、変更後において
設定されたデユ−ティ比であるＮ₁ ／２５６のデユ−テ
ィ比の−号波形が出力され、また出力端子１１４から
は、変更前において設定されたデユディ比であるＭ₂ ／
２５６のデユ−ティ比の信号波形が出力される。従っ
て、２相のＰＷＭ信号波形の関係としては、好ましくな
い不整合な組合わせとなる。

【００１３】次に、その他の従来例としては、例えば、
タイマより出力される周期信号により、コンペアレジス
タのマスタレジスタからスレーブレジスタに対するデー
タ転送を行うＰＷＭ信号発生装置の例として、特開平３
−２２８１０２号公報に開示されているＰＷＭ信号発生
装置が知られている。

【００１４】図１１は、上記の特開平３−２２８１０２
号公報に開示されているＰＷＭ信号発生装置の構成を示
すブロック図である。図１１に示されるように、本従来
例（従来例（３）と云う）は、タイマレジスタ３０２、
周期レジスタ３０３およびタイマ演算器３０４を含むイ
ンターバルタイマ３０１と、出力時刻マスタレジスタ群
３０６、出力時刻スレーブレジスタ群３０７、出力制御
マスタレジスタ群３０８および出力制御スレーブレジス
タ群３０９を含む並列比較型連想メモリ３０５と、比較
器群３１０と、複写許可回路３１１と、出力制御回路３
１２と、制御レジスタ３１３とを備えて構成される。図
１１と図７との対応関係としては、インターバルタイマ
３０１は、図７に示される従来例（２）におけるカウン
タ１０２に対応し、並列比較型連想メモリ３０５に含ま
れる出力時刻マスタレジスタ群３０６は、従来例（２）
のコンペアレジスタＡ１０３およびコンペアレジスタＢ
１０４において、それぞれ含まれるマスタレジスタ１０
３ａおよびマスタレジスタ１０４ａに対応しており、比
較器群３１０は、同様に、従来例（２）の比較器Ａ１０
５および比較器Ｂ１０６に対応し、出力制御回路３１２
は、従来例（２）の出力制御回路Ａ１１０および出力制
御回路Ａ１１１に対応している。

【００１５】図１１において、インターバルタイマ３０
１においては、タイマクロック信号Ｓ1 の入力を受け
て、０から周期レジスタ３０３に設定されている値まで
のカウント動作が行われ、そのタイマ値が０に戻る度ご
とに所定の周期信号Ｓ2 が生成されて出力されて、複写
許可回路３１１に入力される。この周期信号Ｓ2 の入力
を受けて、複写許可回路３１１からは、当該周期信号Ｓ
2 が制御レジスタ３１３により指定される回数発生する
ごとに複写信号Ｓ3 が出力され、この複写信号Ｓ3 によ
り、出力時刻タイマレジスタ群３０６の内容が、周期的
に出力時刻スレーブレジスタ群３０７にそれぞれ転送さ
れる。出力時刻レジスタ群と出力制御レジスタ群と比較
器群とは組になっており、出力時刻スレーブレジスタ群
３０７に含まれる出力時刻スレーブレジスタとインター
バルタイマ１２０の値が一致すると、対応する比較器群
３１０に含まれる比較器からは、一致信号群Ｓ4 に含ま
れる一致信号が出力されて、出力制御スレーブレジスタ
群３０９に含まれる出力制御スレーブレジスタに入力さ
れる。この一致信号入力に対応する出力制御スレーブレ
ジスタの値は、出力制御回路３１２に入力され、出力制
御回路３１２からは当該値に従って出力信号が変化さ
れ、ＰＷＭ信号として出力される。また、制御レジスタ
３１３により、割込みの発生が許可されている場合に
は、制御レジスタ３１３からは、複写許可信号Ｓ3 に同
期して割込み信号Ｓ5 が出力されて、出力時刻マスタレ
ジスタ群３０６から出力時刻スレーブレジスタ群３０７
に対するデータ転送後に、並列型連想メモリ３０４の書
き換え用として用いられる。

【００１６】

【発明が解決しようとする課題】上述したように、ＰＷ
Ｍ信号発生装置の産業上の利用分野における応用例にお
いて、磁石が指向しようとする回転角θは、２相のＰＷ
Ｍ信号のデューティ比によって決定される。図７に示さ
れる従来例（２）の場合には、図９の動作タイミング図
において、コンペアレジスタの格納値を、カウンタがオ
ーバーフローするタイミングに前後して書き換えを行う
ような場合には、ＰＷＭ信号のデューティ比の組合わせ
が正常な状態ではなくなり（図９（ｂ）および（ｃ）参
照）、磁石が期待しない方向に回転しようとするため
に、モータの回転に「ロス」または「ぶれ」が生じると
いう不具合が発生する。このように、２個の出力のデュ
ーティ比の関係により動作が制御されるＰＷＭ信号発生
装置の応用面においては、それぞれのコンペアレジスタ
を変更する際のタイミングにより、その動作に不具合が
発生するという欠点があり、また、ソフトウェアによ
り、カウンタのオーバーフローを避けてコンペアレジス
タの書き換えを行うことにより、上記の不具合を回避す
ることも可能ではあるが、この場合には、下記のように
別の問題が発生するという欠点がある。

【００１７】即ち、図１０は、従来例（２）において、
ソフトウェアにより不具合を回避しようとする場合の、
中央処理装置による処理手順を示す図である。図１０の
メイン処理２０１においては、出力の変更要求が発生さ
れ、コンペアレジスタの書き換えを行うルーチンが開始
される。中央処理装置１０９（図７参照）においては、
コンペアレジスタを書き換えても問題がないタイミング
であるか否かを確認するために、カウンタの読み出し処
理が行われ（ステップ２０６）、当該カウンタの読み出
し値を参照して、カウンタがオーバーフローする以前
に、コンペアレジスタの書き換えを完了することができ
るカウント値であるか否かが判定されて（ステップ２０
７）、書き換えできるカウント値である場合には、コン
ペアレジスタＡ１０３の書き換え処理（ステップ２０
３）およびコンペアレジスタＢ１０４の書き換え処理
（ステップ２０４）が行われて、メイン処理２０１に戻
り、コンペアレジスタの書き換えを行うルーチン処理は
終了する。また、ステップ２０７において、カウンタの
読み出し値を参照して、カウンタがオーバーフローする
以前に、コンペアレジスタの書き換えを完了することが
できないと判定される場合には、ｗａｔｅ処理が行われ
て（ステップ２０８）ステップ２０６に戻り、一定時間
の経過後に、再度カウンタの読み出しが行われて（ステ
ップ２０６）、コンペアレジスタを書き換えても問題の
ないタイミングであるか否かが判定される（ステップ２
０７）。以下、上述したように、ステップ２０３、２０
４またはステップ２０８の処理手順が繰返して行われ
る。

【００１８】以上説明したように、従来例（２）の場合
には、ソフトウェアにより不具合を回避しようとする場
合には、カウンタの値がコンペアレジスタを書き換える
のに適した値であるか否かを判定し、適していない場合
には当該コンペアレジスタを書き換えるタイミングを遅
らせることが必要となるため、中央処理装置における処
理量が増大するとともに、処理手順に遅滞が生じるとい
う欠点がある。

【００１９】また、中央処理装置において、カウンタの
カウント値を読み出して確認することにより、カウンタ
の読み出すための回路（図７における読み出し回路１１
３）が必要となり、回路規模が増加するという欠点があ
る。特に、中央処理装置１０９とカウンタ１０２が非同
期の状態で動作する場合には、カウンタの読み出しには
読み出しタイミングの同期化が必要であり、このため
に、カウンタの読み出し回路１１３の構成がより一層複
雑化し、回路規模が更に増大するという欠点がある。

【００２０】また、特開平３ー２２８１０２号公報に開
示されている従来例（３）の場合においては、マスタレ
ジスタからスレーブレジスタに対するデータ転送を行う
信号により、新たに割り込みを発生させて、当該割り込
みの発生後にコンペアレジスタの書き換えが行うことに
より前述の不具合を回避しているが、このように、割り
込み処理を追加することにより、割り込み制御機能に関
連する回路規模が増加する結果になるという欠点があ
る。

【００２１】しかも、当該従来例（３）の場合には、カ
ウンタの周期信号を分周した信号により割り込みの発生
を行い、当該割り込みの発生回数を低減することによっ
て、中央処理装置における処理量の増大の抑制が図られ
ているが、このために、新たに周期信号を分周するため
の分周器が必要となり、同様に回路規模が増大するとい
う欠点がある。

【００２２】

【課題を解決するための手段】奔発明のＰＷＭ信号発生
装置は、所定の基準クロック信号を入力してカウントし
て出力する計数手段と、前記計数手段に対応して、予め
決められた基準値を格納する第１の記憶回路と、当該第
１の記憶回路に対応して配置される第２の記憶回路とを
それぞれ個別に備えて形成されるｎ個の記憶手段と、前
記計数手段のオーバーフロー信号またはアンダーフロー
信号に同期して、前記ｎ個の記憶手段にそれぞれ含まれ
る第１の記憶回路の記憶内容を、当該記憶手段内の対応
する前記第２の記憶回路に転送するように制御作用を行
うデータ転送制御手段と、前記計数手段のカウント値と
前記ｎ個の記憶手段にそれぞれ含まれる第２の記憶回路
に格納されている基準値とを比較照合して、一致信号ま
たは不一致信号を出力するｎ個の比較手段と、前記ｎ個
の比較手段より出力される一致信号と、前記計数手段の
オーバーフロー信号またはアンダーフロー信号とを入力
して、所定のＰＷＭ信号を生成して出力するｎ個の出力
制御手段と、とを少なくとも備えて構成され、前記ｎ個
の記憶手段にそれぞれ含まれる第１の記憶回路に、予め
決められた基準値の書き込みが行われる期間内において
は、前記計数手段のオーバーフロー信号またはダウンフ
ロー信号に同期して行われる前記第１の記憶回路の記憶
内容の前記第２の記憶回路に対するデータ転送を、前記
データ転送制御手段により禁止することを特徴としてい
る。

【００２３】なお、前記第１の記憶回路はマスタレジス
タにより形成し、前記第２の記憶回路はスレーブレジス
タにより形成するようにしてもよい。

【００２４】また、前記データ転送制御手段は、所定の
中央処理装置により出力制御されるラッチと、当該ラッ
チの出力と前記計数手段より出力されるオーバーフロー
信号またはアンダーフロー信号とを入力して論理演算す
る論理回路とにより構成し、前記中央処理装置の制御作
用を介して、データ転送の可否を制御する論理レベル信
号を出力するようにしてもよく、或はまた、当該データ
転送制御手段としては、所定の中央処理装置より出力さ
れる書き込み制御信号を介して、１番目の第１の記憶回
路に対する第１のデータ書き換え信号によりアクティブ
レベルを出力し、ｎ番目の第１の記憶回路に対する第ｎ
のデータ書き込み信号の終了後にインアクティブレベル
を出力するフリップフロップと、当該フリップフロップ
の出力と前記計数手段より出力されるオーバーフロー信
号またはアンダーフロー信号とを入力して論理演算する
論理回路により構成して、前記中央処理装置の制御作用
を介して、データ転送の可否を制御する論理レベル信号
を出力するようにしてもよい。

【００２５】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００２６】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
所定の基準クロック信号１０１を入力してカウントする
カウンタ１０２と、マスタレジスタ１０３ａおよびスレ
ーブレジスタ１０３ｂを含み、当該カウンタ１０２との
比較値を格納するコンペアレジスタＡ１０３と、マスタ
レジスタ１０４ａおよびスレーブレジスタ１０４ｂを含
み、同じくカウンタ１０２との比較値を格納するコンペ
アレジスタＢ１０４と、カウンタ１０２のカウント値
と、それぞれコンペアレジスタＡ１０３およびコンペア
レジスタＢ１０４の値とを比較して、それぞれ一致信号
１１５および１１６を出力する比較器Ａ１０５および比
較器Ｂ１０６と、前記一致信号１１５および１１６と、
カウンタ１０２のオーバーフロー信号を入力し、それぞ
れＰＷＭ信号の波形を制御して、出力端子１１３および
１１４を介して所定のＰＷＭ信号を出力する出力制御回
路Ａ１１０および出力制御回路Ｂ１１１と、中央処理装
置１０９により出力制御されるラッチ１０７と、ラッチ
１０７の出力とカウンタ１０２のオーバーフロー信号と
を入力して、マスタレジスタ（マスタレジスタ１０３
ａ、マスタレジスタ１０４ａ）から対応するスレーブレ
ジスタ（スレーブレジスタ１０３ｂ、スレーブレジスタ
１０４ｂ）に対するデータ転送作用を制御するＡＮＤ回
路１０８とを備えて構成される。なお、コンペアレジス
タからスレーブレジスタに対するデータ転送は、カウン
タ１０２より出力されるオーバーフロー信号に同期して
行われる。

【００２７】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、本実
施形態における動作タイミング図である。

【００２８】次に、図１および図２を参照して、本実施
形態について説明する。なお、説明を簡単にするため
に、カウンタ１０２およびコンペアレジスタＡ１０３お
よびコンペアレジスタＢ１０４は８ビット構成であり、
カウンタ１０２は０から２５５までの値を周期的にカウ
ントするものとし、コンペアレジスタＡ１０３には格納
値Ｍ1 が予め設定されており、コンペアレジスタＢ１０
４には格納値Ｍ2 が予め設定され、また、ラッチ１０７
には初期値として“０”が予め設定されているものとす
る。

【００２９】コンペアレジスタの書き換えを行う前の動
作状態においては、図７に示される従来例（２）の場合
と同様に、カウンタ１０２のカウント周期に合わせて、
出力制御回路Ａ１１０からは、Ｍ1 ／２５６のデューテ
ィ比のＰＷＭ信号（出力波形Ａ）が周期的に出力され、
また出力制御回路Ａ１１１からは、Ｍ2 ／２５６のデュ
ーティ比のＰＷＭ信号（出力波形Ｂ）が周期的に出力さ
れる（図２（ｂ）、（ｃ）参照）。その後、ＰＷＭ信号
の信号波形を変更するために、コンペアレジスタの書き
換えが行われるが、この書き換え動作が行われる直前に
おいては、中央処理装置１０９の制御作用により、ラッ
チ１０７よりＡＮＤ回路１０８に出力される転送禁止信
号が“１”に変更される（図２（ｈ）参照）。この転送
禁止信号が“１”のレベルの状態にある間においては、
ＡＮＤ回路１０８からは、カウンタ１０２から出力され
るオーバーフロー信号のレベルの如何に関係なく常に
“０”が出力されており、これを受けて、その間におい
ては、中央処理装置１０９によるコンペアレジスタＡ１
０３およびコンペアレジスタＢ１０４の書き換えが行わ
れ、全てのコンペアレジスタの書き換えが終了した後
に、ラッチ１０７の値を元の値“０”に戻す処理が行わ
れる。

【００３０】以上の処理操作により、コンペアレジスタ
の書き換え期間中においては、ＡＮＤ回路１０８から出
力される信号は常に“０”レベルであり、これにより、
コンペアレジスタの書き換えが行われている間において
は、カウンタ１０２においてオーバーフローが発生して
いる状態においても、マスタレジスタからスレーブレジ
スタに対するデータ転送は行われない（図２（ｄ）、
（ｅ）および（ｆ）、（ｇ）参照）。またコンペアレジ
スタの書き換えは、中央処理装置１０９により行われる
ために、コンペアレジスタの書き換え処理の期間の前後
において、ラッチ１０７の値も中央処理装置１０９によ
り変更すればよい。コンペアレジスタを書き換える間に
おいては、上述のように、マスタレジスタからスレーブ
レジスタに対するデータ転送が禁止されるが、これによ
って、カウンタ１０２のカウント値が如何なる値であっ
ても、中央処理装置１０９においては、一定の手順によ
りコンペアレジスタの書き換えを行うことができるた
め、カウンタ１０２のカウント値を確認して、カウント
値により動作手順を変更する処理が不要となり省略され
るという利点がある。

【００３１】図３は、本発明の第２の実施形態の構成を
示すブロック図であり、コンペアレジスタにおけるマス
タレジスタからスレーブレージスタに対するデータ転送
の禁止を別回路により実現した場合の１実施形態であ
る。

【００３２】図３に示されるように、第１の実施形態の
場合と同様に、所定の基準クロック信号１０１を入力し
てカウントするカウンタ１０２と、マスタレジスタ１０
３ａおよびスレーブレジスタ１０３ｂを含み、当該カウ
ンタ１０２との比較値を格納するコンペアレジスタＡ１
０３と、マスタレジスタ１０４ａおよびスレーブレジス
タ１０４ｂを含み、同じくカウンタ１０２との比較値を
格納するコンペアレジスタＢ１０４と、カウンタ１０２
のカウント値と、それぞれコンペアレジスタＡ１０３お
よびコンペアレジスタＢ１０４の値とを比較して、それ
ぞれ一致信号１１５および１１６を出力する比較器Ａ１
０５および比較器Ｂ１０６と、前記一致信号１１５およ
び１１６と、カウンタ１０２のオーバーフロー信号を入
力し、それぞれＰＷＭ信号の波形を制御して、出力端子
１１３および１１４を介して所定のＰＷＭ信号を出力す
る出力制御回路Ａ１１０および出力制御回路Ｂ１１１
と、中央処理装置１０９より出力されるコンペアレジス
タＡ１０３に対するデータ書き込み信号Ａ１１７により
アクティブとなり、コンペアレジスタＢ１０４に対する
データ書き込み信号Ｂ１１８の終了後にインアクティブ
になるフリップフロップ１１２と、フリップフロップ１
１２の出力およびカウンタ１０２のオーバーフロー信号
とを入力して、マスタレジスタ（マスタレジスタ１０３
ａ、マスタレジスタ１０４ａ）から、対応するスレーブ
レジスタ（スレーブレジスタ１０３ｂ、スレーブレジス
タ１０４ｂ）に対するデータ転送を制御するＡＮＤ回路
１０８とを備えて構成される。また、図４（ａ）、
（ｂ）および（ｃ）は、本実施形態における動作タイミ
ング図である。

【００３３】なお、上記の第１および第２の実施形態に
おいては、転送の禁止を行う論理回路は、インバータと
ＡＮＤ論理素子により形成されているが、転送禁止信号
のアクティブレベルおよびマスタレジスタからスレーブ
レジスタに対するデータ転送を行う信号のアクティブレ
ベルが異なる構成の場合においては、当然のことながら
論理回路は別構成となる。

【００３４】前述の従来例（３）においては、中央処理
装置１０９により、カウンタ１０２のカウント値を読み
出すことにより不具合を回避することが可能ではあった
が、当該中央処理装置の処理量が増大するとともに、読
み出し回路を必要とするという欠点があった。これに対
比して、本実施形態においては、図５の処理フローに示
されるように、メイン処理２０１の中において、出力要
求が発生してコンペアレジスタの書き換えを行うルーチ
ンが開始される。中央処理装置１０９においては、転送
禁止処理が行われて（ステップ２０２）、カウンタ１０
２のカウント値を確認することなく、コンペアレジスタ
Ａ１０３およびコンペアレジスタＢ１０４の書き換え処
理が行われる（ステップ２０３および２０４）。次い
で、レジスタの書き換え終了後に転送禁止解除処理が行
われて（ステップ２０５）、メイン処理２０１に戻り、
コンペアレジスタの書き換えを行うルーチンが終了す
る。

【００３５】更に、第２の実施形態の場合においては、
転送禁止処理（ステップ２０２）および転送禁止解除処
理（ステップ２０５）が、ソフトウェアではなくハード
ウェアにより行われるために処理に要する動作手順を簡
略化することができる。また、不具合を回避するために
必要とされるハードウェアについても、従来の構成にお
いては、カウンタのビット幅が８ビットの場合に、カウ
ンタの読み出し回路としては、少なくとも８個の読み出
し用バッファが必要となるが、本発明の場合には、１個
のラッチまたはフリップフロップと、１個のＡＮＤ論理
素子およびインバータのみにより構成することができ、
その分回路規模が簡易化される。また、カウンタのビッ
ト幅と、読み出し回路のビット幅とは同一であるため、
一般的には、カウンタのビット幅が広い程読み出し回路
の回路規模が肥大するが、本発明においては、追加を必
要とする回路は、カウンタのビット幅に依存することな
く一定に保持されるために、カウンタのビット幅が広く
なればなる程、本発明と従来例との回路構成における追
加要素の差異が拡大し、本発明の利点がより一層鮮明と
なる。更に、従来の回路構成においては、中央処理装置
とカウンタの動作が非同期に動作する場合には、カウン
タの読み出しとカウントアップの動作が競合した場合に
おいても、安定した読み出し動作ができるようにするた
めに、ラッチ等の読み出し期間中のカウント値を保持す
る回路を追加して読み出し回路を構成する必要があり、
このことにより、カウンタの読み出し回路を不要とする
本発明とのハードウェアの回路規模における差異は更に
増大する。

【００３６】

【発明の効果】以上説明したように、本発明は、複数の
コンペアレジスタおよび比較器を含むＰＷＭ信号発生装
置に適用されて、コンペアレジスタのマスタレジスタか
らスレーブレジスタに対するデータ転送を、当該コンペ
アレジスタの書き換え実行期間内においては禁止する回
路を設けることにより、複数のＰＷＭ信号のデューティ
比の組み合わせの関係を常時正常に保持することができ
るという効果がある。

【００３７】更に、転送禁止処理および転送禁止解除処
理を、コンペアレジスタを書き換える処理と同時に行う
ことができるために、中央処理装置における処理量の増
大を排除することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】第１の実施形態における動作タイミング図であ
る。

【図３】本発明の第２の実施形態を示すブロック図であ
る。

【図４】第２の実施形態における動作タイミング図であ
る。

【図５】本発明における処理手順のフローチャートを示
す図である。

【図６】従来例（１）を示すブロック図である。

【図７】従来例（２）を示すブロック図である。

【図８】従来例（１）における動作タイミング図であ
る。

【図９】従来例（２）における動作タイミング図であ
る。

【図１０】従来例における処理手順のフローチャートを
示す図である。

【図１１】従来例（３）を示すブロック図である。

【図１２】ＰＷＭ信号発生装置の１応用例を示す図であ
る。

【符号の説明】

１０１ 基準クロック信号 １０２ カウンタ １０３ コンペアレジスタＡ １０３ａ、１０４ａ マスタレジスタ １０３ｂ、１０４ｂ スレーブレジスタ １０４ コンペアレジスタＢ １０５ 比較器Ａ １０６ 比較器Ｂ １０７ ラッチ １０８ ＡＮＤ回路 １０９ 中央処理装置 １１０ 出力制御回路Ａ １１１ 出力制御回路Ｂ １１２ フリップフロップ １１３、１１４ 出力端子 １１５、１１６ 一致信号 １１７ データ書き込み信号Ａ １１８ データ書き込み信号Ｂ ２０１ メイン処理 ２０２ 転送禁止処理 ２０３ コンペアレジスタＡ書き換え処理 ２０４ コンペアレジスタＢ書き換え処理 ２０５ 転送禁止解除処理 ２０６ カウンタ読み出し ２０７ 書き換え可能なカウント値か？ ２０８ ｗａｉｔ処理 ３０１ インターバルタイマ ３０２ タイマレジスタ ３０３ 周期レジスタ ３０４ タイマ演算器 ３０５ 並列比較型連想メモリ ３０６ 出力時刻マスタレジスタ群 ３０７ 出力時刻スレーブレジスタ群 ３０８ 出力制御マスタレジスタ群 ３０９ 出力制御スレーブレジスタ群 ３１０ 比較器群 ３１１ 複写許可回路 ３１２ 出力制御回路 ３１３ 制御レジスタ Ｓ1 タイマクロック信号 Ｓ2 周期信号 Ｓ3 複写信号 Ｓ4 一致信号群 Ｓ5 割り込み信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の基準クロック信号を入力してカウ
   ントして出力する計数手段と、 前記計数手段に対応して、予め決められた基準値を格納
   する第１の記憶回路と、当該第１の記憶回路に対応して
   配置される第２の記憶回路とをそれぞれ個別に備えて形
   成されるｎ（正整数）個の記憶手段と、 前記計数手段のオーバーフロー信号またはアンダーフロ
   ー信号に同期して、前記ｎ個の記憶手段にそれぞれ含ま
   れる第１の記憶回路の記憶内容を、当該記憶手段内の対
   応する前記第２の記憶回路に転送するように制御作用を
   行うデータ転送制御手段と、 前記計数手段のカウント値と前記ｎ個の記憶手段にそれ
   ぞれ含まれる第２の記憶回路に格納されている基準値と
   を比較照合して、一致信号または不一致信号を出力する
   ｎ個の比較手段と、 前記ｎ個の比較手段より出力される一致信号と、前記計
   数手段のオーバーフロー信号またはアンダーフロー信号
   とを入力して、所定のＰＷＭ信号を生成して出力するｎ
   個の出力制御手段と、 とを少なくとも備えて構成され、前記ｎ個の記憶手段に
   それぞれ含まれる第１の記憶回路に、予め決められた基
   準値の書き込みが行われる期間内においては、前記計数
   手段のオーバーフロー信号またはダウンフロー信号に同
   期して行われる前記第１の記憶回路の記憶内容の前記第
   ２の記憶回路に対するデータ転送を、前記データ転送制
   御手段により禁止することを特徴とするＰＷＭ信号発生
   装置。
2. 【請求項２】 前記第１の記憶回路が、マスタレジスタ
   により形成され、前記第２の記憶回路が、スレーブレジ
   スタにより形成される請求項１記載のＰＷＭ信号発生装
   置。
3. 【請求項３】 前記データ転送制御手段が、所定の中央
   処理装置により出力制御されるラッチと、当該ラッチの
   出力と前記計数手段より出力されるオーバーフロー信号
   またはアンダーフロー信号とを入力して論理演算する論
   理回路により構成され、前記中央処理装置の制御作用を
   介して、データ転送の可否を制御する論理レベル信号を
   出力することを特徴とする請求項１および２記載のＰＷ
   Ｍ信号発生回路。
4. 【請求項４】 前記データ転送制御手段が、所定の中央
   処理装置より出力される書き込み制御信号を介して、１
   番目の第１の記憶回路に対する第１のデータ書き換え信
   号によりアクティブレベルを出力し、ｎ番目の第１の記
   憶回路に対する第ｎのデータ書き込み信号の終了後にイ
   ンアクティブレベルを出力するフリップフロップと、当
   該フリップフロップの出力と前記計数手段より出力され
   るオーバーフロー信号またはアンダーフロー信号とを入
   力して論理演算する論理回路により構成され、前記中央
   処理装置の制御作用を介して、データ転送の可否を制御
   する論理レベル信号を出力することを特徴とする請求項
   １および２記載のＰＷＭ信号発生回路。