JPH0969288A - 半導体装置およびその試験装置 - Google Patents
半導体装置およびその試験装置Info
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Abstract
(57)【要約】
【課題】 内蔵の発振器の発振周波数を外部で測定する
ことができる半導体装置を提供する。 【解決手段】 ＤＲＡＭチップに設けた信号出力端子５
にテスタ６を接続し、内部タイマ１から出力されるクロ
ック信号φの周波数をモニタする。３ビットの信号ＴＡ
１〜ＴＡ３の組合せを変えてクロック信号φの周波数を
変化させ、設定値に最も近い周波数が得られる信号ＴＡ
１〜ＴＡ３を求める。その信号ＴＡ１〜ＴＡ３を与えた
のと同じ状態が得られるように、内部タイマ１内のヒュ
ーズ４３を切断し、クロック信号φの周波数を設定す
る。
ことができる半導体装置を提供する。 【解決手段】 ＤＲＡＭチップに設けた信号出力端子５
にテスタ６を接続し、内部タイマ１から出力されるクロ
ック信号φの周波数をモニタする。３ビットの信号ＴＡ
１〜ＴＡ３の組合せを変えてクロック信号φの周波数を
変化させ、設定値に最も近い周波数が得られる信号ＴＡ
１〜ＴＡ３を求める。その信号ＴＡ１〜ＴＡ３を与えた
のと同じ状態が得られるように、内部タイマ１内のヒュ
ーズ４３を切断し、クロック信号φの周波数を設定す
る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その試験装置に関し、特に、クロック信号に同期して所
定の動作を行なう半導体装置およびその試験装置に関す
る。
その試験装置に関し、特に、クロック信号に同期して所
定の動作を行なう半導体装置およびその試験装置に関す
る。
【０００２】
【従来の技術】図２９は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）チップの構成
を示す回路ブロック図である。図２９を参照して、この
ＤＲＡＭチップは、電源端子２０１、接地端子２０２、
内部タイマ２０３および内部回路２０４を備える。内部
タイマ２０３および内部回路２０４は、ともに電源端子
２０１および接地端子２０２を介して外部から電源電位
Ｖｃｃおよび接地電位ＧＮＤを受ける。内部タイマ２０
３は、リングオシレータのような自己発振型の発振器を
含み、所定の周波数のクロック信号φを内部回路２０４
に与える。内部回路２０４は、そのクロック信号φに同
期して所定の動作（たとえばリフレッシュ動作）を行な
う。
アクセスメモリ（以下、ＤＲＡＭと称す）チップの構成
を示す回路ブロック図である。図２９を参照して、この
ＤＲＡＭチップは、電源端子２０１、接地端子２０２、
内部タイマ２０３および内部回路２０４を備える。内部
タイマ２０３および内部回路２０４は、ともに電源端子
２０１および接地端子２０２を介して外部から電源電位
Ｖｃｃおよび接地電位ＧＮＤを受ける。内部タイマ２０
３は、リングオシレータのような自己発振型の発振器を
含み、所定の周波数のクロック信号φを内部回路２０４
に与える。内部回路２０４は、そのクロック信号φに同
期して所定の動作（たとえばリフレッシュ動作）を行な
う。
【０００３】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍチップでは、製造ばらつきによりクロック信号φの周
波数が本来の設定値からずれた値になり、所望の動作特
性が得られない場合があるという問題があった。たとえ
ばクロック信号φの周波数が不必要に大きくなると、消
費電力が不必要に大きくなったり、内部回路２０４と外
部との連動性がとれず、ＤＲＡＭを含むシステムの誤動
作が生じる。それにも拘らず、従来のＤＲＡＭチップに
は、クロック信号φを外部に取出してクロック信号φの
周波数を測定する手段さえも設けられていなかった。
Ｍチップでは、製造ばらつきによりクロック信号φの周
波数が本来の設定値からずれた値になり、所望の動作特
性が得られない場合があるという問題があった。たとえ
ばクロック信号φの周波数が不必要に大きくなると、消
費電力が不必要に大きくなったり、内部回路２０４と外
部との連動性がとれず、ＤＲＡＭを含むシステムの誤動
作が生じる。それにも拘らず、従来のＤＲＡＭチップに
は、クロック信号φを外部に取出してクロック信号φの
周波数を測定する手段さえも設けられていなかった。
【０００４】それゆえに、この発明の第１の目的は、内
蔵の発振器の発振周波数を外部で測定することができる
半導体装置を提供することである。
蔵の発振器の発振周波数を外部で測定することができる
半導体装置を提供することである。
【０００５】また、この発明の第２の目的は、外部から
クロック信号を与えて内部回路の試験を行なうことがで
きる半導体装置を提供することである。
クロック信号を与えて内部回路の試験を行なうことがで
きる半導体装置を提供することである。
【０００６】また、この発明の第３の目的は、内蔵の発
振器の発振周波数の変更および設定または制御が可能な
半導体装置を提供することである。
振器の発振周波数の変更および設定または制御が可能な
半導体装置を提供することである。
【０００７】また、この発明の第４の目的は、半導体装
置の発振器の発振周波数を測定するための試験装置を提
供することである。
置の発振器の発振周波数を測定するための試験装置を提
供することである。
【０００８】
【課題を解決するための手段】この発明の第１の半導体
装置では、発振器から出力されるクロック信号を外部に
取出すための出力手段が設けられる。したがって、クロ
ック信号を外部に取出してクロック信号の周波数を測定
することができる。
装置では、発振器から出力されるクロック信号を外部に
取出すための出力手段が設けられる。したがって、クロ
ック信号を外部に取出してクロック信号の周波数を測定
することができる。
【０００９】また、この発明の第２の半導体装置では、
外部から入力される外部クロック信号と発振器から出力
される内部クロック信号のうちの一方のクロック信号を
選択するための選択手段が設けられる。したがって、外
部からクロック信号を与えて内部回路の試験をすること
ができる。
外部から入力される外部クロック信号と発振器から出力
される内部クロック信号のうちの一方のクロック信号を
選択するための選択手段が設けられる。したがって、外
部からクロック信号を与えて内部回路の試験をすること
ができる。
【００１０】また好ましくは、選択手段によって内部ク
ロック信号が選択されたことに応じて内部クロック信号
を内部回路に与えるとともに外部に出力させ、選択手段
によって外部クロック信号が選択されたことに応じて内
部クロック信号の内部回路への入力を遮断するとともに
外部クロック信号を内部回路に与える信号入出力手段が
さらに設けられる。これにより、内部クロック信号を外
部に取出してクロック信号の周波数を測定することも可
能となる。
ロック信号が選択されたことに応じて内部クロック信号
を内部回路に与えるとともに外部に出力させ、選択手段
によって外部クロック信号が選択されたことに応じて内
部クロック信号の内部回路への入力を遮断するとともに
外部クロック信号を内部回路に与える信号入出力手段が
さらに設けられる。これにより、内部クロック信号を外
部に取出してクロック信号の周波数を測定することも可
能となる。
【００１１】また、この発明の第３の半導体装置では、
発振周波数の変更が可能な発振器と、発振器の発振周波
数の変更および設定を行なうための設定手段とが設けら
れる。したがって、発振器の発信周波数の変更および設
定が可能となり、たとえ発振器の発振周波数が本来の設
定値からずれた場合でも、発振器の発振周波数を本来の
設定値に設定することができる。
発振周波数の変更が可能な発振器と、発振器の発振周波
数の変更および設定を行なうための設定手段とが設けら
れる。したがって、発振器の発信周波数の変更および設
定が可能となり、たとえ発振器の発振周波数が本来の設
定値からずれた場合でも、発振器の発振周波数を本来の
設定値に設定することができる。
【００１２】また好ましくは、発振器は、リング状に接
続された複数のインバータと、各インバータの出力ノー
ドの接続された可変容量回路とを含む。この場合は、設
定手段によって、可変容量回路の容量値の変更および設
定を行なうことにより、発振器の発振周波数の変更およ
び設定を容易に行なうことが可能となる。
続された複数のインバータと、各インバータの出力ノー
ドの接続された可変容量回路とを含む。この場合は、設
定手段によって、可変容量回路の容量値の変更および設
定を行なうことにより、発振器の発振周波数の変更およ
び設定を容易に行なうことが可能となる。
【００１３】また好ましくは、発振器の各インバータに
貫通電流を防止するためのトランジスタが設けられる。
トランジスタは、インバータの電源ノードと電源ライン
の間およびインバータの接地ノードと接地ラインの間の
うちの少なくとも一方に接続され、そのゲートに電源電
位と接地電位の中間電位が与えられる。これにより消費
電力が低減化される。
貫通電流を防止するためのトランジスタが設けられる。
トランジスタは、インバータの電源ノードと電源ライン
の間およびインバータの接地ノードと接地ラインの間の
うちの少なくとも一方に接続され、そのゲートに電源電
位と接地電位の中間電位が与えられる。これにより消費
電力が低減化される。
【００１４】また好ましくは、可変容量回路は、直列接
続されたトランスファゲートおよびキャパシタを複数含
み、設定手段は、各トランスファゲートに対応して設け
られ、切断されることによって対応のトランスファゲー
トを導通状態または非導通状態に固定するためのヒュー
ズを含む。これにより、可変容量回路の容量値の設定を
容易かつ確実に行なうことが可能となる。
続されたトランスファゲートおよびキャパシタを複数含
み、設定手段は、各トランスファゲートに対応して設け
られ、切断されることによって対応のトランスファゲー
トを導通状態または非導通状態に固定するためのヒュー
ズを含む。これにより、可変容量回路の容量値の設定を
容易かつ確実に行なうことが可能となる。
【００１５】さらに好ましくは、設定手段は、各ヒュー
ズに対応して設けられ、対応のヒューズが切断される前
に対応のトランスファゲートを導通状態または非導通状
態にして、対応のヒューズが切断された後の発振器の発
振周波数を予め検出するためのテスト手段をさらに含
む。これにより、ヒューズの切断を失敗することが防止
される。
ズに対応して設けられ、対応のヒューズが切断される前
に対応のトランスファゲートを導通状態または非導通状
態にして、対応のヒューズが切断された後の発振器の発
振周波数を予め検出するためのテスト手段をさらに含
む。これにより、ヒューズの切断を失敗することが防止
される。
【００１６】また好ましくは、発振器は、リング状に接
続された複数のインバータと、各インバータに駆動電流
を与えるための第１および第２のトランジスタとを含
む。この場合は、設定手段は、第１および第２のトラン
ジスタの入力電圧の変更および設定を行なうことにより
発振器の発振周波数の変更および設定を容易に行なうこ
とができる。
続された複数のインバータと、各インバータに駆動電流
を与えるための第１および第２のトランジスタとを含
む。この場合は、設定手段は、第１および第２のトラン
ジスタの入力電圧の変更および設定を行なうことにより
発振器の発振周波数の変更および設定を容易に行なうこ
とができる。
【００１７】また好ましくは、設定手段は、定電流源
と、定電流源と直列接続され、第１および第２のトラン
ジスタの一方とカレントミラー回路を構成する第３のト
ランジスタと、第３のトランジスタに並列接続された複
数の第４のトランジスタと、各第４のトランジスタに対
応して設けられ、外部信号に応答して対応の第４のトラ
ンジスタを導通状態または非導通状態にする信号発生回
路とを含む。これにより、第１および第２のトランジス
タの入力電圧の変更および設定を容易に行なうことが可
能となる。
と、定電流源と直列接続され、第１および第２のトラン
ジスタの一方とカレントミラー回路を構成する第３のト
ランジスタと、第３のトランジスタに並列接続された複
数の第４のトランジスタと、各第４のトランジスタに対
応して設けられ、外部信号に応答して対応の第４のトラ
ンジスタを導通状態または非導通状態にする信号発生回
路とを含む。これにより、第１および第２のトランジス
タの入力電圧の変更および設定を容易に行なうことが可
能となる。
【００１８】こらに好ましくは、信号発生回路は、切断
されることによって対応の第４のトランジスタを導通状
態または非導通状態に固定するためのヒューズを含む。
これにより、第１および第２の入力電圧の設定を容易か
つ確実に行なうことができる。
されることによって対応の第４のトランジスタを導通状
態または非導通状態に固定するためのヒューズを含む。
これにより、第１および第２の入力電圧の設定を容易か
つ確実に行なうことができる。
【００１９】また好ましくは、設定手段は、それぞれが
一定の電流を流すための複数の定電流源と、複数の定電
流源の各々の出力ノードに接続され、第１および第２の
トランジスタのうちの一方とともにカレントミラー回路
を構成する第３のトランジスタと、各定電流源に対応し
て設けられ、対応の定電流源を活性状態または非活性状
態に固定するためのヒューズを含む。これにより、第１
および第２のトランジスタの入力電圧の変更および設定
を容易かつ確実に行なうことができる。
一定の電流を流すための複数の定電流源と、複数の定電
流源の各々の出力ノードに接続され、第１および第２の
トランジスタのうちの一方とともにカレントミラー回路
を構成する第３のトランジスタと、各定電流源に対応し
て設けられ、対応の定電流源を活性状態または非活性状
態に固定するためのヒューズを含む。これにより、第１
および第２のトランジスタの入力電圧の変更および設定
を容易かつ確実に行なうことができる。
【００２０】さらに好ましくは、設定手段は、各ヒュー
ズに対応して設けられ、対応のヒューズが切断される前
に対応の定電流源を活性状態または非活性状態にして、
対応のヒューズが切断された後の発振器の発振周波数を
予め検出するためのテスト手段をさらに含む。これによ
り、ヒューズの切断を失敗することが防止される。また
好ましくは、さらに、直列接続された複数の信号変換手
段、選択手段および内部回路が設けられる。初段の信号
変換手段には、発振器から出力されたクロック信号が入
力される。各信号変換手段は、前段から入力されたクロ
ック信号を、そのクロック信号の周期の複数倍の周期を
有するクロック信号に変換して後段に出力する。選択手
段は、発振器から出力されたクロック信号と、複数の信
号変換手段から出力された複数のクロック信号とのうち
のいずれか１つのクロック信号を選択する。内部回路
は、選択手段によって選択されたクロック信号に同期し
て所定の動作を行なう。これにより、発振器の発振周波
数のチューニング範囲が複数倍以上に大きくなる。
ズに対応して設けられ、対応のヒューズが切断される前
に対応の定電流源を活性状態または非活性状態にして、
対応のヒューズが切断された後の発振器の発振周波数を
予め検出するためのテスト手段をさらに含む。これによ
り、ヒューズの切断を失敗することが防止される。また
好ましくは、さらに、直列接続された複数の信号変換手
段、選択手段および内部回路が設けられる。初段の信号
変換手段には、発振器から出力されたクロック信号が入
力される。各信号変換手段は、前段から入力されたクロ
ック信号を、そのクロック信号の周期の複数倍の周期を
有するクロック信号に変換して後段に出力する。選択手
段は、発振器から出力されたクロック信号と、複数の信
号変換手段から出力された複数のクロック信号とのうち
のいずれか１つのクロック信号を選択する。内部回路
は、選択手段によって選択されたクロック信号に同期し
て所定の動作を行なう。これにより、発振器の発振周波
数のチューニング範囲が複数倍以上に大きくなる。
【００２１】また好ましくは、選択手段は、それぞれ
が、発振器と複数の信号変換手段のうちのいずれかに対
応して設けられ、対応の発振器または信号変換手段から
出力されたクロック信号が入力される複数のゲート手段
と、各ゲート手段に対応して設けられ、切断されること
によって対応のゲート手段を導通状態または非導通状態
に固定するためのヒューズを含む。これにより、選択手
段は容易に構成される。
が、発振器と複数の信号変換手段のうちのいずれかに対
応して設けられ、対応の発振器または信号変換手段から
出力されたクロック信号が入力される複数のゲート手段
と、各ゲート手段に対応して設けられ、切断されること
によって対応のゲート手段を導通状態または非導通状態
に固定するためのヒューズを含む。これにより、選択手
段は容易に構成される。
【００２２】また好ましくは、さらに、発振器から出力
されるクロック信号を外部に取出すための出力手段が設
けられる。これにより、出力手段から外部に出力される
クロック信号の周波数を測定しながら、発振器の発振周
波数の変更および設定を行なうことが可能となる。
されるクロック信号を外部に取出すための出力手段が設
けられる。これにより、出力手段から外部に出力される
クロック信号の周波数を測定しながら、発振器の発振周
波数の変更および設定を行なうことが可能となる。
【００２３】また好ましくは、出力手段は、その一方電
極がクロック信号を受け、発振器の発振周波数の設定時
に導通状態になるトランスファゲートと、トランスファ
ゲートの他方電極に接続された信号出力端子とを含む。
これにより、出力手段が容易に構成される。
極がクロック信号を受け、発振器の発振周波数の設定時
に導通状態になるトランスファゲートと、トランスファ
ゲートの他方電極に接続された信号出力端子とを含む。
これにより、出力手段が容易に構成される。
【００２４】また好ましくは、出力手段は、その一方電
極がクロック信号を受け、試験時に非導通状態にされる
トランスファゲートと、トランスファゲートの他方電極
に接続され、発振器の発振周波数の設定時にクロック信
号を外部に取出すとともに、試験時に試験用のクロック
信号を外部から入力するための信号入出力端子とを含
む。これにより、出力手段が容易に構成され、かつ試験
用のクロック信号を外部から入力することも可能にな
る。
極がクロック信号を受け、試験時に非導通状態にされる
トランスファゲートと、トランスファゲートの他方電極
に接続され、発振器の発振周波数の設定時にクロック信
号を外部に取出すとともに、試験時に試験用のクロック
信号を外部から入力するための信号入出力端子とを含
む。これにより、出力手段が容易に構成され、かつ試験
用のクロック信号を外部から入力することも可能にな
る。
【００２５】また、この発明の第４の半導体装置では、
発振周波数の制御が可能な発振器と、選択された動作モ
ードを検知するための検知手段とが設けられ、検知手段
の検知結果に基づいて発振器の発振周波数が制御され
る。したがって、選択された動作モードを実行するため
に適した周波数のクロック信号が生成され、各動作モー
ドが正確に実行される。
発振周波数の制御が可能な発振器と、選択された動作モ
ードを検知するための検知手段とが設けられ、検知手段
の検知結果に基づいて発振器の発振周波数が制御され
る。したがって、選択された動作モードを実行するため
に適した周波数のクロック信号が生成され、各動作モー
ドが正確に実行される。
【００２６】また、この発明の第５の半導体装置では、
発振周波数の制御が可能な発振器と、発振器から出力さ
れたクロック信号によって駆動される内部電位生成手段
と、内部電位と予め定められた目標電位との差を検出す
る検出手段とが設けられ、検出手段の検出結果に基づい
て発振器の発振周波数が制御される。したがって、安定
した内部電位が得られる。
発振周波数の制御が可能な発振器と、発振器から出力さ
れたクロック信号によって駆動される内部電位生成手段
と、内部電位と予め定められた目標電位との差を検出す
る検出手段とが設けられ、検出手段の検出結果に基づい
て発振器の発振周波数が制御される。したがって、安定
した内部電位が得られる。
【００２７】また、この発明の第１の試験装置では、比
較手段は、クロック信号のレベルが基準レベルよりも低
いか高いかに応じて第１または第２の信号を出力し、記
憶手段は、比較手段の出力を所定のサンプリング周期で
順次記憶する。読出手段は、記憶手段に記憶された信号
を順次読出し、検出手段は、読出結果が第１の信号から
第２の信号に変化する変化点を検出し、２つの変化点の
間のサンプリング数からクロック信号の周期を検出す
る。したがって、半導体装置の発振器の発振周波数を容
易に検出できる。
較手段は、クロック信号のレベルが基準レベルよりも低
いか高いかに応じて第１または第２の信号を出力し、記
憶手段は、比較手段の出力を所定のサンプリング周期で
順次記憶する。読出手段は、記憶手段に記憶された信号
を順次読出し、検出手段は、読出結果が第１の信号から
第２の信号に変化する変化点を検出し、２つの変化点の
間のサンプリング数からクロック信号の周期を検出す
る。したがって、半導体装置の発振器の発振周波数を容
易に検出できる。
【００２８】また、この発明の第２の試験装置では、ク
ロック信号に同期した内部クロック信号を出力する電圧
制御型発振器が設けられ、その電圧制御型発振器の動作
パラメータに基づいて発振器の発振周波数が検出され
る。したがって、半導体装置の発振器の発振周波数を簡
単な構成で容易に検出できる。
ロック信号に同期した内部クロック信号を出力する電圧
制御型発振器が設けられ、その電圧制御型発振器の動作
パラメータに基づいて発振器の発振周波数が検出され
る。したがって、半導体装置の発振器の発振周波数を簡
単な構成で容易に検出できる。
【００２９】また、この発明の第３の試験装置では、ク
ロック信号に同期した内部クロック信号を出力する電圧
制御型遅延手段が設けられ、その電圧制御型遅延手段の
動作パラメータに基づいて発振器の発振周波数が検出さ
れる。したがって、半導体装置の発振器の発振周波数を
簡単な構成で容易に検出できる。
ロック信号に同期した内部クロック信号を出力する電圧
制御型遅延手段が設けられ、その電圧制御型遅延手段の
動作パラメータに基づいて発振器の発振周波数が検出さ
れる。したがって、半導体装置の発振器の発振周波数を
簡単な構成で容易に検出できる。
【００３０】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭチップおよびその使用状態を示す回路ブロッ
ク図である。図１を参照して、このＤＲＡＭチップが図
２９で示したＤＲＡＭチップと異なる点は、内部タイマ
２０３が内部タイマ１で置換されている点と、増幅器
２、トランスファゲート３、インバータ４および信号出
力端子５が新たに設けられている点である。
るＤＲＡＭチップおよびその使用状態を示す回路ブロッ
ク図である。図１を参照して、このＤＲＡＭチップが図
２９で示したＤＲＡＭチップと異なる点は、内部タイマ
２０３が内部タイマ１で置換されている点と、増幅器
２、トランスファゲート３、インバータ４および信号出
力端子５が新たに設けられている点である。
【００３１】内部タイマ１から出力されるクロック信号
φは内部回路２０４に入力されるとともに、増幅器２に
入力される。トランスファゲート３は増幅器２の出力ノ
ードと信号出力端子５との間に接続される。テスト信号
ＴＥＳＴは、トランスファゲート３のＮチャネルＭＯＳ
トランジスタ側のゲート３ａに直接入力されるととも
に、インバータ４を介してＰチャネルＭＯＳトランジス
タ側のゲート３ｂに入力される。信号出力端子５には、
内部タイマ１から出力されるクロック信号φの周波数を
測定するためのテスタ６が接続される。
φは内部回路２０４に入力されるとともに、増幅器２に
入力される。トランスファゲート３は増幅器２の出力ノ
ードと信号出力端子５との間に接続される。テスト信号
ＴＥＳＴは、トランスファゲート３のＮチャネルＭＯＳ
トランジスタ側のゲート３ａに直接入力されるととも
に、インバータ４を介してＰチャネルＭＯＳトランジス
タ側のゲート３ｂに入力される。信号出力端子５には、
内部タイマ１から出力されるクロック信号φの周波数を
測定するためのテスタ６が接続される。
【００３２】テスト信号ＴＥＳＴが「Ｈ」レベルとなる
試験時では、トランスファゲート３が導通状態となり、
内部タイマ１から出力されたクロック信号φは、増幅器
２、トランスファゲート３および信号出力端子５を介し
てテスタ６に入力される。テスト信号ＴＥＳＴが「Ｌ」
レベルとなる非試験時では、トランスファゲート３が非
導通状態となり、クロック信号φは外部に出力されな
い。
試験時では、トランスファゲート３が導通状態となり、
内部タイマ１から出力されたクロック信号φは、増幅器
２、トランスファゲート３および信号出力端子５を介し
てテスタ６に入力される。テスト信号ＴＥＳＴが「Ｌ」
レベルとなる非試験時では、トランスファゲート３が非
導通状態となり、クロック信号φは外部に出力されな
い。
【００３３】内部タイマ１は、図２に示すように、発振
周波数の変更が可能な発振器７と、発振器７の発振周波
数の変更および設定を行なうためのアドレス取込部１０
およびチューニング制御部１１〜１３とを含む。発振器
７は、リング状に接続された奇数段のインバータ８と、
各インバータ８の出力ノード８ａに接続された可変容量
回路９とを含む。
周波数の変更が可能な発振器７と、発振器７の発振周波
数の変更および設定を行なうためのアドレス取込部１０
およびチューニング制御部１１〜１３とを含む。発振器
７は、リング状に接続された奇数段のインバータ８と、
各インバータ８の出力ノード８ａに接続された可変容量
回路９とを含む。
【００３４】可変容量回路９は、図３に示すように、複
数（図では３つ）のトランスファゲート１４〜１６と、
複数対（図では３対）のキャパシタ１７，１７；１８，
１８；１９，１９とを含む。キャパシタ１６と１７と１
８の容量値の比率は、１対２対４になっている。
数（図では３つ）のトランスファゲート１４〜１６と、
複数対（図では３対）のキャパシタ１７，１７；１８，
１８；１９，１９とを含む。キャパシタ１６と１７と１
８の容量値の比率は、１対２対４になっている。
【００３５】トランスファゲート１４〜１６の一方電極
は、ともにインバータ８の出力ノード８ａに接続され、
その他方電極はそれぞれキャパシタ１７，１７；１８，
１８；１９，１９の一方電極に接続される。キャパシタ
１７，１７；１８，１８；１９，１９の他方電極は、そ
れぞれ電源電位Ｖｃｃのライン（以下、電源ラインと称
す）９１および接地電位ＧＮＤのライン（以下、接地ラ
インと称す）９２に接続される。トランスファゲート１
４のＮチャネルＭＯＳトランジスタ側のゲート１４ａお
よびＰチャネルＭＯＳトランジスタ側のゲート１４ｂ
は、それぞれチューニング制御部１１の出力信号ＴＴＡ
１，／ＴＴＡ１を受ける。トランスファゲート１５のＮ
チャネルＭＯＳトランスファゲート側のゲート１５ａお
よびＰチャネルＭＯＳトランジスタ側のゲート１５ｂ
は、それぞれチューニング制御部１２の出力信号ＴＴＡ
２，／ＴＴＡ２を受ける。トランスファゲート１６のＮ
チャネルＭＯＳトランジスタ側のゲート１６ａおよびＰ
チャネルＭＯＳトランジスタ側のゲート１６ｂは、それ
ぞれチューニング制御部１３の出力信号ＴＴＡ３，／Ｔ
ＴＡ３を受ける。
は、ともにインバータ８の出力ノード８ａに接続され、
その他方電極はそれぞれキャパシタ１７，１７；１８，
１８；１９，１９の一方電極に接続される。キャパシタ
１７，１７；１８，１８；１９，１９の他方電極は、そ
れぞれ電源電位Ｖｃｃのライン（以下、電源ラインと称
す）９１および接地電位ＧＮＤのライン（以下、接地ラ
インと称す）９２に接続される。トランスファゲート１
４のＮチャネルＭＯＳトランジスタ側のゲート１４ａお
よびＰチャネルＭＯＳトランジスタ側のゲート１４ｂ
は、それぞれチューニング制御部１１の出力信号ＴＴＡ
１，／ＴＴＡ１を受ける。トランスファゲート１５のＮ
チャネルＭＯＳトランスファゲート側のゲート１５ａお
よびＰチャネルＭＯＳトランジスタ側のゲート１５ｂ
は、それぞれチューニング制御部１２の出力信号ＴＴＡ
２，／ＴＴＡ２を受ける。トランスファゲート１６のＮ
チャネルＭＯＳトランジスタ側のゲート１６ａおよびＰ
チャネルＭＯＳトランジスタ側のゲート１６ｂは、それ
ぞれチューニング制御部１３の出力信号ＴＴＡ３，／Ｔ
ＴＡ３を受ける。
【００３６】キャパシタ１７，１８，１９の容量値の比
が１対２対４であるので、３ビットの信号ＴＴＡ１，／
ＴＴＡ１；ＴＴＡ２，／ＴＴＡ２；ＴＴＡ３，／ＴＴＡ
３の組合せにより０〜７の８段階の容量値が設定され
る。たとえば信号ＴＴＡ１が「Ｈ」レベルで信号／ＴＴ
Ａ１が「Ｌ」レベルになると、トランスファゲート１４
が導通状態になりキャパシタ１７，１７の容量値Ｃがイ
ンバータ８の出力ノード８ａに付加される。発振器７の
発振周波数は、インバータ８の出力ノード８ａに付加さ
れる容量値が大きいほど小さくなる。
が１対２対４であるので、３ビットの信号ＴＴＡ１，／
ＴＴＡ１；ＴＴＡ２，／ＴＴＡ２；ＴＴＡ３，／ＴＴＡ
３の組合せにより０〜７の８段階の容量値が設定され
る。たとえば信号ＴＴＡ１が「Ｈ」レベルで信号／ＴＴ
Ａ１が「Ｌ」レベルになると、トランスファゲート１４
が導通状態になりキャパシタ１７，１７の容量値Ｃがイ
ンバータ８の出力ノード８ａに付加される。発振器７の
発振周波数は、インバータ８の出力ノード８ａに付加さ
れる容量値が大きいほど小さくなる。
【００３７】なお、後述するが、初期設定状態ではトラ
ンスファゲート１４〜１６のうちトランスファゲート１
６のみが導通状態となり、インバータ８の出力ノード８
ａには８段階のうちの５番目の容量値が付加される。し
たがって、発振器７の発振周波数が設定値よりも大きい
場合でも小さい場合でも発振器７の発振周波数の変更が
可能となっている。
ンスファゲート１４〜１６のうちトランスファゲート１
６のみが導通状態となり、インバータ８の出力ノード８
ａには８段階のうちの５番目の容量値が付加される。し
たがって、発振器７の発振周波数が設定値よりも大きい
場合でも小さい場合でも発振器７の発振周波数の変更が
可能となっている。
【００３８】図４は、図２のアドレス取込部１０の構成
を示す回路図である。図４を参照して、アドレス取込部
１０は、ＮＡＮＤゲート２１〜２６、インバータ２７〜
３６およびトランスファゲート３７〜３９を含む。ＮＡ
ＮＤゲート２１〜２３、インバータ２７〜３０およびト
ランスファゲート３７〜３９は、チューニング信号ＴＵ
ＮＥが「Ｈ」レベルになったことに応じて導通するゲー
ト回路４０を構成する。ＮＡＮＤゲート２４〜２６およ
びインバータ３１〜３６は、チューニング信号ＴＵＮＥ
が「Ｈ」レベルである間、入力されたチューニングアド
レス信号ＴＡ１〜ＴＡ３をラッチするラッチ回路４１を
構成する。
を示す回路図である。図４を参照して、アドレス取込部
１０は、ＮＡＮＤゲート２１〜２６、インバータ２７〜
３６およびトランスファゲート３７〜３９を含む。ＮＡ
ＮＤゲート２１〜２３、インバータ２７〜３０およびト
ランスファゲート３７〜３９は、チューニング信号ＴＵ
ＮＥが「Ｈ」レベルになったことに応じて導通するゲー
ト回路４０を構成する。ＮＡＮＤゲート２４〜２６およ
びインバータ３１〜３６は、チューニング信号ＴＵＮＥ
が「Ｈ」レベルである間、入力されたチューニングアド
レス信号ＴＡ１〜ＴＡ３をラッチするラッチ回路４１を
構成する。
【００３９】詳しく説明すると、チューニング信号ＴＵ
ＮＥは、ＮＡＮＤゲート２１〜２６の一方入力ノードに
入力される。また、チューニング信号ＴＵＮＥは、トラ
ンスファゲート３７〜３９のＮチャネルＭＯＳトランジ
スタ側のゲート３７ａ〜３９ａに直接入力されるととも
に、インバータ３０を介してトランスファゲート３７〜
３９のＰチャネルＭＯＳトランジスタ側のゲート３７ｂ
〜３９ｂに入力される。
ＮＥは、ＮＡＮＤゲート２１〜２６の一方入力ノードに
入力される。また、チューニング信号ＴＵＮＥは、トラ
ンスファゲート３７〜３９のＮチャネルＭＯＳトランジ
スタ側のゲート３７ａ〜３９ａに直接入力されるととも
に、インバータ３０を介してトランスファゲート３７〜
３９のＰチャネルＭＯＳトランジスタ側のゲート３７ｂ
〜３９ｂに入力される。
【００４０】チューニングアドレス信号ＴＡ１〜ＴＡ３
は、それぞれＮＡＮＤゲート２１〜２３の他方入力ノー
ドに入力される。ＮＡＮＤゲート２１の出力は、インバ
ータ２７およびトランスファゲート３７を介してＮＡＮ
Ｄゲート２４の他方入力ノードに入力される。ＮＡＮＤ
ゲート２２の出力は、インバータ２８およびトランスフ
ァゲート３８を介してＮＡＮＤゲート２５の他方入力ノ
ードに入力される。ＮＡＮＤゲート２３の出力は、イン
バータ２９およびトランスファゲート３９を介してＮＡ
ＮＤゲート２６の他方入力ノードに入力される。ＮＡＮ
Ｄゲート２４〜２６の出力は、それぞれインバータ３１
〜３３を介してＮＡＮＤゲート２４〜２６の他方入力ノ
ードに入力される。また、ＮＡＮＤゲート２４〜２６の
出力は、それぞれインバータ３４〜３６を介して図２の
チューニング制御部１１〜１３に入力される。
は、それぞれＮＡＮＤゲート２１〜２３の他方入力ノー
ドに入力される。ＮＡＮＤゲート２１の出力は、インバ
ータ２７およびトランスファゲート３７を介してＮＡＮ
Ｄゲート２４の他方入力ノードに入力される。ＮＡＮＤ
ゲート２２の出力は、インバータ２８およびトランスフ
ァゲート３８を介してＮＡＮＤゲート２５の他方入力ノ
ードに入力される。ＮＡＮＤゲート２３の出力は、イン
バータ２９およびトランスファゲート３９を介してＮＡ
ＮＤゲート２６の他方入力ノードに入力される。ＮＡＮ
Ｄゲート２４〜２６の出力は、それぞれインバータ３１
〜３３を介してＮＡＮＤゲート２４〜２６の他方入力ノ
ードに入力される。また、ＮＡＮＤゲート２４〜２６の
出力は、それぞれインバータ３４〜３６を介して図２の
チューニング制御部１１〜１３に入力される。
【００４１】チューニング信号ＴＵＮＥが「Ｈ」レベル
になると、ゲート回路４０が導通状態になり、チューニ
ングアドレス信号ＴＡ１〜ＴＡ３がラッチ回路４１に伝
達される。このとき、ラッチ回路４１も活性化され、ゲ
ート回路４０から与えられたチューニングアドレス信号
ＴＡ１〜ＴＡ３をラッチする。ラッチされたチューニン
グアドレス信号ＴＡ１〜ＴＡ３は、それぞれチューニン
グ制御部１１〜１３に与えられる。
になると、ゲート回路４０が導通状態になり、チューニ
ングアドレス信号ＴＡ１〜ＴＡ３がラッチ回路４１に伝
達される。このとき、ラッチ回路４１も活性化され、ゲ
ート回路４０から与えられたチューニングアドレス信号
ＴＡ１〜ＴＡ３をラッチする。ラッチされたチューニン
グアドレス信号ＴＡ１〜ＴＡ３は、それぞれチューニン
グ制御部１１〜１３に与えられる。
【００４２】逆に、チューニング信号ＴＵＮＥが「Ｌ」
レベルになると、ゲート回路４０が非導通状態になる。
また、このときラッチ回路４１が非活性化され、ラッチ
回路４１の出力は「Ｌ」レベルにリセットされる。
レベルになると、ゲート回路４０が非導通状態になる。
また、このときラッチ回路４１が非活性化され、ラッチ
回路４１の出力は「Ｌ」レベルにリセットされる。
【００４３】図５は、図２のチューニング制御部１１の
構成を示す回路図である。図５を参照して、このチュー
ニング制御部１１は、ＰチャネルＭＯＳトランジスタ４
２、ヒューズ４３、ＮチャネルＭＯＳトランジスタ４４
〜４６、インバータ４７，４８およびＮＯＲゲート４
９，５０を含む。ヒューズ４３はたとえばポリシリコン
層で形成されており、レーザ光で切断可能になってい
る。
構成を示す回路図である。図５を参照して、このチュー
ニング制御部１１は、ＰチャネルＭＯＳトランジスタ４
２、ヒューズ４３、ＮチャネルＭＯＳトランジスタ４４
〜４６、インバータ４７，４８およびＮＯＲゲート４
９，５０を含む。ヒューズ４３はたとえばポリシリコン
層で形成されており、レーザ光で切断可能になってい
る。
【００４４】ＰチャネルＭＯＳトランジスタ４２、ヒュ
ーズ４３およびＮチャネルＭＯＳトランジスタ４４は、
電源ライン９１と接地ライン９２の間に直列接続され
る。ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭ
ＯＳトランジスタ４４のゲートは、ともに接地ライン９
２に接続される。ヒューズ４３とＮチャネルＭＯＳトラ
ンジスタ４４の接続ノードＮ４３は、インバータ４７の
入力ノードに接続される。ＮチャネルＭＯＳトランジス
タ４５は、ノードＮ４３と接地ライン９２の間に接続さ
れ、そのゲートはインバータ４７の出力を受ける。Ｎチ
ャネルＭＯＳトランジスタ４６は、ノードＮ４３と接地
ライン９２の間に接続され、そのゲートは固定電位Ｖｇ
を受ける。ＮチャネルＭＯＳトランジスタ４６は、ノー
ドＮ４３から接地ライン９２に微小電流ＩL を流す。
ーズ４３およびＮチャネルＭＯＳトランジスタ４４は、
電源ライン９１と接地ライン９２の間に直列接続され
る。ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭ
ＯＳトランジスタ４４のゲートは、ともに接地ライン９
２に接続される。ヒューズ４３とＮチャネルＭＯＳトラ
ンジスタ４４の接続ノードＮ４３は、インバータ４７の
入力ノードに接続される。ＮチャネルＭＯＳトランジス
タ４５は、ノードＮ４３と接地ライン９２の間に接続さ
れ、そのゲートはインバータ４７の出力を受ける。Ｎチ
ャネルＭＯＳトランジスタ４６は、ノードＮ４３と接地
ライン９２の間に接続され、そのゲートは固定電位Ｖｇ
を受ける。ＮチャネルＭＯＳトランジスタ４６は、ノー
ドＮ４３から接地ライン９２に微小電流ＩL を流す。
【００４５】ＮＯＲゲート４９は、チューニング信号Ｔ
ＵＮＥの反転信号／ＴＵＮＥと、チューニングアドレス
信号ＴＡ１とを受ける。ＮＯＲゲート５０は、インバー
タ４７の出力φ４７と、ＮＯＲゲート４９の出力φ４９
とを受ける。ＮＯＲゲート５０の出力は信号／ＴＴＡ１
となり、ＮＯＲゲート５０の出力はインバータ４８で反
転され、信号ＴＴＡ１となる。信号ＴＴＡ１，／ＴＴＡ
１は、図３で示した可変容量回路９のトランスファゲー
ト１３のゲート１３ａ，３ｂにそれぞれ入力される。
ＵＮＥの反転信号／ＴＵＮＥと、チューニングアドレス
信号ＴＡ１とを受ける。ＮＯＲゲート５０は、インバー
タ４７の出力φ４７と、ＮＯＲゲート４９の出力φ４９
とを受ける。ＮＯＲゲート５０の出力は信号／ＴＴＡ１
となり、ＮＯＲゲート５０の出力はインバータ４８で反
転され、信号ＴＴＡ１となる。信号ＴＴＡ１，／ＴＴＡ
１は、図３で示した可変容量回路９のトランスファゲー
ト１３のゲート１３ａ，３ｂにそれぞれ入力される。
【００４６】ヒューズ４３が切断されていない場合は、
ノードＮ４３は「Ｈ」レベルとなり、インバータ４７の
出力φ４７は「Ｌ」レベルとなる。ヒューズ４３が切断
されておらず、かつ信号／ＴＵＮＥが「Ｈ」レベルであ
る非チューニング時では、ＮＯＲゲート４９の出力φ４
９が「Ｌ」レベルとなり、信号ＴＴＡ１，／ＴＴＡ１
は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。
したがって、可変容量回路９のトランスファゲート１４
は非導通状態となり、キャパシタ１７，１７の容量値Ｃ
はインバータ８の出力ノード８ａに付加されない。
ノードＮ４３は「Ｈ」レベルとなり、インバータ４７の
出力φ４７は「Ｌ」レベルとなる。ヒューズ４３が切断
されておらず、かつ信号／ＴＵＮＥが「Ｈ」レベルであ
る非チューニング時では、ＮＯＲゲート４９の出力φ４
９が「Ｌ」レベルとなり、信号ＴＴＡ１，／ＴＴＡ１
は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。
したがって、可変容量回路９のトランスファゲート１４
は非導通状態となり、キャパシタ１７，１７の容量値Ｃ
はインバータ８の出力ノード８ａに付加されない。
【００４７】また、ヒューズ４３が切断されておらず、
かつ信号／ＴＵＮＥが「Ｌ」レベルであるチューニング
時では、ＮＯＲゲート４９の出力φ４９はチューニング
アドレス信号ＴＡ１の反転信号となる。したがって、チ
ューニングアドレス信号ＴＡ１のレベルを変えることに
より、可変容量回路９のトランスファゲート１４を導通
状態または非導通状態に変えることができる。
かつ信号／ＴＵＮＥが「Ｌ」レベルであるチューニング
時では、ＮＯＲゲート４９の出力φ４９はチューニング
アドレス信号ＴＡ１の反転信号となる。したがって、チ
ューニングアドレス信号ＴＡ１のレベルを変えることに
より、可変容量回路９のトランスファゲート１４を導通
状態または非導通状態に変えることができる。
【００４８】一方、ヒューズ４３が切断された場合は、
ノードＮ４３が「Ｌ」レベルとなり、インバータ４７の
出力φ４７は「Ｈ」レベルとなる。これにより、ＮＯＲ
ゲート５０の出力すなわち信号／ＴＴＡ１は、信号／Ｔ
ＵＮＥ，ＴＡ１に関係なく、常に「Ｌ」レベルとなる。
したがって、可変容量回路９のトランスファゲート１４
は導通状態となり、キャパシタ１７，１７の容量値Ｃが
インバータ８の出力ノード８ａに付加される。
ノードＮ４３が「Ｌ」レベルとなり、インバータ４７の
出力φ４７は「Ｈ」レベルとなる。これにより、ＮＯＲ
ゲート５０の出力すなわち信号／ＴＴＡ１は、信号／Ｔ
ＵＮＥ，ＴＡ１に関係なく、常に「Ｌ」レベルとなる。
したがって、可変容量回路９のトランスファゲート１４
は導通状態となり、キャパシタ１７，１７の容量値Ｃが
インバータ８の出力ノード８ａに付加される。
【００４９】チューニング制御部１２は、チューニング
制御部１１と同じ構成である。但し、チューニングアド
レス信号ＴＡ１の代わりにチューニングアドレス信号Ｔ
Ａ２が入力され、信号ＴＴＡ１，／ＴＴＡ１の代わりに
信号ＴＴＡ２，／ＴＴＡ２が出力される。
制御部１１と同じ構成である。但し、チューニングアド
レス信号ＴＡ１の代わりにチューニングアドレス信号Ｔ
Ａ２が入力され、信号ＴＴＡ１，／ＴＴＡ１の代わりに
信号ＴＴＡ２，／ＴＴＡ２が出力される。
【００５０】図６は、図２のチューニング制御部１３の
構成を示す回路図である。図６を参照して、このチュー
ニング制御部１３が図５で示したチューニング制御部１
１と異なる点は、ＮＯＲゲート４９，５０がそれぞれＮ
ＡＮＤゲート５１，５２で置換されている点と、インバ
ータ５３が新たに設けられている点である。インバータ
５３は、インバータ４７の出力ノードおよびＮチャネル
ＭＯＳトランジスタ４５のゲートと、ＮＡＮＤゲート５
２の一方入力ノードとの間に接続される。ＮＡＮＤゲー
ト５１は、信号ＴＵＮＥとＴＡ３を受ける。ＮＡＮＤゲ
ート５２は信号／ＴＴＡ３を出力し、インバータ４８は
信号ＴＴＡ３を出力する。
構成を示す回路図である。図６を参照して、このチュー
ニング制御部１３が図５で示したチューニング制御部１
１と異なる点は、ＮＯＲゲート４９，５０がそれぞれＮ
ＡＮＤゲート５１，５２で置換されている点と、インバ
ータ５３が新たに設けられている点である。インバータ
５３は、インバータ４７の出力ノードおよびＮチャネル
ＭＯＳトランジスタ４５のゲートと、ＮＡＮＤゲート５
２の一方入力ノードとの間に接続される。ＮＡＮＤゲー
ト５１は、信号ＴＵＮＥとＴＡ３を受ける。ＮＡＮＤゲ
ート５２は信号／ＴＴＡ３を出力し、インバータ４８は
信号ＴＴＡ３を出力する。
【００５１】ヒューズ４３が切断されていない場合は、
ノードＮ４３は「Ｈ」レベルとなり、インバータ５３の
出力φ５３は「Ｈ」レベルとなる。ヒューズ４３が切断
されておらずかつ信号ＴＵＮＥが「Ｌ」レベルである非
チューニング時では、ＮＡＮＤゲート５１の出力φ５１
は「Ｈ」レベルとなり、信号ＴＴＡ３，／ＴＴＡ３は、
それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。した
がって、可変容量回路９のトランスファゲート１６は導
通状態となり、キャパシタ１９，１９の容量値４Ｃがイ
ンバータ８の出力ノード８ａに付加される。
ノードＮ４３は「Ｈ」レベルとなり、インバータ５３の
出力φ５３は「Ｈ」レベルとなる。ヒューズ４３が切断
されておらずかつ信号ＴＵＮＥが「Ｌ」レベルである非
チューニング時では、ＮＡＮＤゲート５１の出力φ５１
は「Ｈ」レベルとなり、信号ＴＴＡ３，／ＴＴＡ３は、
それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。した
がって、可変容量回路９のトランスファゲート１６は導
通状態となり、キャパシタ１９，１９の容量値４Ｃがイ
ンバータ８の出力ノード８ａに付加される。
【００５２】また、ヒューズ４３が切断されておらず、
かつ信号ＴＵＮＥが「Ｈ」レベルであるチューニング時
では、ＮＡＮＤゲート５１の出力φ５１は、チューニン
グアドレス信号ＴＡ３の反転信号となる。したがって、
チューニングアドレス信号ＴＡ３のレベルを変えること
により、可変容量回路９のトランスファゲート１６を導
通状態または非導通状態に変えることができる。
かつ信号ＴＵＮＥが「Ｈ」レベルであるチューニング時
では、ＮＡＮＤゲート５１の出力φ５１は、チューニン
グアドレス信号ＴＡ３の反転信号となる。したがって、
チューニングアドレス信号ＴＡ３のレベルを変えること
により、可変容量回路９のトランスファゲート１６を導
通状態または非導通状態に変えることができる。
【００５３】一方、ヒューズ４３が切断された場合は、
ノードＮ４３が「Ｌ」レベルとなり、インバータ５３の
出力φ５３は「Ｌ」レベルとなる。これにより、ＮＡＮ
Ｄゲート５２の出力すなわち信号／ＴＴＡ３は、信号Ｔ
ＵＮＥ，ＴＡ３に関係なく、常に「Ｈ」レベルとなる。
したがって、可変容量回路９のトランスファゲート１６
は非導通状態となり、キャパシタ１９，１９の容量値４
Ｃはインバータ８の出力ノード８ａに付加されない。
ノードＮ４３が「Ｌ」レベルとなり、インバータ５３の
出力φ５３は「Ｌ」レベルとなる。これにより、ＮＡＮ
Ｄゲート５２の出力すなわち信号／ＴＴＡ３は、信号Ｔ
ＵＮＥ，ＴＡ３に関係なく、常に「Ｈ」レベルとなる。
したがって、可変容量回路９のトランスファゲート１６
は非導通状態となり、キャパシタ１９，１９の容量値４
Ｃはインバータ８の出力ノード８ａに付加されない。
【００５４】図７は、内部タイマ１の動作の開始を説明
するためのタイムチャートである。外部から与えられる
制御信号／ＣＡＳと／ＲＡＳの立上りの順が通常動作と
逆になると、ＤＲＡＭチップの内部で信号ＣＢＲ（／Ｃ
ＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）が発生される。内部タ
イマ１は、信号ＣＢＲが発生してから所定時間（１００
μｓ程度）後に動作を開始し、クロック信号φを出力す
る。
するためのタイムチャートである。外部から与えられる
制御信号／ＣＡＳと／ＲＡＳの立上りの順が通常動作と
逆になると、ＤＲＡＭチップの内部で信号ＣＢＲ（／Ｃ
ＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）が発生される。内部タ
イマ１は、信号ＣＢＲが発生してから所定時間（１００
μｓ程度）後に動作を開始し、クロック信号φを出力す
る。
【００５５】なお、このときアドレス信号Ａ０〜Ａ１
２、制御信号／ＷＥ，／ＯＥ、テスト信号ＴＥＳＴおよ
びチューニングアドレス信号ＴＡ１〜ＴＡ３は、ともに
非活性化状態に固定される。また、データＤＱの入出力
は停止される。
２、制御信号／ＷＥ，／ＯＥ、テスト信号ＴＥＳＴおよ
びチューニングアドレス信号ＴＡ１〜ＴＡ３は、ともに
非活性化状態に固定される。また、データＤＱの入出力
は停止される。
【００５６】図８は、内部タイマ１のチューニング方法
を説明するタイムチャートである。図７で説明した方法
で内部タイマ１を活性化させた後、テスト信号ＴＥＳＴ
を活性化状態である「Ｈ」レベルに固定して図１のトラ
ンスファゲート３を導通状態にし、クロック信号φをテ
スタ６に入力させる。
を説明するタイムチャートである。図７で説明した方法
で内部タイマ１を活性化させた後、テスト信号ＴＥＳＴ
を活性化状態である「Ｈ」レベルに固定して図１のトラ
ンスファゲート３を導通状態にし、クロック信号φをテ
スタ６に入力させる。
【００５７】クロック信号φの周波数をテスタ６で測定
した結果、クロック信号φの周波数が設定値を中心とす
る許容範囲内にある場合はチューニングは終了し、その
チップは正常品として出荷される。
した結果、クロック信号φの周波数が設定値を中心とす
る許容範囲内にある場合はチューニングは終了し、その
チップは正常品として出荷される。
【００５８】クロック信号φの周波数が設定値を中心と
する許容範囲から外れている場合は、チューニングアド
レス信号ＴＡ１〜ＴＡ３を順次変えてインバータ８の出
力ノード８ａの容量を切換え、クロック信号φの周波数
が設定値に最も近くなるチューニングアドレス信号ＴＡ
１〜ＴＡ３を求める。次いで、そのチューニングアドレ
ス信号ＴＡ１〜ＴＡ３を入力するのと同じ信号ＴＴＡ
１，／ＴＴＡ１；ＴＴＡ２，／ＴＴＡ２；ＴＴＡ３，／
ＴＴＡ３が得られるようにチューニング制御部１１〜１
３のヒューズ４３を切断する。これにより、発振器７の
発振周波数が設定値に略等しい値に設定される。
する許容範囲から外れている場合は、チューニングアド
レス信号ＴＡ１〜ＴＡ３を順次変えてインバータ８の出
力ノード８ａの容量を切換え、クロック信号φの周波数
が設定値に最も近くなるチューニングアドレス信号ＴＡ
１〜ＴＡ３を求める。次いで、そのチューニングアドレ
ス信号ＴＡ１〜ＴＡ３を入力するのと同じ信号ＴＴＡ
１，／ＴＴＡ１；ＴＴＡ２，／ＴＴＡ２；ＴＴＡ３，／
ＴＴＡ３が得られるようにチューニング制御部１１〜１
３のヒューズ４３を切断する。これにより、発振器７の
発振周波数が設定値に略等しい値に設定される。
【００５９】図９では、クロック信号φの周波数が標準
品よりも小さな被試験品の付加容量が標準値（４）より
も２段階小さな値（２）に設定され、クロック信号φの
周波数が設定値になった状態が示される。
品よりも小さな被試験品の付加容量が標準値（４）より
も２段階小さな値（２）に設定され、クロック信号φの
周波数が設定値になった状態が示される。
【００６０】この実施の形態のＤＲＡＭチップでは、内
部タイマ１内の発振器７の発振周波数が製造ばらつきに
より設定値から外れていても、ヒューズ４３の切断によ
り発振器７の発振周波数を設定値に近づけることができ
るので、消費電力が不必要に大きくなったり、誤動作を
生じることはない。
部タイマ１内の発振器７の発振周波数が製造ばらつきに
より設定値から外れていても、ヒューズ４３の切断によ
り発振器７の発振周波数を設定値に近づけることができ
るので、消費電力が不必要に大きくなったり、誤動作を
生じることはない。
【００６１】なお、ウェハの状態でチューニングする場
合は、チップ上に信号入力用のパッドを設けておき、プ
ローブカードからプローブおよびパッドを介して信号Ｔ
ＥＳＴ，ＴＵＮＥ，ＴＡ１〜ＴＡ３をチップに入力する
とよい。
合は、チップ上に信号入力用のパッドを設けておき、プ
ローブカードからプローブおよびパッドを介して信号Ｔ
ＥＳＴ，ＴＵＮＥ，ＴＡ１〜ＴＡ３をチップに入力する
とよい。
【００６２】また、モールド樹脂に封止した状態でチュ
ーニングする場合は、アドレスキーやコマンドレジスタ
を使用して信号ＴＥＳＴ，ＴＵＮＥ，ＴＡ１〜ＴＡ３を
入力してもよい。
ーニングする場合は、アドレスキーやコマンドレジスタ
を使用して信号ＴＥＳＴ，ＴＵＮＥ，ＴＡ１〜ＴＡ３を
入力してもよい。
【００６３】また、外部制御信号の入力タイミングの前
後関係を判別して信号ＴＥＳＴ，ＴＵＮＥを発生する信
号発生回路をチップ内に設けてもよい。
後関係を判別して信号ＴＥＳＴ，ＴＵＮＥを発生する信
号発生回路をチップ内に設けてもよい。
【００６４】また、増幅器２とトランスファゲート３の
順序は逆でもよい。また、信号ＴＥＳＴを増幅器２にも
入力して、試験時のみ増幅器２が活性化されるようにし
てもよい。この場合は、通常時には増幅器２は動作しな
いので、低消費電力化が図られる。
順序は逆でもよい。また、信号ＴＥＳＴを増幅器２にも
入力して、試験時のみ増幅器２が活性化されるようにし
てもよい。この場合は、通常時には増幅器２は動作しな
いので、低消費電力化が図られる。
【００６５】また、クロック信号φの負荷駆動能力が大
きい場合は、増幅器２は必要ない。また、増幅器２をテ
スタ６側に設ければ、増幅器２をＤＲＡＭチップ内に設
ける必要はない。
きい場合は、増幅器２は必要ない。また、増幅器２をテ
スタ６側に設ければ、増幅器２をＤＲＡＭチップ内に設
ける必要はない。
【００６６】また、図１０に示すように、発振器７の各
インバータ８の電源ノードと電源ライン９１の間にＰチ
ャネルＭＯＳトランジスタ５６を接続し、各インバータ
８の接地ノードと接地ライン９２の間にＮチャネルＭＯ
Ｓトランジスタ５７を接続し、電源電位ライン９１と接
地ライン９２の間にＰチャネルＭＯＳトランジスタ５４
およびＮチャネルＭＯＳトランジスタ５５を直列接続
し、ＭＯＳトランジスタ５４〜５６のゲートに電源電位
Ｖｃｃと接地電位ＧＮＤの中間電位Ｖｃｃ／２を印加す
れば、各インバータ８の電源ノードから接地ノードに流
れる貫通電流を制限することができ、消費電流の低減化
を図ることができる。また、図１１に示すように、Ｐチ
ャネルＭＯＳトランジスタ５４，５６のゲートに中間電
位Ｖｃｃ／２を印加し、ＮチャネルＭＯＳトランジスタ
５５，５７のゲートに電源電位Ｖｃｃを印加しても同様
の効果が得られる。また、図１２に示すように、Ｎチャ
ネルＭＯＳトランジスタ５５，５７のゲートに中間電位
Ｖｃｃ／２を印加し、ＰチャネルＭＯＳトランジスタ５
４，５６のゲートに接地電位ＧＮＤを印加しても同様の
効果が得られる。
インバータ８の電源ノードと電源ライン９１の間にＰチ
ャネルＭＯＳトランジスタ５６を接続し、各インバータ
８の接地ノードと接地ライン９２の間にＮチャネルＭＯ
Ｓトランジスタ５７を接続し、電源電位ライン９１と接
地ライン９２の間にＰチャネルＭＯＳトランジスタ５４
およびＮチャネルＭＯＳトランジスタ５５を直列接続
し、ＭＯＳトランジスタ５４〜５６のゲートに電源電位
Ｖｃｃと接地電位ＧＮＤの中間電位Ｖｃｃ／２を印加す
れば、各インバータ８の電源ノードから接地ノードに流
れる貫通電流を制限することができ、消費電流の低減化
を図ることができる。また、図１１に示すように、Ｐチ
ャネルＭＯＳトランジスタ５４，５６のゲートに中間電
位Ｖｃｃ／２を印加し、ＮチャネルＭＯＳトランジスタ
５５，５７のゲートに電源電位Ｖｃｃを印加しても同様
の効果が得られる。また、図１２に示すように、Ｎチャ
ネルＭＯＳトランジスタ５５，５７のゲートに中間電位
Ｖｃｃ／２を印加し、ＰチャネルＭＯＳトランジスタ５
４，５６のゲートに接地電位ＧＮＤを印加しても同様の
効果が得られる。
【００６７】また、この実施の形態では、この発明が内
部タイマ１を含むＤＲＡＭに適用された場合について説
明したが、これに限らず、この発明はセルフリフレッシ
ュ用タイマを含むＤＲＡＭおよびＳＤＲＡＭ（シンクロ
ナスＤＲＡＭ）、同期クロック生成回路を含むＳＤＲＡ
ＭおよびＳＲＡＭ（スタティックランダムアクセスメモ
リ）、ならびに試験時に内部回路を自動的にサイクル動
作させるための内部動作制御用タイマを含むＤＲＡＭ、
ＳＤＲＡＭ、ＳＲＡＭにも適用可能である。また、メモ
リに限らず、同期クロック生成回路を含むＡＴＭ用ＡＳ
ＩＣデバイスおよびプロセッサチップにも適用可能であ
る。また、発振器を含むＰＬＬ回路、および遅延回路を
含むＤＬＬ回路にも適用可能である。
部タイマ１を含むＤＲＡＭに適用された場合について説
明したが、これに限らず、この発明はセルフリフレッシ
ュ用タイマを含むＤＲＡＭおよびＳＤＲＡＭ（シンクロ
ナスＤＲＡＭ）、同期クロック生成回路を含むＳＤＲＡ
ＭおよびＳＲＡＭ（スタティックランダムアクセスメモ
リ）、ならびに試験時に内部回路を自動的にサイクル動
作させるための内部動作制御用タイマを含むＤＲＡＭ、
ＳＤＲＡＭ、ＳＲＡＭにも適用可能である。また、メモ
リに限らず、同期クロック生成回路を含むＡＴＭ用ＡＳ
ＩＣデバイスおよびプロセッサチップにも適用可能であ
る。また、発振器を含むＰＬＬ回路、および遅延回路を
含むＤＬＬ回路にも適用可能である。
【００６８】［実施の形態２］チューニング後は、クロ
ック信号φの周波数は所定の値に固定される。しかし、
チップの動作状態のマージンを試験する場合は、クロッ
ク信号φの周期を短くする必要がある。また、その場合
は、クロック信号φの周波数を確実に把握しておく必要
がある。そこで、この実施の形態では、外部からテスト
用のクロック信号φTESTを入力することができるＤＲＡ
Ｍチップを実現する。
ック信号φの周波数は所定の値に固定される。しかし、
チップの動作状態のマージンを試験する場合は、クロッ
ク信号φの周期を短くする必要がある。また、その場合
は、クロック信号φの周波数を確実に把握しておく必要
がある。そこで、この実施の形態では、外部からテスト
用のクロック信号φTESTを入力することができるＤＲＡ
Ｍチップを実現する。
【００６９】図１３は、この発明の実施の形態２による
ＤＲＡＭチップの構成を示すブロック図である。図１３
を参照して、このＤＲＡＭチップは、図１のＤＲＡＭチ
ップと同様、電源端子２０１、接地端子２０２、内部回
路２０４、内部タイマ１、増幅器２、トランスファゲー
ト３およびインバータ４を含む。また、このＤＲＡＭチ
ップは、さらに制御信号入力端子５８および信号入出力
端子５９を含む。
ＤＲＡＭチップの構成を示すブロック図である。図１３
を参照して、このＤＲＡＭチップは、図１のＤＲＡＭチ
ップと同様、電源端子２０１、接地端子２０２、内部回
路２０４、内部タイマ１、増幅器２、トランスファゲー
ト３およびインバータ４を含む。また、このＤＲＡＭチ
ップは、さらに制御信号入力端子５８および信号入出力
端子５９を含む。
【００７０】内部タイマ１から出力されるクロック信号
φは増幅器２に入力される。トランスファゲート３の一
方電極は増幅器２の出力ノードに接続され、その他方電
極は信号入出力端子５９および内部回路２０４に接続さ
れる。制御信号入力端子５８には外部から制御信号ＴＦ
ＲＣが入力される。制御信号ＴＦＲＣは、インバータ４
を介してトランスファゲート３のＮチャネルＭＯＳトラ
ンジスタ側のゲート３ａに入力されるとともに、トラン
スファゲート３のＰチャネルＭＯＳトランジスタ側のゲ
ート３ｂに直接入力される。
φは増幅器２に入力される。トランスファゲート３の一
方電極は増幅器２の出力ノードに接続され、その他方電
極は信号入出力端子５９および内部回路２０４に接続さ
れる。制御信号入力端子５８には外部から制御信号ＴＦ
ＲＣが入力される。制御信号ＴＦＲＣは、インバータ４
を介してトランスファゲート３のＮチャネルＭＯＳトラ
ンジスタ側のゲート３ａに入力されるとともに、トラン
スファゲート３のＰチャネルＭＯＳトランジスタ側のゲ
ート３ｂに直接入力される。
【００７１】通常時および上述のチューニング時には、
制御信号ＴＦＲＧが「Ｌ」レベルに設定され、内部タイ
マ１で発生されたクロック信号φは、トランスファゲー
ト３および信号入出力端子５９を介して外部に出力され
る一方、トランスファゲート３を介して内部回路２０４
に入力される。
制御信号ＴＦＲＧが「Ｌ」レベルに設定され、内部タイ
マ１で発生されたクロック信号φは、トランスファゲー
ト３および信号入出力端子５９を介して外部に出力され
る一方、トランスファゲート３を介して内部回路２０４
に入力される。
【００７２】動作マージンの試験時には、制御信号ＴＦ
ＲＣが「Ｈ」レベルに設定され、トランスファゲート３
が非導通状態に固定される。次いで、外部から信号入出
力端子５９を介して内部回路２０４にテスト用のクロッ
ク信号φTESTが入力され、ＤＲＡＭチップの動作状態の
マージンが試験される。
ＲＣが「Ｈ」レベルに設定され、トランスファゲート３
が非導通状態に固定される。次いで、外部から信号入出
力端子５９を介して内部回路２０４にテスト用のクロッ
ク信号φTESTが入力され、ＤＲＡＭチップの動作状態の
マージンが試験される。
【００７３】この実施の形態では、実施の形態１と同様
の効果が得られる他、外部からテスト用のクロック信号
φTESTを入力してＤＲＡＭチップの動作マージンを試験
することもできる。
の効果が得られる他、外部からテスト用のクロック信号
φTESTを入力してＤＲＡＭチップの動作マージンを試験
することもできる。
【００７４】［実施の形態３］実施の形態１では、発振
器を構成するインバータの出力ノード８ａに付加される
容量値を変化させることにより発振器の発振周波数を変
化させたが、この実施の形態２では、インバータの駆動
電流を変化させることにより発振器の発振周波数を変化
させる。
器を構成するインバータの出力ノード８ａに付加される
容量値を変化させることにより発振器の発振周波数を変
化させたが、この実施の形態２では、インバータの駆動
電流を変化させることにより発振器の発振周波数を変化
させる。
【００７５】図１４は、この発明の実施の形態３による
ＤＲＡＭチップの内部タイマの要部を示す一部省略した
回路図である。図１４を参照して、この内部タイマは、
電流設定部６０および電圧制御型発振器７５を含み、電
圧制御型発振器７５は、バイアス発生回路６８と、リン
グ状に接続されたＫ段（Ｋは３以上の奇数である）の遅
延時間可変素子７１．１〜７１．Ｋとを含む。
ＤＲＡＭチップの内部タイマの要部を示す一部省略した
回路図である。図１４を参照して、この内部タイマは、
電流設定部６０および電圧制御型発振器７５を含み、電
圧制御型発振器７５は、バイアス発生回路６８と、リン
グ状に接続されたＫ段（Ｋは３以上の奇数である）の遅
延時間可変素子７１．１〜７１．Ｋとを含む。
【００７６】電流設定部６０は、定電流源６１およびＮ
チャネルＭＯＳトランジスタ６２〜６７を含む。定電流
源６１は、電源ライン９１とノードＮ６１の間に接続さ
れる。ＮチャネルＭＯＳトランジスタ６２と６３、６４
と６５、６６と６７は、それぞれノードＮ６１と接地ラ
イン９２の間に直列接続される。ＮチャネルＭＯＳトラ
ンジスタ６２，６４，６６のゲートは共通接続されると
ともに、ノードＮ６１に接続される。ＮチャネルＭＯＳ
トランジスタ６３，６５，６６のゲートは、それぞれ信
号ＴＴＡ１，ＴＴＡ２，ＴＴＡ３を受ける。信号ＴＴＡ
１〜ＴＴＡ３は、図２で示したアドレス取込部１０およ
びチューニング制御部１１〜１３で生成される。
チャネルＭＯＳトランジスタ６２〜６７を含む。定電流
源６１は、電源ライン９１とノードＮ６１の間に接続さ
れる。ＮチャネルＭＯＳトランジスタ６２と６３、６４
と６５、６６と６７は、それぞれノードＮ６１と接地ラ
イン９２の間に直列接続される。ＮチャネルＭＯＳトラ
ンジスタ６２，６４，６６のゲートは共通接続されると
ともに、ノードＮ６１に接続される。ＮチャネルＭＯＳ
トランジスタ６３，６５，６６のゲートは、それぞれ信
号ＴＴＡ１，ＴＴＡ２，ＴＴＡ３を受ける。信号ＴＴＡ
１〜ＴＴＡ３は、図２で示したアドレス取込部１０およ
びチューニング制御部１１〜１３で生成される。
【００７７】バイアス発生回路６８は、電源ライン９１
と接地ライン９２の間に直列接続されたＰチャネルＭＯ
Ｓトランジスタ６９およびＮチャネルＭＯＳトランジス
タ７０を含む。ＰチャネルＭＯＳトランジスタ６９のゲ
ートは、そのドレインに接続される。ＮチャネルＭＯＳ
トランジスタ７０のゲートはノードＮ６１に接続され
る。
と接地ライン９２の間に直列接続されたＰチャネルＭＯ
Ｓトランジスタ６９およびＮチャネルＭＯＳトランジス
タ７０を含む。ＰチャネルＭＯＳトランジスタ６９のゲ
ートは、そのドレインに接続される。ＮチャネルＭＯＳ
トランジスタ７０のゲートはノードＮ６１に接続され
る。
【００７８】遅延時間可変素子７１．１は、インバータ
７３．１と、インバータ７３．１の電源ノードと電源ラ
イン９１の間に接続されたＰチャネルＭＯＳトランジス
タ７２．１と、インバータ７３．１の接地ノードと接地
ライン９２の間に接続されたＮチャネルＭＯＳトランジ
スタ７４．１とを含む。ＰチャネルＭＯＳトランジスタ
７２．１のゲートは、バイアス発生回路６８のＰチャネ
ルＭＯＳトランジスタ６９のゲートに接続される。Ｎチ
ャネルＭＯＳトランジスタ７４．１のゲートは、バイア
ス発生回路６８のＮチャネルＭＯＳトランジスタ７０の
ゲートに接続される。他の遅延時間可変素子７１．２〜
７１．Ｋも遅延時間可変素子７１．１と同じ構成であ
る。
７３．１と、インバータ７３．１の電源ノードと電源ラ
イン９１の間に接続されたＰチャネルＭＯＳトランジス
タ７２．１と、インバータ７３．１の接地ノードと接地
ライン９２の間に接続されたＮチャネルＭＯＳトランジ
スタ７４．１とを含む。ＰチャネルＭＯＳトランジスタ
７２．１のゲートは、バイアス発生回路６８のＰチャネ
ルＭＯＳトランジスタ６９のゲートに接続される。Ｎチ
ャネルＭＯＳトランジスタ７４．１のゲートは、バイア
ス発生回路６８のＮチャネルＭＯＳトランジスタ７０の
ゲートに接続される。他の遅延時間可変素子７１．２〜
７１．Ｋも遅延時間可変素子７１．１と同じ構成であ
る。
【００７９】ここで、ＮチャネルＭＯＳトランジスタ６
２，６４，６６，７０，７４．１〜７４．Ｋは互いにカ
レントミラー回路を構成し、ＰチャネルＭＯＳトランジ
スタ６９，７２．１〜７２．Ｋは互いにカレントミラー
回路を構成している。また、ＮチャネルＭＯＳトランジ
スタ７０とＰチャネルＭＯＳトランジスタ６９は直列接
続されているので、ＭＯＳトランジスタ６９，７０，７
２．１〜７２．Ｋ，７４．１〜７４．Ｋには同じ値の電
流が流れる。
２，６４，６６，７０，７４．１〜７４．Ｋは互いにカ
レントミラー回路を構成し、ＰチャネルＭＯＳトランジ
スタ６９，７２．１〜７２．Ｋは互いにカレントミラー
回路を構成している。また、ＮチャネルＭＯＳトランジ
スタ７０とＰチャネルＭＯＳトランジスタ６９は直列接
続されているので、ＭＯＳトランジスタ６９，７０，７
２．１〜７２．Ｋ，７４．１〜７４．Ｋには同じ値の電
流が流れる。
【００８０】信号ＴＴＡ１〜ＴＴＡ３のうち信号ＴＴＡ
３のみが「Ｈ」レベルに設定された場合は、Ｎチャネル
ＭＯＳトランジスタ６３，６５，６７のうちＮチャネル
ＭＯＳトランジスタ６７のみが導通状態となり、定電流
源６１の電流ＩｃがすべてＮチャネルＭＯＳトランジス
タ６６，６７に流入し、ＮチャネルＭＯＳトランジスタ
６６のゲートには電流Ｉｃに応じた電位が現われる。し
たがって、ＭＯＳトランジスタ６９，７０，７２．１〜
７２．Ｋ，７４．１〜７４．Ｋには同じ値の電流Ｉｃが
流れる。このとき、各インバータ７３．１〜７３．Ｋの
駆動電流が最大になり、電圧制御型発振器７５の発振周
波数は最大になる。
３のみが「Ｈ」レベルに設定された場合は、Ｎチャネル
ＭＯＳトランジスタ６３，６５，６７のうちＮチャネル
ＭＯＳトランジスタ６７のみが導通状態となり、定電流
源６１の電流ＩｃがすべてＮチャネルＭＯＳトランジス
タ６６，６７に流入し、ＮチャネルＭＯＳトランジスタ
６６のゲートには電流Ｉｃに応じた電位が現われる。し
たがって、ＭＯＳトランジスタ６９，７０，７２．１〜
７２．Ｋ，７４．１〜７４．Ｋには同じ値の電流Ｉｃが
流れる。このとき、各インバータ７３．１〜７３．Ｋの
駆動電流が最大になり、電圧制御型発振器７５の発振周
波数は最大になる。
【００８１】また、信号ＴＴＡ１〜ＴＴＡ３のすべてが
「Ｈ」レベルに設定された場合は、ＮチャネルＭＯＳト
ランジスタ６３，６５，６７のすべてが導通状態とな
る。この場合は、定電流源６１の電流Ｉｃが３等分され
てＮチャネルＭＯＳトランジスタ６２と６３，６４と６
５，６６と６７に流入し、ＮチャネルＭＯＳトランジス
タ６２，６４，６５のゲートには、電流Ｉｃ／３に応じ
た電位が現われる。したがって、ＭＯＳトランジスタ６
９，７０，７２．１〜７２．Ｋ，７４．１〜７４．Ｋに
は電流Ｉｃ／３が流れる。このとき、各インバータ７
３．１〜７３．Ｋの駆動電流は最小になり、電圧制御型
発振器７５の発振周波数は最小になる。
「Ｈ」レベルに設定された場合は、ＮチャネルＭＯＳト
ランジスタ６３，６５，６７のすべてが導通状態とな
る。この場合は、定電流源６１の電流Ｉｃが３等分され
てＮチャネルＭＯＳトランジスタ６２と６３，６４と６
５，６６と６７に流入し、ＮチャネルＭＯＳトランジス
タ６２，６４，６５のゲートには、電流Ｉｃ／３に応じ
た電位が現われる。したがって、ＭＯＳトランジスタ６
９，７０，７２．１〜７２．Ｋ，７４．１〜７４．Ｋに
は電流Ｉｃ／３が流れる。このとき、各インバータ７
３．１〜７３．Ｋの駆動電流は最小になり、電圧制御型
発振器７５の発振周波数は最小になる。
【００８２】この実施の形態においては、実施の形態１
と同じ効果が得られる他、キャパシタを配置する必要が
ない分だけ実施の形態１よりもレイアウト面積が小さく
なる。
と同じ効果が得られる他、キャパシタを配置する必要が
ない分だけ実施の形態１よりもレイアウト面積が小さく
なる。
【００８３】［実施の形態４］図１５は、この発明の実
施の形態４によるＤＲＡＭチップの内部タイマの構成を
示す一部省略した回路ブロック図である。図１５を参照
して、この内部タイマは、電圧制御型発振器７５および
電流設定部８０を含む。電圧制御型発振器７５は図１４
で示したものと同じであるのでその説明は省略される。
施の形態４によるＤＲＡＭチップの内部タイマの構成を
示す一部省略した回路ブロック図である。図１５を参照
して、この内部タイマは、電圧制御型発振器７５および
電流設定部８０を含む。電圧制御型発振器７５は図１４
で示したものと同じであるのでその説明は省略される。
【００８４】電流設定部８０は、ＮチャネルＭＯＳトラ
ンジスタ８１、ＰチャネルＭＯＳトランジスタ８２〜９
０およびプログラム回路９３〜９６を含む。Ｐチャネル
ＭＯＳトランジスタ８２およびＮチャネルＭＯＳトラン
ジスタ８１は、電源ライン９１と接地ライン９２の間に
直列接続される。ＮチャネルＭＯＳトランジスタ８１の
ゲートは、電圧制御型発振器７５のＮチャネルＭＯＳト
ランジスタ７０，７４．１〜７４．Ｋのゲートに接続さ
れるとともに、そのドレイン（ノードＮ８１）に接続さ
れる。ＰチャネルＭＯＳトランジスタ８７と８３，８８
と８４，８９と８５，９０と８６は、それぞれ電源ライ
ン９１とノードＮ８１の間に直列接続される。Ｐチャネ
ルＭＯＳトランジスタ８２〜８６のゲートには、Ｐチャ
ネルＭＯＳトランジスタ８２〜８６の各々が所定の抵抗
値を持つように、所定の電位Ｖｃが印加される。Ｐチャ
ネルＭＯＳトランジスタ８７〜９０のゲートには、それ
ぞれ信号φ９３〜φ９６が与えられる。信号φ９３〜φ
９６は、それぞれプログラム回路９３〜９６から出力さ
れる。すなわち、ＰチャネルＭＯＳトランジスタ８７と
８３，８８と８４，８９と８５，９０と８６は、それぞ
れ信号φ９３〜φ９６によって制御される定電流源を構
成する。
ンジスタ８１、ＰチャネルＭＯＳトランジスタ８２〜９
０およびプログラム回路９３〜９６を含む。Ｐチャネル
ＭＯＳトランジスタ８２およびＮチャネルＭＯＳトラン
ジスタ８１は、電源ライン９１と接地ライン９２の間に
直列接続される。ＮチャネルＭＯＳトランジスタ８１の
ゲートは、電圧制御型発振器７５のＮチャネルＭＯＳト
ランジスタ７０，７４．１〜７４．Ｋのゲートに接続さ
れるとともに、そのドレイン（ノードＮ８１）に接続さ
れる。ＰチャネルＭＯＳトランジスタ８７と８３，８８
と８４，８９と８５，９０と８６は、それぞれ電源ライ
ン９１とノードＮ８１の間に直列接続される。Ｐチャネ
ルＭＯＳトランジスタ８２〜８６のゲートには、Ｐチャ
ネルＭＯＳトランジスタ８２〜８６の各々が所定の抵抗
値を持つように、所定の電位Ｖｃが印加される。Ｐチャ
ネルＭＯＳトランジスタ８７〜９０のゲートには、それ
ぞれ信号φ９３〜φ９６が与えられる。信号φ９３〜φ
９６は、それぞれプログラム回路９３〜９６から出力さ
れる。すなわち、ＰチャネルＭＯＳトランジスタ８７と
８３，８８と８４，８９と８５，９０と８６は、それぞ
れ信号φ９３〜φ９６によって制御される定電流源を構
成する。
【００８５】図１６は、プログラム回路９３の構成を示
す回路図である。図１６を参照して、このプログラム回
路９３が図６のチューニング制御部１３と異なる点は、
インバータ４８およびＮＡＮＤゲート５１，５２が除去
されている点である。すなわちインバータ５３の出力は
信号φ９３となる。ヒューズ４３が切断されていない場
合は、ノードＮ４３が「Ｈ」レベルとなり信号φ９３も
「Ｈ」レベルとなる。また、ヒューズ４３が切断されて
いる場合は、ノードＮ４３が「Ｌ」レベルとなり、信号
φ９３も「Ｌ」レベルとなる。プログラム回路９４〜９
６の構成および動作もプログラム回路９３と同じであ
る。
す回路図である。図１６を参照して、このプログラム回
路９３が図６のチューニング制御部１３と異なる点は、
インバータ４８およびＮＡＮＤゲート５１，５２が除去
されている点である。すなわちインバータ５３の出力は
信号φ９３となる。ヒューズ４３が切断されていない場
合は、ノードＮ４３が「Ｈ」レベルとなり信号φ９３も
「Ｈ」レベルとなる。また、ヒューズ４３が切断されて
いる場合は、ノードＮ４３が「Ｌ」レベルとなり、信号
φ９３も「Ｌ」レベルとなる。プログラム回路９４〜９
６の構成および動作もプログラム回路９３と同じであ
る。
【００８６】次に、この内部タイマの動作について説明
する。プログラム回路９３〜９６のヒューズ４３が切断
されず、信号φ９３〜φ９６が「Ｈ」レベルに設定され
た場合は、ＰチャネルＭＯＳトランジスタ８７〜９０が
非導通状態になり、ＰチャネルＭＯＳトランジスタ８２
〜８６のうちのＰチャネルＭＯＳトランジスタ８２のみ
に電流が流れる。このとき流れる電流をＩｃとすると、
ＮチャネルＭＯＳトランジスタ８１のゲートには電流Ｉ
ｃに応じた電位が現われる。これにより、電圧制御型発
振器７５のＭＯＳトランジスタ６９，７０，７２．１〜
７２．Ｋ，７４．１〜７４．Ｋには電流Ｉｃが流れる。
このとき、各インバータ７３．１〜７３．Ｋの駆動電流
が最小になり、電圧制御型発振器７５の発振周波数は最
小になる。
する。プログラム回路９３〜９６のヒューズ４３が切断
されず、信号φ９３〜φ９６が「Ｈ」レベルに設定され
た場合は、ＰチャネルＭＯＳトランジスタ８７〜９０が
非導通状態になり、ＰチャネルＭＯＳトランジスタ８２
〜８６のうちのＰチャネルＭＯＳトランジスタ８２のみ
に電流が流れる。このとき流れる電流をＩｃとすると、
ＮチャネルＭＯＳトランジスタ８１のゲートには電流Ｉ
ｃに応じた電位が現われる。これにより、電圧制御型発
振器７５のＭＯＳトランジスタ６９，７０，７２．１〜
７２．Ｋ，７４．１〜７４．Ｋには電流Ｉｃが流れる。
このとき、各インバータ７３．１〜７３．Ｋの駆動電流
が最小になり、電圧制御型発振器７５の発振周波数は最
小になる。
【００８７】また、プログラム回路９３〜９６のヒュー
ズ４３がすべて切断されて信号φ９３〜φ９６が「Ｌ」
レベルに設定された場合は、ＰチャネルＭＯＳトランジ
スタ８７〜９０が導通状態となり、ＰチャネルＭＯＳト
ランジスタ８２〜８６の各々に電流Ｉｃが流れる。この
ときＮチャネルＭＯＳトランジスタ８１のゲートには電
流５Ｉｃに応じた電位が現われ、電圧制御型発振器７５
のインバータ７３．１〜７３．Ｋの駆動電流が最大とな
り、電圧制御型発振器７５の発振周波数は最高になる。
ズ４３がすべて切断されて信号φ９３〜φ９６が「Ｌ」
レベルに設定された場合は、ＰチャネルＭＯＳトランジ
スタ８７〜９０が導通状態となり、ＰチャネルＭＯＳト
ランジスタ８２〜８６の各々に電流Ｉｃが流れる。この
ときＮチャネルＭＯＳトランジスタ８１のゲートには電
流５Ｉｃに応じた電位が現われ、電圧制御型発振器７５
のインバータ７３．１〜７３．Ｋの駆動電流が最大とな
り、電圧制御型発振器７５の発振周波数は最高になる。
【００８８】この実施の形態においても、実施の形態３
と同じ効果が得られる。なお、この実施の形態では、Ｐ
チャネルＭＯＳトランジスタ８７〜９０を導通状態およ
び非導通状態に設定するためにプログラム回路９３〜９
６を用いたが、これに限るものではなく、図６のチュー
ニング制御部１３を用いてもよいし、不揮発性メモリを
用いてもよい。
と同じ効果が得られる。なお、この実施の形態では、Ｐ
チャネルＭＯＳトランジスタ８７〜９０を導通状態およ
び非導通状態に設定するためにプログラム回路９３〜９
６を用いたが、これに限るものではなく、図６のチュー
ニング制御部１３を用いてもよいし、不揮発性メモリを
用いてもよい。
【００８９】また、この実施の形態では、ＰチャネルＭ
ＯＳトランジスタ８２〜８６の各々に同じ値の電流Ｉｃ
が流れたが、異なる値の電流が流れてもよい。これによ
り、ＮチャネルＭＯＳトランジスタ８１に流れる電流を
ＰチャネルＭＯＳトランジスタ８２に流れる電流の整数
倍に設定するだけでなく任意の実数倍に設定することが
可能となる。
ＯＳトランジスタ８２〜８６の各々に同じ値の電流Ｉｃ
が流れたが、異なる値の電流が流れてもよい。これによ
り、ＮチャネルＭＯＳトランジスタ８１に流れる電流を
ＰチャネルＭＯＳトランジスタ８２に流れる電流の整数
倍に設定するだけでなく任意の実数倍に設定することが
可能となる。
【００９０】［実施の形態５］図１７は、この発明の実
施の形態５によるＤＲＡＭチップの内部タイマの構成を
示す一部省略した回路ブロック図、図１８は図１７の内
部タイマから出力されるクロック信号φを示す波形図で
ある。
施の形態５によるＤＲＡＭチップの内部タイマの構成を
示す一部省略した回路ブロック図、図１８は図１７の内
部タイマから出力されるクロック信号φを示す波形図で
ある。
【００９１】図１７を参照して、この内部タイマは、電
圧制御型発振器７５および電流制御部９７を含む。この
電流制御部９７が図１５の電流設定部８０と異なる点
は、プログラム回路９３〜９６の代わりにコントロール
回路９８およびデコード回路７９が設けられている点で
ある。
圧制御型発振器７５および電流制御部９７を含む。この
電流制御部９７が図１５の電流設定部８０と異なる点
は、プログラム回路９３〜９６の代わりにコントロール
回路９８およびデコード回路７９が設けられている点で
ある。
【００９２】コントロール回路９８は、ＤＲＡＭが複数
の動作モードのうちのどの動作モードに設定されたかを
検知し、検知結果に応じた信号をデコード回路９９に出
力する。デコード回路９９は、コントロール回路９８の
出力信号に従って、ＰチャネルＭＯＳトランジスタ８７
〜９０の各々を導通状態または非導通状態に制御する。
の動作モードのうちのどの動作モードに設定されたかを
検知し、検知結果に応じた信号をデコード回路９９に出
力する。デコード回路９９は、コントロール回路９８の
出力信号に従って、ＰチャネルＭＯＳトランジスタ８７
〜９０の各々を導通状態または非導通状態に制御する。
【００９３】次に、この内部タイマの動作について説明
する。ＤＲＡＭがスタンバイ状態にあるときは、コント
ロール回路９８およびデコード回路９９は、Ｐチャネル
ＭＯＳトランジスタ８７〜９０を非導通状態にしてＮチ
ャネルＭＯＳトランジスタ８１に流れる電流をＩｃと
し、電圧制御型発振器７５の発振周波数を最低値に設定
する。
する。ＤＲＡＭがスタンバイ状態にあるときは、コント
ロール回路９８およびデコード回路９９は、Ｐチャネル
ＭＯＳトランジスタ８７〜９０を非導通状態にしてＮチ
ャネルＭＯＳトランジスタ８１に流れる電流をＩｃと
し、電圧制御型発振器７５の発振周波数を最低値に設定
する。
【００９４】ＤＲＡＭがアクティブ状態になったとき
は、ＤＲＡＭの内部回路を動作させる必要があるので、
コントロール回路９８およびデコード回路９９は、たと
えばＰチャネルＭＯＳトランジスタ８７〜８９を導通状
態にしてＮチャネルＭＯＳトランジスタ８１に流れる電
流を４Ｉｃとし、電圧制御型発振器７５の発振周波数を
高い値に設定する。
は、ＤＲＡＭの内部回路を動作させる必要があるので、
コントロール回路９８およびデコード回路９９は、たと
えばＰチャネルＭＯＳトランジスタ８７〜８９を導通状
態にしてＮチャネルＭＯＳトランジスタ８１に流れる電
流を４Ｉｃとし、電圧制御型発振器７５の発振周波数を
高い値に設定する。
【００９５】また、ＤＲＡＭが高速出力モード（ＥＤ
Ｏ）のような高速モードになったときは、通常のアクテ
ィブ時よりも高速で内部回路を動作させる必要があるの
で、コントロール回路９８およびデコード回路９９は、
ＰチャネルＭＯＳトランジスタ８３〜８６のすべてを導
通状態にしＮチャネルＭＯＳトランジスタ８１に流れる
電流を５Ｉｃとし、電圧制御型発振器７５の発振周波数
を最高値に設定する。
Ｏ）のような高速モードになったときは、通常のアクテ
ィブ時よりも高速で内部回路を動作させる必要があるの
で、コントロール回路９８およびデコード回路９９は、
ＰチャネルＭＯＳトランジスタ８３〜８６のすべてを導
通状態にしＮチャネルＭＯＳトランジスタ８１に流れる
電流を５Ｉｃとし、電圧制御型発振器７５の発振周波数
を最高値に設定する。
【００９６】また、ＤＲＡＭがセルフリフレッシュモー
ドのような低速モードになったときは、コントロール回
路９８およびデコード回路９９は、たとえばＰチャネル
ＭＯＳトランジスタ８３のみを導通状態にしＮチャネル
ＭＯＳトランジスタ８１に流れる電流を２Ｉｃとし、電
圧制御型発振器７５の発振周波数を低い値に設定する。
ドのような低速モードになったときは、コントロール回
路９８およびデコード回路９９は、たとえばＰチャネル
ＭＯＳトランジスタ８３のみを導通状態にしＮチャネル
ＭＯＳトランジスタ８１に流れる電流を２Ｉｃとし、電
圧制御型発振器７５の発振周波数を低い値に設定する。
【００９７】この実施の形態では、電圧制御型発振器７
５がＤＲＡＭの動作モードに応じた周波数で発振するの
で、各動作モードが正確に実行される。また、無駄な電
力消費が削減され、消費電力の低減化が図られる。
５がＤＲＡＭの動作モードに応じた周波数で発振するの
で、各動作モードが正確に実行される。また、無駄な電
力消費が削減され、消費電力の低減化が図られる。
【００９８】［実施の形態６］ＤＲＡＭには、基板電位
ＶBBのような負電位を生成するためのチャージポンプ回
路や、ワード線電位Ｖｐｐのような電源電位Ｖｃｃより
も高い電位を生成するためのチャージポンプ回路が設け
られている。チャージポンプ回路は、内部タイマで生成
されたクロック信号φによって駆動され、負または正の
電荷を排出するものである。したがって、チャージポン
プ回路の電荷排出能力すなわち電位生成能力は、クロッ
ク信号φの周波数に依存する。そこで、この実施の形態
では、チャージポンプ回路の電位生成能力を上げる必要
がある場合はクロック信号φの周波数を高くし、チャー
ジポンプ回路の電位生成能力を下げる必要がある場合は
クロック信号φの周波数を低くすることができる内部タ
イマを提案する。
ＶBBのような負電位を生成するためのチャージポンプ回
路や、ワード線電位Ｖｐｐのような電源電位Ｖｃｃより
も高い電位を生成するためのチャージポンプ回路が設け
られている。チャージポンプ回路は、内部タイマで生成
されたクロック信号φによって駆動され、負または正の
電荷を排出するものである。したがって、チャージポン
プ回路の電荷排出能力すなわち電位生成能力は、クロッ
ク信号φの周波数に依存する。そこで、この実施の形態
では、チャージポンプ回路の電位生成能力を上げる必要
がある場合はクロック信号φの周波数を高くし、チャー
ジポンプ回路の電位生成能力を下げる必要がある場合は
クロック信号φの周波数を低くすることができる内部タ
イマを提案する。
【００９９】図１９は、この発明の実施の形態６による
ＤＲＡＭチップの内部タイマの構成を示す一部省略した
回路ブロック図である。図１９を参照して、この内部タ
イマは、電圧制御型発振器７５および電流制御部１００
を含む。この電流制御部１００が図１７の電流制御部９
７と異なる点は、コントロール回路９８の代わりにレベ
ルディテクタ１０１が設けられている点である。
ＤＲＡＭチップの内部タイマの構成を示す一部省略した
回路ブロック図である。図１９を参照して、この内部タ
イマは、電圧制御型発振器７５および電流制御部１００
を含む。この電流制御部１００が図１７の電流制御部９
７と異なる点は、コントロール回路９８の代わりにレベ
ルディテクタ１０１が設けられている点である。
【０１００】レベルディテクタ１０１は、チャージポン
プ回路１０２によって生成された内部電位Ｖｉｎｔ（Ｖ
BB，Ｖｐｐ）と予め定められた目標電位Ｖｒｅｆとを比
較し、その差に応じた信号を出力する。この信号は、内
部電位Ｖｉｎｔと目標電位Ｖｒｅｆの差に応じた値のア
ナログ信号（電圧信号，電流信号）でもよいし、両者の
差を示すデジタル信号でもよい。デコード回路９９は、
レベルディテクタ１０１の出力信号に従って、Ｐチャネ
ルＭＯＳトランジスタ８７〜９０の各々を導通状態また
は非導通状態に設定する。
プ回路１０２によって生成された内部電位Ｖｉｎｔ（Ｖ
BB，Ｖｐｐ）と予め定められた目標電位Ｖｒｅｆとを比
較し、その差に応じた信号を出力する。この信号は、内
部電位Ｖｉｎｔと目標電位Ｖｒｅｆの差に応じた値のア
ナログ信号（電圧信号，電流信号）でもよいし、両者の
差を示すデジタル信号でもよい。デコード回路９９は、
レベルディテクタ１０１の出力信号に従って、Ｐチャネ
ルＭＯＳトランジスタ８７〜９０の各々を導通状態また
は非導通状態に設定する。
【０１０１】次に、この内部タイマの動作について説明
する。チャージポンプ回路１０２によって生成された内
部電位Ｖｉｎｔが目標電位Ｖｒｅｆに到達せず目標電位
Ｖｒｅｆから大きく外れている場合は、レベルディテク
タ１０１およびデコード回路９９は、ＰチャネルＭＯＳ
トランジスタ８７〜９０のすべてを導通状態にしてＮチ
ャネルＭＯＳトランジスタ８１に大きな電流５Ｉｃを流
し、クロック信号φの周波数を高くしてチャージポンプ
回路１０２の電位生成能力を高める。内部電位Ｖｉｎｔ
が目標電位Ｖｒｅｆに近づくに従って、レベルディテク
タ１０１およびデコード回路９９は、導通状態のＰチャ
ネルＭＯＳトランジスタの数を減らしてクロック信号φ
の周波数を低くし、チャージポンプ回路１０２の電位生
成能力を下げる。内部電位Ｖｉｎｔが目標電位Ｖｒｅｆ
に到達すると、レベルディテクタ１０１およびデコード
回路９９は、ＰチャネルＭＯＳトランジスタ８２のみを
導通状態にして内部電位Ｖｉｎｔを安定化させる。
する。チャージポンプ回路１０２によって生成された内
部電位Ｖｉｎｔが目標電位Ｖｒｅｆに到達せず目標電位
Ｖｒｅｆから大きく外れている場合は、レベルディテク
タ１０１およびデコード回路９９は、ＰチャネルＭＯＳ
トランジスタ８７〜９０のすべてを導通状態にしてＮチ
ャネルＭＯＳトランジスタ８１に大きな電流５Ｉｃを流
し、クロック信号φの周波数を高くしてチャージポンプ
回路１０２の電位生成能力を高める。内部電位Ｖｉｎｔ
が目標電位Ｖｒｅｆに近づくに従って、レベルディテク
タ１０１およびデコード回路９９は、導通状態のＰチャ
ネルＭＯＳトランジスタの数を減らしてクロック信号φ
の周波数を低くし、チャージポンプ回路１０２の電位生
成能力を下げる。内部電位Ｖｉｎｔが目標電位Ｖｒｅｆ
に到達すると、レベルディテクタ１０１およびデコード
回路９９は、ＰチャネルＭＯＳトランジスタ８２のみを
導通状態にして内部電位Ｖｉｎｔを安定化させる。
【０１０２】この実施の形態では、内部電位Ｖｉｎｔと
目標電位Ｖｒｅｆの差に応じてクロック信号φの周波数
を制御するので、両者の差が大きい場合は内部電位Ｖｉ
ｎｔを目標電位Ｖｒｅｆに高速で近づけることができ、
両者の差が小さい場合は内部電位Ｖｉｎｔのオーバーシ
ュートを最低限に抑えることができる。したがって、内
部電位Ｖｉｎｔの安定化が図られる。
目標電位Ｖｒｅｆの差に応じてクロック信号φの周波数
を制御するので、両者の差が大きい場合は内部電位Ｖｉ
ｎｔを目標電位Ｖｒｅｆに高速で近づけることができ、
両者の差が小さい場合は内部電位Ｖｉｎｔのオーバーシ
ュートを最低限に抑えることができる。したがって、内
部電位Ｖｉｎｔの安定化が図られる。
【０１０３】［実施の形態７］ＤＲＡＭにおいては、チ
ップ間でメモリセルの漏れ電流にばらつきがあり、デー
タのリフレッシュを行なうことが必要な周期にばらつき
がある。そこで、各チップについてデータのリフレッシ
ュを行なうことが必要な周期が測定され、測定結果に基
づいて各チップは、表１に示すように６４ｍｓ品、１２
４ｍｓ品または２５６ｍｓ品に分別される。
ップ間でメモリセルの漏れ電流にばらつきがあり、デー
タのリフレッシュを行なうことが必要な周期にばらつき
がある。そこで、各チップについてデータのリフレッシ
ュを行なうことが必要な周期が測定され、測定結果に基
づいて各チップは、表１に示すように６４ｍｓ品、１２
４ｍｓ品または２５６ｍｓ品に分別される。
【０１０４】
【表１】
【０１０５】ここで、６４ｍｓ品とは、すべてメモリセ
ルについて６４ｍｓに１回データのリフレッシュを行な
う必要があるチップを言う。１２４ｍｓ品とは、すべて
メモリセルについて１２４ｍｓに１回データのリフレッ
シュを行なう必要があるチップを言う。２５６ｍｓ品と
は、すべてメモリセルについて２５６ｍｓに１回データ
のリフレッシュを行なう必要があるチップを言う。
ルについて６４ｍｓに１回データのリフレッシュを行な
う必要があるチップを言う。１２４ｍｓ品とは、すべて
メモリセルについて１２４ｍｓに１回データのリフレッ
シュを行なう必要があるチップを言う。２５６ｍｓ品と
は、すべてメモリセルについて２５６ｍｓに１回データ
のリフレッシュを行なう必要があるチップを言う。
【０１０６】また、各ＤＲＡＭチップは、ユーザのニー
ズに応じて、４Ｋリフレッシュモードまたは８Ｋリフレ
ッシュモードに設定される。４Ｋリフレッシュモードと
は、４Ｋ回のリフレッシュ動作で全メモリセルのデータ
のリフレッシュを行なうモードを言う。８Ｋリフレッシ
ュモードとは、８Ｋ回のリフレッシュ動作で全メモリセ
ルのデータのリフレッシュを行なうモードを言う。
ズに応じて、４Ｋリフレッシュモードまたは８Ｋリフレ
ッシュモードに設定される。４Ｋリフレッシュモードと
は、４Ｋ回のリフレッシュ動作で全メモリセルのデータ
のリフレッシュを行なうモードを言う。８Ｋリフレッシ
ュモードとは、８Ｋ回のリフレッシュ動作で全メモリセ
ルのデータのリフレッシュを行なうモードを言う。
【０１０７】４Ｋリフレッシュモードに設定された６４
ｍｓ品、１２４ｍｓ品および２５６ｍｓ品では、１回の
リフレッシュ動作が行なわれるリフレッシュサイクル時
間はそれぞれ１６μｓ、３２μｓおよび６４μｓとな
る。また、８Ｋリフレッシュモードに設定された６４ｍ
ｓ品、１２４ｍｓ品および２５６ｍｓ品では、リフレッ
シュサイクル時間はそれぞれ８μｓ、１６μｓおよび３
２μｓとなる。
ｍｓ品、１２４ｍｓ品および２５６ｍｓ品では、１回の
リフレッシュ動作が行なわれるリフレッシュサイクル時
間はそれぞれ１６μｓ、３２μｓおよび６４μｓとな
る。また、８Ｋリフレッシュモードに設定された６４ｍ
ｓ品、１２４ｍｓ品および２５６ｍｓ品では、リフレッ
シュサイクル時間はそれぞれ８μｓ、１６μｓおよび３
２μｓとなる。
【０１０８】そこで、この実施の形態では、１つの発振
器７５で、周期が８μｓ、１６μｓ、３２μｓおよび６
４μｓの４通りのクロック信号を得ることができる内部
タイマを提案する。
器７５で、周期が８μｓ、１６μｓ、３２μｓおよび６
４μｓの４通りのクロック信号を得ることができる内部
タイマを提案する。
【０１０９】図２０は、この発明の実施の形態７による
ＤＲＡＭチップの内部タイマの構成を示す回路ブロック
図である。図２０を参照して、この内部タイマは、電圧
制御型発振器７５、電流設定部８０、２倍周期発生回路
１１０〜１１２、マルチプレクサ（ＭＵＸ）１１３，１
１４およびプログラム回路１１５，１１６を備える。２
倍周期発生回路１１０〜１１２の各々は、たとえばスタ
ティックカウンタまたはダイナミックカウンタによって
構成される。
ＤＲＡＭチップの内部タイマの構成を示す回路ブロック
図である。図２０を参照して、この内部タイマは、電圧
制御型発振器７５、電流設定部８０、２倍周期発生回路
１１０〜１１２、マルチプレクサ（ＭＵＸ）１１３，１
１４およびプログラム回路１１５，１１６を備える。２
倍周期発生回路１１０〜１１２の各々は、たとえばスタ
ティックカウンタまたはダイナミックカウンタによって
構成される。
【０１１０】電圧制御型発振器７５および電流設定部８
０は、図１５で説明したものと同じであるので説明は省
略する。これらによって、基準クロック信号となる周期
が８μｓのクロック信号φ１が生成される。
０は、図１５で説明したものと同じであるので説明は省
略する。これらによって、基準クロック信号となる周期
が８μｓのクロック信号φ１が生成される。
【０１１１】２倍周期発生回路１１０は、電圧制御型発
振器７５からのクロック信号φ１を、クロック信号φ１
の周期（８μｓ）の２倍の周期（１６μｓ）を有するク
ロック信号φ２に変換する。クロック信号φ１，φ２は
マルチプレクサ１１３に入力される。マルチプレクサ１
１３は、セレクト信号ＳＥＬに従って、クロック信号φ
１，φ２のうちのいずれか一方のみを通過させる。
振器７５からのクロック信号φ１を、クロック信号φ１
の周期（８μｓ）の２倍の周期（１６μｓ）を有するク
ロック信号φ２に変換する。クロック信号φ１，φ２は
マルチプレクサ１１３に入力される。マルチプレクサ１
１３は、セレクト信号ＳＥＬに従って、クロック信号φ
１，φ２のうちのいずれか一方のみを通過させる。
【０１１２】詳しく説明すると、マルチプレクサ１１３
は、図２１に示すように、２つのゲート回路Ｇ１，Ｇ２
およびインバータ１２５〜１２７を備え、ゲート回路Ｇ
１，Ｇ２の各々は電源ライン９１と接地ライン９２の間
に直列接続されたＰチャネルＭＯＳトランジスタ１２
１，１２２およびＮチャネルＭＯＳトランジスタ１２
３，１２４を含む。
は、図２１に示すように、２つのゲート回路Ｇ１，Ｇ２
およびインバータ１２５〜１２７を備え、ゲート回路Ｇ
１，Ｇ２の各々は電源ライン９１と接地ライン９２の間
に直列接続されたＰチャネルＭＯＳトランジスタ１２
１，１２２およびＮチャネルＭＯＳトランジスタ１２
３，１２４を含む。
【０１１３】クロック信号φ１は、ゲート回路Ｇ１のＭ
ＯＳトランジスタ１２１，１２４のゲートに入力され
る。クロック信号φ２は、ゲート回路Ｇ２のＭＯＳトラ
ンジスタ１２１，１２４のゲートに入力される。セレク
ト信号ＳＥＬは、インバータ１２５を介してゲート回路
Ｇ１のＰチャネルＭＯＳトランジスタ１２２のゲートに
入力されるとともに、インバータ１２５，１２６を介し
てゲート回路Ｇ１のＮチャネルＭＯＳトランジスタ１２
３のゲートに入力される。また、セレクト信号ＳＥＬ
は、インバータ１２５を介してゲート回路Ｇ２のＮチャ
ネルＭＯＳトランジスタ１２３のゲートに入力されると
ともに、インバータ１２５，１２６を介してゲート回路
Ｇ２のＰチャネルＭＯＳトランジスタ１２２のゲートに
入力される。ゲート回路Ｇ１，Ｇ２の出力がインバータ
１２７に入力される。インバータ１２７の出力がマルチ
プレクサ１１３の出力信号φ３となる。
ＯＳトランジスタ１２１，１２４のゲートに入力され
る。クロック信号φ２は、ゲート回路Ｇ２のＭＯＳトラ
ンジスタ１２１，１２４のゲートに入力される。セレク
ト信号ＳＥＬは、インバータ１２５を介してゲート回路
Ｇ１のＰチャネルＭＯＳトランジスタ１２２のゲートに
入力されるとともに、インバータ１２５，１２６を介し
てゲート回路Ｇ１のＮチャネルＭＯＳトランジスタ１２
３のゲートに入力される。また、セレクト信号ＳＥＬ
は、インバータ１２５を介してゲート回路Ｇ２のＮチャ
ネルＭＯＳトランジスタ１２３のゲートに入力されると
ともに、インバータ１２５，１２６を介してゲート回路
Ｇ２のＰチャネルＭＯＳトランジスタ１２２のゲートに
入力される。ゲート回路Ｇ１，Ｇ２の出力がインバータ
１２７に入力される。インバータ１２７の出力がマルチ
プレクサ１１３の出力信号φ３となる。
【０１１４】チップが４Ｋリフレッシュモードに設定さ
れる場合は、セレクト信号ＳＥＬが「Ｈ」レベルに設定
され、ゲート回路Ｇ１のＭＯＳトランジスタ１２２，１
２３が導通状態となり、ゲート回路Ｇ２のＭＯＳトラン
ジスタ１２２，１２３が非導通状態となる。これによ
り、ゲート回路Ｇ１のＭＯＳトランジスタ１２１，１２
４で構成されるインバータが活性化され、クロック信号
φ１がゲート回路Ｇ１およびインバータ１２７を介して
出力される。
れる場合は、セレクト信号ＳＥＬが「Ｈ」レベルに設定
され、ゲート回路Ｇ１のＭＯＳトランジスタ１２２，１
２３が導通状態となり、ゲート回路Ｇ２のＭＯＳトラン
ジスタ１２２，１２３が非導通状態となる。これによ
り、ゲート回路Ｇ１のＭＯＳトランジスタ１２１，１２
４で構成されるインバータが活性化され、クロック信号
φ１がゲート回路Ｇ１およびインバータ１２７を介して
出力される。
【０１１５】また、チップが８Ｋリフレッシュモードに
設定される場合は、セレクト信号ＳＥＬが「Ｌ」レベル
に設定され、ゲート回路Ｇ１のＭＯＳトランジスタ１２
２，１２３が非導通状態となりゲート回路Ｇ２のＭＯＳ
トランジスタ１２２，１２３が導通状態となる。これに
より、ゲートＧ２のＭＯＳトランジスタ１２１，１２４
で構成されるインバータが活性化され、クロック信号φ
２がゲート回路Ｇ２およびインバータ１２７を介して出
力される。
設定される場合は、セレクト信号ＳＥＬが「Ｌ」レベル
に設定され、ゲート回路Ｇ１のＭＯＳトランジスタ１２
２，１２３が非導通状態となりゲート回路Ｇ２のＭＯＳ
トランジスタ１２２，１２３が導通状態となる。これに
より、ゲートＧ２のＭＯＳトランジスタ１２１，１２４
で構成されるインバータが活性化され、クロック信号φ
２がゲート回路Ｇ２およびインバータ１２７を介して出
力される。
【０１１６】すなわち、チップが４Ｋリフレッシュモー
ドに設定された場合はクロック信号φ１がクロック信号
φ３となり、チップが８Ｋリフレッシュモードに設定さ
れた場合はクロック信号φ２がクロック信号φ３とな
る。クロック信号φ３は、２倍周期発生回路１１１およ
びマルチプレクサ１１４に入力される。
ドに設定された場合はクロック信号φ１がクロック信号
φ３となり、チップが８Ｋリフレッシュモードに設定さ
れた場合はクロック信号φ２がクロック信号φ３とな
る。クロック信号φ３は、２倍周期発生回路１１１およ
びマルチプレクサ１１４に入力される。
【０１１７】２倍周期発生回路１１１は、マルチプレク
サ１１３からのクロック信号φ３を、クロック信号φ３
の周期（８μｓまたは１６μｓ）の２倍の周期（１６μ
ｓまたは３２μｓ）を有するクロック信号φ４に変換す
る。クロック信号φ４は、２倍周期発生回路１１２およ
びマルチプレクサ１１４に入力される。
サ１１３からのクロック信号φ３を、クロック信号φ３
の周期（８μｓまたは１６μｓ）の２倍の周期（１６μ
ｓまたは３２μｓ）を有するクロック信号φ４に変換す
る。クロック信号φ４は、２倍周期発生回路１１２およ
びマルチプレクサ１１４に入力される。
【０１１８】２倍周期発生回路１１２は、２倍周期発生
回路１１１からのクロック信号φ４を、クロック信号φ
４の周期（１６μｓまたは３２μｓ）の２倍の周期（３
２μｓまたは６４μｓ）を有するクロック信号φ５に変
換する。クロック信号φ５は、マルチプレクサ１１４に
入力される。
回路１１１からのクロック信号φ４を、クロック信号φ
４の周期（１６μｓまたは３２μｓ）の２倍の周期（３
２μｓまたは６４μｓ）を有するクロック信号φ５に変
換する。クロック信号φ５は、マルチプレクサ１１４に
入力される。
【０１１９】すなわち、チップが４Ｋリフレッシュモー
ドに設定された場合は、それぞれ８μｓ，１６μｓおよ
び３２μｓの周期を有するクロック信号φ３，φ４，φ
５がマルチプレクサ１１４に入力され、チップが８Ｋリ
フレッシュモードに設定された場合は、それぞれ１６μ
ｓ，３２μｓおよび６４μｓの周期を有するクロック信
号φ３，φ４，φ５がマルチプレクサ１１４に入力され
る。
ドに設定された場合は、それぞれ８μｓ，１６μｓおよ
び３２μｓの周期を有するクロック信号φ３，φ４，φ
５がマルチプレクサ１１４に入力され、チップが８Ｋリ
フレッシュモードに設定された場合は、それぞれ１６μ
ｓ，３２μｓおよび６４μｓの周期を有するクロック信
号φ３，φ４，φ５がマルチプレクサ１１４に入力され
る。
【０１２０】マルチプレクサ１１４は、プログラム回路
１１５，１１６の出力信号φ１１５，φ１１６に従っ
て、クロック信号φ３，φ４，φ５のうちのいずれか１
つのみを通過させる。
１１５，１１６の出力信号φ１１５，φ１１６に従っ
て、クロック信号φ３，φ４，φ５のうちのいずれか１
つのみを通過させる。
【０１２１】詳しく説明すると、マルチプレクサ１１４
は、図２２に示すように、３つのゲート回路Ｇ３，Ｇ
４，Ｇ５、インバータ１３１〜１３６およびＮＡＮＤゲ
ート１３７〜１３９を備え、ゲート回路Ｇ３，Ｇ４，Ｇ
５の各々は電源ライン９１と接地ライン９２の間に直列
接続されたＰチャネルＭＯＳトランジスタ１２１，１２
２およびＮチャネルＭＯＳトランジスタ１２３，１２４
を含む。
は、図２２に示すように、３つのゲート回路Ｇ３，Ｇ
４，Ｇ５、インバータ１３１〜１３６およびＮＡＮＤゲ
ート１３７〜１３９を備え、ゲート回路Ｇ３，Ｇ４，Ｇ
５の各々は電源ライン９１と接地ライン９２の間に直列
接続されたＰチャネルＭＯＳトランジスタ１２１，１２
２およびＮチャネルＭＯＳトランジスタ１２３，１２４
を含む。
【０１２２】クロック信号φ３は、ゲート回路Ｇ３のＭ
ＯＳトランジスタ１２１，１２４のゲートに入力され
る。クロック信号φ４は、ゲート回路Ｇ４のＭＯＳトラ
ンジスタ１２１，１２４のゲートに入力される。クロッ
ク信号φ５は、ゲート回路Ｇ５のＭＯＳトランジスタ１
２１，１２４のゲートに入力される。
ＯＳトランジスタ１２１，１２４のゲートに入力され
る。クロック信号φ４は、ゲート回路Ｇ４のＭＯＳトラ
ンジスタ１２１，１２４のゲートに入力される。クロッ
ク信号φ５は、ゲート回路Ｇ５のＭＯＳトランジスタ１
２１，１２４のゲートに入力される。
【０１２３】プログラム回路１１５の出力信号φ１１５
は、インバータ１３１を介してＮＡＮＤゲート１３７の
一方入力ノードに入力されるとともに、ＮＡＮＤゲート
１３８，１３９の一方入力モードに直接入力される。プ
ログラム回路１１６の出力信号φ１１６は、インバータ
１３２を介してＮＡＮＤゲート１３９の他方入力ノード
に入力されるとともに、ＮＡＮＤゲート１３７，１３８
の他方入力ノードに直接入力される。
は、インバータ１３１を介してＮＡＮＤゲート１３７の
一方入力ノードに入力されるとともに、ＮＡＮＤゲート
１３８，１３９の一方入力モードに直接入力される。プ
ログラム回路１１６の出力信号φ１１６は、インバータ
１３２を介してＮＡＮＤゲート１３９の他方入力ノード
に入力されるとともに、ＮＡＮＤゲート１３７，１３８
の他方入力ノードに直接入力される。
【０１２４】ＮＡＮＤゲート１３７の出力信号φ１３７
は、インバータ１３３を介してゲート回路Ｇ３のＮチャ
ネルＭＯＳトランジスタ１２３のゲートに入力されると
ともに、ゲート回路Ｇ３のＰチャネルＭＯＳトランジス
タ１２２に直接入力される。ＮＡＮＤゲート１３８の出
力信号φ１３８は、インバータ１３４を介してゲート回
路Ｇ４のＮチャネルＭＯＳトランジスタ１２３のゲート
に入力されるとともに、ゲート回路Ｇ４のＰチャネルＭ
ＯＳトランジスタ１２２に直接入力される。ＮＡＮＤゲ
ート１３９の出力信号φ１３９は、インバータ１３５を
介してゲート回路Ｇ５のＮチャネルＭＯＳトランジスタ
１２３のゲートに入力されるとともに、ゲート回路Ｇ５
のＰチャネルＭＯＳトランジスタ１２２に直接入力され
る。ゲート回路Ｇ３，Ｇ４，Ｇ５の出力はインバータ１
３６に入力される。インバータ１３６の出力がマルチプ
レクサ１１４の出力信号φ６となる。プログラム回路１
１５，１１６は、図６で示したプログラム回路９３と同
じである。
は、インバータ１３３を介してゲート回路Ｇ３のＮチャ
ネルＭＯＳトランジスタ１２３のゲートに入力されると
ともに、ゲート回路Ｇ３のＰチャネルＭＯＳトランジス
タ１２２に直接入力される。ＮＡＮＤゲート１３８の出
力信号φ１３８は、インバータ１３４を介してゲート回
路Ｇ４のＮチャネルＭＯＳトランジスタ１２３のゲート
に入力されるとともに、ゲート回路Ｇ４のＰチャネルＭ
ＯＳトランジスタ１２２に直接入力される。ＮＡＮＤゲ
ート１３９の出力信号φ１３９は、インバータ１３５を
介してゲート回路Ｇ５のＮチャネルＭＯＳトランジスタ
１２３のゲートに入力されるとともに、ゲート回路Ｇ５
のＰチャネルＭＯＳトランジスタ１２２に直接入力され
る。ゲート回路Ｇ３，Ｇ４，Ｇ５の出力はインバータ１
３６に入力される。インバータ１３６の出力がマルチプ
レクサ１１４の出力信号φ６となる。プログラム回路１
１５，１１６は、図６で示したプログラム回路９３と同
じである。
【０１２５】チップのリフレッシュ周期が６４μｓであ
る場合は、プログラム回路１１５のヒューズ４３が切断
されてプログラム回路１１５の出力信号φ１１５が
「Ｌ」レベルに設定され、プログラム回路１１６のヒュ
ーズ４３が切断されずプログラム回路１１６の出力信号
φ１１６が「Ｈ」レベルに設定される。これにより、Ｎ
ＡＮＤゲート１３７〜１３９の出力信号φ１３７〜φ１
３９のうち出力信号φ１３７のみが「Ｌ」レベルとな
り、ゲート回路Ｇ３のＭＯＳトランジスタ１２２，１２
３が導通状態になり、ゲート回路Ｇ３のＭＯＳトランジ
スタ１２１，１２４で構成されるインバータが活性化さ
れる。したがって、クロック信号φ３がゲート回路Ｇ３
およびインバータ１３６を介して出力される。
る場合は、プログラム回路１１５のヒューズ４３が切断
されてプログラム回路１１５の出力信号φ１１５が
「Ｌ」レベルに設定され、プログラム回路１１６のヒュ
ーズ４３が切断されずプログラム回路１１６の出力信号
φ１１６が「Ｈ」レベルに設定される。これにより、Ｎ
ＡＮＤゲート１３７〜１３９の出力信号φ１３７〜φ１
３９のうち出力信号φ１３７のみが「Ｌ」レベルとな
り、ゲート回路Ｇ３のＭＯＳトランジスタ１２２，１２
３が導通状態になり、ゲート回路Ｇ３のＭＯＳトランジ
スタ１２１，１２４で構成されるインバータが活性化さ
れる。したがって、クロック信号φ３がゲート回路Ｇ３
およびインバータ１３６を介して出力される。
【０１２６】また、チップのリフレッシュ周期が１２８
μｓである場合は、プログラム回路１１５，１１６のヒ
ューズ４３は切断されずプログラム回路１１５，１１６
の出力信号φ１１５，φ１１６がともに「Ｈ」レベルに
設定される。これにより、ＮＡＮＤゲート１３７〜１３
９の出力信号φ１３７〜φ１３９のうちの出力信号φ１
３８のみが「Ｌ」レベルとなり、ゲート回路Ｇ４のＭＯ
Ｓトランジスタ１２２，１２３が導通状態になり、ゲー
ト回路Ｇ４のＭＯＳトランジスタ１２１，１２４で構成
されるインバータが活性化される。したがって、クロッ
ク信号φ４がゲート回路Ｇ４およびインバータ１３６を
介して出力される。
μｓである場合は、プログラム回路１１５，１１６のヒ
ューズ４３は切断されずプログラム回路１１５，１１６
の出力信号φ１１５，φ１１６がともに「Ｈ」レベルに
設定される。これにより、ＮＡＮＤゲート１３７〜１３
９の出力信号φ１３７〜φ１３９のうちの出力信号φ１
３８のみが「Ｌ」レベルとなり、ゲート回路Ｇ４のＭＯ
Ｓトランジスタ１２２，１２３が導通状態になり、ゲー
ト回路Ｇ４のＭＯＳトランジスタ１２１，１２４で構成
されるインバータが活性化される。したがって、クロッ
ク信号φ４がゲート回路Ｇ４およびインバータ１３６を
介して出力される。
【０１２７】また、チップのリフレッシュ周期が２５６
μｓである場合は、プログラム回路１１６のヒューズ４
３が切断されてプログラム回路１１６の出力信号φ１１
６が「Ｌ」レベルに設定され、プログラム回路１１５の
ヒューズ４３は切断されずプログラム回路１１５の出力
信号φ１１５が「Ｈ」レベルに設定される。これによ
り、ＮＡＮＤゲート１３７〜１３９の出力信号φ１３７
〜φ１３９のうちの出力信号φ１３９のみが「Ｌ」レベ
ルとなり、ゲート回路Ｇ５のＭＯＳトランジスタ１２
２，１２３は導通状態になり、ゲート回路Ｇ５のＭＯＳ
トランジスタ１２１，１２４で構成されるインバータが
活性化される。したがって、クロック信号φ５がゲート
回路Ｇ５およびインバータ１３６を介して出力される。
μｓである場合は、プログラム回路１１６のヒューズ４
３が切断されてプログラム回路１１６の出力信号φ１１
６が「Ｌ」レベルに設定され、プログラム回路１１５の
ヒューズ４３は切断されずプログラム回路１１５の出力
信号φ１１５が「Ｈ」レベルに設定される。これによ
り、ＮＡＮＤゲート１３７〜１３９の出力信号φ１３７
〜φ１３９のうちの出力信号φ１３９のみが「Ｌ」レベ
ルとなり、ゲート回路Ｇ５のＭＯＳトランジスタ１２
２，１２３は導通状態になり、ゲート回路Ｇ５のＭＯＳ
トランジスタ１２１，１２４で構成されるインバータが
活性化される。したがって、クロック信号φ５がゲート
回路Ｇ５およびインバータ１３６を介して出力される。
【０１２８】すなわち、チップが６４ｍｓ品である場合
はクロック信号φ３がクロック信号φ６となり、チップ
が１２８ｍｓ品である場合はクロック信号φ４がクロッ
ク信号φ６となり、チップが２５６ｍｓ品である場合は
クロック信号φ５がクロック信号φ６となる。
はクロック信号φ３がクロック信号φ６となり、チップ
が１２８ｍｓ品である場合はクロック信号φ４がクロッ
ク信号φ６となり、チップが２５６ｍｓ品である場合は
クロック信号φ５がクロック信号φ６となる。
【０１２９】なお、マルチプレクサ１１３をセレクト信
号ＳＥＬで制御し、マルチプレクサ１１４をプログラム
回路１１５，１１６の出力信号φ１１５，φ１１６で制
御したのは、以下の理由による。すなわち、チップのリ
フレッシュ周期は、メモリセルの電荷保持能力で決まる
ものであるから、リフレッシュ周期については固定的に
プログラムすればよい。このプログラムは、たとえば欠
陥メモリセルの救済を行なうときに行なわれる。一方、
チップを４Ｋリフレッシュモードに設定するか８Ｋリフ
レッシュモードに設定するかは、ユーザのニーズによ
り、出荷前やアセンブリする時期に決定される。したが
って、リフレッシュモードについては、固定的にプログ
ラムするのは困難であり、セレクト信号ＳＥＬによって
設定される。
号ＳＥＬで制御し、マルチプレクサ１１４をプログラム
回路１１５，１１６の出力信号φ１１５，φ１１６で制
御したのは、以下の理由による。すなわち、チップのリ
フレッシュ周期は、メモリセルの電荷保持能力で決まる
ものであるから、リフレッシュ周期については固定的に
プログラムすればよい。このプログラムは、たとえば欠
陥メモリセルの救済を行なうときに行なわれる。一方、
チップを４Ｋリフレッシュモードに設定するか８Ｋリフ
レッシュモードに設定するかは、ユーザのニーズによ
り、出荷前やアセンブリする時期に決定される。したが
って、リフレッシュモードについては、固定的にプログ
ラムするのは困難であり、セレクト信号ＳＥＬによって
設定される。
【０１３０】次に、この内部タイマの使用方法について
説明する。まず、電圧制御型発振器７５から出力される
クロック信号φ１の周期を電流設定部８０によって８μ
ｓに正確に設定する。次いで、チップのリフレッシュ周
期に応じてプログラム回路１１５，１１６をプログラム
し、クロック信号φ３，φ４，φ５のうちのいずれか１
つを選択する。リフレッシュモードが決定されたら、セ
レクタ信号ＳＥＬを「Ｈ」レベルまたは「Ｌ」レベルに
設定してクロック信号φ１，φ２のうちのいずれか一方
を選択する。以上の設定により、クロック信号φ６の周
期が決定される。
説明する。まず、電圧制御型発振器７５から出力される
クロック信号φ１の周期を電流設定部８０によって８μ
ｓに正確に設定する。次いで、チップのリフレッシュ周
期に応じてプログラム回路１１５，１１６をプログラム
し、クロック信号φ３，φ４，φ５のうちのいずれか１
つを選択する。リフレッシュモードが決定されたら、セ
レクタ信号ＳＥＬを「Ｈ」レベルまたは「Ｌ」レベルに
設定してクロック信号φ１，φ２のうちのいずれか一方
を選択する。以上の設定により、クロック信号φ６の周
期が決定される。
【０１３１】この実施の形態では、実施の形態４と同じ
効果が得られる。また、実施の形態４では発振器７５が
本来的に有する発振周期の０．５〜１．５倍の範囲で発
振器７５の発振周期をチューニングすることが可能であ
ったが、この実施の形態では発振器７５が本来的に有す
る発振周期の０．５〜１２倍の広い範囲で発振器７５の
発振周期をチューニングすることが可能となる。
効果が得られる。また、実施の形態４では発振器７５が
本来的に有する発振周期の０．５〜１．５倍の範囲で発
振器７５の発振周期をチューニングすることが可能であ
ったが、この実施の形態では発振器７５が本来的に有す
る発振周期の０．５〜１２倍の広い範囲で発振器７５の
発振周期をチューニングすることが可能となる。
【０１３２】［実施の形態８］実施の形態１〜７では、
内蔵する発振器の発振周波数の変更および設定を行なう
ことができるＤＲＡＭチップを実現した。以下の実施の
形態では、実施の形態１〜７で示したＤＲＡＭチップか
ら出力されるクロック信号φの周波数を測定するための
周波数測定装置を実現する。性能要求仕様は以下のとお
りである。
内蔵する発振器の発振周波数の変更および設定を行なう
ことができるＤＲＡＭチップを実現した。以下の実施の
形態では、実施の形態１〜７で示したＤＲＡＭチップか
ら出力されるクロック信号φの周波数を測定するための
周波数測定装置を実現する。性能要求仕様は以下のとお
りである。
【０１３３】測定周期の最小分解能；０．１μｓ以下
（得たい周期の１％以下） 測定周期（周波数）範囲；１μｓ〜２０μｓ（５０ｋＨ
ｚ〜５００ｋＨｚ） 図２３は、この発明の実施の形態８による周波数測定装
置１４１の構成を示すブロック図である。図２３を参照
して、この周波数測定装置１４１は、信号入力端子１４
２、コンパレータ１４３、メモリ部１４４および周波数
検出部１４５を含む。
（得たい周期の１％以下） 測定周期（周波数）範囲；１μｓ〜２０μｓ（５０ｋＨ
ｚ〜５００ｋＨｚ） 図２３は、この発明の実施の形態８による周波数測定装
置１４１の構成を示すブロック図である。図２３を参照
して、この周波数測定装置１４１は、信号入力端子１４
２、コンパレータ１４３、メモリ部１４４および周波数
検出部１４５を含む。
【０１３４】信号入力端子１４２には、ＤＲＡＭチップ
１４０のクロック信号φが入力される。コンパレータ１
４３は、図２４に示すように、所定の基準レベルＶｒｅ
ｆを有し、信号入力端子１４２を介して入力されたクロ
ック信号φのレベルが基準レベルＶｒｅｆよりも高いこ
とに応じて「Ｈ」レベルを出力し、クロック信号φのレ
ベルが基準レベルＶｒｅｆよりも低いことに応じて
「Ｌ」レベルを出力する。このときコンパレータ１４３
は、「Ｈ」レベルと「Ｌ」レベルを交互に同じ時間ずつ
出力するはずである。
１４０のクロック信号φが入力される。コンパレータ１
４３は、図２４に示すように、所定の基準レベルＶｒｅ
ｆを有し、信号入力端子１４２を介して入力されたクロ
ック信号φのレベルが基準レベルＶｒｅｆよりも高いこ
とに応じて「Ｈ」レベルを出力し、クロック信号φのレ
ベルが基準レベルＶｒｅｆよりも低いことに応じて
「Ｌ」レベルを出力する。このときコンパレータ１４３
は、「Ｈ」レベルと「Ｌ」レベルを交互に同じ時間ずつ
出力するはずである。
【０１３５】メモリ部１４４は、クロック信号φの周期
よりも十分に短い一定の周期でコンパレータ１４３の出
力を取込んで記憶する。このときメモリ部１４４は、コ
ンパレータ１４３の出力が「Ｈ」レベルであれば「Ｐ
（Ｐａｓｓ）」を、コンパレータ１４３の出力が「Ｌ」
レベルであれば「Ｆ（Ｆａｉｌ）」を記憶する。また、
メモリ部１４４は、コンパレータ１４３の出力を１回サ
ンプリングすることにより、サンプリング結果を格納す
るアドレスをインクリメントする。
よりも十分に短い一定の周期でコンパレータ１４３の出
力を取込んで記憶する。このときメモリ部１４４は、コ
ンパレータ１４３の出力が「Ｈ」レベルであれば「Ｐ
（Ｐａｓｓ）」を、コンパレータ１４３の出力が「Ｌ」
レベルであれば「Ｆ（Ｆａｉｌ）」を記憶する。また、
メモリ部１４４は、コンパレータ１４３の出力を１回サ
ンプリングすることにより、サンプリング結果を格納す
るアドレスをインクリメントする。
【０１３６】周波数検出部１４５は、メモリ部１４４に
記憶されたサンプリング結果を順次読出し、読出結果が
「Ｆ」から「Ｐ」に変化する変化点を検出する。そし
て、周波数検出部１４５は、２つの変化点の間のサンプ
リング数をカウントし、（カウント数）×（サンプリン
グ周期）を演算してクロック信号φの周期［＝１／（周
波数）］を求める。
記憶されたサンプリング結果を順次読出し、読出結果が
「Ｆ」から「Ｐ」に変化する変化点を検出する。そし
て、周波数検出部１４５は、２つの変化点の間のサンプ
リング数をカウントし、（カウント数）×（サンプリン
グ周期）を演算してクロック信号φの周期［＝１／（周
波数）］を求める。
【０１３７】この実施の形態では、ＤＲＡＭチップから
出力されたクロック信号φの周期を自動的に容易に検出
することができる。
出力されたクロック信号φの周期を自動的に容易に検出
することができる。
【０１３８】［実施の形態９］図２５は、この発明の実
施の形態９による周波数測定装置１５１の構成を示すブ
ロック図である。図２５を参照して、この周波数測定装
置１５１はＰＬＬ回路１５２および周波数検出回路１５
５を含み、ＰＬＬ回路１５２は制御電圧発生回路１５３
および電圧制御型発振器１５４を含む。制御電圧発生回
路１５３は、ＤＲＡＭチップ１４０から出力されたクロ
ック信号φと、電圧制御型発振器１５４から出力された
内部クロック信号φ′とを受け、２つのクロック信号φ
とφ′の位相差に応じた制御電圧Ｖｃｏを出力する。
施の形態９による周波数測定装置１５１の構成を示すブ
ロック図である。図２５を参照して、この周波数測定装
置１５１はＰＬＬ回路１５２および周波数検出回路１５
５を含み、ＰＬＬ回路１５２は制御電圧発生回路１５３
および電圧制御型発振器１５４を含む。制御電圧発生回
路１５３は、ＤＲＡＭチップ１４０から出力されたクロ
ック信号φと、電圧制御型発振器１５４から出力された
内部クロック信号φ′とを受け、２つのクロック信号φ
とφ′の位相差に応じた制御電圧Ｖｃｏを出力する。
【０１３９】電圧制御型発振器１５４は、図２６に示す
ように、図１４で示した電圧制御型発振器７５と同じ構
成であり、バイアス発生回路６８のＮチャネルＭＯＳト
ランジスタ７０のゲートに制御電圧発生回路１５３から
出力された制御電位Ｖｃｏを受ける。電圧制御型発振器
１５４は、制御電位Ｖｃｏに応じた周波数で発振し、ロ
ック後はＤＲＡＭチップ１４０のクロック信号φと同じ
周波数で発振する。
ように、図１４で示した電圧制御型発振器７５と同じ構
成であり、バイアス発生回路６８のＮチャネルＭＯＳト
ランジスタ７０のゲートに制御電圧発生回路１５３から
出力された制御電位Ｖｃｏを受ける。電圧制御型発振器
１５４は、制御電位Ｖｃｏに応じた周波数で発振し、ロ
ック後はＤＲＡＭチップ１４０のクロック信号φと同じ
周波数で発振する。
【０１４０】周波数検出回路１５５には、電圧制御型発
振器１５４の発振周波数と制御電位Ｖｃｏ（またはバイ
アス発生回路６８に流れる電流Ｉｃｏ）との関係が記憶
されている。周波数検出回路１５５は、電圧制御型発振
器１５４の制御電位Ｖｃｏ（または電流Ｉｃｏ）を検出
し、その検出結果から電圧制御型発振器１５４の発振周
波数すなわちＤＲＡＭチップのクロック信号φの周波数
を求める。
振器１５４の発振周波数と制御電位Ｖｃｏ（またはバイ
アス発生回路６８に流れる電流Ｉｃｏ）との関係が記憶
されている。周波数検出回路１５５は、電圧制御型発振
器１５４の制御電位Ｖｃｏ（または電流Ｉｃｏ）を検出
し、その検出結果から電圧制御型発振器１５４の発振周
波数すなわちＤＲＡＭチップのクロック信号φの周波数
を求める。
【０１４１】この実施の形態では、ＤＲＡＭチップのク
ロック信号φの周波数を実施の形態８よりも簡単な構成
で容易に検出できる。
ロック信号φの周波数を実施の形態８よりも簡単な構成
で容易に検出できる。
【０１４２】［実施の形態１０］図２７は、この発明の
実施の形態１０による周波数測定装置１６１の構成を示
すブロック図である。図２７を参照して、この周波数測
定装置１６１はＤＬＬ回路１６２および周波数検出回路
１６５を含み、ＤＬＬ回路１６２は制御電圧発生回路１
６３および電圧制御型遅延回路１６４を含む。
実施の形態１０による周波数測定装置１６１の構成を示
すブロック図である。図２７を参照して、この周波数測
定装置１６１はＤＬＬ回路１６２および周波数検出回路
１６５を含み、ＤＬＬ回路１６２は制御電圧発生回路１
６３および電圧制御型遅延回路１６４を含む。
【０１４３】制御電圧発生回路１６３は、ＤＲＡＭチッ
プ１４０から出力されたクロック信号φと、電圧制御型
遅延回路１６４から出力された内部クロック信号φ′と
を受け、２つのクロック信号φとφ′の位相差に応じた
制御電位Ｖｃｏを出力する。
プ１４０から出力されたクロック信号φと、電圧制御型
遅延回路１６４から出力された内部クロック信号φ′と
を受け、２つのクロック信号φとφ′の位相差に応じた
制御電位Ｖｃｏを出力する。
【０１４４】電圧制御型遅延回路１６４は、図２８に示
すように、図２７で示した電圧制御型発振器１５４と同
様の構成であり、インバータ７３．１がクロック信号φ
を受けインバータ７３．Ｋが内部クロック信号φ′を出
力する。電圧制御型遅延回路１６４は、ロック後はクロ
ック信号φに比べ１周期遅延した内部クロック信号φ′
を出力する。
すように、図２７で示した電圧制御型発振器１５４と同
様の構成であり、インバータ７３．１がクロック信号φ
を受けインバータ７３．Ｋが内部クロック信号φ′を出
力する。電圧制御型遅延回路１６４は、ロック後はクロ
ック信号φに比べ１周期遅延した内部クロック信号φ′
を出力する。
【０１４５】周波数検出回路１６５には、電圧制御型遅
延回路１６４の遅延時間と制御電位Ｖｃｏ（またはバイ
アス発生回路６８に流れる電流Ｉｃｏ）との関係が記憶
されている。周波数検出回路１６５は、電圧制御型遅延
回路１６４の制御電位Ｖｃｏ（または電流Ｉｃｏ）を検
出し、その検出結果から電圧制御型遅延回路１６４の遅
延時間すなわちＤＲＡＭチップのクロック信号φの周期
を求める。
延回路１６４の遅延時間と制御電位Ｖｃｏ（またはバイ
アス発生回路６８に流れる電流Ｉｃｏ）との関係が記憶
されている。周波数検出回路１６５は、電圧制御型遅延
回路１６４の制御電位Ｖｃｏ（または電流Ｉｃｏ）を検
出し、その検出結果から電圧制御型遅延回路１６４の遅
延時間すなわちＤＲＡＭチップのクロック信号φの周期
を求める。
【０１４６】この実施の形態でも、実施の形態９と同じ
効果が得られる。
効果が得られる。
【図１】 この発明の実施の形態１によるＤＲＡＭチッ
プの構成を示すブロック図である。
プの構成を示すブロック図である。
【図２】 図１に示したＤＲＡＭチップの内部タイマの
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図３】 図２に示した内部タイマの可変容量回路の構
成を示す回路図である。
成を示す回路図である。
【図４】 図２に示した内部タイマのアドレス取込部の
構成を示す回路図である。
構成を示す回路図である。
【図５】 図２に示した内部タイマのチューニング制御
部１１の構成を示す回路図である。
部１１の構成を示す回路図である。
【図６】 図２に示した内部タイマのチューニング制御
部１３の構成を示す回路図である。
部１３の構成を示す回路図である。
【図７】 図２に示した内部タイマの活性化方法を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図８】 図２に示した内部タイマのチューニング方法
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図９】 図２に示した内部タイマのチューニング方法
を説明するための図である。
を説明するための図である。
【図１０】 図２に示した内部タイマの改良例を示す一
部省略した回路図である。
部省略した回路図である。
【図１１】 図２に示した内部タイマの他の改良例を示
す一部省略した回路図である。
す一部省略した回路図である。
【図１２】 図２に示した内部タイマのさらに他の改良
例を示す一部省略した回路図である。
例を示す一部省略した回路図である。
【図１３】 この発明の実施の形態２によるＤＲＡＭチ
ップの構成を示すブロック図である。
ップの構成を示すブロック図である。
【図１４】 この発明の実施の形態３によるＤＲＡＭチ
ップの内部タイマの構成を示す一部省略した回路図であ
る。
ップの内部タイマの構成を示す一部省略した回路図であ
る。
【図１５】 この発明の実施の形態４によるＤＲＡＭチ
ップの内部タイマの構成を示す一部省略した回路ブロッ
ク図である。
ップの内部タイマの構成を示す一部省略した回路ブロッ
ク図である。
【図１６】 図５に示したプログラム回路の構成を示す
回路図である。
回路図である。
【図１７】 この発明の実施の形態５によるＤＲＡＭチ
ップの内部タイマの構成を示す一部省略した回路ブロッ
ク図である。
ップの内部タイマの構成を示す一部省略した回路ブロッ
ク図である。
【図１８】 図１７に示した内部タイマから出力される
クロック信号の波形図である。
クロック信号の波形図である。
【図１９】 この発明の実施の形態６によるＤＲＡＭチ
ップの内部タイマの構成を示す一部省略した回路ブロッ
ク図である。
ップの内部タイマの構成を示す一部省略した回路ブロッ
ク図である。
【図２０】 この発明の実施の形態７によるＤＲＡＭチ
ップの内部タイマの構成を示す回路ブロック図である。
ップの内部タイマの構成を示す回路ブロック図である。
【図２１】 図２０に示したマルチプレクサ１１３の構
成を示す回路図である。
成を示す回路図である。
【図２２】 図２０に示したマルチプレクサ１１４の構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図２３】 この発明の実施の形態８による周波数測定
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２４】 図２３に示した周波数測定装置の動作を説
明するための図である。
明するための図である。
【図２５】 この発明の実施の形態９による周波数測定
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２６】 図２５に示した周波数測定装置の電圧制御
型発振器の構成を示す一部省略した回路図である。
型発振器の構成を示す一部省略した回路図である。
【図２７】 この発明の実施の形態１０による周波数測
定装置の構成を示すブロック図である。
定装置の構成を示すブロック図である。
【図２８】 図２７に示した周波数測定装置の電圧制御
型遅延回路の構成を示す一部省略した回路図である。
型遅延回路の構成を示す一部省略した回路図である。
【図２９】 従来のＤＲＡＭチップの構成を示すブロッ
ク図である。
ク図である。
１，２０３ 内部タイマ、２ 増幅器、３，１４〜１
６，３７〜３９ トランスファゲート、４，８，２７〜
３６，４７，４８，５３，７３．１〜７３．Ｋ，１２５
〜１２７，１３１〜１３６インバータ、５ 信号出力端
子、６ テスタ、７ 発振器、９ 可変容量回路、１０
アドレス取込部、１１〜１３ チューニング制御部、
１６〜１８ キャパシタ、２１〜２６，５１，５２，１
３７〜１３９ ＮＡＮＤゲート、４２，５４，５６，６
９，７２．１〜７２．Ｋ，８２〜９０，１２１，１２２
ＰチャネルＭＯＳトランジスタ、４３ ヒューズ、４
４〜４６，５５，５７，６２〜６９，７０，７４．１〜
７４．Ｋ，８１，１２３，１２４ ＮチャネルＭＯＳト
ランジスタ、４９，５０ ＮＯＲゲート、５８ 制御信
号入力端子、５９ 信号入出力端子、６０，８０ 電流
設定部、９７，１００ 電流制御部、６１ 定電流源、
６８ バイアス発生回路、７１．１〜７１．Ｋ 遅延時
間可変素子、７５，１５４ 電圧制御型発振器、９１
電源ライン、９２ 接地ライン、９３〜９６，１１５，
１１６ プログラム回路、９８ コントロール回路、９
９ デコード回路、１０１ レベルディテクタ、１０２
チャージポンプ回路、１１０〜１１２ ２倍周期発生
回路、１１３〜１１４ マルチプレクサ、１４０ ＤＲ
ＡＭチップ、１４１，１５１，１６１ 周波数測定装
置、１４２ 信号入力端子、１４３ コンパレータ、１
４４ メモリ部、１４５周波数検出部、１５２ ＰＬＬ
回路、１５３，１６３ 制御電圧発生回路、１５５，１
６５ 周波数検出回路、１６２ ＤＬＬ回路、１６４
電圧制御型遅延回路、２０１ 電源端子、２０２ 接地
端子、２０４ 内部回路、Ｇ１〜Ｇ５ ゲート回路。
６，３７〜３９ トランスファゲート、４，８，２７〜
３６，４７，４８，５３，７３．１〜７３．Ｋ，１２５
〜１２７，１３１〜１３６インバータ、５ 信号出力端
子、６ テスタ、７ 発振器、９ 可変容量回路、１０
アドレス取込部、１１〜１３ チューニング制御部、
１６〜１８ キャパシタ、２１〜２６，５１，５２，１
３７〜１３９ ＮＡＮＤゲート、４２，５４，５６，６
９，７２．１〜７２．Ｋ，８２〜９０，１２１，１２２
ＰチャネルＭＯＳトランジスタ、４３ ヒューズ、４
４〜４６，５５，５７，６２〜６９，７０，７４．１〜
７４．Ｋ，８１，１２３，１２４ ＮチャネルＭＯＳト
ランジスタ、４９，５０ ＮＯＲゲート、５８ 制御信
号入力端子、５９ 信号入出力端子、６０，８０ 電流
設定部、９７，１００ 電流制御部、６１ 定電流源、
６８ バイアス発生回路、７１．１〜７１．Ｋ 遅延時
間可変素子、７５，１５４ 電圧制御型発振器、９１
電源ライン、９２ 接地ライン、９３〜９６，１１５，
１１６ プログラム回路、９８ コントロール回路、９
９ デコード回路、１０１ レベルディテクタ、１０２
チャージポンプ回路、１１０〜１１２ ２倍周期発生
回路、１１３〜１１４ マルチプレクサ、１４０ ＤＲ
ＡＭチップ、１４１，１５１，１６１ 周波数測定装
置、１４２ 信号入力端子、１４３ コンパレータ、１
４４ メモリ部、１４５周波数検出部、１５２ ＰＬＬ
回路、１５３，１６３ 制御電圧発生回路、１５５，１
６５ 周波数検出回路、１６２ ＤＬＬ回路、１６４
電圧制御型遅延回路、２０１ 電源端子、２０２ 接地
端子、２０４ 内部回路、Ｇ１〜Ｇ５ ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (23)
- 【請求項１】 クロック信号に同期して所定の動作を行
なう半導体装置であって、 前記クロック信号を生成するための発振器、および前記
発振器から出力される前記クロック信号を外部に取出す
ための出力手段を備える、半導体装置。 - 【請求項２】 クロック信号に同期して所定の動作を行
なう半導体装置であって、 内部クロック信号を生成するための発振器、 外部から入力される外部クロック信号と前記発振器から
出力される内部クロック信号とのうちの一方のクロック
信号を選択するための選択手段、および前記選択手段に
よって選択されたクロック信号に同期して所定の動作を
行なう内部回路を備える、半導体装置。 - 【請求項３】 さらに、前記選択手段によって前記内部
クロック信号が選択されたことに応じて前記内部クロッ
ク信号を前記内部回路に与えるとともに前記内部クロッ
ク信号を外部に出力させ、前記選択手段によって前記外
部クロック信号が選択されたことに応じて前記内部クロ
ック信号の前記内部回路への入力を遮断するとともに前
記外部クロック信号を前記内部回路に与える信号入出力
手段を備える、請求項２に記載の半導体装置。 - 【請求項４】 クロック信号に同期して所定の動作を行
なう半導体装置であって、 前記クロック信号を生成するための発振周波数の変更が
可能な発振器、および前記発振器の発振周波数の変更お
よび設定を行なうための設定手段を備える、半導体装
置。 - 【請求項５】 前記発振器は、 リング状に接続された複数のインバータ、および各イン
バータに対応して設けられ、対応のインバータの出力ノ
ードに接続され、その容量値の変更が可能な可変容量回
路を含み、 前記設定手段は、前記可変容量回路の容量値の変更およ
び設定を行なう、請求項４に記載の半導体装置。 - 【請求項６】 前記発振器は、各インバータに対応して
設けられ、対応のインバータの電源ノードと電源電位の
ラインとの間および接地ノードと接地電位のラインとの
間のうちの少なくとも一方に接続され、そのゲートに電
源電位と接地電位の中間の電位が与えられ、対応のイン
バータの貫通電流を制限するためのトランジスタをさら
に含む、請求項５に記載の半導体装置。 - 【請求項７】 前記可変容量回路は、対応のインバータ
の出力ノードと所定の電位のラインとの間に直列接続さ
れたトランスファゲートおよびキャパシタを複数含み、 前記設定手段は、各トランスファゲートに対応して設け
られ、切断されることによって対応のトランスファゲー
トを導通状態または非導通状態に固定するためのヒュー
ズを含む、請求項５または６に記載の半導体装置。 - 【請求項８】 前記設定手段は、各ヒューズに対応して
設けられ、対応のヒューズが切断される前に対応のトラ
ンスファゲートを導通状態または非導通状態にして、対
応のヒューズが切断された後の前記発振器の発振周波数
を予め検出するためのテスト手段をさらに含む、請求項
７に記載の半導体装置。 - 【請求項９】 前記発振器は、 リング状に接続された複数のインバータ、 各インバータに対応して設けられ、対応のインバータの
電源ノードと電源電位のラインとの間に接続された第１
のトランジスタ、および各インバータに対応して設けら
れ、対応のインバータの接地ノードと接地電位のライン
との間に接続された第２のトランジスタを含み、 前記設定手段は、前記第１および第２のトランジスタの
入力電圧の変更および設定を行なう、請求項４に記載の
半導体装置。 - 【請求項１０】 前記設定手段は、 一定の電流を流すための定電流源、 前記定電流源に直列接続され、前記第１および第２のト
ランジスタのうちの一方とともにカレントミラー回路を
構成する第３のトランジスタ、 それぞれが前記第３のトランジスタに並列接続され、前
記定電流源の出力電流を分流させるための複数の第４の
トランジスタ、および各第４のトランジスタに対応して
設けられ、切断されることによって対応の第４のトラン
ジスタを導通状態または非導通状態に固定するためのヒ
ューズを含む、請求項９に記載の半導体装置。 - 【請求項１１】 前記設定手段は、各ヒューズに対応し
て設けられ、対応のヒューズが切断される前に対応の第
４のトランジスタを導通状態または非導通状態にして、
対応のヒューズが切断された後の前記発振器の発振周波
数を予め検出するためのテスト手段をさらに含む、請求
項１０に記載の半導体装置。 - 【請求項１２】 前記設定手段は、 それぞれが一定の電流を流すための複数の定電流源、 前記複数の定電流源の各々の出力ノードに接続され、前
記第１および第２のトランジスタのうちの一方とともに
カレントミラー回路を構成する第３のトランジスタ、お
よび各定電流源に対応して設けられ、対応の定電流源を
活性状態または非活性状態に固定するためのヒューズを
含む、請求項９に記載の半導体装置。 - 【請求項１３】 前記設定手段は、各ヒューズに対応し
て設けられ、対応のヒューズが切断される前に対応の定
電流源を活性状態または非活性状態にして、対応のヒュ
ーズが切断された後の前記発振器の発振周波数を予め検
出するためのテスト手段をさらに含む、請求項１２に記
載の半導体装置。 - 【請求項１４】 さらに、前記発振器から出力された前
記クロック信号が初段に入力され、各々が、前段から入
力されたクロック信号を、該クロック信号の周期の複数
倍の周期を有するクロック信号に変換して後段に出力す
る直列接続された複数の信号変換手段、 前記発振器から出力された前記クロック信号と、前記複
数の信号変換手段から出力された複数のクロック信号と
のうちのいずれか１つのクロック信号を選択するための
選択手段、および前記選択手段によって選択されたクロ
ック信号に同期して所定の動作を行なう内部回路を備え
る、請求項４ないし１３のいずれかに記載の半導体装
置。 - 【請求項１５】 前記選択手段は、 それぞれが、前記発振器と前記複数の信号変換手段との
うちのいずれかに対応して設けられ、対応の発振器また
は信号変換手段から出力されたクロック信号が入力され
る複数のゲート手段、および各ゲート手段に対応して設
けられ、切断されることによって対応のゲート手段を導
通状態または非導通状態に固定するためのヒューズを含
む、請求項１４に記載の半導体装置。 - 【請求項１６】 さらに、前記発振器から出力される前
記クロック信号を外部に取出すための出力手段を備え
る、請求項４ないし１５のいずれかに記載の半導体装
置。 - 【請求項１７】 前記出力手段は、 その一方電極が前記発振器から出力される前記クロック
信号を受け、前記発振器の発振周波数の設定時に導通状
態にされるトランスファゲート、および前記トランスフ
ァゲートの他方電極に接続され、前記発振器から出力さ
れる前記クロック信号を外部に取出すための信号出力端
子を含む、請求項１６に記載の半導体装置。 - 【請求項１８】 前記出力手段は、 その一方電極が前記発振器から出力される前記クロック
信号を受け、試験時に非導通状態にされるトランスファ
ゲート、および前記トランスファゲートの他方電極に接
続され、前記発振器の発振周波数の設定時に前記クロッ
ク信号を外部に取出すとともに、前記試験時に試験用の
クロック信号を外部から入力するための信号入出力端子
を含む、請求項１６に記載の半導体装置。 - 【請求項１９】 クロック信号に同期して所定の動作を
行なう半導体装置であって、 クロック信号を生成するための発振周波数の制御が可能
な発振器、 複数の動作モードのうちのいずれか１つの動作モードを
選択するための選択手段、 前記選択手段によって選択された動作モードを検知する
検知手段、 前記検知手段の検知結果に基づいて、前記発振器の発振
周波数を制御する制御手段、および前記発振器から出力
されたクロック信号に同期して、前記選択手段によって
選択された動作モードを実行するモード実行手段を備え
る、半導体装置。 - 【請求項２０】 クロック信号に同期して所定の動作を
行なう半導体装置であって、 クロック信号を生成するための発振周波数の制御が可能
な発振器、 前記発振器から出力されたクロック信号によって駆動さ
れ、該クロック信号の周波数に応じた内部電位を生成す
る内部電位生成手段、 前記内部電位生成手段によって生成された内部電位と予
め定められた目標電位との差を検出するための検出手
段、および前記検出手段の検出結果に基づいて前記発振
器の発振周波数を制御する制御手段を備える、半導体装
置。 - 【請求項２１】 クロック信号を生成するための発振
器、および前記発振器から出力される前記クロック信号
を外部に取出すための出力手段を備えた半導体装置の試
験装置であって、 前記出力手段から出力される前記クロック信号を受け、
該クロック信号のレベルが基準レベルよりも低いことに
応じて第１の信号を出力し高いことに応じて第２の信号
を出力する比較手段、 前記比較手段から出力される第１および第２の信号を前
記クロック信号の周期よりも短い周期でサンプリングし
順次記憶する記憶手段、 前記記憶手段に記憶された前記第１および第２の信号を
順次読出す読出手段、および前記読出手段の読出結果が
前記第１の信号から前記第２の信号に変化する変化点を
検出し、２つの変化点の間のサンプリング数から前記ク
ロック信号の周期を検出する検出手段を備える、半導体
装置の試験装置。 - 【請求項２２】 クロック信号を生成するための発振
器、および前記発振器から出力される前記クロック信号
を外部に取出すための出力手段を備えた半導体装置の試
験装置であって、 前記出力手段から出力される前記クロック信号と内部ク
ロック信号とを受け、該２つのクロック信号の位相差に
応じた制御電圧を出力する制御電圧発生手段、 リング状に接続され、かつそれぞれが前記制御電圧を受
ける複数の遅延時間可変素子を含み、前記内部クロック
信号を出力する電圧制御型発振器、および前記電圧制御
型発振器の動作パラメータに基づいて前記発振器の発振
周波数を検出する検出手段を備える、半導体装置の試験
装置。 - 【請求項２３】 クロック信号を生成するための発振
器、および前記発振器から出力される前記クロック信号
を外部に取出すための出力手段を備えた半導体装置の試
験装置であって、 前記出力手段から出力される前記クロック信号と内部ク
ロック信号とを受け、該２つのクロック信号の位相差に
応じた制御電圧を出力する制御電圧発生手段、 直列接続され、かつそれぞれが前記制御電圧を受ける複
数の遅延時間可変素子を含み、前記出力手段から出力さ
れる前記クロック信号を遅延させて前記内部クロック信
号として出力する電圧制御型遅延手段、および前記電圧
制御型遅延手段の動作パラメータに基づいて前記発振器
の発振周波数を検出する検出手段を備える、半導体装置
の試験装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30957695A JP3862306B2 (ja) | 1995-06-23 | 1995-11-28 | 半導体装置 |
| US08/639,326 US5828258A (en) | 1995-06-23 | 1996-04-25 | Semiconductor device and testing apparatus thereof |
| DE19655033A DE19655033B9 (de) | 1995-06-23 | 1996-05-22 | Halbleitereinrichtung |
| DE19655034A DE19655034B4 (de) | 1995-06-23 | 1996-05-22 | Testvorrichtung einer Halbleitereinrichtung |
| DE19620666A DE19620666A1 (de) | 1995-06-23 | 1996-05-22 | Halbleitereinrichtung und Testvorrichtung dafür |
| KR1019960022705A KR100238997B1 (ko) | 1995-06-23 | 1996-06-20 | 반도체장치 및 그 시험장치 |
| US09/123,462 US6054885A (en) | 1995-06-23 | 1998-07-28 | Semiconductor device and testing apparatus thereof |
| US09/539,892 US6690241B2 (en) | 1995-06-23 | 2000-03-31 | Ring oscillator having variable capacitance circuits for frequency adjustment |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15737795 | 1995-06-23 | ||
| JP7-157377 | 1995-06-23 | ||
| JP30957695A JP3862306B2 (ja) | 1995-06-23 | 1995-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969288A true JPH0969288A (ja) | 1997-03-11 |
| JP3862306B2 JP3862306B2 (ja) | 2006-12-27 |
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|---|---|
| US (3) | US5828258A (ja) |
| JP (1) | JP3862306B2 (ja) |
| KR (1) | KR100238997B1 (ja) |
| DE (3) | DE19655033B9 (ja) |
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|---|---|---|---|---|
| KR100636753B1 (ko) * | 1998-04-30 | 2006-10-20 | 마이크로나스 게엠베하 | 집적 회로의 파라미터화 방법 및 그 집적 회로 |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
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