DE19655033B9 - Halbleitereinrichtung - Google Patents

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Abstract

Halbleitereinrichtung zum Durchführen eines vorgeschriebenen Betriebs synchron mit einem Taktsignal mit einem Oszillator (7) zum Erzeugen des Taktsignals, bei dem die Oszillationsfrequenz geändert werden kann, und einem Einstellmittel (10–13) zum Ändern und Einstellen der Oszillationsfrequenz des Oszillators (7), bei der der Oszillator (75) eine Mehrzahl von Invertern (73.1–73.K), die in einer Ringform verbunden sind, einen ersten Transistor (72.1–72.K), der entsprechend zu jedem der Inverter (73.1–73.K) vorgesehen ist und zwischen einem Versorgungsknoten des entsprechenden Inverters (73.1–73.K) und einer Potentialversorgungsleitung geschaltet ist und einen zweiten Transistor (74.1–74.K), der entsprechend zu jedem der Inverter (73.1–73.K) vorgesehen ist und zwischen einem Erdungsknoten des entsprechenden Inverters (73.1–73.K) und einer Erdungsleitung geschaltet ist, enthält und das Einstellmittel (10–13, 60) die Eingabespannung des ersten und des zweiten Transistors ändert und einstellt, wobei das Einstellmittel (10–13, 60) eine Konstantstromquelle (61) zum...

Description

  • Die vorliegende Erfindung betrifft eine Halbleitereinrichtung. Genauer betrifft die vorliegende Erfindung eine Halbleitereinrichtung, die einen vorgeschriebenen Betrieb synchron zu einem Taktsignal durchführt.
  • 29 ist ein Schaltungsblockdiagramm, das einen Aufbau eines der Anmelderin bekannten dynamischen Direktzugriffspeicher-(im folgenden als DRAM bezeichnet)Chips zeigt. Wie in 29 gezeigt ist, enthält dieser DRAM-Chip einen Stromversorgungsanschluß 201, einen Erdungsanschluß 202, einen internen Zeitgeber (Timer) 203 und eine interne Schaltung 204. Der interne Zeitgeber 203 und die interne Schaltung 204 empfangen beide eine Versorgungsspannung Vcc und ein Erdungspotential GND extern über den Versorgungsanschluß 201 und den Erdungsanschluß 202. Der interne Zeitgeber 203 enthält einen Oszillator mit einer selbsterregten Schwingung, wie einen Ringoszillator, und legt ein Taktsignal ϕ mit einer vorgegebenen Frequenz an die interne Schaltung 204 an. Die interne Schaltung 204 führt einen vorgeschriebenen Betrieb (z. B. einen Auffrischbetrieb) synchron mit dem Taktsignal ϕ durch.
  • In dem der Anmelderin bekannten DRAM-Chip gab es jedoch die Schwierigkeit, dass sich aufgrund der Unregelmässigkeit bei der Herstellung der Wert der Frequenz des Taktsignals ϕ von dem ursprünglich eingestellten Wert verschiebt, so dass die gewünsch Betriebseigenschaften nicht erreicht werden können. Wenn zum Beispiel die Frequenz des Taktsignals ϕ unnötig hoch wird, wird die Verlustleistung sich zu einem ungewünschten Ausmass erhöhen oder es wird ein fehlerhafter Betrieb in dem System, das den DRAM enthält, auftreten, da die interne Schaltung 204 sich nicht mit den externen Komponenten verbinden bzw. koppeln kann. Jedoch wurde in dem der Anmelderin bekannten DRAM-Chip nicht einmal ein Mittel zum externen Entnehmen des Taktsignals ϕ vorgesehen, um seine Frequenz zu messen.
  • US 5,061,907 beschreibt eine spannungsgesteuerten Hochfrequenz-CMOS-Oszillatorschaltung mit einem mehrstufigen Ringoszillator, der eine Mehrzahl hintereinander geschalteter Invertrerstufen mit n-Kanal- und p-Kanal-Transistoren enthält. Der Ringoszillator reagiert auf ein Steuerstromsignal zum Steuern der Schwingfrequenz des Ringoszillators. Zwischen die Transistoren des Ringoszillators und die Versorgungsspannungen sind weitere n-Kanal- und p-Kanal-Transistoren geschaltet, über deren Basisspannung die Schwingfrequenz des Ringoszillators gesteuert wird.
  • US 5,302,920 A beschreibt eine elektrisch gesteuerte Oszillatorschaltung, die Mehrphasenausgänge enthält, mit einer programmierbaren Frequenz. Die Schaltung enthält einen Ringoszillator mit mehreren Inverterstufen. Jede Stufe hat einen Ausgang, die mit einem Schalter verbunden ist, der programmiert werden kann, einen aus einer Mehrzahl von Kondensatoren mit verschiedenen Kapazitätswerten zu wählen, um den Frequenzbereich des Oszillators zu ändern. Den Stufen wird ein gesteuerter Strom zugeführt, um die Frequenz des Oszillaors in einem gewählten Frequenzbereich zu ändern.
  • Das der Erfindung zugrundeliegende Problem ist, eine Halbleitereinrichtung zur Verfügung zu stellen, bei der eine Oszillationsfrequenz eines eingebauten Oszillators geändert und eingestellt oder gesteuert werden kann.
  • Dieses Problem wird durch eine Halbleitervorrichtung gemäß Anspruch 1 gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
  • 1 ein Blockdiagramm, das einen Aufbau eines DRAM-Chips entsprechend der ersten Ausführungsform zeigt,
  • 2 ein Schaltungsblockdiagramm, das einen Aufbau eines internen Zeitgebers in dem in 1 gezeigten DRAM-Chip zeigt,
  • 3 ein Schaltungsblockdiagramm, das einen Aufbau einer Schaltung mit variabler kapazitiver Impedanz in dem in 2 gezeigten internen Zeitgeber zeigt,
  • 4 ein Schaltungsdiagramm, das einen Aufbau eines Adresseneingabeabschnitts in dem in 2 gezeigten internen Zeitgeber zeigt,
  • 5 ein Schaltungsdiagramm, das einen Aufbau eines Einstellsteuerabschnittes 11 in dem in 2 gezeigten internen Zeitgeber zeigt,
  • 6 ist ein Schaltungsdiagramm, das einen Aufbau eines Einstellsteuerabschnittes 13 in dem in 2 gezeigten internen Zeitgeber zeigt,
  • 7 ein Ablaufdiagramm, das das Verfahren des Aktivierens des in 2 gezeigten internen Zeitgebers illustriert,
  • 8 ein Ablaufdiagramm, das das Verfahren des Einstellens des in 2 gezeigten internen Zeitgebers illustriert,
  • 9 ein Verfahren des Einstellens des in 2 gezeigten internen Zeitgebers,
  • 10 ein Schaltungsdiagramm mit teilweisen Auslassungen, daß ein verbessertes Beispiel des in 2 gezeigten internen Zeitgebers zeigt,
  • 11 ein Schaltungsdiagramm mit teilweiser Auslassung, das ein anderes verbessertes Beispiel des in 2 gezeigten internen Zeitgebers zeigt,
  • 12 ist ein Schaltungsdiagramm mit teilweiser Auslassung, das noch ein weiteres verbessertes Beispiel des in 2 gezeigten internen Zeitgebers zeigt,
  • 13 ein Blockdiagramm, das einen Aufbau eines DRAM-Chips entsprechend der zweiten Ausführungsform zeigt,
  • 14 ein Schaltungsdiagramm mit teilweiser Auslassung, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend einer dritten Ausführungsform zeigt,
  • 15 ein Schaltungsblockdiagramm mit teilweiser Auslassung, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend einer vierten Ausführungsform zeigt,
  • 16 ein Schaltungsdiagramm, das einen Aufbau einer in 5 gezeigten Programmierschaltung zeigt,
  • 17 ein Schaltungsdiagramm mit teilweiser Auslassung, das einen Aufbau einer internen Zeitgeberschaltung eines DRAM-Chips entsprechend einer fünften Ausführungsform zeigt,
  • 18 eine Wellenform einer Taktsignalausgabe des internen Zeitgebers in 17,
  • 19 ein Schaltungsblockdiagramm mit teilweiser Auslassung, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend einer sechsten Ausführungsform zeigt,
  • 20 ein Schaltungsblockdiagramm, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend einer siebten Ausführungsform zeigt,
  • 21 ein Schaltungsdiagramm, das einen Aufbau eines in 20 gezeigten Multiplexers 113 zeigt,
  • 22 ein Schaltungsblockdiagramm, das einen Aufbau eines in 20 gezeigten Multiplexers 114 zeigt,
  • 23 ein Blockdiagramm, das einen Aufbau einer Frequenzmeßvorrichtung entsprechend einer achten Ausführungsform zeigt,
  • 24 den Betrieb der in 23 gezeigten Frequenzmeßvorrichtung,
  • 25 ein Blockdiagramm, das einen Aufbau einer Frequenzmeßvorrichtung entsprechend einer neunten Ausführungsform zeigt,
  • 26 ein Schaltungsdiagramm mit teilweiser Auslassung, das einen Aufbau eines spannungsgesteuerten Oszillators in der 25 gezeigten Frequenzmeßvorrichtung zeigt,
  • 27 ein Blockdiagramm, das einen Aufbau einer Frequenzmeßvorrichtung entsprechend einer zehnten Ausführungsform zeigt,
  • 28 ein Schaltungsdiagramm mit teilweiser Auslassung, das einen Aufbau einer spannungsgesteuerten Verzögerungsschaltung der in 27 gezeigten Frequenzmeßvorrichtung zeigt; und
  • 29 ein Blockdiagramm, das einen Aufbau eines der Anmelderin bekannten DRAM-Chips zeigt.
  • Erste Ausführungsform
  • 1 ist ein Schaltungsblockdiagramm, das einen DRAM-Chip entsprechend einer ersten Ausführungsform zeigt und das zeigt, wie er verwendet wird. Wie in 1 gezeigt ist, unterscheidet sich dieser DRAM-Chip von dem in 29 gezeigten DRAM-Chip darin, dass der interne Zeitgeber 203 durch einen internen Zeitgeber (internen Timer) 1 ersetzt ist und daß ein Verstärker 2, ein Übertragungsgatter 3, ein Inverter 4 und ein Signalausgabeanschluß 5 neu vorgesehen sind.
  • Ein von dem internen Zeitgeber 1 ausgegebenes Taktsignal ϕ wird in eine interne Schaltung 204 sowie in den Verstärker 2 eingegeben. Das Übertragungsgatter 3 ist auf einer Seite mit einem Ausgabeknoten des Verstärkers 2 und auf der anderen Seite mit dem Signalausgabeanschluß 5 verbunden. Ein Testsignal TEST wird direkt an einen Gateanschluß 3a an der Seite eines N-Kanal-MOS-Transistors des Übertragungsgatters 3 sowie an einen Gateanschluß 3b an der Seite eines P-Kanal-MOS-Transistors über den Inverter 4 eingegeben. Ein Tester 6 ist mit dem Signalausgabeanschluß 5 zum Messen der Frequenz des von dem internen Zeitgeber 1 ausgegebenen Taktsignals ϕ verbunden.
  • Zur Zeit des Testens, wenn das Testsignal TEST im ”H”-Pegel ist, wird das Übertragungsgatter 3 leitend und eine Taktsignal-ϕ-Ausgabe des internen Zeitgebers 1 wird über den Verstärker 2, das Übertragungsgatter 3 und den Signalausgabeanschluß 5 in den Tester 6 eingegeben. Wenn der Test nicht durchgeführt wird und das Testsignal im ”L”-Pegel ist, ist das Übertragungsgatter 3 nicht-leitend und das Taktsignal ϕ wird nicht extern ausgegeben.
  • Wie in 2 gezeigt ist, enthält der interne Zeitgeber 1 einen Oszillator 7, bei dem die Oszillationsfrequenz änderbar ist, und einen Adresseingabeabschnitt 10 sowie Einstellsteuerabschnitte 11 bis 13 zum Ändern und Einstellen der Oszillationsfrequenz des Oszillators 7. Der Oszillator 7 enthält eine ungerade Anzahl von Stufen von Invertern 8, die in einer Ringform verbunden sind, und Schaltungen mit variabler kapazitiver Impedanz 9, die jeweils mit einem Ausgabeknoten 8a von jedem Inverter 8 verbunden sind.
  • Wie in 3 gezeigt ist, enthält die Schaltung mit variabler kapazitiver Impedanz 9 mehrere Übertragungsgatter (drei Übertragungsgatter in der Figur) 14 bis 16 und mehrere Paare (drei Paare in der Figur) von Kondensatoren 17, 17; 18, 18; und 19, 19. Das Verhältnis der kapazitiven Impedanzwerte bzw. Kapazität der Kondensatoren 17, 18 und 19 ist 1:2:4.
  • Die einen Elektroden der Übertragungsgatter 14 bis 16 sind alle mit einem Ausgabeknoten 8a des Inverters 8 verbunden und die anderen Elektroden sind jeweils mit einer Elektrode der Kondensatoren 17, 17; 18, 18; und 19, 19 verbunden. Die anderen Elektroden der Kondensatoren 17, 17; 18, 18; und 19, 19 sind jeweils mit Leitungen 91 der Spannungsversorgung Vcc (im folgenden als Versorgungsleitungen bezeichnet) und mit Leitungen 92 des Massepotentials GND (im folgenden als Masseleitung bezeichnet verbunden). Ein Gateanschluß 14a an der Seite eines N-Kanal-MOS-Transistors und ein Gateanschluß 14b an einer Seite eines P-Kanal-MOS-Transistors in dem Übertragungsgatter 14 empfangen jeweils Ausgabesignale TTA1, /TTA1 des Einstellsteuerabschnittes 11. Der Gateanschluß 15a an der Seite des N-Kanal-MOS-Transistors und der Gateanschluß 15b an der Seite des P-Kanal-MOS-Transistors in dem Übertragungsgatter 15 empfangen jeweils Ausgabesignale TTA2, /TTA2 des Einstellsteuerabschnittes 12. Der Gateanschluß 16a an der Seite des N-Kanal-MOS-Transistors und der Gateanschluß 16b an der Seite des P-Kanal-MOS-Transistors in dem Übertragungsgatter 16 empfangen jeweils Ausgabesignale TTA3, /TTA3 des Einstellsteuerabschnittes 12.
  • Da das Verhältnis der kapazitiven Impedanzwerte der Kondensatoren 17, 18 und 19 1:2:4 ist, erlaubt eine Kombination der 3-Bit Signale TTA1, /TTA1; TTA2, /TTA2 und TTA3, /TTA3 acht Stufen der kapazitiven Impedanzwerte 0 bis 7 zum Einstellen. Wenn zum Beispiel das TTA1-Signal in ”H”-Pegel und das Signal /TTA1 im ”L”-Pegel ist, wird das Übertragungsgatter 14 leitend und der kapazitive Impedanzwert C der Kondensatoren 17, 17 wird an den Ausgabeknoten 8a des Inverters 8 angelegt. Die Oszillationsfrequenz des Oszillators 7 wird kleiner sowie der an den Ausgabeknoten 8a des Inverters 8 angelegte kapazitive Impedanzwert größer wird.
  • Wie später beschrieben wird, wird nur das Übertragungsgatter 16 von den Übertragungsgattern 14 bis 16 in den leitenden Zustand versetzt, wenn sie in einem initialisierten Zustand sind, und der fünfte kapazitive Impedanzwert von acht Stufen der kapazitiven Impedanzwerte wird an den Ausgabeknoten 8a des Inverters 8 angelegt. Folglich kann unabhängig davon, ob die Oszillationsfrequenz des Oszillators 7 größer oder kleiner als der eingestellte Wert ist, die Oszillationsfrequenz des Oszillators 7 geändert werden.
  • 4 ist ein Schaltungsdiagramm, das einen Aufbau des Adreßeingabeabschnittes 10 in 2 zeigt. Wie in 4 gezeigt ist, enthält der Adreßeingabeanschnitt 10 NAND-Gatter 21 bis 26, Inverter 27 bis 36 und Übertragungsgatter 37 bis 39. Die NAND-Gatter 21 bis 23, die Inverter 27 bis 30 und die Übertragungsgatter 37 bis 39 bilden eine Gatterschaltung 40, die in Reaktion auf den Übergang des Einstellsignals TUNE zu dem ”H”-Pegel leitend gemacht wird. Die NAND-Gatter 24 bis 26, die Inverter 31 bis 36 bilden eine Halteschaltung 41 zum Halten eingestellter Adreßsignale TA1 bis TA3, die eingegeben werden, während das Einstellsignal TUNE im ”H”-Pegel ist.
  • Genauer wird das Einstellsignal TUNE in einen der Eingabeknoten der NAND-Gatter 21 bis 26 eingegeben. Auch wird das Einstellsignal TUNE direkt an die Gateanschlüsse 37a bis 39a der Übertragungsgatter 37 bis 39 an der Seite des N-Kanal-MOS-Transistors sowie an die Gatter 37b bis 39b der Übertragungsgatter 37 bis 39 an der Seite P-Kanal-MOS-Transistoren eingegeben.
  • Die Einstelladreßsignal TA1 bis TA3 werden jeweils zu den anderen Eingabeknoten der NAND-Gatter 21 bis 23 eingegeben. Die Ausgabe des NAND-Gatters 21 wird an den anderen Eingabeknoten des NAND-Gatters 24 über den Inverter 27 und das Übertragungsgatter 37 eingegeben. Die Ausgabe des NAND-Gatters 22 wird an den anderen Eingabeknoten des NAND-Gatters 25 über den Inverter 28 und das Übertragungsgatter 38 eingegeben. Die Ausgabe des NAND-Gatters 23 wird an den anderen Eingabeknoten des NAND-Gatters 26 über den Inverter 29 und das Übertragungsgatter 39 eingegeben. Die Ausgaben der NAND-Gatter 24 bis 26 werden jeweils in die anderen Eingabeknoten der NAND-Gatter 24 bis 26 über die Inverter 31 bis 33 eingegeben. Zusätzlich werden in Ausgaben der NAND-Gatter 24 bis 26 jeweils in die Einstellsteuerabschnitte 11 bis 13 in 2 über die Inverter 34 bis 36 eingegeben.
  • Wenn das Einstellsignal TUNE den ”H”-Pegel erreicht, wird die Gatterschaltung 40 leitend und die Einstelladreßsignale TA1 bis TA3 werden zu der Halteschaltung 41 geleitet. Zu dieser Zeit ist die Halteschaltung 41 auch aktiviert und hält die Einstelladreßsignale TA1 bis TA3, die von der Gatterschaltung 40 angelegt werden. Die gehaltenen Einstelladreßsignale TA1 bis TA3 werden jeweils an die Einstellsteuerabschnitte 11 bis 13 angelegt.
  • Im Gegensatz dazu wird, wenn das Einstellsignal TUNE den ”L”-Pegel erreicht, die Gatterschaltung 40 nicht leitend. Zu dieser Zeit ist die Halteschaltung 41 inaktiv und die Ausgabe der Halteschaltung 41 ist auf den ”L”-Pegel zurückgesetzt.
  • 5 ist ein Schaltungsdiagramm, das einen Aufbau des Einstellsteuerabschnitts 11 in 2 zeigt. Wie in 5 gezeigt ist, enthält dieser Einstellsteuerabschnitt 11 einen P-Kanal-MOS-Transistor 42, eine Sicherung 43, N-Kanal-MOS-Transistoren 44 bis 46, Inverter 47, 48 und NOR-Gatter 49, 50. Die Sicherung 43 ist beispielsweise aus einer polykristallinen Siliziumschicht gebildet und kann durch Laserlicht unterbrochen werden.
  • Der P-Kanal-MOS-Transistor 42, die Sicherung 43 und der N-Kanal-MOS-Transistor 44 sind zwischen der Versorgungsleitung 91 und der Erdungsleitung 92 in Serie geschaltet. Die Gateanschlüsse des P-Kanal-MOS-Transistors 42 und des N-Kanal-MOS-Transistors 44 sind beide mit der Erdungsleitung 92 verbunden. Ein Verbindungsknoten N43 der Sicherung 43 und des N-Kanal-MOS-Transistors 44 ist mit einem Eingabeknoten des Inverters 47 verbunden. Der N-Kanal-MOS-Transistor 45 ist zwischen dem Knoten N43 und der Erdungsleitung 92 angeordnet und verbunden und sein Gateanschluß empfängt die Ausgabe des Inverters 47. Der N-Kanal-MOS-Transistor 46 ist zwischen dem Knoten N43 und der Erdungsleitung 42 angeordnet und verbunden und sein Gateanschluß empfängt ein festgesetztes Potential Vg. Der N-Kanal-MOS-Transistors 46 liefert eine kleine Strommenge IL von dem Knoten N43 zu der Erdungsleitung 92.
  • Das NOR-Gatter 49 empfängt ein invertiertes Signal /TUNE des Einstellsignals TUNE und ein Einstelladressensignal TA1. Das NOR-Gatter 50 empfängt eine Ausgabe ϕ47 des Inverters 47 und eine Ausgabe ϕ49 des NOR-Gatter 49. Die Ausgabe des NOR-Gatters 15 wird ein Signal /TTA1 und wird auch durch den Inverter 48 invertiert, so daß ein Signal TTA1 erhalten wird. Die Signale TTA1 und /TTA1 werden jeweils an die Gateanschlüsse 14a und 14b der Übertragungsgatter 14 in der Schaltung mit variabler kapazitiver Impedanz 9, die in 3 gezeigt ist, eingegeben.
  • Wenn die Sicherung 43 nicht unterbrochen ist, ist der Knoten N43 in einem ”H”-Pegel und die Ausgabe ϕ47 des Inverters 47 in einem ”L”-Pegel. Zu der Zeit, wenn eine Einstellung nicht durchgeführt wird, bei der die Sicherung 43 nicht unterbrochen ist, und wenn das Signal /TUNE im ”H”-Pegel ist, erreicht die Ausgabe ϕ49 des NOR-Gatters 49 den ”L”-Pegel und die Signale TTA1 und /TTA1 erreichen jeweils den ”L”-Pegel und den ”H”-Pegel. Daher wird das Übertragungsgatter 14 der Schaltung mit variabler kapazitiver Impedanz 9 nicht leitend und der variable Impedanzwert C der Kondensatoren 17, 17 wird nicht an den Ausgabeknoten 8a des Inverters 8 angelegt.
  • Zu der Zeit, wenn das Einstellen durchgeführt wird, bei dem die Sicherung 43 nicht unterbrochen ist, und wenn das Signal /TUNE im ”L”-Pegel ist, wird die Ausgabe ϕ49 des NOR-Gatters 49 ein invertiertes Signal des eingestellten Adressensignals TA1. Folglich kann durch Ändern des Pegels des Einstelladressensignals TA1 der Zustand des Übertragungsgatters 14 in der Schaltung mit variabler kapazitiver Impedanz 9 leitend oder nicht-leitend gemacht werden.
  • Inzwischen ist, wenn die Sicherung 43 unterbrochen ist, der Knoten N43 im ”L”-Pegel und die Ausgabe ϕ47 des Inverters 47 ist im ”H”-Pegel. Somit erreicht die Ausgabe des NOR-Gatters 50, d. h. das Signal /TTA1, immer den ”L”-Pegel unabhängig von dem Zustand der Signale /TUNE und TA1. Folglich wird das Übertragungsgatter 14 der Schaltung mit variabler kapazitiver Impedanz 9 leitend gemacht und der kapazitive Impedanzwert C der Kondensatoren 17, 17 wird an den Ausgabeknoten 8a des Inverters 8 angelegt.
  • Der Aufbau des Einstellsteuerabschnittes 12 ist der gleiche wie der des Einstellsteuerabschnittes 11. Jedoch wird in dem Einstellsteuerabschnitt 12 ein Einstelladreßsignal TA2 anstatt des Einstelladreßsignals TA1 eingegeben und die Signal TTA2, /TTA2 werden anstatt der Signale TTA1, /TTA1 ausgegeben.
  • 6 ist ein Schaltungsdiagramm, das den Aufbau des Einstellsteuerabschnittes 13 in 2 zeigt. Wie in 6 gezeigt ist, unterscheidet sich dieser Einstellsteuerabschnitt 13 von dem in 5 gezeigten Einstellsteuerabschnitt 11 darin, daß die NOR-Gatter 49 und 50 jeweils durch die NAND-Gatter 51, 52 ersetzt sind und daß ein Inverter 53 neu vorgesehen ist. Der Inverter 53 ist zwischen dem Gateanschluß eines N-Kanal-MOS-Transistors 45 sowie eines Ausgabeknotens eines Inverters 47 und einem Eingabeknoten eines NAND-Gatters 52 geschaltet. Das NAND-Gatter 51 empfängt die Signale TUNE und TA3. Das NAND-Gatter 52 gibt ein Signal /TTA3 aus und der Inverter 48 gibt ein Signal TTA3 aus.
  • Wenn die Sicherung 43 nicht unterbrochen ist, ist der Knoten N43 im ”H”-Pegel und eine Ausgabe ϕ53 des Inverters 53 ist im ”H”-Pegel. Zu der Zeit, wenn die Einstellung nicht durchgeführt wird, bei der die Sicherung 43 nicht unterbrochen wird, und wenn das Signal TUNE im ”L”-Pegel ist, erreicht jeweils die Ausgabe ϕ51 des NAND-Gatters 51 den ”H”-Pegel und die Signale TTA3 und /TTA3 erreichen jeweils den ”H”-Pegel und den ”L”-Pegel. Daher wird das Übertragungsgatter 16 der Schaltung mit variabler kapazitiver Impedanz 9 leitend gemacht und der kapazitive Impedanzwert 4C der Kondensatoren 19, 19 wird an den Ausgabeknoten 8a des Inverters 8 angelegt.
  • Zu der Zeit, wenn das Einstellen durchgeführt wird, bei dem die Sicherung 43 nicht unterbrochen wird, und wenn das Signal TUNE im ”H”-Pegel ist, wird die Ausgabe ϕ51 des NAND-Gatters 51 ein invertiertes Signal des eingestellten Adreßsignals TA3. Folglich kann durch Ändern des Pegels des eingestellten Adressensignals TA3 der Zustand des Übertragungsgatters 16 der Schaltung mit variabler kapazitiver Impedanz 9 leitend oder nicht-leitend gemacht werden.
  • Inzwischen, wenn die Sicherung 43 unterbrochen ist, erreicht der Knoten N43 den ”L”-Pegel und die Ausgabe ϕ53 des Inverters 53 erreicht den ”L”-Pegel. Somit wäre die Ausgabe des NAND-Gatters 52, d. h. das Signal /TTA3, immer im ”H”-Pegel unabhängig von dem Zustand der Signale TUNE und TA3. Daher wird das Übertragungsgatter 16 der Schaltung mit variabler kapazitiver Impedanz 9 nicht-leitend gemacht und der kapazitive Impedanzwert 4C der Kondensatoren 19, 19 wird nicht an den Ausgabeknoten 8a des Inverters 8 angelegt.
  • 7 ist ein Ablaufdiagramm zum Illustrieren wie der Betrieb des internen Zeitgebers 1 gestartet wird. Wenn die Reihenfolge des Ansteigens der extern angelegten Steuersignale /CAS und /RAS von der des normalen Betriebes umgedreht wird, wird ein Signal CBR (/CAS vor /RAS) innerhalb des DRAM-Chip erzeugt. Der interne Zeitgeber 1 startet den Betrieb, wenn eine vorbestimmte Zeitdauer nach dem Erzeugen des Signals CBR verstrichen ist, so daß das Taktsignal ϕ ausgegeben wird.
  • Adressensignal A0 bis A12, Steuersignale /WE, /OE, Testsignal TEST und Einstelladressensignale TA1 bis TA3 werden alle in einen inaktiven Zustand festgesetzt. Zusätzlich wird die Eingabe und Ausgabe von Daten DQ gestoppt.
  • 8 ist ein Ablaufdiagramm zum Illustrieren des Verfahrens des Einstellers des internen Zeitgebers 1. Nach dem Aktivieren des internen Zeitgebers 1 durch das in 7 illustrierte Verfahren, wird das Testsignal TEST in einem aktivierten Zustand festgesetzt, d. h. ”H”-Pegel, so daß das Übertragungsgatter 3 in 1 leitend gemacht wird und das Taktsignal ϕ in den Tester 6 eingegeben wird.
  • Wenn die Frequenz des Taktsignals ϕ durch den Tester 6 gemessen wird und es sich herausstellt, daß diese Frequenz innerhalb eines zulässigen Bereiches um den eingestellten Wert ist, ist das Einstellen beendet und der Chip wird als normales Produkt versendet.
  • Wenn die Frequenz des Taktsignals ϕ von dem zulässigen Bereich um den eingestellten Wert verschoben ist, werden die Einstelladressensignal TA1 bis TA3 nacheinander variiert, um die kapazitive Impedanz des Ausgabeknotens 8a des Inverters 8 zu schalten, und das eingestellte Adreßsignal TA1 bis TA3, bei dem die Frequenz des Taktsignals ϕ am nähesten zu dem eingestellten Wert ist, wird erhalten. Danach wird die Sicherung 43 der Einstellsteuerabschnitte 11 bis 13 unterbrochen, so daß die Signale TTA1, /TTA1; TTA2, /TTA2 und TTA3, /TTA3 erhalten werden, die die gleichen Ergebnisse geben, wie in dem Fall, wenn die eingestellten Adreßsignale TA1 bis TA3 eingegeben werden. Somit wird die Oszillationsfrequenz des Oszillators 7 zu einem Wert eingestellt, der im wesentlichen der gleiche wie der eingestellte Wert ist.
  • 9 zeigt die Situation, in der die angelegte kapazitive Impedanz des Produkts, das getestet wurde und das ein Taktsignal ϕ mit einer Frequenz geringer als die des Standardproduktes aufweist, zu einem Wert (2) gesetzt ist, der kleiner ist als der Standardwert (4) um zwei Stufen, und die Frequenz des Taktsignals ϕ ist der eingestellte Wert geworden.
  • In dem DRAM-Chip entsprechend dieser Ausführungsform kann sogar, wenn die Oszillationsfrequenz des Oszillators 7 im internen Zeitgeber 1 von dem eingestellten Wert aufgrund der Unregelmäßigkeit in der Herstellung verschoben ist, die Oszillationsfrequenz des Oszillators 7 näher zu dem eingestellten Wert durch Unterbrechen der Sicherung 43 gemacht werden, so daß es keine Probleme wie ein unnötig hoher Leistungsverbrauch oder ein ungenügender Betrieb auftreten.
  • Wenn das Einstellen an einer Scheibe (Wafer) durchgeführt wird, ist es bevorzugt, daß eine Anschlußfläche zum Eingeben der Signale auf dem Chip vorgesehen ist und daß die Signale TEST, TUNE, TA1 bis TA3 von einer Prüfkarte in den Chip über einen Prüfkopf und die Anschlußfläche eingegeben werden.
  • Wenn das Einstellen durchgeführt wird, wenn der Chip in gegossenes Harz eingekapselt ist, können das Adressenregister (Adressentaster) oder das Befehlsregister zur Eingabe der Signale TEST, TUNE und TA1 bis TA3 verwendet werden.
  • Auch eine Signalerzeugungsschaltung, die die Signale TEST oder TUNE in Abhängigkeit der Beziehung zwischen dem Eingabezeitablauf der externen Steuersignale erzeugt, kann in dem Chip vorgesehen werden.
  • Weiterhin kann die Reihenfolge des Verstärkers 2 und des Übertragungsgatters 3 umgedreht werden. Zusätzlich kann das Signal TEST auch in den Verstärker 2 eingegeben werden, so daß der Verstärker 2 nur aktiviert wird, wenn der Test durchgeführt wird. In diesem Fall arbeitet der Verstärker 2 in anderen Zeiten nicht und somit wird der Leistungsverbrauch reduziert.
  • Wenn die Lasttreiberfähigkeit des Taktsignals ϕ groß ist, ist der Verstärker 2 nicht notwendig. Auch wenn der Verstärker 2 an der Seite des Testers 6 vorgesehen ist, ist es nicht notwendig, einen Verstärker 2 in dem DRAM-Chip vorzusehen.
  • Zusätzlich kann der Durchdringungs- bzw. Querstrom, der von dem Versorgungsknoten jedes Inverters 8 zu dem Erdungsknoten fließt, unterdrückt werden, so daß es möglich wird, den Leistungsverbrauch zu reduzieren, wenn ein P-Kanal-MOS-Transistor 56 zwischen dem Versorgungsknoten von jedem Inverter 8 im Oszillator 7 und der Versorgungsleitung 91 geschaltet ist, ein N-Kanal-MOS-Transistor 57 zwischen dem Erdungsknoten von jedem Inverter 8 und der Erdungsleitung 92 geschaltet ist, ein P-Kanal-MOS-Transistor 54 und ein N-Kanal-MOS-Transistor 55 in Reihe zwischen der Versorgungspotentialleitung 91 und der Erdungsleitung 92 geschaltet sind und die Gateanschlüsse der MOS-Transistoren 54 bis 56 mit einem dazwischenliegenden Potential Vcc/2 zwischen dem Versorgungspotential Vcc und dem Erdungspotential GND versorgt werden, wie in 10 gezeigt ist. Ein ähnlicher Effekt kann auch erreicht werden, wenn das dazwischenliegende Potential Vcc/2 an die Gateanschlüsse der P-Kanal-MOS-Transistoren 54 und 56 angelegt wird und das Versorgungspotential Vcc an die Gateanschlüsse der N-Kanal-MOS-Transistoren 55, 57, wie in 11 gezeigt ist, angelegt wird. Auch wenn das dazwischenliegende Potential Vcc/2 an die Gateanschlüsse der N-Kanal-MOS-Transistoren 55 und 57 angelegt wird und das Massepotential GND an die Gateanschlüsse der P-Kanal-MOS-Transistoren 54 und 56 angelegt wird, wie in 12 gezeigt ist, kann ein ähnlicher Effekt erhalten werden.
  • Obwohl die Beschreibung für den Fall gemacht wurde, in dem die Erfindung bei einem DRAM mit einem internen Zeitgeber 1 in diese Ausführungsform angewendet wird, ist dies als nicht einzuschränkend anzusehen. Die vorliegende Erfindung kann auch bei DRAMs und SDRAMs (synchrones DRAM) mit einem Zeitgeber zur Selbstwiederauffrischung, SDRAMs und SRAMs (statische Direktzugriffsspeicher) mit einer synchronen Takterzeugungsschaltung, und bei DRAMs, SDRAMs und SRAMs mit einem Zeitgeber zur internen Betriebssteuerung angewendet werden, um einen automatischen zyklischen Betrieb der internen Schaltungen zu verursachen, wenn der Test durchgeführt wird. Zusätzlich kann die vorliegende Erfindung nicht nur auf einen Speicher, sondern auch auf ASIC-Vorrichtungen und Prozessorchips für ATM mit synchronen Taktererzeugungsschaltungen angewendet werden. Die vorliegende Erfindung ist auch auf eine PLL-Schaltung mit einem Oszillator und einer DLL-Schaltung mit einer Verzögerungsschaltung anwendbar.
  • Zweite Ausführungsform
  • Nachdem das Einstellen durchgeführt ist, wird die Frequenz des Taktsignals ϕ zu einem vorgeschriebenen Wert festgesetzt. Wenn jedoch der Spielraum des Betriebs des Chips getestet wird, muß die Zeitdauer des Taktsignals ϕ kürzer gemacht werden. Zusätzlich muß die Frequenz des Taktsignals ϕ ohne Fehler verfolgt werden. Daher wird in dieser Ausführungsform ein DRAM-Chip, bei dem ein Taktsignal ϕTEST zum Testen extern eingegeben werden kann, verwirklicht.
  • 13 ist Blockdiagramm, das einen Aufbau eines DRAM-Chips entsprechend der zweiten Ausführungsform zeigt. Wie in 13 gezeigt ist, enthält dieser DRAM-Chip einen Versorgungsanschluß 201, einen Erdungsanschluß 202, eine interne Schaltung 204, einen internen Zeitgeber (internen Timer) 1, einen Verstärker 2, ein Übertragungsgatter 3 und einen Inverter 4, wie in dem Fall des DRAM-Chips in 1. Zusätzlich enthält dieser DRAM-Chip weiterhin ein Steuersignaleingabeanschluß 58 und ein Signaleingabe/Ausgabeanschluß 59.
  • Das von dem internen Zeitgeber 1 ausgegebene Taktsignal ϕ wird in den Verstärker 2 eingegeben. Eine Elektrode des Übertragungsgatters 3 ist mit einem Ausgabeknoten des Verstärkers 2 verbunden und die andere Elektrode ist mit dem Signaleingangs/Ausgangs-anschluß 59 und der internen Schaltung 204 verbunden. Der Steuersignaleingabeanschluß 58 wird extern mit einem Steuersignal TFRC versorgt. Das Steuersignal TFRC wird an einen Gateanschluß 3a des Übertragungsgatters 3 auf der Seite des N-Kanal-MOS-Transistors über den Inverter 4 angelegt, während es an einen Gateanschluß 3b des Übertragungsgatters 3 auf der Seite des P-Kanal-MOS-Transistors direkt angelegt wird.
  • Während normaler Zeiten und der Zeit des oben beschriebenen Einstellens ist das Steuersignal TRFG auf den ”L”-Pegel eingestellt und das im internen Zeitgeber 1 erzeugte Taktsignal ϕ wird über das Übertragungsgatter 3 und den Signaleingabe/Ausgabeanschluß 59 extern ausgegeben, während es über das Übertragungsgatter 3 in die interne Schaltung 204 eingegeben wird.
  • Wenn der Betriebsspielraum getestet wird, wird das Steuersignal TFRC in den ”H”-Pegel gesetzt und das Übertragungsgatter 3 wird in einen nicht-leitenden Zustand festgesetzt. Dann wird ein Taktsignal ϕTEST zum Testen von außen über den Signaleingabe/Ausgabeanschluß 59 an die interne Schaltung 204 angelegt, so daß der Betriebsspielraum des DRAM-Chips getestet wird.
  • In dieser Ausführungsform wird der gleiche Effekt wie in der ersten Ausführungsform erhalten. Zusätzlich kann der Betriebsspielraum des DRAM-Chips durch externes Eingeben eines Taktsignals ϕTEST zum Testen getestet werden.
  • Dritte Ausführungsform
  • Obwohl die Oszillationsfrequenz des Oszillators durch Ändern des kapazitiven Impedanzwertes, der an den Ausgabeknoten 8a des Inverters, der den Oszillator in der ersten Ausführungsform bildet, angelegt ist, geändert wurde, wird die Oszillationsfrequenz des Oszillators durch Ändern des Treiberstroms des Inverters dieser dritten Ausführungsform geändert.
  • 14 ist ein Schaltungsdiagramm, in dem Teile weggelassen wurden, das die grundlegenden Abschnitte eines internen Zeitgebers in einem DRAM-Chip entsprechend der dritten Ausführungsform zeigt. Wie in 14 gezeigt ist, enthält dieser interne Zeitgeber einen Stromeinstellabschnitt 60 und einen spannungsgesteuerten Oszillator 75. Der spannungsgesteuerten Oszillator 75 enthält eine Vorspannungserzeugungsschaltung 68 und einstellbare Verzögerungszeitelemente 71.1–71.K mit K-Stufen (K ist eine ungerade Zahl, die nicht kleiner als 3 ist), die in einer Ringform verbunden sind.
  • Der Stromeinstellabschnitt 60 enthält eine Konstantstromquelle 61 und N-Kanal-MOS-Transistoren 62 bis 67. Die Konstantstromquelle 61 ist zwischen einer Versorgungsleitung 91 und einem Knoten N61 geschaltet. Die N-Kanal-MOS-Transistoren 62 und 63, 64 und 65, sowie 66 und 67 sind jeweils in Reihe zwischen dem Knoten N61 und den Erdungsleitungen 92 geschaltet. Gateanschlüsse der N-Kanal-MOS-Transistoren 62, 64 und 66 sind miteinander verbunden und mit dem Knoten N61 verbunden. Gateanschlüsse der N-Kanal-MOS-Transistoren 63, 65 und 66 empfangen jeweils die Signale TTA1, TTA2 und TTA3. Die Signale TTA1 bis TTA3 werden im Adresseingabeabschnitt 10 und den Einstellsteuerabschnitten 11 bis 13, die in 2 gezeigt sind, erzeugt.
  • Die Vorspannungserzeugungsschaltung 68 enthält einen P-Kanal-MOS-Transistor 69 und N-Kanal-MOS-Transistor 70, die zwischen der Versorgungsleitung 91 und der Erdungsleitung 92 in Reihe geschaltet sind. Der Gateanschluß des P-Kanal-MOS-Transistors 69 ist mit seinem Drainanschluß verbunden. Der Gateanschluß des N-Kanal-MOS-Transistors 70 ist mit dem Knoten N61 verbunden.
  • Das einstellbare Verzögerungszeitelement 71.1 enthält einen Inverter 73.1, einen P-Kanal-MOS-Transistor 72.1, der zwischen einem Versorgungsknoten des Inverters 73.1 und der Versorgungsleitung 91 geschaltet ist, und einen N-Kanal-MOS-Transistor 74.1, der zwischen dem Erdungsknoten des Inverters 73.1 und der Erdungsleitung 92 geschaltet ist. Der Gateanschluß der P-Kanal-MOS-Transistors 72.1 ist mit dem Gateanschluß des P-Kanal-MOS-Transistors 69 in der Vorspannungserzeugungsschaltung 68 verbunden. Der Gateanschluß des N-Kanal-MOS-Transistors 74.1 ist mit dem Gateanschluß des N-Kanal-MOS-Transistors 70 in der Vorspannungserzeugungsschaltung 68 verbunden. Der Aufbau der anderen einstellbaren Verzögerungszeitelemente 71.2 bis 71.K ist der gleiche wie der des einstellbaren Verzögerungszeitelementes 71.1.
  • Hier bilden die N-Kanal-MOS-Transistoren 62, 64, 66, 70, 74.1 bis 74.K eine Stromspiegelschaltung miteinander. Die P-Kanal-MOS-Transistoren 69, 72.1 bis 72.K bilden eine Stromspiegelschaltung miteinander. Zusätzlich fließt, da der N-Kanal-MOS-Transistor 70 und der P-Kanal-MOS-Transistor 69 in Reihe verbunden sind, ein Strom des gleichen Wertes durch die MOS-Transistoren 69, 70, 72.1 bis 72.K, 74.1 bis 74.K.
  • Wenn nur das Signal TTA3 von den Signalen TTA1 bis TTA3 in den ”H”-Pegel gesetzt ist, wird nur der N-Kanal-MOS-Transistor 67 von den N-Kanal-MOS-Transistoren 63, 65 und 67 leitend gemacht und der gesamte Strom Ic der Konstantstromquelle 61 fließt in die N-Kanal-MOS-Transistoren 66 und 67 und ein Potential entsprechend zu dem Strom Ic erscheint bzw. liegt an dem Gateanschluß des N-Kanal-MOS-Transistors 66 an. Folglich fließt der Strom Ic des gleichen Wertes durch die MOS-Transistoren 69, 70, 72.1 bis 72.K und 74.1 bis 74.K. Zu dieser Zeit sind der Treiberstrom von jedem Inverter 73.1 bis 73.K und die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 maximiert.
  • Wenn alle Signale TTA1 bis TTA3 in den ”H”-Pegel gesetzt sind, werden alle N-Kanal-MOS-Transistoren 63, 65 und 67 leitend gemacht. In diesem Fall wird der Strom Ic der Konstantstromquelle 61 gleichmäßig in drei Abschnitte bzw. Teile aufgeteilt, so daß sie in den N-Kanal-MOS-Transistoren 62 und 63, 64 und 65 und 66 und 67 fließen. Ein Potential, das dem Strom Ic/3 entspricht, erscheint an den Gateanschlüssen der N-Kanal-MOS-Transistoren 62, 64 und 65. Folglich fließt ein Strom Ic/3 in die MOS-Transistoren 69, 70, 72.1 bis 72.K und 74.1 bis 74.K. Zu diese Zeit sind der Treiberstrom bei jedem Inverter 73.1 bis 73.K und die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 minimiert.
  • In dieser Ausführungsform wird der gleiche Effekt wie in der ersten Ausführungsform erreicht. Zusätzlich ist die Layoutfläche kleiner als in der ersten Ausführungsform gemacht, da es keine Notwendigkeit zum Vorsehen eines Kondensators gibt.
  • Vierte Ausführungsform
  • 15 ist ein Schaltungsblockdiagramm, bei dem Teile weggelassen wurden, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend der vierten Ausführung zeigt. Wie in 15 gezeigt ist, enthält dieser interne Zeitgeber einen spannungsgesteuerten Oszillator 75 und einen Stromeinstellabschnitt 80. Da der spannungsgesteuerte Oszillator 75 identisch zu dem von 14 ist, wird er nicht beschrieben.
  • Der Stromeinstellabschnitt 80 enthält einen N-Kanal-MOS-Transistor 81, P-Kanal-MOS-Transistoren 82 bis 90 und Programmierschaltungen 93 bis 96. Der P-Kanal-MOS-Transistor 82 und der N-Kanal-MOS-Transistor 81 sind zwischen einer Versorgungsleitung 91 und einer Erdungsleitung 92 in Serie geschaltet. Der Gateanschluß des N-Kanal-MOS-Transistors 81 ist mit den Gateanschlüssen der N-Kanal-MOS-Transistoren 70, 74.1 bis 74.K sowie mit seinem eigenen Drainanschluß (d. h. dem Knoten N81) verbunden. Die P-Kanal-MOS-Transistoren 87 und 83, 88 und 84, 89 und 85 sowie 90 und 86 sind jeweils zwischen der Versorgungsleitung 91 und dem Knoten N81 in Serie geschaltet. Es wird ein vorbestimmtes Potential Vc an die Gateanschlüsse der P-Kanal-MOS-Transistoren 82 bis 86 angelegt, so daß jeder von diesen einen vorbestimmten Widerstandswert aufweist. Den Gateanschlüssen der P-Kanal-MOS-Transistoren 87 bis 90 werden Signale ϕ93 bis ϕ96 jeweils zur Verfügung gestellt. Die Signale ϕ93 bis ϕ96 werden jeweils von den Programmierschaltungen 93 bis 96 ausgegeben. Genauer bilden die P-Kanal-MOS-Transistoren 87 und 83, 88 und 84, 89 und 85, sowie 90 und 86 Konstantstromquellen, die jeweils durch die Signale ϕ93 bis ϕ96 gesteuert werden.
  • 16 ist ein Schaltungsdiagramm, das einen Aufbau der Programmierschaltung 93 zeigt. Wie in 16 gezeigt ist, unterscheidet sich diese Programmierschaltung 93 von dem Einstellsteuerabschnitt 13 von 6 darin, daß sie nicht mit dem Inverter 48 und den NAND-Gattern 51 und 52 vorgesehen ist. In anderen Worten, die Ausgabe eines Inverters 53 ist das Signal ϕ93. Wenn eine Sicherung 43 nicht unterbrochen ist, wäre der Knoten N43 auf ”H”-Pegel und das Signal ϕ93 wäre auch auf ”H”-Pegel. Wenn die Sicherung 43 unterbrochen ist, wäre der Knoten N43 auf ”L”-Pegel und das Signal ϕ93 wäre auch auf ”L”-Pegel. Der Aufbau und Betrieb der Programmierschaltungen 94 bis 96 ist identisch zu der Programmierschaltung 93.
  • Der Betrieb in diesem internen Zeitgeber wird im folgenden beschrieben. Wenn die Sicherung 43 der Programmierschaltung 93 bis 96 nicht unterbrochen sind und die Signale ϕ93 bis ϕ96 auf ”H”-Pegel gesetzt sind, werden die P-Kanal-MOS-Transistoren 87 bis 90 nicht-leitend gemacht, so daß der Strom nur durch den P-Kanal-MOS-Transistor 82 von den P-Kanal-MOS-Transistoren 82 bis 86 fließt. Unter der Annahme, daß der Strom, der zu dieser Zeit fließt, Ic ist, erscheint ein Potential entsprechend dem Strom Ic an dem Gateanschluß des N-Kanal-MOS-Transistor 81. Somit fließt der Strom Ic in die MOS-Transistoren 69, 70, 72.1. bis 72.K, 74.1 bis 74.K des spannungsgesteuerten Oszillators 75. Zu dieser Zeit ist der Treiberstrom von jedem der Inverter 73.1 bis 73.K minimiert und die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 ist auch minimiert.
  • Wenn die Sicherungen 43 der Programmierschaltungen 93 bis 96 alle unterbrochen sind und die Signale ϕ93 bis ϕ96 auf den ”L”-Pegel eingestellt sind, werden die P-Kanal-MOS-Transistoren 87 bis 90 leitend gemacht und der Strom Ic fließt durch jeden der P-Kanal-MOS-Transistoren 82 bis 86. Zu dieser Zeit erscheint ein Potential, das dem Strom 5Ic entspricht, an dem Gateanschluß des N-Kanal-MOS-Transistors 81 und der Treiberstrom der Inverter 73.1 bis 73.K des spannungsgesteuerten Oszillators 75 ist maximiert und auch die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 ist maximiert.
  • Ein ähnlicher Effekt zu dem der dritten Ausführungsform kann in dieser Ausführungsform auch erreicht werden.
  • Obwohl die Programmierschaltungen 93 bis 96 verwendet werden, um die P-Kanal-MOS-Transistoren 87 bis 90 in diese Ausführungsform in einen leitenden Zustand oder einen nicht-leitenden Zustand einzustellen, ist dies nicht beschränkend zu verstehen und der Einstellsteuerabschnitt 13 von 16 oder ein nicht-flüchtiger Speicher können auch verwendet werden.
  • Obwohl der Strom Ic des gleichen Wertes in jedem der P-Kanal-MOS-Transistoren 82 bis 86 in dieser Ausführungsform fließt, können sich die Werte des Stroms unterscheiden. Somit ist der Strom, der in den N-Kanal-MOS-Transistor 81 fließt, nicht auf ein ganzzahliges Vielfaches des Stromwertes beschränkt, der in den P-Kanal-MOS-Transistor 82 fließt, sondern kann ein Vielfaches derselben mit einer beliebigen reellen Zahl sein.
  • Fünfte Ausführungsform
  • 17 ist ein Schaltungsblockdiagramm, in dem Teile weggelassen sind, das einen Abschnitt eines internen Zeitgebers eines DRAM-Chips entsprechend der fünften Ausführungsform zeigt. 18 zeigt die Wellenform eines von dem internen Zeitgeber 17 von 18 ausgegebenen Taktsignal ϕ.
  • Wie in 17 gezeigt ist, enthält dieser interne Zeitgeber (interne Timer) einen spannungsgesteuerten Oszillator 75 und einen Stromsteuerabschnitt 97. Dieser Stromsteuerabschnitt 97 unterscheidet sich von dem Stromeinstellabschnitt 80 in 15 darin, daß er mit einer Steuerschaltung 98 und einer Dekodierschaltung 99 anstatt den Programmierschaltungen 93 bis 96 vorgesehen ist.
  • Die Steuerschaltung 98 mißt, in welchen der Mehrzahl der Betriebsmodi der DRAM eingestellt ist und gibt ein Signal zu der Dekodierschaltung 99 aus, das dem gemessenen Ergebnis entspricht. Die Dekodierschaltung 99 steuert jeden der P-Kanal-MOS-Transistoren 87 bis 90 so, daß sie leitend oder nicht-leitend gemacht werden, entsprechend dem Ausgabesignal der Steuerschaltung 98.
  • Der Betrieb dieses internen Zeitgebers wird im folgenden beschrieben. Wenn der DRAM im Stand-by Zustand (Betriebsbereitschaftszustand) eingestellt ist, machen die Steuerschaltung 98 und die Dekodierschaltung 99 die P-Kanal-MOS-Transistoren 87 bis 90 nicht-leitend und stellen den Strom, der in den N-Kanal-MOS-Transistor 81 fließt, auf Ic ein, wodurch die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 auf einen Minimalwert eingestellt wird.
  • Wenn der DRAM aktiviert wird, ist es notwendig, die interne Schaltung des DRAM zu betreiben und daher machen die Steuerschaltung 98 und die Dekodierschaltung 99 beispielsweise die P-Kanal-MOS-Transistoren 87 bis 89 leitend und stellen den Strom, der in den N-Kanal-MOS-Transistor 81 fließt, auf 4Ic ein, wodurch die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 auf einen höheren Wert eingestellt wird.
  • Auch wenn der DRAM in einen Hochgeschwindigkeitsmodus kommt, wie der Hochgeschwindigkeitsausgabemodus (EDO), ist es notwendig, die interne Schaltung schneller als in dem normalen aktiven Zustand zu betreiben und daher machen die Steuerschaltung 98 und die Dekodierschaltung 99 alle P-Kanal-MOS-Transistoren 83 bis 86 leitend und setzen den Strom, der in den N-Kanal-MOS-Transistor 81 fließt, auf 5Ic, wodurch die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 auf einen maximalen Wert eingestellt wird.
  • Zusätzlich bringen, wenn der DRAM in einen Modus mit niedriger Geschwindigkeit, wie einen Selbstauffrischmodus, kommt, die Steuerschaltung 98 und die Dekodierschaltung 99 beispielsweise nur den P-Kanal-MOS-Transistor 83 in den leitenden Zustand und setzen den Strom, der in den N-Kanal-MOS-Transistor 81 fließt, auf 2Ic, wodurch die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 auf einen niedrigen Wert eingestellt wird.
  • Da der spannungsgesteuerte Oszillator 75 mit einer Frequenz entsprechend dem Betriebsmodus des DRAM in dieser Ausführungsform oszilliert, wird jeder Betriebsmodus korrekt durchgeführt. Zusätzlich wird die Leistungsverschwendung reduziert, so daß der Leistungsverbrauch reduziert wird.
  • Sechste Ausführungsform
  • In einem DRAM sind Ladungspumpschaltungen zum Erzeugen eines negativen Potentials, wie ein Substratpotential VBB, und zum Erzeugen eines Potentials, wie ein Wortleitungspotential Vpp, das höher ist als das Versorgungspotential Vcc, zur Verfügung gestellt. Die Ladungspumpschaltung wird durch ein Taktsignal ϕ, das in einem internen Zeitgeber erzeugt wird, getrieben und entlädt negative oder positive Ladungen. Folglich hängt die Entladungsfähigkeit, d. h. die Potentialerzeugungsfähigkeit, der Ladungspumpschaltung von der Frequenz des Taktsignals ϕ ab. Diese Ausführungsform schlägt daher einen internen Zeitgeber (internen Timer) vor, der die Frequenz des Taktsignals ϕ anheben kann, wenn die Potentialerzeugungsfähigkeit der Ladungspumpschaltung größer gemacht werden muß, und der die Frequenz des Taktsignals ϕ erniedrigt, wenn die Potentialerzeugungsfähigkeit der Ladungspumpschaltung kleiner gemacht werden muß.
  • 19 ist ein Schaltungsblockdiagramm, in dem Teile weggelassen sind, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend der sechsten Ausführungsform zeigt. Wie in 19 gezeigt ist, enthält dieser interne Zeitgeber einen spannungsgesteuerten Oszillator 75 und einen Stromsteuerabschnitt 100. Dieser Stromsteuerabschnitt 100 unterscheidet sich von dem Stromsteuerabschnitt 87 von 17 darin, daß er mit einem Pegeldetektor 101 anstatt der Steuerschaltung 98 vorgesehen ist.
  • Der Pegeldetektor 101 vergleicht ein internes Potential Vint (VBB, Vpp), das durch die Ladungspumpschaltung 102 erzeugt wurde, mit einem vorbestimmten Zielpotential Vref und gibt ein Signal entsprechend der Differenz zwischen diesen aus. Dieses Signal kann entweder ein analoges Signal (Spannungssignal oder Stromsignal) eines Wertes sein, der der Differenz zwischen dem internen Potential Vint und dem Zielpotential Vref entspricht, oder kann ein digitales Signal sein, das die Differenz zwischen diesen anzeigt. Die Dekodierschaltung 99 setzt jeden der P-Kanal-MOS-Transistoren 87 bis 90 in einen leitenden oder nicht-leitenden Zustand entsprechend dem Ausgabesignal des Pegeldetektors 101.
  • Der Betrieb dieses internen Zeitgebers wird im folgenden beschrieben. Wenn das durch die Ladungspumpschaltung 102 erzeugte interne Potential Vint nicht das Zielpotential Vref erreicht und es von dem Zielpotential Vref stark verschoben ist, bringt der Pegeldetektor 101 und die Dekodierschaltung 99 alle der P-Kanal-MOS-Transistoren 80 bis 90 in einen leitenden Zustand, so daß ein großer Strom 5Ic durch den N-Kanal-MOS-Transistor 81 fließt, wodurch die Frequenz des Taktsignals ϕ erhöht wird und die Potentialerzeugungsfähigkeit der Ladungspumpschaltung 102 höher gemacht wird. Wenn das interne Potential Vint das Zielpotential Vref erreicht, reduziert der Pegeldetektor 101 und die Dekodierschaltung 99 die Anzahl der leitenden P-Kanal-MOS-Transistoren, um die Frequenz des Taktsignals ϕ zu erniedrigen, so daß die Potentialerzeugungsfähigkeit der Ladungsumschaltung 102 kleiner gemacht wird. Wenn das interne Potential Vint das Zielpotential Vref erreicht, bringen der Pegeldetektor 101 und die Dekodierschaltung 99 den P-Kanal-MOS-Transistor 82 in einen leitenden Zustand und stabilisieren das interne Potential (interne Spannung) Vint.
  • In dieser Ausführungsform kann, da die Frequenz des Taktsignals ϕ entsprechend dem Unterschied zwischen dem internen Potential Vint und dem Zielpotential Vref gesteuert wird, das interne Potential Vint das Zielpotential Vref schnell erreichen, wenn der Unterschied zwischen ihnen groß ist, und ein Überschwingen der internen Spannung Vint kann auf einen minimalen Wert gebracht werden, wenn die Differenz zwischen ihnen klein ist. Folglich wird das interne Potential Vint stabilisiert.
  • Siebte Ausführungsform
  • In einem DRAM unterscheiden sich der Leckstrom einer Speicherzelle und die Zeitdauer, in der ein Auffrischen der Daten benötigt wird, von Chip zu Chip. Daher wird eine Messung der Zeitdauer von jedem Chip, in dem ein Auffrischen der Daten benötigt wird, durchgeführt und abhängig von den gemessenen Ergebnissen wird jeder Chip in 64 ms-Produkte, 124 ms-Produkte oder 256 ms-Produkte, wie in Tabelle 1 gezeigt ist, eingeteilt. TABELLE 1
    Auffrischstandard Auffrischperiode (m sec) Auffrischzyklus (μ sec)
    4K Auffrischen 64 16
    128 32
    256 64
    8K Auffrischen 64 8
    128 16
    256 32
  • Hier bezeichnet ein 64 ms-Produkt einen Chip, bei dem ein Auffrischen der Daten für alle Speicherzellen einmal in 64 ms benötigt wird. Ein 124 ms-Produkt bezeichnet einen Chip, bei dem ein Auffrischen der Daten aller Speicherzellen einmal in 124 ms benötigt wird. Ein 256 ms-Produkt bezeichnet einen Chip, bei dem ein Auffrischen der Daten aller Speicherzellen einmal in 256 ms benötigt wird.
  • Zusätzlich wird jeder der DRAM-Chips in den 4K Auffrischmodus oder 8K Auffrischmodus abhängig von den Anforderungen des Benutzers eingeteilt. Ein 4K Auffrischmodus betrifft einen Modus, bei dem ein Auffrischen der Daten für alle Speicherzellen mit einem 4K Auffrischbetrieb durchgeführt wird. Ein 8K Auffrischmodus bezeichnet einen Modus, bei dem ein Auffrischen der Daten für alle Speicherzellen mit einem 8K Auffrischbetrieb durchgeführt wird.
  • Bei einem 64 ms-Produkt, 124 ms-Produkt und 256 ms-Produkt, das in den 4K Auffrischmodus gesetzt ist, ist jeweils eine Auffrischzykluszeit, in der ein Auffrischbetrieb durchgeführt wird, 16 μs, 32 μs und 64 μs. Bei einem 64 ms-Produkt, 124 ms-Produkt und 256 ms-Produkt, das in den 8K Auffrischmodus gesetzt ist, sind die Auffrischzykluszeiten jeweils 8 μs, 16 μs und 32 μs.
  • Somit wird in dieser Ausführungsform ein Vorschlag für einen internen Zeitgeber gemacht, bei dem vier Typen von Taktsignalen, Taktsignale mit einer Zeitdauer von 8 μs, 16 μs, 32 μs und 64 μs, mit einem Oszillator 75 erhalten werden können.
  • 20 ist ein Schaltungsblockdiagramm, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend der siebten Ausführungsform zeigt. Wie in 20 gezeigt ist, enthält dieser interne Zeitgeber einen spannungsgesteuerten Oszillator 75, einen Stromeinstellabschnitt 80, Erzeugungsschaltungen für doppelte Zeitdauer 110 bis 112, Multiplexer (MUXs) 113, 114 und Programmierschaltungen 115, 116. Jede dieser Erzeugungsschaltungen für doppelte Zeitdauer 110 bis 112 ist beispielsweise durch einen statischen Zähler oder einen dynamischen Zähler gebildet.
  • Der spannungsgesteuerte Oszillator 75 und der Stromeinstellabschnitt 80 sind identisch zu denen, die in Bezug zu 15 beschrieben wurden, und daher wird eine Beschreibung davon hier nicht gegeben. Sie können eine Taktsignal ϕ1 mit einer Zeitdauer von 8 μs erzeugen, welches ein Referenztaktsignal wäre.
  • Die Erzeugungsschaltung für doppelte Zeitdauer 110 konvertiert das Taktsignal ϕ1 des spannungsgesteuerten Oszillators 75 zu einem Taktsignal ϕ2 mit einer Zeitdauer (16 μs), die doppelt so lang wie die Zeitdauer (8 μs) des Taktsignals ϕ1 ist. Die Taktsignale ϕ1 und ϕ2 werden in den Multiplexer 113 eingegeben. Der Multiplexer 113 läßt entsprechend einem Auswahlsignal SEL eines der Taktsignale ϕ1 und ϕ2 durch.
  • Genauer ist der Muliplexer 113, wie in 21 gezeigt, mit zwei Gatterschaltungen G1 und G2 sowie Invertern 125 bis 127 vorgesehen. Die Gatterschaltungen G1 und G2 enthalten jeweils P-Kanal-MOS-Transistoren 121, 122 und N-Kanal-MOS-Transistoren 123, 124, die zwischen einer Versorgungsleitung 91 und einer Erdungsleitung 92 in Reihe geschaltet sind.
  • Das Taktsignals ϕ1 wird an die Gateanschlüsse der MOS-Transistoren 121, 124 in der Gatterschaltung G1 eingegeben. Das Taktsignals ϕ2 wird an die Gateanschlüsse der MOS-Transistoren 121, 124 in der Gatterschaltung G2 eingegeben. Das Auswahlsignal SEL wird an das Gatter des P-Kanal-MOS-Transistors 122 in der Gateschaltung G1 über den Inverter 125 sowie an den Gateanschluß des N-Kanal-MOS-Transistors 123 in der Gatterschaltung G1 über die Inverter 125 und 126 eingegeben. Zusätzlich wird das Auswahlsignal SEL an den Gateanschluß des N-Kanal-MOS-Transistors 123 in der Gateschaltung G2 über den Inverter 125 sowie an den Gateanschluß des P-Kanal-MOS-Transistors 122 in der Gateschaltung G2 über den Inverter 125 und 126 angelegt. Die Ausgaben der Gatterschaltungen G1 und G2 werden an den Inverter 127 gegeben. Die Ausgabe des Inverters 127 wird ein Ausgabesignal ϕ3 von dem Multiplexer 113.
  • Wenn der Chip in den 4K Auffrischmodus gesetzt ist, ist das Auswahlsignal SEL in den ”H”-Pegel gesetzt und die MOS-Transistoren 122, 123 der Gatterschaltung G1 werden leitend gemacht, während die MOS-Transistoren 122, 123 der Gatterschaltung G2 nichtleitend gemacht werden. Dies verursacht ein Aktivieren eines Inverters, der durch die MOS-Transistoren 121, 124 der Gatterschaltung G1 gebildet ist, und ein Taktsignal ϕ1 wird über die Gatterschaltung G1 und den Inverter 127 ausgegeben.
  • Auch wenn der Chip in den 8K Auffrischmodus gesetzt ist, wird das Auswahlsignal SEL in den ”L”-Pegel gesetzt und die MOS-Transistoren 122 und 123 der Gatterschaltung G1 werden nicht-leitend gemacht, während die MOS-Transistoren 122, 123 der Gatterschaltung G2 leitend gemacht werden. Dies verursacht eine Aktivierung eines Inverters, der durch die MOS-Transistoren 121, 124 der Gatterschaltung G2 gebildet ist, und ein Taktsignal ϕ2 wird über die Gatterschaltung G2 und den Inverter 127 ausgegeben.
  • In anderen Worten, wenn der Chip in den 4K Auffrischmodus gesetzt ist, wird Taktsignal ϕ1 das Taktsignal ϕ3, und wenn der Chip in den 8K Auffrischmodus gesetzt ist, wird das Taktsignal ϕ2 das Taktsignal ϕ3. Das Taktsignal ϕ3 wird in die Erzeugungsschaltung für doppelte Zeitdauer 111 und den Multiplexer 114 eingegeben.
  • Die Erzeugungsschaltung für doppelte Zeitdauer 111 wandelt das Taktsignal ϕ3 von dem Multiplexer 113 in ein Taktsignal ϕ4 mit einer Zeitdauer (16 μs oder 32 μs), die doppelt so lang wie Zeitdauer (8 μs oder 16 μs) des Taktsignals ϕ3 ist, um. Das Taktsignal ϕ4 wird in die Erzeugungsschaltung für doppelte Zeitdauer 112 und den Multiplexer 114 eingegeben.
  • Die Erzeugungsschaltung für doppelte Zeitdauer 112 wandelt das Taktsignal ϕ4 von der Erzeugungsschaltung für doppelte Zeitdauer 111 in ein Taktsignal ϕ5 mit einer Zeitdauer (32 μs oder 64 μs) um, die doppelt so lang wie die Zeitdauer (16 μs oder 32 μs) des Taktsignals ϕ4 ist. Das Taktsignal ϕ5 wird in den Multiplexer 114 eingegeben.
  • Genauer werden, wenn der Chip in dem 4K Auffrischmodus gesetzt ist, die Taktsignale ϕ3, ϕ4 und ϕ5 mit jeweils einer Zeitdauer von 8 μs, 16 μs und 32 μs in den Multiplexer 114 eingegeben, und wenn der Chip in dem 8K Auffrischmodus gesetzt ist, werden die Taktsignal ϕ3, ϕ4, ϕ5 jeweils mit einer Zeitdauer von 16 μs, 32 μs und 64 μs in den Multiplexer 114 eingegeben.
  • Der Multiplexer überträgt nur eines der Taktsignale ϕ3, ϕ4, ϕ5 entsprechend den Ausgabesignalen ϕ115, ϕ116 der Programmierschaltungen 115, 116.
  • Genauer wird, wie in 22 gezeigt ist, der Multiplexer 114 mit drei Gatterschaltungen G3, G4 und G5, Invertern 131 bis 136 sowie NAND-Gatter 137 bis 139 vorgesehen. Die Gatterschaltungen G3, G4, G5 enthalten jeweils P-Kanal-MOS-Transistoren 121, 122 und N-Kanal-MOS-Transistoren 123, 124, die zwischen einer Versorgungsleitung 91 und einer Erdungsleitung 92 in Reihe geschaltet sind.
  • Das Taktsignal ϕ3 wird an die Gateanschlüsse der MOS-Transistoren 121 und 124 in der Gatterschaltung G3 angelegt. Das Taktsignal ϕ4 wird an die Gateanschlüsse der MOS-Transistoren 121 und 124 in der Gatterschaltung G4 angelegt. Das Taktsignal ϕ5 wird an die Gateanschlüsse der MOS-Transistoren 121 und 124 in der Gatterschaltung G5 angelegt.
  • Das Ausgabesignal ϕ115 der Programmierschaltung 115 wird über einen Inverter 131 zu einem Eingabeknoten des NAND-Gatter 137 eingegeben, während es direkt an einen Eingabeknoten der NAND-Gatter 138, 139 angelegt wird. Das Ausgabesignal ϕ116 der Programmierschaltung 116 wird an den anderen Eingabeknoten des NAND-Gatter 139 über einen Inverter 132 angelegt, während es an die anderen Eingabeknoten der NAND-Gatter 137, 138 direkt angelegt wird.
  • Ein Ausgabesignal ϕ137 des NAND-Gatter 137 wird an einen Gateanschluß des N-Kanal-MOS-Transistors 123 in der Gateschaltung G3 durch einen Inverter 133 angelegt, während es an den P-Kanal-MOS-Transistor 122 der Gatterschaltung G3 direkt angelegt wird. Ein Ausgabesignal ϕ138 des NAND-Gatter 138 wird an den Gateanschluß des N-Kanal-MOS-Transistors 123 in der Gateschaltung G4 durch einen Inverter 134 angelegt, während es direkt an den P-Kanal-MOS-Transistor 122 der Gatterschaltung G4 angelegt wird. Ein Ausgabesignal ϕ139 des NAND-Gatter 139 wird an den Gateanschluß des N-Kanal-MOS-Transistors 123 in der Gateschaltung G5 über einen Inverter 135 angelegt, während es an den P-Kanal-MOS-Transistor 122 der Gatterschaltung G5 direkt angelegt wird. Die Ausgaben der Gatterschaltungen G3, G4 und G5 werden an den Inverter 136 angelegt. Die Ausgabe des Inverters 136 wird ein Ausgabesignal ϕ6 des Multiplexers 114.
  • Die Programmierschaltungen 115 und 116 sind identisch zu der in 6 gezeigten Programmierschaltung 93.
  • Wenn die Auffrischperiode des Chips 64 μs ist, ist die Sicherung 43 der Programmierschaltung 115 unterbrochen, so daß das Ausgabesignal ϕ115 der Programmierschaltung 115 im ”L”-Pegel ist und die Sicherung 43 der Programmierschaltung 116 ist nicht unterbrochen, so daß das Ausgabesignal ϕ116 der Programmierschaltung 116 auf den ”H”-Pegel eingestellt ist. Somit erreicht nur das Ausgabesignal ϕ137 von den Ausgabesignalen ϕ137 bis ϕ139 der NAND-Gatter 137 bis 139 den ”L”-Pegel, die MOS-Transistoren 122, 123 der Gatterschaltung G3 werden leitend gemacht und ein Inverter, der durch die MOS-Transistoren 121 und 124 der Gatterschaltung G3 gebildet ist, wird aktiviert. Folglich wird das Taktsignal ϕ3 durch die Gatterschaltung G3 und den Inverter 136 ausgegeben.
  • Wenn die Auffrischperiode des Chips 128 μs ist, ist die Sicherung 43 der Programmierschaltungen 115 und 116 nicht unterbrochen, so daß die Ausgabesignale ϕ115, ϕ116 der Programmierschaltungen 115 und 116 beide auf den ”H”-Pegel gesetzt sind. Somit erreicht nur das Ausgabesignal ϕ138 von den Ausgabesignalen ϕ137 bis ϕ139 der NAND-Gatter 137 bis 139 den ”L”-Pegel und die MOS-Transistoren 122, 123 der Schaltung G4 werden leitend gemacht und der Inverter, der durch die MOS-Transistoren 121 und 124 der Gatterschaltung G4 gebildet ist, wird aktiviert. Folglich wird das Taktsignal ϕ4 durch die Gatterschaltung G4 und den Inverter 136 ausgegeben.
  • Wenn die Auffrischperiode des Chips 256 μs ist, ist die Sicherung 43 der Programmierschaltung 116 unterbrochen, so daß das Ausgabesignal ϕ116 der Programmierschaltung 116 auf den ”L”-Pegel gesetzt ist, und die Sicherung 43 der Programmierschaltung 115 ist nicht unterbrochen, so daß das Ausgabesignal ϕ115 der Programmierschaltung 115 auf den ”H”-Pegel gesetzt ist. Somit erreicht nur das Ausgabesignal ϕ139 von den Ausgabesignalen ϕ137 bis ϕ139 der NAND-Gatter 137 bis 139 den ”L”-Pegel und die MOS-Transistoren 122, 123 der Gatterschaltung G5 werden leitend gemacht und der Inverter, der durch die MOS-Transistoren 121, 124 der Gatterschaltung G5 gebildet ist, wird aktiviert. Folglich wird das Taktsignal ϕ5 durch die Gatterschaltung G5 und den Inverter 136 ausgegeben.
  • In anderen Worten wird das Taktsignal ϕ3 das Taktsignal ϕ6, wenn der Chip ein 64 ms-Produkt ist, wird das Taktsignal ϕ4 das Taktsignal ϕ6, wenn der Chip ein 128 ms-Produkt ist, wird das Taktsignal ϕ5 das Taktsignal ϕ6, wenn der Chip ein 256 ms-Produkt ist.
  • Der Grund dafür, das der Multiplexer 113 durch das Auswahlsignal SEL gesteuert wird, während der Multiplexer 114 durch die Ausgabesignale ϕ115 und ϕ116 der Programmierschaltung 115 und 116 gesteuert wird, ist der folgende. Da die Auffrischperiode des Chips durch die Speicherhaltefähigkeit der Speicherzelle bestimmt ist, kann die Auffrischperiode in einer festgelegten Art programmiert werden. Dieses Programmieren wird durchgeführt, wenn beispielsweise eine fehlerhafte Speicherzelle beseitigt bzw. repariert werden soll. Inzwischen ist die Bestimmung, ob der Chip in den 4K Auffrischmodus oder den 8K Auffrischmodus gesetzt wird, zu der Zeit vor dem Versenden oder zu der Zeit des Zusammenbaues gemacht. Folglich ist es schwierig, ein Programmieren in einer festgelegten Art für den Refreshmodus durchzuführen und daher wird er durch das Auswahlsignal SEL gesetzt.
  • Im folgenden wird beschrieben, wie der interne Zeitgeber verwendet wird. Zuerst wird die Zeitdauer des von dem spannungsgesteuerten Oszillator 75 ausgegebenen Taktsignals ϕ1 genau auf 8 μs durch den Stromeinstellabschnitt 80 eingestellt. Als nächstes wird das Programmieren der Programmierschaltungen 115, 116 entsprechend der Auffrischperiode des Chips durchgeführt, und eines der Taktsignale ϕ3, ϕ4 und ϕ5 wird ausgewählt. Wenn der Auffrischmodus bestimmt ist, wird das Auswahlsignal SEL auf den ”H” oder ”L”-Pegel gesetzt, um eines der Taktsignale ϕ1 und ϕ2 auszuwählen. Das obige Einstellen bestimmt die Zeitdauer des Taktsignals ϕ6.
  • In dieser Ausführungsform wird ein Effekt erreicht, der ähnlich zu dem der vierten Ausführungsform ist. Obwohl es in der vierten Ausführungsform möglich war, eine Einstellung der Oszillationsperiode des Oszillators 75 in einem Bereich der 0,5 bis 1,5 mal so groß wie die innewohnende bzw. eigene Oszillationsperiode des Oszillators 75 ist durchzuführen, ist es in dieser Ausführungsform möglich, ein Einstellen der Oszillationsperiode des Oszillators 75 in einem größeren Bereich von 0,5 bis 12 mal die dem Oszillator 75 eigenen Oszillationsperiode ist, durchzuführen.
  • Achte Ausführungsform
  • In der ersten bis siebten Ausführungsform wurden DRAM-Chips verwirklicht, bei denen die Oszillationsfrequenz eines eingebauten Oszillators geändert und eingestellt werden kann. In der unten beschriebenen Ausführungsform wird eine Frequenzmeßvorrichtung zum Messen der Frequenz des Taktsignals ϕ, das von dem DRAM-Chip, der in der ersten bis siebten Ausführungsform gezeigt ist, ausgegeben wird, verwirklicht. Die Spezifikation der Anforderungen an die Betriebseigenschaften sind wie folgt.
    Die minimale Auflösung der gemessenen Periode: 0,1 μs oder weniger (1% oder weniger der gewünschten Periode)
    Bereich der gemessenen Periode (Frequenz): 1 μs–20 μs (50 kHz–500 kHz)
  • 23 ist ein Blockdiagramm, das einen Aufbau einer Frequenzmeßvorrichtung 141 entsprechend der achten Ausführungsform zeigt. Wie in 23 gezeigt ist, enthält diese Frequenzmeßvorrichtung 141 einen Signaleingabeanschluß 142, einen Vergleicher 143, einen Speicherabschnitt 144 und einen Frequenzerfassungsabschnitt 145.
  • Der Signaleingabeanschluß 142 wird mit dem Taktsignal ϕ des DRAM-Chips 140 versorgt. Der Vergleicher 143 weist ein vorbestimmtes Referenzniveau Vref auf und gibt einen ”H”-Pegel in Reaktion auf den Pegel des durch den Signaleingabeanschluß 142 eingegebenen Taktsignal ϕ der größer ist als der Referenzpegel Vref, während er einen ”L”-Pegel in Reaktion auf den Pegel des Taktsignals ϕ, der kleiner als der Referenzpegel Vref ist, aus. Hier sollte der Vergleicher 143 abwechselnd einen ”H”-Pegel und einen ”L”-Pegel mit der Dauer der gleichen Zeitperiode für jeden Pegel ausgeben.
  • Der Speicherabschnitt 144 enthält und speichert die Ausgabe des Vergleichers 143 mit einer konstanten Periode, die genügend kürzer als die Periode des Taktsignals ϕ ist. Zu dieser Zeit speichert der Speicherabschnitt 144 ”P” (Durchgang), wenn die Ausgabe des Vergleichers 143 im ”H”-Pegel ist, und ”F” (Fehler), wenn die Ausgabe des Vergleichers 143 im ”L”-Pegel ist. Zusätzlich erhöht der Speicherabschnitt 144 die Adresse zum Speichern der Ergebnisse des Abstastens durch einmaliges Abtasten des Vergleichers 143.
  • Der Frequenzerfassungsabschnitt 145 liest nacheinander die Ergebnisse des Abtastens aus, die in dem Speicherabschnitt 144 gespeichert sind, um den Änderungspunkt zu erfassen, bei dem das Ergebnis des Lesens sich von ”F” zu ”P” ändert. Dann zählt der Frequenzerfassungsabschnitt 145 die Anzahl der Abtastungen zwischen zwei Änderungspunkten, um eine Berechnung von (gezählte Anzahl) × (Abtastperiode) durchzuführen, so daß die Periode [= 1/(Frequenz)] des Taktsignals ϕ erhalten wird.
  • In dieser Ausführungsform kann die Periode des von dem DRAM-Chip ausgegebenen Taktsignals ϕ automatisch und einfach erfaßt werden.
  • Neunte Ausführungsform
  • 25 ist ein Blockdiagramm, das einen Aufbau einer Frequenzmeßvorrichtung 151 entsprechend der neunten Ausführungsform zeigt. Wie in 25 gezeigt ist, enthält diese Frequenzmeßvorrichtung 151 eine PLL-Schaltung 152 und eine Frequenzerfassungsschaltung 155. Die PLL-Schaltung 152 enthält eine Steuerspannungserzeugungsschaltung 153 und einen spannungsgeteuerten Oszillator 154. Die Steuerspannungserzeugungsschaltung 153 empfängt ein von dem DRAM-Chip 140 ausgegebenes Taktsignal ϕ und ein von dem spannungsgesteuerten Oszillator 154 ausgegebenes internes Taktsignal ϕ' und gibt eine Steuerspannung Vco entsprechend des Phasenunterschiedes zwischen den beiden Taktsignalen ϕ und ϕ' aus.
  • Wie in 26 gezeigt ist, weist der spannungsgesteuerte Oszillator 154 einen Aufbau aus, der identisch zu dem des spannungsgesteuerten Oszillators 75 in 14 ist, und der spannungsgesteuert Oszillator 154 empfängt das von der Steuerspannungserzeugungsschaltung 153 ausgegebene Steuerpotential Vco an dem Gateanschluß des N-Kanal-MOS-Transistors 70 in der Vorspannungserzeugungsschaltung 68. Der spannungsgesteuerte Oszillator 154 oszilliert mit einer Frequenz, die dem Steuerpotential Vco entspricht, und oszilliert nachdem er gesperrt bzw. festgesetzt wurde mit einer Frequenz, die die gleiche ist wie die des Taktsignals ϕ des DRAM-Chips 140.
  • Die Frequenzerfassungsschaltung 155 speichert die Beziehung zwischen der Oszillationsfrequenz des spannungsgesteuerten Oszillators 154 und dem Steuerpotential Vco (oder des Stromes Ico, der durch die Vorspannungserzeugungsschaltung 68 fließt). Die Frequenzerfassungsschaltung 155 erfaßt das Steuerpotential Vco (oder den Strom Ico) des spannungsgesteuerten Oszillators 154, so daß die Oszillationsfrequenz des spannungsgesteuerten Oszillators 154, d. h. die Frequenz des Taktsignals ϕ des DRAM-Chips, von dem Ergebnis dieses Erfassens erhalten wird.
  • In dieser Ausführungsform kann die Frequenz des Taktsignals ϕ des DRAM-Chips einfach mit einem Aufbau, der einfacher im Vergleich zu dem der achten Ausführungsform ist, erfaßt werden.
  • Zehnte Ausführungsform
  • 27 ist ein Blockdiagramm, das einen Aufbau einer Frequenzmeßvorrichtung 161 entsprechend einer zehnten Ausführungsform zeigt. Wie in 27 gezeigt ist, enthält diese Frequenzmeßvorrichtung 165 eine DLL-Schaltung 162 und eine Frequenzerfassungsschaltung 165. Die DLL-Schaltung 162 enthält eine Steuerspannungerzeugungsschaltung 163 und eine spannungsgesteuerte Verzögerungsschaltung 164.
  • Die Steuerspannungserzeugungsschaltung 163 empfängt ein von dem DRAM-Chip 140 ausgegebenes Taktsignal ϕ und ein von der spannungsgesteuerten Verzögerungsschaltung 164 ausgegebenes Taktsignal ϕ' und gibt ein Steuerpotential Vco aus, das dem Phasenunterschied zwischen den beiden Taktsignalen ϕ und ϕ' entspricht.
  • Wie in 28 gezeigt ist, weist die spannungsgesteuerte Verzögerungsschaltung 164 eine ähnliche Struktur zu der des spannungsgesteuerten Oszillators 154 in 27 auf, bei dem der Inverter 73.1 das Taktsignal ϕ empfängt und der Inverter 73.K das interne Taktsignal ϕ' ausgibt. Nach dem Sperren bzw. Festsetzen gibt die spannungsgesteuerte Verzögerungsschaltung 164 ein interne Taktsignal ϕ' aus, das im Vergleich zu dem Taktsignal ϕ um eine Periode verzögert ist.
  • Die Frequenzerfassungsschaltung 165 speichert die Beziehung zwischen der Verzögerungszeit der spannungsgesteuerten Verzögerungsschaltung 164 und dem Steuerpotential Vco (oder dem Strom Ico, der durch die Vorspannungserzeugungsschaltung 68 fließt).
  • Die Frequenzerfassungsschaltung 165 erfaßt die Steuerspannung Vco (oder den Strom Ico) der spannungsgesteuerten Verzögerungsschaltung 164, so daß die Verzögerungszeit der spannungsgesteuerten Verzögerungsschaltung 164, das ist die Zeitdauer des Taktsignals ϕ des DRAM-Chips, von dem Ergebnis dieses Erfassens erhalten wird.
  • Ein ähnlicher Effekt zu dem der neunten Ausführungsform wird in dieser Ausführungsform auch erreicht.

Claims (5)

  1. Halbleitereinrichtung zum Durchführen eines vorgeschriebenen Betriebs synchron mit einem Taktsignal mit einem Oszillator (7) zum Erzeugen des Taktsignals, bei dem die Oszillationsfrequenz geändert werden kann, und einem Einstellmittel (10–13) zum Ändern und Einstellen der Oszillationsfrequenz des Oszillators (7), bei der der Oszillator (75) eine Mehrzahl von Invertern (73.1–73.K), die in einer Ringform verbunden sind, einen ersten Transistor (72.1–72.K), der entsprechend zu jedem der Inverter (73.1–73.K) vorgesehen ist und zwischen einem Versorgungsknoten des entsprechenden Inverters (73.1–73.K) und einer Potentialversorgungsleitung geschaltet ist und einen zweiten Transistor (74.1–74.K), der entsprechend zu jedem der Inverter (73.1–73.K) vorgesehen ist und zwischen einem Erdungsknoten des entsprechenden Inverters (73.1–73.K) und einer Erdungsleitung geschaltet ist, enthält und das Einstellmittel (10–13, 60) die Eingabespannung des ersten und des zweiten Transistors ändert und einstellt, wobei das Einstellmittel (10–13, 60) eine Konstantstromquelle (61) zum Bewirken des Fliessens eines konstanten Stroms, einen dritten Transistor (66, 64, 62), der in Reihe mit der Konstantstromquelle (61) verbunden ist und mit einem von dem ersten und zweiten Transistor (72.1–72.K, 74.1–74.K) eine Stromspiegelschaltung bildet, eine Mehrzahl von vierten Transistoren (63, 65, 67), die jeweils seriell mit dem dritten Transistor (66, 64, 62) verbunden sind zum Teilen des Ausgabestromflusses der Konstantstromquelle (61) und eine Sicherung (43), die jeweils zu jedem der vierten Transistoren (63, 65, 67) zum Festlegen des jeweiligen vierten Transistors (63, 65, 67) in einen leitenden Zustand oder nichtleitenden Zustand durch Unterbrechen vorgesehen ist, enthält.
  2. Halbleitereinrichtung nach Anspruch 1, bei der das Einstellmittel (80) eine Mehrzahl von Konstantstromquellen (83–86) zum Bewirken eines jeweils konstanten Stromflusses, einen dritten Transistor (81), der mit einem Ausgabeknoten von jedem der Mehrzahl von Konstantstromquellen (83–86) zum Bilden einer Stromspiegelschaltung mit einem von dem ersten und dem zweiten Transistor (72.1–72.K, 74.1–74.K) verbunden ist, und eine Sicherung (43), die entsprechend zu jeder der Konstantstromquellen (83–86) zum Festlegen der entsprechenden Konstantstromquelle (83–86) in einen aktiven oder einen inaktiven Zustand vorgesehen ist, enthält.
  3. Halbleitereinrichtung nach Anspruch 1 oder 2, bei der eine Mehrzahl von Signalumwandlungsmitteln (110–112), die in Reihe verbunden sind, bei denen das von dem Oszillator (75) aus gegebene Taktsignal in eine erste Stufe eingegeben wird, wobei jede der Mehrzahl von Signalumwandlungsmitteln (110–112) die Taktsignaleingabe von seiner vorherigen Stufe zu einem Taktsignal mit einer Periode, die ein Mehrfaches der Periode des Eingabetaktsignals ist, umwandelt und das umgewandelte Signal an die folgende Stufe ausgibt, ein Auswahlmittel (114) zum Auswählen eines Taktsignals von dem von dem Oszillator (75) ausgegebenen Taktsignal und der Mehrzahl von von der Mehrzahl von Signalumwandlungsmitteln (110–112) ausgegebenen Taktsignalen, und eine interne Schaltung (204) zum Durchführen eines vorbeschriebenen Betriebs synchron mit dem durch das Auswahlmittel (114) ausgewählten Taktsignal vorgesehen sind.
  4. Halbleitereinrichtung nach Anspruch 3, bei der das Auswahlmittel (114) eine Mehrzahl von Gattermitteln (G3–G5), die jeweils entsprechend zu einem von dem Oszillator (75) und der Mehrzahl von Signalumwandlungsmitteln (110–112) vorgesehen sind, zu denen die Taktsignalausgabe des entsprechenden Oszillators (75) oder der Signalumwandlungsmittel (110–112) eingegeben wird, und eine Sicherung (115, 116), die entsprechend zu jedem der Gattermittel (G3–G5) zum Festlegen des entsprechenden Gattermittels (G3–G5) in einen leitenden oder nicht-leitenden Zustand durch Unterbrechen vorgesehen sind, enthält.
  5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, bei der ein Ausgabemittel (2–5) zum externen Entnehmen des von dem Oszillator (7) ausgegebenen Taktsignals vorgesehen ist.
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