DE19620666A1

DE19620666A1 - Halbleitereinrichtung und Testvorrichtung dafür

Info

Publication number: DE19620666A1
Application number: DE19620666A
Authority: DE
Inventors: Tsukasa Ooishi; Tomoya Kawagoe; Hideto Hidaka; Mikio Asakura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-23
Filing date: 1996-05-22
Publication date: 1997-01-09
Also published as: JPH0969288A; KR970004012A; DE19655033B4; KR100238997B1; DE19655034B4; DE19655033B9; US6054885A; US5828258A; JP3862306B2; US20020021179A1; US6690241B2

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtungen und eine Testvorrichtung dafür. Genauer betrifft die vorliegen de Erfindung eine Halbleitereinrichtung, die einen vorgeschrie benen Betrieb synchron zu einem Taktsignal durchführt, und eine Testvorrichtung dafür.

Fig. 29 ist ein Schaltungsblockdiagramm, das einen Aufbau eines der Anmelderin bekannten dynamischen Direktzugriffspeicher-(im folgenden als DRAM bezeichnet)Chips zeigt. Wie in Fig. 29 ge zeigt ist, enthält dieser DRAM-Chip einen Stromversorgungsan schluß 201, einen Erdungsanschluß 202, einen internen Zeitgeber (Timer) 203 und eine interne Schaltung 204. Der interne Zeitge ber 203 und die interne Schaltung 204 empfangen beide eine Ver sorgungsspannung Vcc und ein Erdungspotential GND extern über den Versorgungsanschluß 201 und den Erdungsanschluß 202. Der interne Zeitgeber 203 enthält einen Oszillator mit einer selbsterregten Schwingung, wie einen Ringoszillator, und legt ein Taktsignal Φ mit einer vorgegebenen Frequenz an die interne Schaltung 204 an. Die interne Schaltung 204 führt einen vorge schriebenen Betrieb (z. B. einen Auffrischbetrieb) synchron mit dem Taktsignal Φ durch.

In dem der Anmelderin bekannten DRAM-Chip gab es jedoch die Schwierigkeit, daß sich aufgrund der Unregelmäßigkeit bei der Herstellung der Wert der Frequenz des Taktsignals Φ von dem ur sprünglich eingestellten Wert verschiebt, so daß die gewünsch ten Betriebseigenschaften nicht erreicht werden können. Wenn zum Beispiel die Frequenz des Taktsignals Φ unnötig hoch wird, wird die Verlustleistung sich zu einem ungewünschten Ausmaß er höhen oder es wird ein fehlerhafter Betrieb in dem System, das den DRAM enthält, auftreten, da die interne Schaltung 204 sich nicht mit den externen Komponenten verbinden bzw. koppeln kann. Jedoch wurde in dem der Anmelderin bekannten DRAM-Chip nicht einmal ein Mittel zum externen Entnehmen des Taktsignals Φ vor gesehen, um seine Frequenz zu messen.

Das der Erfindung zugrundeliegende Problem ist, eine Halblei tereinrichtung zur Verfügung zu stellen, in der eine Oszillati onsfrequenz eines eingebauten Oszillators extern gemessen wer den kann.

Weiterhin soll eine Halbleitereinrichtung zur Verfügung ge stellt werden, an die ein Taktsignal extern angelegt werden kann, um die interne Schaltung zu testen.

Weiterhin soll eine Halbleitereinrichtung zur Verfügung ge stellt werden, bei der eine Oszillationsfrequenz eines einge bauten Oszillators geändert und eingestellt oder gesteuert wer den kann.

Weiter soll eine Testvorrichtung zum Messen einer Oszillations frequenz von einem Oszillator, der in einer Halbleitereinrich tung vorgesehen ist, zur Verfügung gestellt werden.

In einer ersten Halbleitereinrichtung entsprechend der vorlie genden Erfindung ist eine Ausgabeschaltung zum externen Entneh men einer Taktsignalausgabe eines Oszillators vorgesehen. Folg lich ist es möglich, das Taktsignal extern zu entnehmen und seine Frequenz zu messen.

In einer zweiten Halbleitereinrichtung gemäß der vorliegenden Erfindung ist eine Auswahlschaltung zum Auswählen eines Taktsi gnales von einer externen Taktsignaleingabe und einer internen Taktsignalausgabe eines Oszillators vorgesehen. Folglich ist es möglich, ein Taktsignal extern anzulegen und die interne Schal tung zu testen.

Weiterhin ist es bevorzugt, daß eine Signaleingabe/Ausgabe schaltung weiter vorgesehen ist zum Anlegen eines internen Taktsignals an die interne Schaltung und zum externen Ausgeben des internen Taktsignals in Reaktion auf die Auswahl des inter nen Taktsignals durch die Auswahlschaltung und zum Blockieren der Eingabe des internen Taktsignals zu der internen Schaltung und Anlegen des externen Taktsignales an die interne Schaltung in Reaktion auf die Auswahl des externen Taktsignals durch die Auswahlschaltung. Somit ist es auch möglich, das interne Takt signal extern zu entnehmen, um seine Frequenz zu messen.

In einer dritten Halbleitereinrichtung gemäß der vorliegenden Erfindung sind ein Oszillator, in dem die Oszillationsfrequenz geändert werden kann, und eine Einstellschaltung zum Ändern und Einstellen der Oszillationsfrequenz des Oszillators vorgesehen. Folglich ist es sogar, wenn die Oszillationsfrequenz des Oszil lators von dem ursprünglich eingestellten Wert verschoben ist, möglich, die Oszillationsfrequenz des Oszillators auf den ur sprünglich eingestellten Wert einzustellen.

Weiterhin enthält der Oszillator bevorzugt eine Mehrzahl von Invertern, die in einer Ringform verbunden sind, und eine Schaltung variabler kapazitiver Impedanz bzw. variabler Kapazi tät, mit der der Ausgabeknoten von jedem Inverter verbunden ist. Somit ist es durch Ändern und Einstellen des Wertes der kapazitiven Impedanz bzw. der Kapazität der Schaltung mit va riabler kapazitiver Impedanz möglich, die Oszillationsfrequenz des Oszillators zu ändern und einzustellen.

Zusätzlich ist bevorzugt bei jedem der Inverter des Oszillators ein Transistor vorgesehen, so daß ein eindringender Strom ver hindert wird. Der Transistor ist zumindest mit einem von dem Abschnitt zwischen einem Versorgungsspannungsknoten des Inver ters und der Versorgungsleitung und dem Abschnitt zwischen ei nem Erdungsknoten des Inverters und der Erdungsleitung verbun den. Sein Gateanschluß wird mit einem zwischen dem Versorgungs spannungspotential und dem Erdungspotential dazwischenliegenden Potential versorgt. Somit wird der Leistungsverbrauch redu ziert.

Weiterhin enthält die Schaltung mit variabler kapazitiver Impe danz bevorzugt eine Mehrzahl von Übertragungsgattern und Kon densatoren, die in Reihe geschaltet sind. Die Einstellschaltung enthält eine Sicherung, die jeweils zu jedem Übertragungsgatter vorgesehen ist, zum festhalten des entsprechenden Transfergat ters in einem leitenden Zustand oder einen nicht-leitenden Zu stand durch Unterbrechung. Somit kann der Wert der kapazitiven Impedanz der Schaltung mit variabler kapazitiver Impedanz ein fach und ohne Fehler eingestellt werden.

Weiterhin enthält der Oszillator bevorzugt eine Mehrzahl von Invertern, die in einer Ringform bzw. in einem Ring verbunden sind, und einen ersten und zweiten Transistor zum Zurverfü gungstellen eines Treiberstroms für jeden Inverter. Somit kann das Ändern und Einstellen der Oszillationsfrequenz des Oszilla tors durch Ändern und Einstellen der Eingabespannung des ersten und zweiten Transistors durchgeführt werden.

Weiterhin enthält die Einstellschaltung bevorzugt eine Kon stantstromquelle, einen dritten Transistor, der mit der Kon stantstromquelle in Reihe geschaltet ist, die eine Spiegel schaltung mit einem des ersten und zweiten Transistors bildet, eine Mehrzahl von vierten Transistoren, die parallel mit dem Transistor geschaltet sind, und eine Signalerzeugungsschaltung, die jeweils zu jedem der vierten Transistoren vorgesehen ist, so daß der entsprechende vierte Transistor in Reaktion auf ein externes Signal leitend oder nicht-leitend gemacht wird. Somit ist es möglich, die Eingabespannung des ersten und des zweiten Transistors einfach zu ändern und einzustellen.

Zusätzlich enthält die Einstellschaltung bevorzugt eine Mehr zahl von Konstantstromquelle, die jeweils einen Konstantstrom erzeugen, einen dritten Transistor, der eine Stromspiegelschal tung mit einem von dem ersten und zweiten Transistor bildet, und eine Sicherung, die jeweils zu jeder Konstantstromquelle vorgesehen ist, um die entsprechende Konstantstromquelle in ei nen aktiven Zustand oder einen inaktiven Zustand festzusetzen. Somit kann die Eingabespannung des ersten und des zweiten Tran sistors einfach und ohne Fehler geändert und eingestellt wer den.

Weiterhin ist es bevorzugt, daß eine Mehrzahl von Signalumwand lungsschaltungen, Auswahlschaltungen und internen Schaltungen weiter vorgesehen sind. Ein von dem Oszillator ausgegebenes Taktsignal wird in die Signalumwandlungsschaltung der ersten Stufe eingegeben. Jede der Signalumwandlungsschaltungen wandelt das von seiner vorhergehenden Stufe eingegebene Taktsignal um, so daß eine Periode erhalten wird, die eine Mehrzahl der Peri oden des Taktsignals ist, und gibt das umgewandelte Taktsignal zu der folgenden Stufe aus. Die Auswahlschaltung wählt eines von dem von dem Oszillator ausgegebenen Taktsignal und einer Mehrzahl von einer Mehrzahl von Signalumwandlungsschaltungen ausgegebenen Taktsignalen aus. Die interne Schaltung führt ei nen vorgeschriebenen Betrieb synchron mit dem durch die Aus wahlschaltung ausgewählten Taktsignal aus. Somit wird der Ein stellbereich der Oszillationsfrequenz um ein Mehrfaches größer gemacht.

Weiterhin enthält die Auswahlschaltung bevorzugt eine Mehrzahl von Gatterschaltungen, die entsprechend zu einem von dem Oszil lator und der Mehrzahl von Signalumwandlungsschaltungen vorge sehen ist, zu der die Taktsignalausgabe des entsprechenden Os zillators oder der Signalumwandlungsschaltung eingegeben wird, und eine Sicherung, die jeweils zu jeder Gatterschaltung vorge sehen ist, um die entsprechende Gatterschaltung in einen lei tenden Zustand oder einen nicht-leitenden Zustand durch Unter brechung festzusetzen. Somit ist die Auswahlschaltung einfach konstruiert.

Weiterhin ist bevorzugt, daß eine Ausgabeschaltung weiterhin vorgesehen ist zum externen Entnehmen des von dem Oszillator ausgegebenen Taktsignals. Damit ist es möglich, die Taktfre quenz des von der Ausgabeschaltung extern aus gegebenen Taktsi gnals zu messen, während die Oszillationsfrequenz des Oszilla tors geändert und eingestellt wird.

In einer vierten Halbleitereinrichtung gemäß der vorliegenden Erfindung sind auch ein Oszillator, bei dem die Steuerung der Oszillationsfrequenz möglich ist, und eine Meßschaltung zum Messen des ausgewählten Betriebsmodus vorgesehen. Die Oszilla tionsfrequenz des Oszillators wird entsprechend dem gemessenen Ergebnis der Meßschaltung gesteuert. Folglich wird ein Taktsi gnal mit einer Frequenz, die zum Ausführen des ausgewählten Be triebsmodus geeignet ist, erzeugt, so daß jeder Betriebsmodus richtig durchgeführt wird.

In einer fünften Halbleitereinrichtung gemäß der vorliegenden Erfindung sind ein Oszillator, bei dem die Steuerung der Oszil lationsfrequenz möglich ist, eine interne Potentialerzeugungs schaltung, die durch eine Taktsignalausgabe des Oszillators ge trieben wird, und eine Erfassungsschaltung zum Erfassen des Un terschiedes zwischen einem internen Potential und einem vorge gebenen Zielpotenial vorgesehen. Die Oszillationsfrequenz des Oszillators wird entsprechend dem Ergebnis des Erfassens durch die Erfassungsschaltung gesteuert. Folglich kann ein stabiles internes Potential erreicht werden.

Weiterhin gibt in einer ersten Testvorrichtung gemäß der vor liegenden Erfindung eine Vergleichsschaltung ein erstes oder ein zweites Signal aus, entsprechend ob der Pegel des Taktsi gnals niedriger oder höher als der Referenzpegel ist, während eine Speicherschaltung aufeinanderfolgend die Ausgabe der Ver gleichsschaltung mit einer vorgegebenen Abtastzeitdauer spei chert. Eine Leseschaltung liest nacheinander die in der Spei cherschaltung gespeicherten Signale und eine Erfassungsschal tung erfaßt den Änderungspunkt, bei dem das Ergebnis des Lesens sich von dem ersten Signal zu dem zweiten Signal ändert und er faßt dann die Zeitdauer des Taktsignals von der Anzahl der Ab tastungen zwischen zwei Änderungspunkten. Somit kann die Oszil lationsfrequenz des Oszillators in der Halbleitereinrichtung einfach festgestellt werden.

In einer zweiten Testvorrichtung gemäß der vorliegenden Erfin dung ist ein spannungsgesteuerter Oszillator zum Ausgeben eines internen Taktsignals, das synchron mit einem Taktsignal ist, vorgesehen, und eine Oszillationsfrequenz des Oszillators wird basierend auf den Betriebsparameter des spannungsgesteuerten Oszillators erfaßt. Somit die Oszillationsfrequenz des Oszilla tors in der Halbleitereinrichtung mit einer einfachen Struktur erfaßt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen

Fig. 1 ein Blockdiagramm, das einen Aufbau eines DRAM-Chips entsprechend der ersten Ausfüh rungsform der vorliegenden Erfindung zeigt,

Fig. 2 ein Schaltungsblockdiagramm, das einen Aufbau eines internen Zeitgebers in dem in Fig. 1 ge zeigten DRAM-Chip zeigt,

Fig. 3 ein Schaltungsblockdiagramm, das einen Aufbau einer Schaltung mit variabler kapazitiver Im pedanz in dem in Fig. 2 gezeigten internen Zeitgeber zeigt,

Fig. 4 ein Schaltungsdiagramm, das einen Aufbau eines Adresseneingabeabschnitts in dem in Fig. 2 ge zeigten internen Zeitgeber zeigt,

Fig. 5 ein Schaltungsdiagramm, das einen Aufbau eines Einstellsteuerabschnittes 11 in dem in Fig. 2 gezeigten internen Zeitgeber zeigt,

Fig. 6 ist ein Schaltungsdiagramm, das einen Aufbau eines Einstellsteuerabschnittes 13 in dem in Fig. 2 gezeigten internen Zeitgeber zeigt,

Fig. 7 ein Ablaufdiagramm, das das Verfahren des Ak tivierens des in Fig. 2 gezeigten internen Zeitgebers illustriert,

Fig. 8 ein Ablaufdiagramm, das das Verfahren des Ein stellens des in Fig. 2 gezeigten internen Zeitgebers illustriert,

Fig. 9 ein Verfahren des Einstellens des in Fig. 2 gezeigten internen Zeitgebers,

Fig. 10 ein Schaltungsdiagramm mit teilweisen Auslas sungen, daß ein verbessertes Beispiel des in Fig. 2 gezeigten internen Zeitgebers zeigt,

Fig. 11 ein Schaltungsdiagramm mit teilweiser Auslas sung, das ein anderes verbessertes Beispiel des in Fig. 2 gezeigten internen Zeitgebers zeigt,

Fig. 12 ist ein Schaltungsdiagramm mit teilweiser Aus lassung, das noch ein weiteres verbessertes Beispiel des in Fig. 2 gezeigten internen Zeitgebers zeigt,

Fig. 13 ein Blockdiagramm, das einen Aufbau eines DRAM-Chips entsprechend der zweiten Ausfüh rungsform der vorliegenden Erfindung zeigt,

Fig. 14 ein Schaltungsdiagramm mit teilweiser Auslas sung, das einen Aufbau eines internen Zeitge bers eines DRAM-Chips entsprechend einer drit ten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 15 ein Schaltungsblockdiagramm mit teilweiser Auslassung, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend einer vierten Ausführungsform der vorliegenden Er findung zeigt,

Fig. 16 ein Schaltungsdiagramm, das einen Aufbau einer in Fig. 5 gezeigten Programmierschaltung zeigt,

Fig. 17 ein Schaltungsdiagramm mit teilweiser Auslas sung, das einen Aufbau einer internen Zeitge berschaltung eines DRAM-Chips entsprechend ei ner fünften Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 18 eine Wellenform einer Taktsignalausgabe des internen Zeitgebers in Fig. 17,

Fig. 19 ein Schaltungsblockdiagramm mit teilweiser Auslassung, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend einer sechsten Ausführungsform der vorliegenden Er findung zeigt,

Fig. 20 ein Schaltungsblockdiagramm, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend einer siebten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 21 ein Schaltungsdiagramm, das einen Aufbau eines in Fig. 20 gezeigten Multiplexers 113 zeigt,

Fig. 22 ein Schaltungsblockdiagramm, das einen Aufbau eines in Fig. 20 gezeigten Multiplexers 114 zeigt,

Fig. 23 ein Blockdiagramm, das einen Aufbau einer Fre quenzmeßvorrichtung entsprechend einer achten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 24 den Betrieb der in Fig. 23 gezeigten Frequenz meßvorrichtung,

Fig. 25 ein Blockdiagramm, das einen Aufbau einer Fre quenzmeßvorrichtung entsprechend einer neunten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 26 ein Schaltungsdiagramm mit teilweiser Auslas sung, das einen Aufbau eines spannungsgesteu erten Oszillators in der Fig. 25 gezeigten Frequenzmeßvorrichtung zeigt,

Fig. 27 ein Blockdiagramm, das einen Aufbau einer Fre quenzmeßvorrichtung entsprechend einer zehnten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 28 ein Schaltungsdiagramm mit teilweiser Auslas sung, das einen Aufbau einer spannungsgesteu erten Verzögerungsschaltung der in Fig. 27 ge zeigten Frequenzmeßvorrichtung zeigt; und

Fig. 29 ein Blockdiagramm, das einen Aufbau eines der Anmelderin bekannten DRAM-Chips zeigt.

Erste Ausführungsform

Fig. 1 ist ein Schaltungsblockdiagramm, das einen DRAM-Chip entsprechend einer ersten Ausführungsform der vorliegenden Er findung zeigt und das zeigt, wie er verwendet wird. Wie in Fig. 1 gezeigt ist, unterscheidet sich dieser DRAM-Chip von dem in Fig. 18 gezeigten DRAM-Chip darin, daß der interne Zeitgeber 203 durch einen internen Zeitgeber (internen Timer) 1 ersetzt ist und daß ein Verstärker 2, ein Übertragungsgatter 3, ein In verter 4 und ein Signalausgabeanschluß 5 neu vorgesehen sind.

Ein von dem internen Zeitgeber 1 ausgegebenes Taktsignal Φ wird in eine interne Schaltung 204 sowie in den Verstärker 2 einge geben. Das Übertragungsgatter 3 ist auf einer Seite mit einem Ausgabeknoten des Verstärkers 2 und auf der anderen Seite mit dem Signalausgabeanschluß 5 verbunden. Ein Testsignal TEST wird direkt an einen Gateanschluß 3a an der Seite eines N-Kanal-MOS- Transistors des Übertragungsgatters 3 sowie an einen Gatean schluß 3b an der Seite eines P-Kanal-MOS-Transistors über den Inverter 4 eingegeben. Ein Tester 6 ist mit dem Signalausgabe anschluß 5 zum Messen der Frequenz des von dem internen Zeitge ber 1 ausgegebenen Taktsignals Φ verbunden.

Zur Zeit des Testens, wenn das Testsignal TEST im "H"-Pegel ist, wird das Übertragungsgatter 3 leitend und eine Taktsignal Φ-Ausgabe des internen Zeitgebers 1 wird über den Verstärker 2, das Übertragungsgatter 3 und den Signalausgabeanschluß 5 in den Tester 6 eingegeben. Wenn der Test nicht durchgeführt wird und das Testsignal im "L"-Pegel ist, ist das Übertragungsgatter 3 nicht-leitend und das Taktsignal Φ wird nicht extern ausgege ben.

Wie in Fig. 2 gezeigt ist, enthält der interne Zeitgeber 1 ei nen Oszillator 7, bei dem die Oszillationsfrequenz änderbar ist, und einen Adreßeingabeabschnitt 10 sowie Einstellsteuer abschnitte 11 bis 13 zum Ändern und Einstellen der Oszillati onsfrequenz des Oszillators 7. Der Oszillator 7 enthält eine ungerade Anzahl von Stufen von Invertern 8, die in einer Ring form verbunden sind, und Schaltungen mit variabler kapazitiver Impedanz 9, die jeweils mit einem Ausgabeknoten 8a von jedem Inverter 8 verbunden sind.

Wie in Fig. 3 gezeigt ist, enthält die Schaltung mit variabler kapazitiver Impedanz 9 mehrere Übertragungsgatter (drei Über tragungsgatter in der Figur) 14 bis 16 und mehrere Paare (drei Paare in der Figur) von Kondensatoren 17, 17; 18, 18; und 19, 19. Das Verhältnis der kapazitiven Impedanzwerte bzw. Kapazität der Kondensatoren 17, 18 und 19 ist 1 : 2 : 4.

Die einen Elektroden der Übertragungsgatter 14 bis 16 sind alle mit einem Ausgabeknoten 8a des Inverters 8 verbunden und die anderen Elektroden sind jeweils mit einer Elektrode der Konden satoren 17, 17; 18, 18; und 19, 19 verbunden. Die anderen Elek troden der Kondensatoren 17, 17; 18, 18; und 19, 19 sind je weils mit Leitungen 91 der Spannungsversorgung Vcc (im folgen den als Versorgungsleitungen bezeichnet) und mit Leitungen 92 des Massepotentials GND (im folgenden als Masseleitung bezeich net verbunden). Ein Gateanschluß 14a an der Seite eines N- Kanal-MOS-Transistors und ein Gateanschluß 14b an einer Seite eines P-Kanal-MOS-Transistors in dem Übertragungsgatter 14 emp fangen jeweils Ausgabesignale TTA1, /TTA1 des Einstellsteuerab schnittes 11. Der Gateanschluß 15a an der Seite des N-Kanal- MOS-Transistors und der Gateanschluß 15b an der Seite des P- Kanal-MOS-Transistors in dem Übertragungsgatter 15 empfangen jeweils Ausgabesignale TTA2, /TTA2 des Einstellsteuerabschnit tes 12. Der Gateanschluß 16a an der Seite des N-Kanal-MOS- Transistors und der Gateanschluß 16b an der Seite des P-Kanal- MOS-Transistors in dem Übertragungsgatter 16 empfangen jeweils Ausgabesignale TTA3, /TTA3 des Einstellsteuerabschnittes 12.

Da das Verhältnis der kapazitiven Impedanzwerte der Kondensato ren 17, 18 und 19 1 : 2 : 4 ist, erlaubt eine Kombination der 3-Bit Signale TTA1, /TTA1; TTA2, /TTA2 und TTA3, /TTA3 acht Stufen der kapazitiven Impedanzwerte 0 bis 7 zum Einstellen. Wenn zum Beispiel das TTA1-Signal in "H"-Pegel und das Signal /TTA1 im "L"-Pegel ist, wird das Übertragungsgatter 14 leitend und der kapazitive Impedanzwert C der Kondensatoren 17, 17 wird an den Ausgabeknoten 8a des Inverters 8 angelegt. Die Oszillationsfre quenz des Oszillators 7 wird kleiner sowie der an den Ausgabe knoten 8a des Inverters 8 angelegte kapazitive Impedanzwert größer wird.

Wie später beschrieben wird, wird nur das Übertragungsgatter 16 von den Übertragungsgattern 14 bis 16 in den leitenden Zustand versetzt, wenn sie in einem initialisierten Zustand sind, und der fünfte kapazitive Impedanzwert von acht Stufen der kapazi tiven Impedanzwerte wird an den Ausgabeknoten 8a des Inverters 8 angelegt. Folglich kann unabhängig davon, ob die Oszillati onsfrequenz des Oszillators 7 größer oder kleiner als der ein gestellte Wert ist, die Oszillationsfrequenz des Oszillators 7 geändert werden.

Fig. 4 ist ein Schaltungsdiagramm, das einen Aufbau des Adreßeingabeabschnittes 10 in Fig. 2 zeigt. Wie in Fig. 4 ge zeigt ist, enthält der Adreßeingabeabschnitt 10 NAND-Gatter 21 bis 26, Inverter 27 bis 36 und Übertragungsgatter 37 bis 39. Die NAND-Gatter 21 bis 23, die Inverter 27 bis 30 und die Über tragungsgatter 37 bis 39 bilden eine Gatterschaltung 40, die in Reaktion auf den Übergang des Einstellsignals TUNE zu dem "H"- Pegel leitend gemacht wird. Die NAND-Gatter 24 bis 26, die In verter 31 bis 36 bilden eine Halteschaltung 41 zum Halten ein gestellter Adreßsignale TA1 bis TA3, die eingegeben werden, während das Einstellsignal TUNE im "H"-Pegel ist.

Genauer wird das Einstellsignal TUNE in einen der Eingabeknoten der NAND-Gatter 21 bis 26 eingegeben. Auch wird das Einstellsi gnal TUNE direkt an die Gateanschlüsse 37a bis 39a der Übertra gungsgatter 37 bis 39 an der Seite des N-Kanal-MOS-Transistors sowie an die Gatter 37b bis 39b der Übertragungsgatter 37 bis 39 an der Seite P-Kanal-MOS-Transistoren eingegeben.

Die Einstelladreßsignal TA1 bis TA3 werden jeweils zu den ande ren Eingabeknoten der NAND-Gatter 21 bis 23 eingegeben. Die Ausgabe des NAND-Gatters 21 wird an den anderen Eingabeknoten des NAND-Gatters 24 über den Inverter 27 und das Übertragungs gatter 37 eingegeben. Die Ausgabe des NAND-Gatters 22 wird an den anderen Eingabeknoten des NAND-Gatters 25 über den Inverter 28 und das Übertragungsgatter 38 eingegeben. Die Ausgabe des NAND-Gatters 23 wird an den anderen Eingabeknoten des NAND- Gatters 26 über den Inverter 29 und das Übertragungsgatter 39 eingegeben. Die Ausgaben der NAND-Gatter 24 bis 26 werden je weils in die anderen Eingabeknoten der NAND-Gatter 24 bis 26 über die Inverter 31 bis 33 eingegeben. Zusätzlich werden in Ausgaben der NAND-Gatter 24 bis 26 jeweils in die Einstellsteu erabschnitte 11 bis 13 in Fig. 2 über die Inverter 34 bis 36 eingegeben.

Wenn das Einstellsignal TUNE den "H"-Pegel erreicht, wird die Gatterschaltung 40 leitend und die Einstelladreßsignale TA1 bis TA3 werden zu der Halteschaltung 41 geleitet. Zu dieser Zeit ist die Halteschaltung 41 auch aktiviert und hält die Einstel ladreßsignale TA1 bis TA3, die von der Gatterschaltung 40 ange legt werden. Die gehaltenen Einstelladreßsignale TA1 bis TA3 werden jeweils an die Einstellsteuerabschnitte 11 bis 13 ange legt.

Im Gegensatz dazu wird, wenn das Einstellsignal TUNE den "L"- Pegel erreicht, die Gatterschaltung 40 nicht leitend. Zu dieser Zeit ist die Halteschaltung 41 inaktiv und die Ausgabe der Hal teschaltung 41 ist auf den "L"-Pegel zurückgesetzt.

Fig. 5 ist ein Schaltungsdiagramm, das einen Aufbau des Ein stellsteuerabschnitts 11 in Fig. 2 zeigt. Wie in Fig. 5 gezeigt ist, enthält dieser Einstellsteuerabschnitt 11 einen P-Kanal- MOS-Transistor 42, eine Sicherung 43, N-Kanal-MOS-Transistoren 44 bis 46, Inverter 47, 48 und NOR-Gatter 49, 50. Die Sicherung 43 ist beispielsweise aus einer polykristallinen Silizium schicht gebildet und kann durch Laserlicht unterbrochen werden.

Der P-Kanal-MOS-Transistor 42, die Sicherung 43 und der N- Kanal-MOS-Transistor 44 sind zwischen der Versorgungsleitung 91 und der Erdungsleitung 92 in Serie geschaltet. Die Gatean schlüsse des P-Kanal-MOS-Transistors 42 und des N-Kanal-MOS- Transistors 44 sind beide mit der Erdungsleitung 92 verbunden. Ein Verbindungsknoten N43 der Sicherung 43 und des N-Kanal-MOS- Transistors 44 ist mit einem Eingabeknoten des Inverters 47 verbunden. Der N-Kanal-MOS-Transistor 45 ist zwischen dem Kno ten N43 und der Erdungsleitung 92 angeordnet und verbunden und sein Gateanschluß empfängt die Ausgabe des Inverters 47. Der N- Kanal-MOS-Transistor 46 ist zwischen dem Knoten N43 und der Er dungsleitung 42 angeordnet und verbunden und sein Gateanschluß empfängt ein festgesetztes Potential Vg. Der N-Kanal-MOS- Transistors 46 liefert eine kleine Strommenge I_L von dem Knoten N43 zu der Erdungsleitung 92.

Das NOR-Gatter 49 empfängt ein invertiertes Signal /TUNE des Einstellsignals TUNE und ein Einstelladressensignal TA1. Das NOR-Gatter 50 empfängt eine Ausgabe Φ47 des Inverters 47 und eine Ausgabe Φ49 des NOR-Gatter 49. Die Ausgabe des NOR-Gatters 15 wird ein Signal /TTA1 und wird auch durch den Inverter 48 invertiert, so daß ein Signal TTA1 erhalten wird. Die Signale TTA1 und /TTA1 werden jeweils an die Gateanschlüsse 14a und 14b der Übertragungsgatter 14 in der Schaltung mit variabler kapa zitiver Impedanz 9, die in Fig. 3 gezeigt ist, eingegeben.

Wenn die Sicherung 43 nicht unterbrochen ist, ist der Knoten N43 in einem "H"-Pegel und die Ausgabe Φ47 des Inverters 47 in einem "L"-Pegel. Zu der Zeit, wenn eine Einstellung nicht durchgeführt wird, bei der die Sicherung 43 nicht unterbrochen ist, und wenn das Signal /TUNE im "H"-Pegel ist, erreicht die Ausgabe Φ49 des NOR-Gatters 49 den "L"-Pegel und die Signale TTA1 und /TTA1 erreichen jeweils den "L"-Pegel und den "H"- Pegel. Daher wird das Übertragungsgatter 14 der Schaltung mit variabler kapazitiver Impedanz 9 nicht leitend und der variable Impedanzwert C der Kondensatoren 17, 17 wird nicht an den Aus gabeknoten 8a des Inverters 8 angelegt.

Zu der Zeit, wenn das Einstellen durchgeführt wird, bei dem die Sicherung 43 nicht unterbrochen ist, und wenn das Signal /TUNE im "L"-Pegel ist, wird die Ausgabe Φ49 des NOR-Gatters 49 ein invertiertes Signal des eingestellten Adressensignals TA1. Folglich kann durch Ändern des Pegels des Einstelladressensi gnals TA1 der Zustand des Übertragungsgatters 14 in der Schal tung mit variabler kapazitiver Impedanz 9 leitend oder nicht leitend gemacht werden.

Inzwischen ist, wenn die Sicherung 43 unterbrochen ist, der Knoten N43 im "L"-Pegel und die Ausgabe Φ47 des Inverters 47 ist im "H"-Pegel. Somit erreicht die Ausgabe des NOR-Gatters 50, d. h. das Signal /TTA1, immer den "L"-Pegel unabhängig von dem Zustand der Signale /TUNE und TA1. Folglich wird das Über tragungsgatter 14 der Schaltung mit variabler kapazitiver Impe danz 9 leitend gemacht und der kapazitive Impedanzwert C der Kondensatoren 17, 17 wird an den Ausgabeknoten 8a des Inverters 8 angelegt.

Der Aufbau des Einstellsteuerabschnittes 12 ist der gleiche wie der des Einstellsteuerabschnittes 11. Jedoch wird in dem Ein stellsteuerabschnitt 12 ein Einstelladreßsignal TA2 anstatt des Einstelladreßsignals TA1 eingegeben und die Signal TTA2, /TTA2 werden anstatt der Signale TTA1, /TTA1 ausgegeben.

Fig. 6 ist ein Schaltungsdiagramm, das den Aufbau des Einstell steuerabschnittes 13 in Fig. 2 zeigt. Wie in Fig. 6 gezeigt ist, unterscheidet sich dieser Einstellsteuerabschnitt 13 von dem in Fig. 5 gezeigten Einstellsteuerabschnitt 11 darin, daß die NOR-Gatter 49 und 50 jeweils durch die NAND-Gatter 51, 52 ersetzt sind und daß ein Inverter 53 neu vorgesehen ist. Der Inverter 53 ist zwischen dem Gateanschluß eines N-Kanal-MOS- Transistors 45 sowie eines Ausgabeknotens eines Inverters 47 und einem Eingabeknoten eines NAND-Gatters 52 geschaltet. Das NAND-Gatter 51 empfängt die Signale TUNE und TA3. Das NAND- Gatter 52 gibt ein Signal /TTA3 aus und der Inverter 48 gibt ein Signal TTA3 aus.

Wenn die Sicherung 43 nicht unterbrochen ist, ist der Knoten N43 im "H"-Pegel und eine Ausgabe Φ53 des Inverters 53 ist im "H"-Pegel. Zu der Zeit, wenn die Einstellung nicht durchgeführt wird, bei der die Sicherung 43 nicht unterbrochen wird, und wenn das Signal TUNE im "L"-Pegel ist, erreicht jeweils die Ausgabe Φ51 des NAND-Gatters 51 den "H"-Pegel und die Signale TTA3 und /TTA3 erreichen jeweils den "H"-Pegel und den "L"- Pegel. Daher wird das Übertragungsgatter 16 der Schaltung mit variabler kapazitiver Impedanz 9 leitend gemacht und der kapa zitive Impedanzwert 4C der Kondensatoren 19, 19 wird an den Ausgabeknoten 8a des Inverters 8 angelegt.

Zu der Zeit, wenn das Einstellen durchgeführt wird, bei dem die Sicherung 43 nicht unterbrochen wird, und wenn das Signal TUNE im "H"-Pegel ist, wird die Ausgabe Φ51 des NAND-Gatters 51 ein invertiertes Signal des eingestellten Adreßsignals TA3. Folg lich kann durch Ändern des Pegels des eingestellten Adressensi gnals TA3 der Zustand des Übertragungsgatters 16 der Schaltung mit variabler kapazitiver Impedanz 9 leitend oder nicht-leitend gemacht werden.

Inzwischen, wenn die Sicherung 43 unterbrochen ist, erreicht der Knoten N43 den "L"-Pegel und die Ausgabe Φ53 des Inverters 53 erreicht den "L"-Pegel. Somit wäre die Ausgabe des NAND- Gatters 52, d. h. das Signal /TTA3, immer im "H"-Pegel unabhän gig von dem Zustand der Signale TUNE und TA3. Daher wird das Übertragungsgatter 16 der Schaltung mit variabler kapazitiver Impedanz 9 nicht-leitend gemacht und der kapazitive Impe danzwert 4C der Kondensatoren 19, 19 wird nicht an den Ausgabe knoten 8a des Inverters 8 angelegt.

Fig. 7 ist ein Ablaufdiagramm zum Illustrieren wie der Betrieb des internen Zeitgebers 1 gestartet wird. Wenn die Reihenfolge des Ansteigens der extern angelegten Steuersignale /CAS und /RAS von der des normalen Betriebes umgedreht wird, wird ein Signal CBR (/CAS vor /RAS) innerhalb Ues DRAM-Chip erzeugt. Der interne Zeitgeber 1 startet den Betrieb, wenn eine vorbestimmte Zeitdauer nach dem Erzeugen des Signals CBR verstrichen ist, so daß das Taktsignal Φ ausgegeben wird.

Adressensignal A0 bis A12, Steuersignale /WE, /OE, Testsignal TEST und Einstelladressensignale TA1 bis TA3 werden alle in ei nen inaktiven Zustand festgesetzt. Zusätzlich wird die Eingabe und Ausgabe von Daten DQ gestoppt.

Fig. 8 ist ein Ablaufdiagramm zum Illustrieren des Verfahrens des Einstellens des internen Zeitgebers 1. Nach dem Aktivieren des internen Zeitgebers 1 durch das in Fig. 7 illustrierte Ver fahren, wird das Testsignal TEST in einem aktivierten Zustand festgesetzt, d. h. "H"-Pegel, so daß das Übertragungsgatter 3 in Fig. 1 leitend gemacht wird und das Taktsignal Φ in den Tester 6 eingegeben wird.

Wenn die Frequenz des Taktsignals Φ durch den Tester 6 gemessen wird und es sich herausstellt, daß diese Frequenz innerhalb ei nes zulässigen Bereiches um den eingestellten Wert ist, ist das Einstellen beendet und der Chip wird als normales Produkt ver sendet.

Wenn die Frequenz des Taktsignals Φ von dem zulässigen Bereich um den eingestellten Wert verschoben ist, werden die Einstell adressensignal TA1 bis TA3 nacheinander variiert, um die kapazi tive Impedanz des Ausgabeknotens 8a des Inverters 8 zu schal ten, und das eingestellte Adreßsignal TA1 bis TA3, bei dem die Frequenz des Taktsignals Φ am nähesten zu dem eingestellten Wert ist, wird erhalten. Danach wird die Sicherung 43 der Ein stellsteuerabschnitte 11 bis 13 unterbrochen, so daß die Signa le TTA1, /TTA1; TTA2, /TTA2 und TTA3, /TTA3 erhalten werden, die die gleichen Ergebnisse geben, wie in dem Fall, wenn die eingestellten Adreßsignale TA1 bis TA3 eingegeben werden. Somit wird die Oszillationsfrequenz des Oszillators 7 zu einem Wert eingestellt, der im wesentlichen der gleiche wie der einge stellte Wert ist.

Fig. 9 zeigt die Situation, in der die angelegte kapazitive Im pedanz des Produkts, das getestet wurde und das ein Taktsignal Φ mit einer Frequenz geringer als die des Standardproduktes aufweist, zu einem Wert (2) gesetzt ist, der kleiner ist als der Standardwert (4) um zwei Stufen, und die Frequenz des Takt signals Φ ist der eingestellte Wert geworden.

In dem DRAM-Chip entsprechend dieser Ausführungsform kann so gar, wenn die Oszillationsfrequenz des Oszillators 7 im inter nen Zeitgeber 1 von dem eingestellten Wert aufgrund der Unre gelmäßigkeit in der Herstellung verschoben ist, die Oszillati onsfrequenz des Oszillators 7 näher zu dem eingestellten Wert durch Unterbrechen der Sicherung 43 gemacht werden, so daß es keine Probleme wie ein unnötig hoher Leistungsverbrauch oder ein ungenügender Betrieb auftreten.

Wenn das Einstellen an einer Scheibe (Wafer) durchgeführt wird, ist es bevorzugt, daß eine Anschlußfläche zum Eingeben der Si gnale auf dem Chip vorgesehen ist und daß die Signale TEST, TUNE, TA1 bis TA3 von einer Prüfkarte in den Chip über einen Prüfkopf und die Anschlußfläche eingegeben werden.

Wenn das Einstellen durchgeführt wird, wenn der Chip in gegos senes Harz eingekapselt ist, können das Adressenregister (Adressentaster) oder das Befehlsregister zur Eingabe der Si gnale TEST, TUNE und TA1 bis TA3 verwendet werden. Auch eine Signalerzeugungsschaltung, die die Signale TEST oder TUNE in Abhängigkeit der Beziehung zwischen dem Eingabezeitab lauf der externen Steuersignale erzeugt, kann in dem Chip vor gesehen werden.

Weiterhin kann die Reihenfolge des Verstärkers 2 und des Über tragungsgatters 3 umgedreht werden. Zusätzlich kann das Signal TEST auch in den Verstärker 2 eingegeben werden, so daß der Verstärker 2 nur aktiviert wird, wenn der Test durchgeführt wird. In diesem Fall arbeitet der Verstärker 2 in anderen Zei ten nicht und somit wird der Leistungsverbrauch reduziert.

Wenn die Lasttreiberfähigkeit des Taktsignals Φ groß ist, ist der Verstärker 2 nicht notwendig. Auch wenn der Verstärker 2 an der Seite des Testers 6 vorgesehen ist, ist es nicht notwendig, einen Verstärker 2 in dem DRAM-Chip vorzusehen.

Zusätzlich kann der Durchdringungs- bzw. Querstrom, der von dem Versorgungsknoten jedes Inverters 8 zu dem Erdungsknoten fließt, unterdrückt werden, so daß es möglich wird, den Lei stungsverbrauch zu reduzieren, wenn ein P-Kanal-MOS-Transistor 56 zwischen dem Versorgungsknoten von jedem Inverter 8 im Os zillator 7 und der Versorgungsleitung 91 geschaltet ist, ein N- Kanal-MOS-Transistor 57 zwischen dem Erdungsknoten von jedem Inverter 8 und der Erdungsleitung 92 geschaltet ist, ein P- Kanal-MOS-Transistor 54 und ein N-Kanal-MOS-Transistor 55 in Reihe zwischen der Versorgungspotentialleitung 91 und der Er dungsleitung 92 geschaltet sind und die Gateanschlüsse der MOS- Transistoren 54 bis 56 mit einem dazwischenliegenden Potential Vcc/2 zwischen dem Versorgungspotential Vcc und dem Erdungspo tential GND versorgt werden, wie in Fig. 10 gezeigt ist. Ein ähnlicher Effekt kann auch erreicht werden, wenn das dazwi schenliegende Potential Vcc/2 an die Gateanschlüsse der P- Kanal-MOS-Transistoren 54 und 56 angelegt wird und das Versor gungspotential Vcc an die Gateanschlüsse der N-Kanal-MOS- Transistoren 55, 57, wie in Fig. 11 gezeigt ist, angelegt wird. Auch wenn das dazwischenliegende Potential Vcc/2 an die Gatean schlüsse der N-Kanal-MOS-Transistoren 55 und 57 angelegt wird und das Massepotential GND an die Gateanschlüsse der P-Kanal- MOS-Transistoren 54 und 56 angelegt wird, wie in Fig. 12 ge zeigt ist, kann ein ähnlicher Effekt erhalten werden.

Obwohl die Beschreibung für den Fall gemacht wurde, in dem die Erfindung bei einem DRAM mit einem internen Zeitgeber 1 in die se Ausführungsform angewendet wird, ist dies als nicht einzu schränkend anzusehen. Die vorliegende Erfindung kann auch bei DRAMs und SDRAMs (synchrones DRAM) mit einem Zeitgeber zur Selbstwiederauffrischung, SDRAMs und SRAMs (statische Direktzu griffsspeicher) mit einer synchronen Takterzeugungsschaltung, und bei DRAMs, SDRAMs und SRAMs mit einem Zeitgeber zur inter nen Betriebssteuerung angewendet werden, um einen automatischen zyklischen Betrieb der internen Schaltungen zu verursachen, wenn der Test durchgeführt wird. Zusätzlich kann die vorliegen de Erfindung nicht nur auf einen Speicher, sondern auch auf ASIC-Vorrichtungen und Prozessorchips für ATM mit synchronen Takterzeugungsschaltungen angewendet werden. Die vorliegende Erfindung ist auch auf eine PLL-Schaltung mit einem Oszillator und einer DLL-Schaltung mit einer Verzögerungsschaltung anwend bar.

Zweite Ausführungsform

Nachdem das Einstellen durchgeführt ist, wird die Frequenz des Taktsignals Φ zu einem vorgeschriebenen Wert festgesetzt. Wenn jedoch der Spielraum des Betriebs des Chips getestet wird, muß die Zeitdauer des Taktsignals Φ kürzer gemacht werden. Zusätz lich muß die Frequenz des Taktsignals Φ ohne Fehler verfolgt werden. Daher wird in dieser Ausführungsform ein DRAM-Chip, bei dem ein Taktsignal Φ_TEST zum Testen extern eingegeben werden kann, verwirklicht.

Fig. 13 ist Blockdiagramm, das einen Aufbau eines DRAM-Chips entsprechend der zweiten Ausführungsform der vorliegenden Er findung zeigt. Wie in Fig. 13 gezeigt ist, enthält dieser DRAM- Chip einen Versorgungsanschluß 201, einen Erdungsanschluß 202, eine interne Schaltung 204, einen internen Zeitgeber (internen Timer) 1, einen Verstärker 2, ein Übertragungsgatter 3 und ei nen Inverter 4, wie in dem Fall des DRAM-Chips in Fig. 1. Zu sätzlich enthält dieser DRAM-Chip weiterhin ein Steuersignal eingabeanschluß 58 und ein Signaleingabe/Ausgabeanschluß 59.

Das von dem internen Zeitgeber 1 aus gegebene Taktsignal Φ wird in den Verstärker 2 eingegeben. Eine Elektrode des Übertra gungsgatters 3 ist mit einem Ausgabeknoten des Verstärkers 2 verbunden und die andere Elektrode ist mit dem Signalein gangs/Ausgangsanschluß 59 und der internen Schaltung 204 ver bunden. Der Steuersignaleingabeanschluß 58 wird extern mit ei nem Steuersignal TFRC versorgt. Das Steuersignal TFRC wird an einen Gateanschluß 3a des Übertragungsgatters 3 auf der Seite des N-Kanal-MOS-Transistors über den Inverter 4 angelegt, wäh rend es an einen Gateanschluß 3b des Übertragungsgatters 3 auf der Seite des P-Kanal-MOS-Transistors direkt angelegt wird.

Während normaler Zeiten und der Zeit des oben beschriebenen Einstellens ist das Steuersignal TRFG auf den "L"-Pegel einge stellt und das im internen Zeitgeber 1 erzeugte Taktsignal Φ wird über das Übertragungsgatter 3 und den Signaleinga be/Ausgabeanschluß 59 extern ausgegeben, während es über das Übertragungsgatter 3 in die interne Schaltung 204 eingegeben wird.

Wenn der Betriebsspielraum getestet wird, wird das Steuersignal TFRC in den "H"-Pegel gesetzt und das Übertragungsgatter 3 wird in einen nicht-leitenden Zustand festgesetzt. Dann wird ein Taktsignal Φ_TEST zum Testen von außen über den Signaleingabe/ Ausgabeanschluß 59 an die interne Schaltung 204 angelegt, so daß der Betriebsspielraum des DRAM-Chips getestet wird.

In dieser Ausführungsform wird der gleiche Effekt wie in der ersten Ausführungsform erhalten. Zusätzlich kann der Betriebs spielraum des DRAM-Chips durch externes Eingeben eines Taktsi gnals Φ_TEST zum Testen getestet werden.

Dritte Ausführungsform

Obwohl die Oszillationsfrequenz des Oszillators durch Ändern des kapazitiven Impedanzwertes, der an den Ausgabeknoten 8a des Inverters, der den Oszillator in der ersten Ausführungsform bildet, angelegt ist, geändert wurde, wird die Oszillationsfre quenz des Oszillators durch Ändern des Treiberstroms des Inver ters dieser dritten Ausführungsform geändert.

Fig. 14 ist ein Schaltungsdiagramm, in dem Teile weggelassen wurden, das die grundlegenden Abschnitte eines internen Zeitge bers in einem DRAM-Chip entsprechend der dritten Ausführungs form der vorliegenden Erfindung zeigt. Wie in Fig. 14 gezeigt ist, enthält dieser interne Zeitgeber einen Stromeinstellab schnitt 60 und einen spannungsgesteuerten Oszillator 75. Der spannungsgesteuerten Oszillator 75 enthält eine Vorspannungser zeugungsschaltung 68 und einstellbare Verzögerungszeitelemente 71.1-71.K mit K-Stufen (K ist eine ungerade Zahl, die nicht kleiner als 3 ist), die in einer Ringform verbunden sind.

Der Stromeinstellabschnitt 60 enthält eine Konstantstromquelle 61 und N-Kanal-MOS-Transistoren 62 bis 67. Die Konstantstrom quelle 61 ist zwischen einer Versorgungsleitung 91 und einem Knoten N61 geschaltet. Die N-Kanal-MOS-Transistoren 62 und 63, 64 und 65, sowie 66 und 67 sind jeweils in Reihe zwischen dem Knoten N61 und den Erdungsleitungen 92 geschaltet. Gatean schlüsse der N-Kanal-MOS-Transistoren 62, 64 und 66 sind mit einander verbunden und mit dem Knoten N61 verbunden. Gatean schlüsse der N-Kanal-MOS-Transistoren 63, 65 und 66 empfangen jeweils die Signale TTA1, TTA2 und TTA3. Die Signale TTA1 bis TTA3 werden im Adreßeingabeabschnitt 10 und den Einstellsteu erabschnitten 11 bis 13, die in Fig. 2 gezeigt sind, erzeugt.

Die Vorspannungserzeugungsschaltung 68 enthält einen P-Kanal- MOS-Transistor 69 und N-Kanal-MOS-Transistor 70, die zwischen der Versorgungsleitung 91 und der Erdungsleitung 92 in Reihe geschaltet sind. Der Gateanschluß des P-Kanal-MOS-Transistors 69 ist mit seinem Drainanschluß verbunden. Der Gateanschluß des N-Kanal-MOS-Transistors 70 ist mit dem Knoten N61 verbunden.

Das einstellbare Verzögerungszeitelement 71.1 enthält einen In verter 73.1, einen P-Kanal-MOS-Transistor 72.1, der zwischen einem Versorgungsknoten des Inverters 73.1 und der Versorgungs leitung 91 geschaltet ist, und einen N-Kanal-MOS-Transistor 74.1, der zwischen dem Erdungsknoten des Inverters 73.1 und der Erdungsleitung 92 geschaltet ist. Der Gateanschluß der P-Kanal- MOS-Transistors 72.1 ist mit dem Gateanschluß des P-Kanal-MOS- Transistors 69 in der Vorspannungserzeugungsschaltung 68 ver bunden. Der Gateanschluß des N-Kanal-MOS-Transistors 74.1 ist mit dem Gateanschluß des N-Kanal-MOS-Transistors 70 in der Vor spannungserzeugungsschaltung 68 verbunden. Der Aufbau der ande ren einstellbaren Verzögerungszeitelemente 71.2 bis 71.K ist der gleiche wie der des einstellbaren Verzögerungszeitelementes 71.1.

Hier bilden die N-Kanal-MOS-Transistoren 62, 64, 66, 70, 74.1 bis 74.K eine Stromspiegelschaltung miteinander. Die P-Kanal- MOS-Transistoren 69, 72.1 bis 72.K bilden eine Stromspiegel schaltung miteinander. Zusätzlich fließt, da der N-Kanal-MOS- Transistor 70 und der P-Kanal-MOS-Transistor 69 in Reihe ver bunden sind, ein Strom des gleichen Wertes durch die MOS- Transistoren 69, 70, 72.1 bis 72.K, 74.1 bis 74.K.

Wenn nur das Signal TTA3 von den Signalen TTA1 bis TTA3 in den "H"-Pegel gesetzt ist, wird nur der N-Kanal-MOS-Transistor 67 von den N-Kanal-MOS-Transistoren 63, 65 und 67 leitend gemacht und der gesamte Strom Ic der Konstantstromquelle 61 fließt in die N-Kanal-MOS-Transistoren 66 und 67 und ein Potential ent sprechend zu dem Strom Ic erscheint bzw. liegt an dem Gatean schluß des N-Kanal-MOS-Transistors 66 an. Folglich fließt der Strom Ic des gleichen Wertes durch die MOS-Transistoren 69, 70, 72.1 bis 72.K und 74.1 bis 74.K. Zu dieser Zeit sind der Trei berstrom von jedem Inverter 73.1 bis 73.K und die Oszillations frequenz des spannungsgesteuerten Oszillators 75 maximiert.

Wenn alle Signale TTA1 bis TTA3 in den "H"-Pegel gesetzt sind, werden alle N-Kanal-MOS-Transistoren 63, 65 und 67 leitend ge macht. In diesem Fall wird der Strom Ic der Konstantstromquelle 61 gleichmäßig in drei Abschnitte bzw. Teile aufgeteilt, so daß sie in den N-Kanal-MOS-Transistoren 62 und 63, 64 und 65 und 66 und 67 fließen. Ein Potential, das dem Strom Ic/3 entspricht, erscheint an den Gateanschlüssen der N-Kanal-MOS-Transistoren 62, 64 und 65. Folglich fließt ein Strom Ic/3 in die MOS- Transistoren 69, 70, 72.1 bis 72.K und 74.1 bis 74.K. Zu diese Zeit sind der Treiberstrom bei jedem Inverter 73.1 bis 73.K und die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 minimiert.

In dieser Ausführungsform wird der gleiche Effekt wie in der ersten Ausführungsform erreicht. Zusätzlich ist die Layoutflä che kleiner als in der ersten Ausführungsform gemacht, da es keine Notwendigkeit zum Vorsehen eines Kondensators gibt.

Vierte Ausführungsform

Fig. 15 ist ein Schaltungsblockdiagramm, bei dem Teile wegge lassen wurden, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend der vierten Ausführung der vorliegenden Erfindung zeigt. Wie in Fig. 15 gezeigt ist, enthält dieser in terne Zeitgeber einen spannungsgesteuerten Oszillator 75 und einen Stromeinstellabschnitt 80. Da der spannungsgesteuerte Os zillator 75 identisch zu dem von Fig. 14 ist, wird er nicht be schrieben.

Der Stromeinstellabschnitt 80 enthält einen N-Kanal-MOS- Transistor 81, P-Kanal-MOS-Transistoren 82 bis 90 und Program mierschaltungen 93 bis 96. Der P-Kanal-MOS-Transistor 82 und der N-Kanal-MOS-Transistor 81 sind zwischen einer Versorgungs leitung 91 und einer Erdungsleitung 92 in Serie geschaltet. Der Gateanschluß des N-Kanal-MOS-Transistors 81 ist mit den Gatean schlüssen der N-Kanal-MOS-Transistoren 70, 74.1 bis 74.K sowie mit seinem eigenen Drainanschluß (d. h. dem Knoten N81) verbun den. Die P-Kanal-MOS-Transistoren 87 und 83, 88 und 84, 89 und 85 sowie 90 und 86 sind jeweils zwischen der Versorgungsleitung 91 und dem Knoten N81 in Serie geschaltet. Es wird ein vorbe stimmtes Potential Vc an die Gateanschlüsse der P-Kanal-MOS- Transistoren 82 bis 86 angelegt, so daß jeder von diesen einen vorbestimmten Widerstandswert aufweist. Den Gateanschlüssen der P-Kanal-MOS-Transistoren 87 bis 90 werden Signale Φ93 bis Φ96 jeweils zur Verfügung gestellt. Die Signale Φ93 bis Φ96 werden jeweils von den Programmierschaltungen 93 bis 96 ausgegeben. Genauer bilden die P-Kanal-MOS-Transistoren 87 und 83, 88 und 84, 89 und 85, sowie 90 und 86 Konstantstromquellen, die je weils durch die Signale Φ93 bis Φ96 gesteuert werden.

Fig. 16 ist ein Schaltungsdiagramm, das einen Aufbau der Pro grammierschaltung 93 zeigt. Wie in Fig. 16 gezeigt ist, unter scheidet sich diese Programmierschaltung 93 von dem Einstell steuerabschnitt 13 von Fig. 6 darin, daß sie nicht mit dem In verter 48 und den NAND-Gattern 51 und 52 vorgesehen ist. In an deren Worten, die Ausgabe eines Inverters 53 ist das Signal Φ93. Wenn eine Sicherung 43 nicht unterbrochen ist, wäre der Knoten N43 auf "H"-Pegel und das Signal Φ93 wäre auch auf "H"- Pegel. Wenn die Sicherung 43 unterbrochen ist, wäre der Knoten N43 auf "L"-Pegel und das Signal Φ93 wäre auch auf ""-Pegel. Der Aufbau und Betrieb der Programmierschaltungen 94 bis 96 ist identisch zu der Programmierschaltung 93.

Der Betrieb in diesem internen Zeitgeber wird im folgenden be schrieben. Wenn die Sicherung 43 der Programmierschaltung 93 bis 96 nicht unterbrochen sind und die Signale Φ93 bis Φ96 auf "H"-Pegel gesetzt sind, werden die P-Kanal-MOS-Transistoren 87 bis 90 nicht-leitend gemacht, so daß der Strom nur durch den P- Kanal-MOS-Transistor 82 von den P-Kanal-MOS-Transistoren 82 bis 86 fließt. Unter der Annahme, daß der Strom, der zu dieser Zeit fließt, Ic ist, erscheint ein Potential entsprechend dem Strom Ic an dem Gateanschluß des N-Kanal-MOS-Transistor 81. Somit fließt der Strom Ic in die MOS-Transistoren 69, 70, 72.1. bis 72.K, 74.1 bis 74.K des spannungsgesteuerten Oszillators 75. Zu dieser Zeit ist der Treiberstrom von jedem der Inverter 73.1 bis 73.K minimiert und die Oszillationsfrequenz des spannungs gesteuerten Oszillators 75 ist auch minimiert.

Wenn die Sicherungen 43 der Programmierschaltungen 93 bis 96 alle unterbrochen sind und die Signale Φ93 bis Φ96 auf den "L"- Pegel eingestellt sind, werden die P-Kanal-MOS-Transistoren 87 bis 90 leitend gemacht und der Strom Ic fließt durch jeden der P-Kanal-MOS-Transistoren 82 bis 86. Zu dieser Zeit erscheint ein Potential, das dem Strom 51c entspricht, an dem Gatean schluß des N-Kanal-MOS-Transistors 81 und der Treiberstrom der Inverter 73.1 bis 73.K des spannungsgesteuerten Oszillators 75 ist maximiert und auch die Oszillationsfrequenz des spannungs gesteuerten Oszillators 75 ist maximiert.

Ein ähnlicher Effekt zu dem der dritten Ausführungsform kann in dieser Ausführungsform auch erreicht werden.

Obwohl die Programmierschaltungen 93 bis 96 verwendet werden, um die P-Kanal-MOS-Transistoren 87 bis 90 in diese Ausführungs form in einen leitenden Zustand oder einen nicht-leitenden Zu stand einzustellen, ist dies nicht beschränkend zu verstehen und der Einstellsteuerabschnitt 13 von Fig. 16 oder ein nicht flüchtiger Speicher können auch verwendet werden.

Obwohl der Strom Ic des gleichen Wertes in jedem der P-Kanal- MOS-Transistoren 82 bis 86 in dieser Ausführungsform fließt, können sich die Werte des Stroms unterscheiden. Somit ist der Strom, der in den N-Kanal-MOS-Transistor 81 fließt, nicht auf ein ganzzahliges Vielfaches des Stromwertes beschränkt, der in den P-Kanal-MOS-Transistor 82 fließt, sondern kann ein Vielfa ches derselben mit einer beliebigen reellen Zahl sein.

Fünfte Ausführungsform

Fig. 17 ist ein Schaltungsblockdiagramm, in dem Teile weggelas sen sind, das einen Abschnitt eines internen Zeitgebers eines DRAM-Chips entsprechend der fünften Ausführungsform der vorlie genden Erfindung zeigt. Fig. 18 zeigt die Wellenform eines von dem internen Zeitgeber 17 von Fig. 18 ausgegebenen Taktsignal Φ.

Wie in Fig. 17 gezeigt ist, enthält dieser interne Zeitgeber (interne Timer) einen spannungsgesteuerten Oszillator 75 und einen Stromsteuerabschnitt 97. Dieser Stromsteuerabschnitt 97 unterscheidet sich von dem Stromeinstellabschnitt 80 in Fig. 15 darin, daß er mit einer Steuerschaltung 98 und einer Dekodier schaltung 99 anstatt den Programmierschaltungen 93 bis 96 vor gesehen ist.

Die Steuerschaltung 98 mißt, in welchen der Mehrzahl der Be triebsmodi der DRAM eingestellt ist und gibt ein Signal zu der Dekodierschaltung 99 aus, das dem gemessenen Ergebnis ent spricht. Die Dekodierschaltung 99 steuert jeden der P-Kanal- MOS-Transistoren 87 bis 90 so, daß sie leitend oder nicht leitend gemacht werden, entsprechend dem Ausgabesignal der Steuerschaltung 98.

Der Betrieb dieses internen Zeitgebers wird im folgenden be schrieben. Wenn der DRAM im Stand-by Zustand (Betriebsbereit schaftszustand) eingestellt ist, machen die Steuerschaltung 98 und die Dekodierschaltung 99 die P-Kanal-MOS-Transistoren 87 bis 90 nicht-leitend und stellen den Strom, der in den N-Kanal- MOS-Transistor 81 fließt, auf Ic ein, wodurch die Oszillations frequenz des spannungsgesteuerten Oszillators 75 auf einen Mi nimalwert eingestellt wird.

Wenn der DRAM aktiviert wird, ist es notwendig, die interne Schaltung des DRAM zu betreiben und daher machen die Steuer schaltung 98 und die Dekodierschaltung 99 beispielsweise die P- Kanal-MOS-Transistoren 87 bis 89 leitend und stellen den Strom, der in den N-Kanal-MOS-Transistor 81 fließt, auf 41c ein, wo durch die Oszillationsfrequenz des spannungsgesteuerten Oszil lators 75 auf einen höheren Wert eingestellt wird.

Auch wenn der DRAM in einen Hochgeschwindigkeitsmodus kommt, wie der Hochgeschwindigkeitsausgabemodus (EDO), ist es notwen dig, die interne Schaltung schneller als in dem normalen akti ven Zustand zu betreiben und daher machen die Steuerschaltung 98 und die Dekodierschaltung 99 alle P-Kanal-MOS-Transistoren 83 bis 86 leitend und setzen den Strom, der in den N-Kanal-MOS- Transistor 81 fließt, auf 5Ic, wodurch die Oszillationsfrequenz des spannungsgesteuerten Oszillators 75 auf einen maximalen Wert eingestellt wird.

Zusätzlich bringen, wenn der DRAM in einen Modus mit niedriger Geschwindigkeit, wie einen Selbstauffrischmodus, kommt, die Steuerschaltung 98 und die Dekodierschaltung 99 beispielsweise nur den P-Kanal-MOS-Transistor 83 in den leitenden Zustand und setzen den Strom, der in den N-Kanal-MOS-Transistor 81 fließt, auf 2Ic, wodurch die Oszillationsfrequenz des spannungsgesteu erten Oszillators 75 auf einen niedrigen Wert eingestellt wird.

Da der spannungsgesteuerte Oszillator 75 mit einer Frequenz entsprechend dem Betriebsmodus des DRAM in dieser Ausführungs form oszilliert, wird jeder Betriebsmodus korrekt durchgeführt. Zusätzlich wird die Leistungsverschwendung reduziert, so daß der Leistungsverbrauch reduziert wird.

Sechste Ausführungsform

In einem DRAM sind Ladungspumpschaltungen zum Erzeugen eines negativen Potentials, wie ein Substratpotential V_BB, und zum Er zeugen eines Potentials, wie ein Wortleitungspotential Vpp, das höher ist als das Versorgungspotential Vcc, zur Verfügung ge stellt. Die Ladungspumpschaltung wird durch ein Taktsignal Φ, das in einem internen Zeitgeber erzeugt wird, getrieben und entlädt negative oder positive Ladungen. Folglich hängt die Entladungsfähigkeit, d. h. die Potentialerzeugungsfähigkeit, der Ladungspumpschaltung von der Frequenz des Taktsignals Φ ab. Diese Ausführungsform schlägt daher einen internen Zeitgeber (internen Timer) vor, der die Frequenz des Taktsignals Φ anhe ben kann, wenn die Potentialerzeugungsfähigkeit der Ladungs pumpschaltung größer gemacht werden muß, und der die Frequenz des Taktsignals Φ erniedrigt, wenn die Potentialerzeugungsfä higkeit der Ladungspumpschaltung kleiner gemacht werden muß.

Fig. 19 ist ein Schaltungsblockdiagramm, in dem Teile weggelas sen sind, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend der sechsten Ausführungsform der vor liegenden Erfindung zeigt. Wie in Fig. 19 gezeigt ist, enthält dieser interne Zeitgeber einen spannungsgesteuerten Oszillator 75 und einen Stromsteuerabschnitt 100. Dieser Stromsteuerab schnitt 100 unterscheidet sich von dem Stromsteuerabschnitt 87 von Fig. 17 darin, daß er mit einem Pegeldetektor 101 anstatt der Steuerschaltung 98 vorgesehen ist.

Der Pegeldetektor 101 vergleicht ein internes Potential Vint (V_BB, Vpp), das durch die Ladungspumpschaltung 102 erzeugt wur de, mit einem vorbestimmten Zielpotential Vref und gibt ein Si gnal entsprechend der Differenz zwischen diesen aus. Dieses Si gnal kann entweder ein analoges Signal (Spannungssignal oder Stromsignal) eines Wertes sein, der der Differenz zwischen dem internen Potential Vint und dem Zielpotential Vref entspricht, oder kann ein digitales Signal sein, das die Differenz zwischen diesen anzeigt. Die Dekodierschaltung 99 setzt jeden der P- Kanal-MOS-Transistoren 87 bis 90 in einen leitenden oder nicht leitenden Zustand entsprechend dem Ausgabesignal des Pegelde tektors 101.

Der Betrieb dieses internen Zeitgebers wird im folgenden be schrieben. Wenn das durch die Ladungspumpschaltung 102 erzeugte interne Potential Vint nicht das Zielpotential Vref erreicht und es von dem Zielpotential Vref stark verschoben ist, bringt der Pegeldetektor 101 und die Dekodierschaltung 99 alle der P- Kanal-MOS-Transistoren 80 bis 90 in einen leitenden Zustand, so daß ein großer Strom 5Ic durch den N-Kanal-MOS-Transistor 81 fließt, wodurch die Frequenz des Taktsignals Φ erhöht wird und die Potentialerzeugungsfähigkeit der Ladungspumpschaltung 102 höher gemacht wird. Wenn das interne Potential Vint das Zielpotential Vref erreicht, reduziert der Pegeldetektor 101 und die Dekodierschaltung 99 die Anzahl der leitenden P-Kanal- MOS-Transistoren, um die Frequenz des Taktsignals Φ zu ernied rigen, so daß die Potentialerzeugungsfähigkeit der Ladungsum schaltung 102 kleiner gemacht wird. Wenn das interne Potential Vint das Zielpotential Vref erreicht, bringen der Pegeldetektor 101 und die Dekodierschaltung 99 den P-Kanal-MOS-Transistor 82 in einen leitenden Zustand und stabilisieren das interne Poten tial (interne Spannung) Vint.

In dieser Ausführungsform kann, da die Frequenz des Taktsignals Φ entsprechend dem Unterschied zwischen dem internen Potential Vint und dem Zielpotential Vref gesteuert wird, das interne Po tential Vint das Zielpotential Vref schnell erreichen, wenn der Unterschied zwischen ihnen groß ist, und ein Überschwingen der internen Spannung Vint kann auf einen minimalen Wert gebracht werden, wenn die Differenz zwischen ihnen klein ist. Folglich wird das interne Potential Vint stabilisiert.

Siebte Ausführungsform

In einem DRAM unterscheiden sich der Leckstrom einer Speicher zelle und die Zeitdauer, in der ein Auffrischen der Daten benö tigt wird, von Chip zu Chip. Daher wird eine Messung der Zeit dauer von jedem Chip, in dem ein Auffrischen der Daten benötigt wird, durchgeführt und abhängig von den gemessenen Ergebnissen wird jeder Chip in 64ms-Produkte, 124ms-Produkte oder 256ms- Produkte, wie in Tabelle 1 gezeigt ist, eingeteilt.

Tabelle 1

Hier bezeichnet ein 64ms-Produkt einen Chip, bei dem ein Auf frischen der Daten für alle Speicherzellen einmal in 64ms benö tigt wird. Ein 124ms-Produkt bezeichnet einen Chip, bei dem ein Auffrischen der Daten aller Speicherzellen einmal in 124ms be nötigt wird. Ein 256ms-Produkt bezeichnet einen Chip, bei dem ein Auffrischen der Daten aller Speicherzellen einmal in 256ms benötigt wird.

Zusätzlich wird jeder der DRAM-Chips in den 4K Auffrischmodus oder 8K Auffrischmodus abhängig von den Anforderungen des Be nutzers eingeteilt. Ein 4K Auffrischmodus betrifft einen Modus, bei dem ein Auffrischen der Daten für alle Speicherzellen mit einem 4K Auffrischbetrieb durchgeführt wird. Ein 8K Auffrisch modus bezeichnet einen Modus, bei dem ein Auffrischen der Daten für alle Speicherzellen mit einem 8K Auffrischbetrieb durchge führt wird.

Bei einem 64ms-Produkt, 124ms-Produkt und 256ms-Produkt, das in den 4K Auffrischmodus gesetzt ist, ist jeweils eine Auffrisch zykluszeit, in der ein Auffrischbetrieb durchgeführt wird, 16 µs, 32 µs und 64 µs. Bei einem 64ms-Produkt, 124ms-Produkt und 256ms-Produkt, das in den 8K Auffrischmodus gesetzt ist, sind die Auffrischzykluszeiten jeweils 8 µs, 16 µs und 32 µs.

Somit wird in dieser Ausführungsform ein Vorschlag für einen internen Zeitgeber gemacht, bei dem vier Typen von Taktsigna len, Taktsignale mit einer Zeitdauer von 8 µs, 16 µs, 32 µs und 64 µs, mit einem Oszillator 75 erhalten werden können.

Fig. 20 ist ein Schaltungsblockdiagramm, das einen Aufbau eines internen Zeitgebers eines DRAM-Chips entsprechend der siebten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 20 gezeigt ist, enthält dieser interne Zeitgeber einen span nungsgesteuerten Oszillator 75, einen Stromeinstellabschnitt 80, Erzeugungsschaltungen für doppelte Zeitdauer 110 bis 112, Multiplexer (MUXs) 113, 114 und Programmierschaltungen 115, 116. Jede dieser Erzeugungsschaltungen für doppelte Zeitdauer 110 bis 112 ist beispielsweise durch einen statischen Zähler oder einen dynamischen Zähler gebildet.

Der spannungsgesteuerte Oszillator 75 und der Stromeinstellab schnitt 80 sind identisch zu denen, die in Bezug zu Fig. 15 be schrieben wurden, und daher wird eine Beschreibung davon hier nicht gegeben. Sie können eine Taktsignal Φ1 mit einer Zeitdau er von 8 µs erzeugen, welches ein Referenztaktsignal wäre.

Die Erzeugungsschaltung für doppelte Zeitdauer 110 konvertiert das Taktsignal Φ1 des spannungsgesteuerten Oszillators 75 zu einem Taktsignal Φ2 mit einer Zeitdauer (16 µs), die doppelt so lang wie die Zeitdauer (8 µs) des Taktsignals Φ1 ist. Die Takt signale Φ1 und Φ2 werden in den Multiplexer 113 eingegeben. Der Multiplexer 113 läßt entsprechend einem Auswahlsignal SEL eines der Taktsignale Φ1 und Φ2 durch.

Genauer ist der Multiplexer 113, wie in Fig. 21 gezeigt, mit zwei Gatterschaltungen G1 und G2 sowie Invertern 125 bis 127 vorgesehen. Die Gatterschaltungen G1 und G2 enthalten jeweils P-Kanal-MOS-Transistoren 121, 122 und N-Kanal-MOS-Transistoren 123, 124, die zwischen einer Versorgungsleitung 91 und einer Erdungsleitung 92 in Reihe geschaltet sind.

Das Taktsignals Φ1 wird an die Gateanschlüsse der MOS- Transistoren 121, 124 in der Gatterschaltung GI eingegeben. Das Taktsignals Φ2 wird an die Gateanschlüsse der MOS-Transistoren 121, 124 in der Gatterschaltung G2 eingegeben. Das Auswahlsi gnal SEL wird an das Gatter des P-Kanal-MOS-Transistors 122 in der Gateschaltung G1 über den Inverter 125 sowie an den Gatean schluß des N-Kanal-MOS-Transistors 123 in der Gatterschaltung GI über die Inverter 125 und 126 eingegeben. Zusätzlich wird das Auswahlsignal SEL an den Gateanschluß des N-Kanal-MOS- Transistors 123 in der Gateschaltung G2 über den Inverter 125 sowie an den Gateanschluß des P-Kanal-MOS-Transistors 122 in der Gateschaltung G2 über den Inverter 125 und 126 angelegt. Die Ausgaben der Gatterschaltungen G1 und G2 werden an den In verter 127 gegeben. Die Ausgabe des Inverters 127 wird ein Aus gabesignal Φ3 von dem Multiplexer 113.

Wenn der Chip in den 4K Auffrischmodus gesetzt ist, ist das Auswahlsignal SEL in den "H"-Pegel gesetzt und die MOS- Transistoren 122, 123 der Gatterschaltung G1 werden leitend ge macht, während die MOS-Transistoren 122, 123 der Gatterschal tung G2 nichtleitend gemacht werden. Dies verursacht ein Akti vieren eines Inverters, der durch die MOS-Transistoren 121, 124 der Gatterschaltung G1 gebildet ist, und ein Taktsignal Φ1 wird über die Gatterschaltung G1 und den Inverter 127 ausgegeben.

Auch wenn der Chip in den 8K Auffrischmodus gesetzt ist, wird das Auswahlsignal SEL in den "L"-Pegel gesetzt und die MOS- Transistoren 122 und 123 der Gatterschaltung G1 werden nicht leitend gemacht, während die MOS-Transistoren 122, 123 der Gat terschaltung G2 leitend gemacht werden. Dies verursacht eine Aktivierung eines Inverters, der durch die MOS-Transistoren 121, 124 der Gatterschaltung G2 gebildet ist, und ein Taktsi gnal Φ2 wird über die Gatterschaltung G2 und den Inverter 127 ausgegeben.

In anderen Worten, wenn der Chip in den 4K Auffrischmodus ge setzt ist, wird Taktsignal Φ1 das Taktsignal Φ3, und wenn der Chip in den 8K Auffrischmodus gesetzt ist, wird das Taktsignal Φ2 das Taktsignal Φ3. Das Taktsignal Φ3 wird in die Erzeugungs schaltung für doppelte Zeitdauer 111 und den Multiplexer 114 eingegeben.

Die Erzeugungsschaltung für doppelte Zeitdauer 111 wandelt das Taktsignal Φ3 von dem Multiplexer 113 in ein Taktsignal Φ4 mit einer Zeitdauer (16 µs oder 32 µs), die doppelt so lang wie Zeit dauer (8 µs oder 16 µs) des Taktsignals Φ3 ist, um. Das Taktsi gnal Φ4 wird in die Erzeugungsschaltung für doppelte Zeitdauer 112 und den Multiplexer 114 eingegeben.

Die Erzeugungsschaltung für doppelte Zeitdauer 112 wandelt das Taktsignal Φ4 von der Erzeugungsschaltung für doppelte Zeitdau er 111 in ein Taktsignal Φ5 mit einer Zeitdauer (32 µs oder 64 µs) um, die doppelt so lang wie die Zeitdauer (16 µs oder 32 µs) des Taktsignals Φ4 ist. Das Taktsignal Φ5 wird in den Multiplexer 114 eingegeben.

Genauer werden, wenn der Chip in dem 4K Auffrischmodus gesetzt ist, die Taktsignale Φ3, Φ4 und Φ5 mit jeweils einer Zeitdauer von 8 µs, 16 µs und 32 µs in den Multiplexer 114 eingegeben, und wenn der Chip in dem 8K Auffrischmodus gesetzt ist, werden die Taktsignal Φ3, Φ4, Φ5 jeweils mit einer Zeitdauer von 16 µs, 32 µs und 64 µs in den Multiplexer 114 eingegeben.

Der Multiplexer überträgt nur eines der Taktsignale Φ3, Φ4, Φ5 entsprechend den Ausgabesignalen Φ115, Φ116 der Programmier schaltungen 115, 116.

Genauer wird, wie in Fig. 22 gezeigt ist, der Multiplexer 114 mit drei Gatterschaltungen G3, G4 und G5, Invertern 131 bis 136 sowie NAND-Gatter 137 bis 139 vorgesehen. Die Gatterschaltungen G3, G4, G5 enthalten jeweils P-Kanal-MOS-Transistoren 121, 122 und N-Kanal-MOS-Transistoren 123, 124, die zwischen einer Ver sorgungsleitung 91 und einer Erdungsleitung 92 in Reihe ge schaltet sind.

Das Taktsignal Φ3 wird an die Gateanschlüsse der MOS- Transistoren 121 und 124 in der Gatterschaltung G3 angelegt. Das Taktsignal Φ4 wird an die Gateanschlüsse der MOS- Transistoren 121 und 124 in der Gatterschaltung G4 angelegt. Das Taktsignal Φ5 wird an die Gateanschlüsse der MOS- Transistoren 121 und 124 in der Gatterschaltung G5 angelegt.

Das Ausgabesignal Φ115 der Programmierschaltung 115 wird über einen Inverter 131 zu einem Eingabeknoten des NAND-Gatter 137 eingegeben, während es direkt an einen Eingabeknoten der NAND- Gatter 138, 139 angelegt wird. Das Ausgangssignal Φ116 der Pro grammierschaltung 116 wird an den anderen Eingabeknoten des NAND-Gatter 139 über einen Inverter 132 angelegt, während es an die anderen Eingabeknoten der NAND-Gatter 137, 138 direkt ange legt wird.

Ein Ausgabesignal Φ137 des NAND-Gatter 137 wird an einen Gate anschluß des N-Kanal-MOS-Transistors 123 in der Gateschaltung G3 durch einen Inverter 133 angelegt, während es an den P- Kanal-MOS-Transistor 122 der Gatterschaltung G3 direkt angelegt wird. Ein Ausgabesignal Φ138 des NAND-Gatter 138 wird an den Gateanschluß des N-Kanal-MOS-Transistors 123 in der Gateschal tung G4 durch einen Inverter 134 angelegt, während es direkt an den P-Kanal-MOS-Transistor 122 der Gatterschaltung G4 angelegt wird. Ein Ausgabesignal Φ139 des NAND-Gatter 139 wird an den Gateanschluß des N-Kanal-MOS-Transistors 123 in der Gateschal tung G5 über einen Inverter 135 angelegt, während es an den P- Kanal-MOS-Transistor 122 der Gatterschaltung G5 direkt angelegt wird. Die Ausgaben der Gatterschaltungen G3, G4 und G5 werden an den Inverter 136 angelegt. Die Ausgabe des Inverters 136 wird ein Ausgabesignal Φ6 des Multiplexers 114.

Die Programmierschaltungen 115 und 116 sind identisch zu der in Fig. 6 gezeigten Programmierschaltung 93.

Wenn die Auffrischperiode des Chips 64 µs ist, ist die Sicherung 43 der Programmierschaltung 115 unterbrochen, so daß das Ausga besignal Φ115 der Programmierschaltung 115 im "L"-Pegel ist und die Sicherung 43 der Programmierschaltung 116 ist nicht unter brochen, so daß das Ausgabesignal Φ116 der Programmierschaltung 116 auf den "H"-Pegel eingestellt ist. Somit erreicht nur das Ausgabesignal Φ137 von den Ausgabesignalen Φ137 bis Φ139 der NAND-Gatter 137 bis 139 den "L"-Pegel, die MOS-Transistoren 122, 123 der Gatterschaltung G3 werden leitend gemacht und ein Inverter, der durch die MOS-Transistoren 121 und 124 der Gat terschaltung G3 gebildet ist, wird aktiviert. Folglich wird das Taktsignal Φ3 durch die Gatterschaltung G3 und den Inverter 136 ausgegeben.

Wenn die Auffrischperiode des Chips 128 µs ist, ist die Siche rung 43 der Programmierschaltungen 115 und 116 nicht unterbro chen, so daß die Ausgabesignale Φ115, Φ116 der Programmier schaltungen 115 und 116 beide auf den "H"-Pegel gesetzt sind. Somit erreicht nur das Ausgabesignal Φ138 von den Ausgabesigna len Φ137 bis Φ139 der NAND-Gatter 137 bis 139 den "L"-Pegel und die MOS-Transistoren 122, 123 der Schaltung G4 werden leitend gemacht und der Inverter, der durch die MOS-Transistoren 121 und 124 der Gatterschaltung G4 gebildet ist, wird aktiviert. Folglich wird das Taktsignal Φ4 durch die Gatterschaltung G4 und den Inverter 136 ausgegeben.

Wenn die Auffrischperiode des Chips 256 µs ist, ist die Siche rung 43 der Programmierschaltung 116 unterbrochen, so daß das Ausgabesignal Φ116 der Programmierschaltung 116 auf den "L"- Pegel gesetzt ist, und die Sicherung 43 der Programmierschal tung 115 ist nicht unterbrochen, so daß das Ausgabesignal Φ115 der Programmierschaltung 115 auf den "H"-Pegel gesetzt ist. So mit erreicht nur das Ausgabesignal Φ139 von den Ausgabesignalen Φ137 bis Φ139 der NAND-Gatter 137 bis 139 den "L"-Pegel und die MOS-Transistoren 122, 123 der Gatterschaltung G5 werden leitend gemacht und der Inverter, der durch die MOS-Transistoren 121, 124 der Gatterschaltung G5 gebildet ist, wird aktiviert. Folg lich wird das Taktsignal Φ5 durch die Gatterschaltung G5 und den Inverter 136 ausgegeben.

In anderen Worten wird das Taktsignal Φ3 das Taktsignal Φ6, wenn der Chip ein 64ms-Produkt ist, wird das Taktsignal Φ4 das Taktsignal Φ6, wenn der Chip ein 128ms-Produkt ist, wird das Taktsignal Φ5 das Taktsignal Φ6, wenn der Chip ein 256 ms- Produkt ist.

Der Grund dafür, das der Multiplexer 113 durch das Auswahlsi gnal SEL gesteuert wird, während der Multiplexer 114 durch die Ausgabesignale Φ115 und Φ116 der Programmierschaltung 115 und 116 gesteuert wird, ist der folgende. Da die Auffrischperiode des Chips durch die Speicherhaltefähigkeit der Speicherzelle bestimmt ist, kann die Auffrischperiode in einer festgelegten Art programmiert werden. Dieses Programmieren wird durchge führt, wenn beispielsweise eine fehlerhafte Speicherzelle be seitigt bzw. repariert werden soll. Inzwischen ist die Bestim mung, ob der Chip in den 4K Auffrischmodus oder den 8K Auf frischmodus gesetzt wird, zu der Zeit vor dem Vers enden oder zu der Zeit des Zusammenbaues gemacht. Folglich ist es schwierig, ein Programmieren in einer festgelegten Art für den Refreshmo dus durchzuführen und daher wird er durch das Auswahlsignal SEL gesetzt.

Im folgenden wird beschrieben, wie der interne Zeitgeber ver wendet wird. Zuerst wird die Zeitdauer des von dem spannungsge steuerten Oszillator 75 ausgegebenen Taktsignals Φ1 genau auf 8 µs durch den Stromeinstellabschnitt 80 eingestellt. Als näch stes wird das Programmieren der Programmierschaltungen 115, 116 entsprechend der Auffrischperiode des Chips durchgeführt, und eines der Taktsignale Φ3, Φ4 und Φ5 wird ausgewählt. Wenn der Auffrischmodus bestimmt ist, wird das Auswahlsignal SEL auf den "H" oder "L"-Pegel gesetzt, um eines der Taktsignale Φ1 und Φ2 auszuwählen. Das obige Einstellen bestimmt die Zeitdauer des Taktsignals Φ6.

In dieser Ausführungsform wird ein Effekt erreicht, der ähnlich zu dem der vierten Ausführungsform ist. Obwohl es in der vier ten Ausführungsform möglich war, eine Einstellung der Oszilla tionsperiode des Oszillators 75 in einem Bereich der 0,5 bis 1,5 mal so groß wie die innewohnende bzw. eigene Oszillation speriode des Oszillators 75 ist durchzuführen, ist es in dieser Ausführungsform möglich, ein Einstellen der Oszillationsperiode des Oszillators 75 in einem größeren Bereich von 0,5 bis 12 mal die dem Oszillator 75 eigenen Oszillationsperiode ist, durchzu führen.

Achte Ausführungsform

In der ersten bis siebten Ausführungsform wurden DRAM-Chips verwirklicht, bei denen die Oszillationsfrequenz eines einge bauten Oszillators geändert und eingestellt werden kann. In der unten beschriebenen Ausführungsform wird eine Frequenzmeßvor richtung zum Messen der Frequenz des Taktsignals Φ, das von dem DRAM-Chip, der in der ersten bis siebten Ausführungsform ge zeigt ist, ausgegeben wird, verwirklicht. Die Spezifikation der Anforderungen an die Betriebseigenschaften sind wie folgt.

Die minimale Auflösung der gemessenen Periode: 0,1 µs oder weni ger (1% oder weniger der gewünschten Periode).

Bereich der gemessenen Periode (Frequenz): 1 µs-20 µs (50 kHz - 500 kHz).

Fig. 23 ist ein Blockdiagramm, das einen Aufbau einer Frequenz meßvorrichtung 141 entsprechend der achten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 23 gezeigt ist, ent hält diese Frequenzmeßvorrichtung 141 einen Signaleingabean schluß 142, einen Vergleicher 143, einen Speicherabschnitt 144 und einen Frequenzerfassungsabschnitt 145.

Der Signaleingabeanschluß 142 wird mit dem Taktsignal Φ des DRAM-Chips 140 versorgt. Der Vergleicher 143 weist ein vorbe stimmtes Referenzniveau Vref auf und gibt einen "H"-Pegel in Reaktion auf den Pegel des durch den Signaleingabeanschluß 142 eingegebenen Taktsignal Φ der größer ist als der Referenzpegel Vref, während er einen "L"-Pegel in Reaktion auf den Pegel des Taktsignals Φ, der kleiner als der Referenzpegel Vref ist, aus. Hier sollte der Vergleicher 143 abwechselnd einen "H"-Pegel und einen "L"-Pegel mit der Dauer der gleichen Zeitperiode für je den Pegel ausgeben.

Der Speicherabschnitt 144 enthält und speichert die Ausgabe des Vergleichers 143 mit einer konstanten Periode, die genügend kürzer als die Periode des Taktsignals Φ ist. Zu dieser Zeit, speichert der Speicherabschnitt 144 "P" (Durchgang), wenn die Ausgabe des Vergleichers 143 im "H"-Pegel ist, und "F" (Fehler), wenn die Ausgabe des Vergleichers 143 im "L"-Pegel ist. Zusätzlich erhöht der Speicherabschnitt 144 die Adresse zum Speichern der Ergebnisse des Abtastens durch einmaliges Abtasten des Vergleichers 143.

Der Frequenzerfassungsabschnitt 05616 00070 552 001000280000000200012000285910550500040 0002019620666 00004 05497145 liest nacheinander die Er gebnisse des Abtastens aus, die in dem Speicherabschnitt 144 gespeichert sind, um den Änderungspunkt zu erfassen, bei dem das Ergebnis des Lesens sich von "F" zu "P" ändert. Dann zählt der Frequenzerfassungsabschnitt 145 die Anzahl der Abtastungen zwischen zwei Änderungspunkten, um eine Berechnung von (gezählte Anzahl) × (Abtastperiode) durchzuführen, so daß die Periode [= 1/(Frequenz)] des Taktsignals Φ erhalten wird.

In dieser Ausführungsform kann die Periode des von dem DRAM- Chip aus gegebenen Taktsignals Φ automatisch und einfach erfaßt werden.

Neunte Ausführungsform

Fig. 25 ist ein Blockdiagramm, das einen Aufbau einer Frequenz meßvorrichtung 151 entsprechend der neunten Ausführungsform der Erfindung zeigt. Wie in Fig. 25 gezeigt ist, enthält diese Fre quenzmeßvorrichtung 151 eine PLL-Schaltung 152 und eine Fre quenzerfassungsschaltung 155. Die PLL-Schaltung 152 enthält ei ne Steuerspannungserzeugungsschaltung 153 und einen spannungs gesteuerten Oszillator 154. Die Steuerspannungserzeugungsschal tung 153 empfängt ein von dem DRAM-Chip 140 ausgegebenes Takt signal Φ und ein von dem spannungsgesteuerten Oszillator 154 ausgegebenes internes Taktsignal Φ′ und gibt eine Steuerspan nung Vco entsprechend des Phasenunterschiedes zwischen den bei den Taktsignalen Φ und Φ′ aus.

Wie in Fig. 26 gezeigt ist, weist der spannungsgesteuerte Os zillator 154 einen Aufbau aus, der identisch zu dem des span nungsgesteuerten Oszillators 75 in Fig. 14 ist, und der span nungsgesteuert Oszillator 154 empfängt das von der Steuerspan nungserzeugungsschaltung 153 ausgegebene Steuerpotential Vco an dem Gateanschluß des N-Kanal-MOS-Transistors 70 in der Vorspan nungserzeugungsschaltung 68. Der spannungsgesteuerte Oszillator 154 oszilliert mit einer Frequenz, die dem Steuerpotential Vco entspricht, und oszilliert nachdem er gesperrt bzw. festgesetzt wurde mit einer Frequenz, die die gleiche ist wie die des Takt signals Φ des DRAM-Chips 140.

Die Frequenzerfassungsschaltung 155 speichert die Beziehung zwischen der Oszillationsfrequenz des spannungsgesteuerten Os zillators 154 und dem Steuerpotential Vco (oder des Stromes Ico, der durch die Vorspannungserzeugungsschaltung 68 fließt). Die Frequenzerfassungsschaltung 155 erfaßt das Steuerpotential Vco (oder den Strom Ico) des spannungsgesteuerten Oszillators 154, so daß die Oszillationsfrequenz des spannungsgesteuerten Oszillators 154, d. h. die Frequenz des Taktsignals Φ des DRAM- Chips, von dem Ergebnis dieses Erfassens erhalten wird.

In dieser Ausführungsform kann die Frequenz des Taktsignals Φ des DRAM-Chips einfach mit einem Aufbau, der einfacher im Ver gleich zu dem der achten Ausführungsform ist, erfaßt werden.

Zehnte Ausführungsform

Fig. 27 ist ein Blockdiagramm, das einen Aufbau einer Frequenz meßvorrichtung 161 entsprechend einer zehnten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 27 gezeigt ist, enthält diese Frequenzmeßvorrichtung 165 eine DLL-Schaltung 162 und eine Frequenzerfassungsschaltung 165. Die DLL-Schaltung 162 enthält eine Steuerspannungserzeugungsschaltung 163 und eine spannungsgesteuerte Verzögerungsschaltung 164.

Die Steuerspannungserzeugungsschaltung 163 empfängt ein von dem DRAM-Chip 140 ausgegebenes Taktsignal Φ und ein von der span nungsgesteuerten Verzögerungsschaltung 164 ausgegebenes Taktsig nal Φ′ und gibt ein Steuerpotential Vco aus, das dem Phasenun terschied zwischen den beiden Taktsignalen Φ und Φ′ entspricht.

Wie in Fig. 28 gezeigt ist, weist die spannungsgesteuerte Ver zögerungsschaltung 164 eine ähnliche Struktur zu der des span nungsgesteuerten Oszillators 154 in Fig. 27 auf, bei dem der Inverter 73.1 das Taktsignal Φ empfängt und der Inverter 73.K das interne Taktsignal Φ′ ausgibt. Nach dem Sperren bzw. Fest setzen gibt die spannungsgesteuerte Verzögerungsschaltung 164 ein interne Taktsignal Φ′ aus, das im Vergleich zu dem Taktsi gnal Φ um eine Periode verzögert ist.

Die Frequenzerfassungsschaltung 165 speichert die Beziehung zwischen der Verzögerungszeit der spannungsgesteuerten Verzöge rungsschaltung 164 und dem Steuerpotential Vco (oder dem Strom Ico, der durch die Vorspannungserzeugungsschaltung 68 fließt).

Die Frequenzerfassungsschaltung 165 erfaßt die Steuerspannung Vco (oder den Strom Ico) der spannungsgesteuerten Verzögerungs schaltung 164, so daß die Verzögerungszeit der spannungsgesteu erten Verzögerungsschaltung 164, das ist die Zeitdauer des Taktsignals Φ des DRAM-Chips, von dem Ergebnis dieses Erfassens erhalten wird.

Ein ähnlicher Effekt zu dem der neunten Ausführungsform wird in dieser Ausführungsform auch erreicht.

Claims

1. Halbleitereinrichtung zum Durchführen eines vorgeschriebe nen Betriebes synchron mit einem Taktsignal mit einem Oszillator (1) zum Erzeugen des Taktsignals und einem Ausgabemittel (2-5) zum externen Entnehmen des von dem Oszillator (1) ausgegebenen Taktsignals.

2. Halbleitereinrichtung zum Durchführen eines vorgeschriebe nen Betriebs synchron mit einem Taktsignal mit
einem Oszillator (1) zum Erzeugen eines internen Taktsignals,
einem Auswahlmittel (58 und 4) zum Auswählen eines Taktsignales von einem extern eingegebenen externen Taktsignals und von ei nem durch den Oszillator (1) ausgegebenen internen Taktsignals und
einer internen Schaltung (204) zum Durchführen eines vorge schriebenen Betriebs synchron mit dem durch das Auswahlmittel (58, 4) ausgewählten Taktsignal.

3. Halbleitereinrichtung nach Anspruch 2, dadurch gekenn zeichnet, daß ein Signaleingabe/Ausgabemittel (2, 3, 59) zum Anlegen des in ternen Taktsignals an die interne Schaltung (204), während das interne Taktsignal in Reaktion auf die Auswahl des internen Taktsignals durch das Auswahlmittel (58, 4) extern ausgegeben wird, und zum Verhindern der Eingabe des internen Taktsignals in die interne Schaltung (204), während das externe Taktsignal in Reaktion auf die Auswahl des externen Taktsignals durch das Auswahlmittel (58 und 4) an die interne Schaltung (204) ange legt wird, vorgesehen ist.

4. Halbleitereinrichtung zum Durchführen eines vorgeschriebenen Betriebs synchron mit einem Taktsignal mit
einem Oszillator (7) zum Erzeugen des Taktsignals, bei dem die Oszillationsfrequenz geändert werden kann, und
einem Einstellmittel (19-13) zum Ändern und Einstellen der Os zillationsfrequenz des Oszillators (7).

5. Halbleitereinrichtung nach Anspruch 4, dadurch gekenn zeichnet, daß
der Oszillator (7)
eine Mehrzahl von Invertern (8), die in Ringform verbunden sind, und
eine Schaltung mit variabler kapazitiver Impedanz (9), die ent sprechend zu jedem Inverter (8) vorgesehen ist, die mit einem Ausgabeknoten (8a) des entsprechenden Inverters (8) verbunden ist und deren variable kapazitive Impedanz geändert werden kann, enthält
und daß das Einstellmittel (10-13) den kapazitiven Impedanzwert der Schaltung mit variabler kapazitiver Impedanz (9) ändert und einstellt.

6. Halbleitereinrichtung nach Anspruch 5, dadurch gekenn zeichnet, daß der Oszillator (7) weiter Transistoren (56, 57) enthält, die entsprechend zu jedem Inverter (8) vorgesehen sind und zumin dest mit einem von dem Abschnitt zwischen Versorgungsknoten des entsprechenden Inverters und einer Versorgungsleitung und dem Abschnitt zwischen einem Erdungsknoten und einer Erdungsleitung verbunden ist und dessen Gateanschluß mit einem dazwischenlie genden Potential zwischen einem Versorgungsspannungspotential und einem Erdungspotential vorgesehen ist, um einen Querstrom des entsprechenden Inverters zu unterdrücken.

7. Halbleitereinrichtung nach Anspruch 5 oder 6, dadurch ge kennzeichnet, daß
die Schaltung mit variabler kapazitiver Impedanz (9) eine Mehr zahl von Gruppen von einem Übertragungsgatter (14-16) und einem Kondensator (17-19) enthält, die zwischen einem Ausgabeknoten des entsprechenden Inverters (8) und einer vorbestimmten Poten tialleitung miteinander in Reihe verbunden sind,
und daß das Einstellmittel (10-13) eine Sicherung (43) enthält, die entsprechen zu jedem der Übertragungsgatter (14-16) zum Festlegen des jeweiligen Übertragungsgatters (14-16) in einen leitenden oder einen nicht-leitenden Zustand durch Unterbrechen vorgesehen ist.

8. Halbleitereinrichtung nach Anspruch 4, dadurch gekenn zeichnet, daß
der Oszillator (75) eine Mehrzahl von Invertern (73.1-73.K), die in einer Ringform verbunden sind,
einen ersten Transistor (72.1-72.K), der entsprechend zu jedem der Inverter (73.1-73.K) vorgesehen ist und zwischen einem Ver sorgungsknoten des entsprechenden Inverters (73.1-73.K) und ei ner Potentialversorgungsleitung geschaltet ist und
einen zweiten Transistor (74.1-74.K), der entsprechend zu jedem der Inverter (73.1-73.K) vorgesehen ist und zwischen einem Er dungsknoten des entsprechenden Inverters (73.1-73-K) und einer Erdungsleitung geschaltet ist, enthält und daß
das Einstellmittel (10-13, 60) die Eingabespannung des ersten und des zweiten Transistors ändert und einstellt.

9. Halbleitereinrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß
das Einstellmittel (10-13, 60)
eine Konstantstromquelle (61) zum Bewirken des Fließens eines konstanten Stroms,
einen dritten Transistor (66, 64, 62), der in Reihe mit der Konstantstromquelle (61) verbunden ist und mit einem von dem ersten und zweiten Transistor (72.1-72.K, 74.1-74.K) eine Stromspiegelschaltung bildet,
eine Mehrzahl von vierten Transistoren (63, 65, 67), die je weils parallel mit dem dritten Transistor (66, 64, 62) verbun den sind zum Teilen des Ausgabestromflusses der Konstantstrom quelle (61) und
eine Sicherung (43), die jeweils zu jedem der vierten Transi storen (63, 66, 67) zum Festlegen des jeweiligen vierten Tran sistors (63, 65, 67) in einen leitenden Zustand oder nicht leitenden Zustand durch Unterbrechen vorgesehen ist, enthält.

10. Halbleitereinrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß
das Einstellmittel (80)
eine Mehrzahl von Konstantstromquellen (83-86) zum Bewirken ei nes jeweils konstanten Stromflusses,
einen dritten Transistor (81), der mit einem Ausgabeknoten von jedem der Mehrzahl von Konstantstromquellen (83-86) zum Bilden einer Stromspiegelschaltung mit einem von dem ersten und dem zweiten Transistor (72.1-72.K, 74.1-74.K) verbunden ist, und
eine Sicherung (43), die entsprechend zu jeder der Konstant stromquellen (83-86) zum Festlegen der entsprechenden Konstant stromquelle (83-86) in einen aktiven oder einen inaktiven Zu stand vorgesehen ist, enthält.

11. Halbleitereinrichtung nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, daß
eine Mehrzahl von Signalumwandlungsmitteln (110-112), die in Reihe verbunden sind, bei denen das von dem Oszillator (75) aus gegebene Taktsignal in eine erste Stufe eingegeben wird, wo bei jede der Mehrzahl von Signalumwandlungsmitteln (110-112) die Taktsignaleingabe von seiner vorherigen Stufe zu einem Taktsignal mit einer Periode, die ein Mehrfaches der Periode des Eingabetaktsignals ist, umwandelt und das umgewandelte Si gnal an die folgende Stufe ausgibt,
ein Auswahlmittel (114) zum Auswählen eines Taktsignals von dem von dem Oszillator (75) ausgegebenen Taktsignal und der Mehr zahl von von der Mehrzahl von Signalumwandlungsmitteln (110- 112) ausgegebenen Taktsignalen, und
eine interne Schaltung (204) zum Durchführen eines vorbeschrie benen Betriebs synchron mit dem durch das Auswahlmittel (114) ausgewählten Taktsignal vorgesehen sind.

12. Halbleitereinrichtung nach Anspruch 11, dadurch gekenn zeichnet, daß
das Auswahlmittel (114)
eine Mehrzahl von Gattermitteln (G3-G5), die jeweils entspre chend zu einem von dem Oszillator (75) und der Mehrzahl von Si gnalumwandlungsmitteln (110-112) vorgesehen sind, zu denen die Taktsignalausgabe des entsprechenden Oszillators (75) oder der Signalumwandlungsmittel (110-112) eingegeben wird, und
eine Sicherung (115, 116), die entsprechend zu jedem der Gat termittel (G3-G5) zum Festlegen des entsprechenden Gattermit tels (G3-G5) in einen leitenden oder nicht-leitenden Zustand durch Unterbrechen vorgesehen sind, enthält.

13. Halbleitereinrichtung nach einem der Ansprüche 4 bis 12, dadurch gekennzeichnet, daß ein Ausgabemittel (2-5) zum externen Entnehmen des von dem Os zillator (7) ausgegebenen Taktsignals vorgesehen ist.

14. Halbleitereinrichtung zum Durchführen eines vorbestimmten Betriebs synchron mit einem Taktsignal mit
einem Oszillator (75) zum Erzeugen eines Taktsignals, bei dem die Steuerung der Oszillationsfrequenz möglich ist,
einem Auswahlmittel zum Auswählen eines Betriebsmodus aus einer Mehrzahl von Betriebsmodi,
einem Meßmittel (98) zum Messen des durch das Auswahlmittel ausgewählten Betriebsmodus,
einem Steuermittel (81-90, 99) zum Steuern der Oszillationsfre quenz des Oszillators (75) entsprechend dem Meßergebnis des Meßmittels (98) und
einem Modusausführmittel zum Ausführen des durch das Auswahl mittel ausgewählten Betriebsmodus synchron mit dem durch den Oszillator (75) ausgegebenen Taktsignal.

15. Halbleitereinrichtung zum Durchführen eines vorbestimmten Betriebs synchron mit einem Taktsignal mit
einem Oszillator (75) zum Erzeugen des Taktsignals, bei dem ei ne Steuerung der Oszillationsfrequenz möglich ist,
einem internen Potentialerzeugungsmittel (102), das durch das von dem Oszillator (75) ausgegebenen Taktsignals getrieben ist, zum Erzeugen eines internen Potentials entsprechend der Fre quenz des Taktsignals,
einem Erfassungsmittel (101) zum Erfassen des Unterschiedes zwischen dem durch das interne Potentialerzeugungsmittel (102) erzeugten internen Potentials und des vorbestimmten Zielpotenti als, und
einem Steuermittel (81-90, 99) zum Steuern der Oszillationsfre quenz des Oszillators (75) entsprechend dem Erfassungsergebnis des Erfassungsmittels (101).

16. Testvorrichtung einer Halbleitereinrichtung,
die einen Oszillator (1) zum Erzeugen eines Taktsignals und ein Ausgabemittel (2-5) zum externen Entnehmen des durch den Oszil lator (1) ausgegebenen Taktsignals enthält, mit
einem Vergleichsmittel (81), das das von dem Ausgabemittel (2- 5) ausgegebene Taktsignal empfängt und ein erstes Signal in Re aktion auf den Pegel des Taktsignals, der kleiner als ein Refe renzpegel ist, ausgibt, während es ein zweites Signal in Reak tion auf den Pegel des Taktsignals, der größer als der Refe renzpegel ist, ausgibt,
einem Speichermittel (82) zum Abtasten und aufeinanderfolgenden Speichern des von dem Vergleichsmittel (81) ausgegebenen ersten und zweiten Signals in einer Periode, die kürzer ist als die Periode des Taktsignals,
einem Auslesemittel (83) zum aufeinanderfolgenden Auslesen des in dem Speichermittel (82) gespeicherten ersten und zweiten Si gnals und
einem Erfassungsmittel (83) zum Erfassen des Änderungspunkts, bei dem das Leseergebnis des Auslesemittels (83) sich von dem ersten Signal zu dem zweiten Signal ändert und zum Erfassen der Periode des Taktsignals von der Anzahl der Abtastungen zwischen den zwei Änderungspunkten.

17. Testvorrichtung einer Halbleitereinrichtung,
die einen Oszillator (1) zum Erzeugen eines Taktsignals und ein Ausgabemittel (2-5) zum externen Entnehmen des von dem Oszilla tor (1) ausgegebenen Taktsignals enthält, mit
einem Steuerspannungserzeugungsmittel (86), das das von dem Aus gabemittel (2-5) ausgegebene Taktsignal und ein internes Takt signal empfängt, um eine Steuerspannung entsprechend der Pha sendifferenz zwischen den beiden Taktsignalen auszugeben,
einem spannungsgesteuerten Oszillator (87), der eine Mehrzahl von variablen Verzögerungszeitelementen (71.1-71.K) enthält, die in einer Ringform verbunden sind, wobei jedes die Steuer spannung empfängt, zum Ausgeben des internen Taktsignals und einem Erfassungsmittel (88) zum Erfassen einer Oszillationsfre quenz des Oszillators (1) basierend auf dem Betriebsparameter des spannungsgesteuerten Oszillators (87).

18. Testvorrichtung einer Halbleitereinrichtung,
die einen Oszillator (1) zum Erzeugen eines Taktsignals und ein Ausgabemittel (2-5) zum externen Entnehmen des von dem Oszilla tor (1) ausgegebenen Taktsignals enthält, mit
einem Steuerspannungserzeugungsmittel (97), das das von dem Aus gabemittel (2-5) ausgegebene Taktsignal und ein internes Takt signal empfängt, um eine Steuerspannung aus zugeben, die der Phasendifferenz zwischen den Taktsignalen entspricht,
einem spannungsgesteuerten Verzögerungsmittel (98), das eine Mehrzahl von variablen Verzögerungszeitelementen (71.1-71.K) enthält, die miteinander in Reihe verbunden sind, wobei jedes die Steuerspannung zum Verzögern des von dem Ausgabemittel (2- 5) ausgegebenen Taktsignals empfängt, um das verzögerte Taktsi gnal als das interne Taktsignal aus zugeben, und
einem Erfassungsmittel (99) zum Erfassen einer Oszillationsfre quenz des Oszillators (1) basierend auf dem Betriebsparameter des spannungsgesteuerten Verzögerungsmittels (98).