KR100238997B1 - 반도체장치 및 그 시험장치 - Google Patents

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토모야 가와고에
히데토 히다카
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

테스터(6)는 DRAM칩에 설치된 신호출력단자에 접속되어, 내부 타이머(1)로부터 출력된 클럭신호의 주파수가 모니터 된다.
클럭신호의 주파수가 3비트 신호 TA1 -TA3 결합을 변경함에 의해 변화시켜, 설정치에 가장 근접한 주파수가 얻어지는 신호 TA1 -TA3 신호를 구한다.
신호 TA1 -TA3를 인가 하는 것과 같은 상태가 얻어지도록 내부 타이머(1)내의 퓨즈(43)을 절단하여 클럭신호가 얻어지게 된다.

Description

반도체 장치 및 그 시험장치
제1도는 본 발명의 실시예1에 의한 DRAM 칩의 구성을 나타내는 블럭도이다.
제2도는 제1도에 나타낸 DRAM 칩의 내부타이머의 구성을 나타내는 회로블럭도이다.
제3도는 제2도에 나타낸 내부타이머의 가변용량회로의 구성을 나타내는 회로도이다.
제4도는 제2도에 나타낸 내부타이머의 어드레스취입부의 구성을 나타내는 회로도이다.
제5도는 제2도에 나타낸 내부타이머의 튜닝제어부(11)의 구성을 나타내는 회로도이다.
제6도는 제2도에 나타낸 내부타이머의 튜닝제어부(13)의 구성을 나타내는 회로도이다.
제7도는 제2도에 나타낸 내부타이머의 활성화방법을 설명하기 위한 타임 챠트이다.
제8도는 제2도에 나타낸 내부타이머의 튜닝방법을 설명하기 위한 타임 챠트이다.
제9도는 제2도에 나타낸 내부타이머 튜닝방법을 설명하기 위한 도면이다.
제10도는 제2도에 나타낸 내부타이머의 개량예를 개시하는 일부생략한 회로도이다.
제11도는 제2도에 나타낸 내부타이머의 다른 개량예를 개시하는 일부생략한 회로도이다.
제12도는 제2도에 나타낸 내부타이머의 또다른 개량예를 개시하는 일부생략한 회로도이다.
제13도는 본 발명의 실시예2에 의한 DRAM 칩의 구성을 나타내는 블럭도이다.
제14도는 본 발명의 실시예3에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 일부생략한 회로도이다.
제15도는 본 발명의 실시예4에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 일부생략한 회로블럭도이다.
제16도는 제5도에 나타낸 프로그램회로의 구성을 나타내는 회로도이다.
제17도는 본 발명의 실시예5에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 일부생략한 회로블럭도이다.
제18도는 제17도에 나타낸 내부타이머로부터 출력되는 클럭신호의 파형도이다.
제19도는 본 발명의 실시예6에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 일부 생략한 회로블럭도이다.
제20도는 본 발명의 실시예7에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 회로블럭도이다.
제21도는 제20도에 나타낸 멀티플렉서(113)의 구성을 나타내는 회로도이다.
제22도는 제20도에 나타낸 멀티플렉서(114)의 구성을 나타내는 회로블럭도이다.
제23도는 본 발명의 실시예8에 의한 주파수 측정장치의 구성을 나타내는 블럭도이다.
제24도는 제23도에 나타낸 주파수 측정장치의 동작을 설명하기 위한 도면이다.
제25도는 본 발명의 실시예9에 의한 주파수 측정장치의 구성을 나타내는 블럭도이다.
제26도는 제25도에 나타낸 주파수 측정장치의 전압제어형 발진기의 구성을 나타내는 일부 생략한 회로도이다.
제27도는 본 발명의 실시예10에 의한 주파수 측정장치의 구성을 나타내는 블럭도이다.
제28도는 제27도에 나타낸 주파수 측정장치의 전압제어형 지연회로의 구성을 나타내는 일부생략한 회로도이다.
제29도는 종래의 DRAM 칩의 구성을 나타내는 블럭도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1, 203 : 내부타이머 2 : 증폭기
3, 14~16, 37~39 : 트랜스퍼게이트
4, 8, 27~36, 47, 48, 53, 73.1~73.K, 125~127, 131~136 : 인버터
5 : 신호출력단자 6 : 테스터
7 : 발진기 9 : 가변용량회로
10 : 어드레스취입부 11~13 : 튜닝제어부
16~18 : 커패시터 21~26, 51, 52, 137~139 : NAND게이트
42, 54, 56, 69, 72.1~72.K, 82~90, 121, 122 : P채널 MOS트렌지스터
43 : 퓨즈
44~46, 55, 57, 62,~69, 74.1~74.K, 81, 123, 124 : N채널 MOS트랜지스터
49, 50 : NOR게이트 58 : 제어신호 입력단자
59 : 신호입출력단자 60, 80 : 전류설정부
97, 100 : 전류제어부 61 : 정전류원
68 : 바이어스 발생회로 71.1~71.K : 지연시간 가변소자
75, 154 : 전압제어형 발진기 91 : 전원라인
92 : 접지라인 93~96, 115, 116 : 프로그램회로
98 : 콘트롤회로 99 : 디코드회로
101 : 레벨디텍터 102 : 챠지펌프회로
110~112 : 배주기발생회로 113~114 : 멀티플렉서
140 : DRAM 칩 141, 151, 161 : 주파수 측정장치
142 : 신호입력단자 143 : 비교기
144 : 메모리부 145 : 주파수 검출부
152 : PLL회로 153, 163 : 제어전압발생회로
155, 165 : 주파수 검출회로 162 : DLL회로
164 : 전압제어형 지연회로 201 : 전원단자
202 : 접지단자 204 : 내부회로
G1~G5 : 게이트회로
[발명이 속하는 기술분야 ]
본 발명은 반도체 장치 및 그 시험장치에 관하여, 특히, 클럭신호에 동기하여 소정의 동작을 행하는 반도체 장치 및 그 시험장치에 관한것이다.
[종래의 기술]
제 29 도는, 종래의 다이내믹 랜덤 액세스 메모리(이하, DRAM이라 칭한다) 칩의 구성을 나타내는 회로블럭도이다.
제 29 도를 참조하여, 이 DRAM 칩은, 전원단자(201), 접지단자(202), 내부타이머(203) 및 내부회로(204)를 구비한다.
내부타이머(203) 및 내부회로(204)는, 함께 전원단자(201) 및 접지단자(202)를 개재하여 외부에서 전원전위Vcc 및 접지전위GND를 받는다.
내부타이머(203)는, 링오실레이터 같은 자기발진형의 발진기를 포함하고, 소정의 주파수의 클럭신호를 내부회로(204)에 준다.
내부회로(204)는, 그 클럭신호에 동기하여 소정의 동작(예를들면 리플레쉬동작)을 행한다.
[발명이 이루고자 하는 기술적 과제]
그러나, 종래의 DRAM 칩으로서는, 제조상의 불균일성에 의해 클럭신호의 주파수가 원래의 설정치로부터 어긋난 값이 되어, 원하는 동작특성이 얻어지지 않은 경우가 있다고 하는 문제가 있었다.
예를들면 클럭신호의 주파수가 불필요히 높으면, 소비전력이 불필요히 커지기도 하거나, 내부회로(204)와 외부와의 연동성이 얻어지지 않고, DRAM을 포함하는 시스템의 오동작이 생긴다.
그러나, 종래의 DRAM 칩에는, 클럭신호를 외부로 꺼내어 클럭신호의 주파수를 측정하는 수단조차도 설치되고 않았다.
따라서, 본 발명의 제 1 목적은, 내장의 발진기의 발진주파수를 외부에서 측정할 수가 있는 반도체 장치를 제공하는 것이다.
또한, 본 발명의 제 2 목적은, 외부에서 클럭신호를 줘 내부회로의 시험을 행할수있는 반도체 장치를 제공하는 것이다.
또한, 본 발명의 제 3 목적은, 내장의 발진기의 발진주파수의 변경 및 설정 또는 제어가 가능한 반도체 장치를 제공하는 것이다.
또한, 본 발명의 제 4 목적은, 반도체 장치의 발진기의 발진주파수를 측정하기 위한 시험장치를 제공하는 것이다.
[과제를 해결하기 위한 수단]
본 발명의 제 1 반도체 장치로는, 발진기로부터 출력되는 클럭신호를 외부에 꺼내기 위한 출력단자와 상기 칩의 외부로부터 공급되는 제어신호에 응하여 활성화되는 스위칭 수단이 설치된다.
따라서, 클럭신호를 외부에 꺼내어 클럭신호의 주파수를 측정할 수가 있다.
또한, 본 발명의 제 2 반도체 장치로는, 외부에서 입력되는 외부클럭신호와 발진기로부터 출력되는 내부클럭 신호중의 한편의 클럭신호를 선택하기 위한 선택수단이 설치된다.
따라서, 외부에서 클럭신호를 주어 내부회로의 시험을 할 수가 있다.
또한, 바람직하게는, 선택회로에 의해서 내부클럭신호가 선택된 것에 응해서 내부클럭신호를 내부회로에 줌과 동시에 외부로 출력시키어, 선택회로에 의해서 외부클럭신호가 선택된 것에 응해서 내부클럭신호의 내부회로로 내부클럭신호의 입력을 차단함과 동시에 외부클럭신호를 내부회로로 주는 신호입출력회로가 더 설치된다.
이것에 의해, 내부클럭신호를 외부로 꺼내어 클럭신호의 주파수를 측정하는 것도 가능해진다.
또한, 본 발명의 제 3 반도체 장치로는, 발진주파수의 변경이 가능한 발진기와, 발진기의 발진주파수의 변경 및 설정을 행하기 위한 설정수단이 설치된다.
따라서, 발진기의 발신주파수의 변경 및 설정이 가능해지고, 가령 발진기의 발진주파수가 원래의 설정치로부터 어긋난 경우라도, 발진기의 발진주파수를 원래의 설정치로 설정할 수가 있다.
또한, 바람직하게는, 발진기는, 링상으로 접속된 복수의 인버터와, 각 인버터의 출력노드의 접속된 가변용량회로를 포함한다.
그래서, 가변용량회로의 용량치의 변경 및 설정을 행하는 것에 의해, 발진기의 발진주파수의 변경 및 설정을 용이하게 행하는 것이 가능해진다.
또한, 바람직하게는, 발진기의 각 인버터에 관통전류를 방지하기 위한 트랜지스터가 설치된다.
이 트랜지스터는, 인버터의 전원노드와 전원라인의 사이 및 인버터의 접지노드와 접지라인의 사이 중의 적어도 한쪽에 접속되어, 그 게이트에 전원전위와 접지전위의 중간전위가 주어진다.
이것에 의해 소비전력이 저감화된다.
또한, 바람직하게는, 가변용량회로는 직렬접속된 복수의 트랜스퍼게이트및 캐패시터를 포함한다.
설정회로는, 각 트랜스퍼게이트에 대응하여 설치되고, 절단되는 것에따라 대응의 트랜스퍼게이트를 도통상태 또는 비도통상태로 고정하기 위한 퓨즈를 포함한다.
이것에 의해, 가변용량회로의 용량치의 설정을 용이하고 또한 확실히 행하는 것이 가능해진다.
또한, 바람직하게는, 발진기는 링상으로 접속된 복수의 인버터와, 각 인버터에 구동전류를 공급하기 위한 제 1 및 제 2 트랜지스터를 포함한다.
그래서, 발진기의 주파수 발진은 설정 및 변경은 제 1 및 제 2 트랜지스터의 입력전압을 설정 및 변경함에 의해 행해지게 된다.
또한, 바람직하게는, 설정회로는 정전류원과, 정전류원과 직렬접속되어, 제 1 및 제 2 트랜지스터의 한편과 커런트미러회로를 구성하는 제 3 트랜지스터와, 제 3 트랜지스터에 병렬접속된 복수의 제 4 트랜지스터와, 각 제 4 트랜지스터에 대응하여 설치되고, 외부신호에 응답하여 대응의 제 4 트랜지스터를 도통상태 또는 비도통상태로 하는 신호발생회로를 포함한다.
이것에 의해, 제 1 및 제 2 트랜지스터의 입력전압의 변경 및 설정을 용이하게 행하는 것이 가능해진다.
또한, 바람직하게는, 설정회로는 각각이 일정한 전류를 흘리기 위한 복수의 정전류원과, 제 1 및 제 2 트랜지스터중의 한쪽과 동시에 커런트미러회로를 구성하는 제 3 트랜지스터와 각 정전류원에 대응하여 설치되고, 대응의 정전류원을 활성상태 또는 비활성상태로 고정하기 위한 퓨즈를 포함한다.
이것에 의해, 제 1 및 제 2 트랜지스터의 입력전압의 변경 및 설정을 용이하고 또한 확실히 행할 수 있다.
또한, 바람직하게는, 복수의 신호변환회로, 선택회로 및 내부회로가 더 설치된다.
초단의 신호변환회로에는, 발진기로부터 출력된 클럭신호가 입력된다.
각 신호변환회로는 전단으로부터 입력된 클럭신호를, 그 클럭신호의 주기의 복수배의 주기를 갖는 클럭신호에 변환하여 후단으로 출력한다.
선택회로는 발진기로부터 출력된 클럭신호와, 복수의 신호변환회로로부터 출력된 복수의 클럭신호 중 어느것인가 1개의 클럭신호를 선택한다.
내부회로는 선택회로에 의해서 선택된 클럭신호에 동기하여 소정의 동작을 행한다.
이것에 의해, 발진기의 발진주파수의 튜닝범위가 복수배이상으로 커진다.
또한, 바람직하게는 선택회로는 각각이, 발진기와 복수의 신호변환회로중의 어느한쪽에 대응하여 설치되고, 대응의 발진기 또는 신호변환수단으로부터 출력된 클럭신호가 입력되는 복수의 게이트회로와, 각 게이트회로에 대응하여 설치되고, 절단되는 것에 따라 대응의 게이트회로를 도통상태 또는 비도통상태로 고정하기 위한 퓨즈를 포함한다.
이것에 의해, 선택회로는 용이하게 구성된다.
또한, 바람직하게는, 발진기로부터 출력되는 클럭신호를 외부로 꺼내기 위한 출력회로가 더 설치된다.
이것에 의해, 출력회로로부터 외부로 출력되는 클럭신호의 주파수를 측정하면서, 발진기의 발진주파수의 변경 및 설정을 행하는 것이 가능해진다.
또한, 본 발명의 제 4 반도체 장치로는, 발진주파수의 제어가 가능한 발진기와, 선택된 동작모드를 검지하기 위한 감지회로가 설치되고, 감지회로의 검지결과에 따라서 발진기의 발진주파수가 제어된다.
따라서, 선택된 동작모드를 실행하기 위해서 알맞은 주파수의 클럭신호가 생성되어, 각 동작모드가 정확히 실행된다.
또한, 본 발명의 제 5 반도체 장치로는, 발진주파수의 제어가 가능한 발진기와, 발진기로부터 출력된 클럭신호에 의해서 구동되는 내부전위생성회로와, 내부전위와 미리 정해진 목표전위와의 차를 검출하는 검출회로가 설치되고, 검출회로의 검출결과에 따라서 발진기의 발진주파수가 제어된다.
따라서, 안정한 내부전위가 얻어진다.
또한, 본 발명의 제 1 시험장치로는, 비교회로는, 클럭신호의 레벨이 기준레벨보다도 높던가 낮던가에 응해서 제 1 또는 제 2 신호를 출력하여, 기억회로는 비교수단의 출력을 소정의 샘플링주기로 순차 기억한다.
판독회로는 기억회로에 기억된 신호를 순차 판독, 검출회로는 판독결과가 제 1 신호로부터 제 2 신호에 변화하는 변화점을 검출하여, 2개의 변화점사이의 샘플링수로부터 클럭신호의 주기를 검출한다.
따라서, 반도체 장치의 발진기의 발진주파수를 용이하게 검출할 수 있다.
또한, 본 발명의 제 2 시험장치로는, 클럭신호에 동기한 내부클럭신호를 출력하는 전압제어형 발진기가 설치되고, 그 전압제어형 발진기의 동작파라메타에 따라서 발진기의 발진주파수가 검출된다.
따라서, 발도체 장치의 발진기의 발진주파수를 간단한 구성으로 용이하게 검출할 수 있다.
[발명의 실시예]
[실시예1]
제 1 도는 본 발명의 제 1 실시예에 의한 DRAM 칩 및 그 사용상태를 나타내는 회로블럭도이다.
제 1 도를 참조하여, 이 DRAM 칩이 제 29 도로 나타낸 DRAM 칩과 다른 점은, 내부타이머(203)가 내부타이머(1)로 치환되어 있는 점과, 증폭기(2), 트랜스퍼게이트(3), 인버터(4) 및 신호출력단자(5)가 새롭게 설치되고있는 점이다.
내부타이머(1)로부터 출력되는 클럭신호는 내부회로(204)에 입력됨과 동시에, 증폭기(2)로 입력된다.
트랜스퍼게이트(3)는 증폭기(2)의 출력노드와 신호출력단자(5)와의 사이에 접속된다.
테스트신호TEST는, 트랜스퍼게이트(3)의 N 채널 MOS 트랜지스터측의 게이트(3a)에 직접 입력됨과 동시에, 인버터(4)를 개재하여 P 채널 MOS 트랜지스터측의 게이트(3b)에 입력된다.
신호출력단자(5)에는, 내부타이머(1)로부터 출력되는 클럭신호의 주파수를 측정하기 위한 테스터(6)가 접속된다.
테스트신호TEST가 (H) 레벨로 될때 시험시간에서, 트랜스퍼게이트(3)가 도통상태가 되어, 내부타이머(1)로부터 출력된 클럭신호는, 증폭기(2), 트랜스퍼게이트(3) 및 신호출력단자(5)를 개재하여 테스터(6)로 입력된다.
테스트신호TEST가 「L」레벨로 되어 시험이 행해지지 않을 때 트랜스퍼게이트(3)가 비도통상태가 되어, 클럭신호는 외부로 출력되지 않는다.
내부타이머(1)는, 제 2 도에 나타낸 바와 같이 발진주파수의 변경이 가능한 발진기(7)와, 발진기(7)의 발진주파수의 변경 및 설정을 행하기 위한 어드레스취입부(10) 및 튜닝제어부(11~13)를 포함한다.
발진기(7)는, 링상으로 접속된 기수단의 인버터(8)와, 각 인버터(8)의 출력노드(8a)에 접속된 가변용량회로(9)를 포함한다.
가변용량회로(9)는, 제 3 도에 나타난 것 같이, 복수(도면에서는 3개)의 트랜스퍼게이트(14~16)와, 복수쌍(도면에서는 3쌍)의 커패시터(17, 17; 18, 18; 19, 19)를 포함한다.
커패시터(17, 18, 19)의 용량치의 비율은, 1 : 2; 4로 되어 있다.
트랜스퍼게이트(14~16)의 한쪽 전극은, 함께 인버터(8)의 출력노드(8a)에 접속되어, 그 다른쪽 전극은 각각 커패시터(17, 17; 18, 18; 19, 19)의 한쪽 전극에 접속된다.
커패시터(17, 17; 18, 18; 19, 19)의 다른쪽 전극은, 각각 전원전위Vcc의 라인(이하, 전원라인이라 칭한다)(91) 및 접지전위GND의 라인(이하, 접지라인이라 칭한다)(92)에 접속된다.
트랜스퍼게이트(14)의 N 채널 MOS 트랜지스터측의 게이트(14a) 및 P 채널 MOS 트랜지스터측의 게이트(14b)는, 튜닝제어부(11)의 출력신호 TTA2,를 받는다.
트랜스퍼게이트(15)의 N 채널 MOS 트랜스퍼게이트측의 게이츠(15a) 및 P 채널 MOS 트랜지스터측의 게이트(15b)는, 각각 튜닝제어부(12)의 출력신호 TTA2,를 받는다.
트랜스퍼게이트(16)의 N 채널 MOS 트랜지스터측의 게이트(16a) 및 P 채널 MOS 트랜지스터측의 게이트(16b)는, 각각 튜닝제어부(13)의 출력신호 TTA3,를 받는다.
커패시터(17, 18, 19)의 용량치의 비가 1 : 2 : 4 이기때문에, 3비트의 신호 TTA1,; TTA2,; TTA3,조합에 의해 0~7의 8단계의 용량치가 설정된다.
예를들면 신호 TTA1가 「H」레벨로 신호가 「L」레벨이 되면, 트랜스퍼게이트(14)가 도통상태가 되어 커패시터(17, 17)의 용량치C가 인버터8 출력노드(8a)에 인가된다.
발진기(7)의 발진주파수는, 인버터(8)의 출력노드(8a)에 인가되는 용량치가 클수록 작게 된다.
또, 후술하지만, 초기 설정상태로서는 트랜스퍼게이트(14~16)중 트랜스퍼게이트(16) 만이 도통상태가 되어, 인버터(8)의 출력노드(8a)에는 8단계중의 5번째의 용량치가 부가된다.
따라서, 발진기(7)의 발진주파수가 설정치보다도 큰경우라도 작은 경우라도 발진기(7)의 발진주파수의 변경이 가능해진다.
제 4 도는, 제 2 도의 어드레스 취입부(10)의 구성을 나타내는 회로도이다.
제 4 도를 참조하여, 어드레스 취입부(10)는, NAND 게이트(21~26), 인버터(27~36) 및 트랜스퍼게이트(37~39)를 포함한다.
NAND 게이트(21~23), 인버터(27~30) 및 트랜스퍼게이트(37~39)는, 튜닝신호TUNE가 「H」레벨이 된 것에 응해서 도통하는 게이트회로(40)를 구성한다.
NAND 게이트(24~26) 및 인버터(31~36)는, 튜닝신호TUNE가 「H」레벨이면서, 튜닝어드레스신호TA1~TA3를 래치하는 래치회로(41)를 구성한다.
자세히 설명하면, 튜닝신호TUNE는, NAND 게이트(21~26)의 한쪽 입력노드로 입력된다.
또한, 튜닝신호TUNE는, 트랜스퍼게이트(37~39)의 N 채널 MOS 트랜지스터측의 게이트(37a~39a)에 직접 입력됨과 동시에, 인버터(30)를 개재하여 트랜스퍼게이트(37~39)의 P 채널 MOS 트랜지스터측의 게이트(37b~39b)에 입력된다.
튜닝어드레스신호TA1~TA3는, 각각 NAND 게이트(21~23)의 다른쪽 입력노드로 입력된다.
NAND 게이트(21)의 출력은, 인버터(27) 및 트랜스퍼게이트(37)를 개재하여 NAND 게이트(24)의 다른쪽 입력노드로 입력된다.
NAND 게이트(22)의 출력은, 인버터(28) 및 트랜스퍼게이트(38)를 개재하여 NAND 게이트(25)의 다른쪽 입력노드로 입력된다.
NAND 게이트(23)의 출력은, 인버터(29) 및 트랜스퍼게이트(39)를 개재하여 NAND 게이트(26)의 다른쪽 입력노드에 입력된다.
NAND 게이트(24~26)의 출력은, 각각 인버터(31~33)를 개재하여 NAND 게이트(24~26)의 다른쪽 입력노드에 입력된다.
또한, NAND 게이트(24~26)의 출력은, 각각 인버터(34~36)를 개재하여 제 2 도의 튜닝제어부(11~13)로 입력된다.
튜닝신호TUNE가 「H」레벨이 되면, 게이트회로(40)가 도통상태가 되어, 튜닝어드레스신호TA1~TA3가 래치회로(41)로 전달된다.
이때, 래치회로(41)도 활성화되어, 게이트회로(40)로부터 주어진 튜닝어드레스신호TA1~TA3를 래치한다.
래치된 튜닝어드레스신호TA1~TA3는, 각각 튜닝제어부(11~13)로 주어진다.
반대로, 튜닝신호TUNE가 「L」레벨이 되면, 게이트회로(40)가 비도통상태가 된다.
또한, 이때 래치회로(41)가 비활성화되어, 래치회로(41)의 출력은 「L」레벨로 리셋트된다.
제 5 도는, 제 2 도의 튜닝제어부(11)의 구성을 나타내는 회로도이다.
제 5 도를 참조하여, 이 튜닝제어부(11)는, P 채널 MOS 트랜지스터(42), 퓨즈(43), N 채널 MOS 트랜지스터(44~46), 인버터(47, 48) 및 NOR 게이트(49, 50)를 포함한다.
퓨즈(43)는 예를 들면 폴리실리콘층으로 형성되어 있고, 레이저광으로 절단 가능하게 되고있다.
P 채널 MOS 트랜지스터(42), 퓨즈(43) 및 N 채널 MOS 트랜지스터(44)는, 전원라인91과 접지라인92 사이에 직렬접속된다.
P 채널 MOS 트랜지스터(42)와 N 채널 MOS 트랜지스터(44)의 게이트는, 함께 접지라인92에 접속된다.
퓨즈(43)와 N 채널 MOS 트랜지스터(44)의 접속노드 N43는, 인버터(47)의 입력노드에 접속된다.
N 채널 MOS 트랜지스터(45)는, 노드 N43와 접지라인(92)의 사이에 접속되어, 그 게이트는 인버터(47)의 출력을 받는다.
N 채널 MOS 트랜지스터(46)는, 노드 N43와 접지라인(92)의 사이에 접속되어, 그 게이트는 고정전위Vg를 받는다.
N 채널 MOS 트랜지스터(46)는, 노드 N43로부터 접지라인(92)에 미소전류IL을 흘린다.
NOR 게이트(49)는, 튜닝신호TUNE의 반전신호와, 튜닝어드레스신호 TA1를 받는다.
NOR 게이트(50)는, 인버터(47)의 출력47과, NOR 게이트(49)의 출력49를 받는다.
NOR 게이트(50)의 출력은 신호가 되어, NOR 게이트(50)의 출력은 인버터(48)로 반전되어, 신호 TTA1가 된다.
신호 TTA1,는, 제 3 도로 나타낸 가변용량회로(9)의 트랜스퍼게이트(14)의 게이트(14a, 14b)에 각각 입력된다.
퓨즈(43)가 절단되어 있지 않은 경우는, 노드 N43는 「H」레벨도 되어, 인버터47 출력47은 「L」레벨로 된다.
퓨즈(43)가 절단되어 있지 않고, 또한 신호가 「H」레벨인 비튜닝때에는, NOR 게이트(49)의 출력49가 「L」레벨이 되어, 신호 TTA1,는, 각각 「L」레벨 및 「H」레벨로 된다.
따라서, 가변용량회로(9)의 트랜스퍼게이트(14)는 비도통상태로 되어, 커패시터(17, 17)의 용량치C는 인버터(8)의 출력노드(8a)에 부가되지 않는다.
또한, 퓨즈(43)가 절단되어 있지 않고, 또한 신호가 「L」레벨인 튜닝을 행할때, NOR 게이트(49)의 출력49는 튜닝어드레스신호TA1 반전신호로 된다.
따라서, 튜닝어드레스신호TA1 레벨을 바꾸는것에 의해, 가변용량회로9 트랜스퍼게이트(14)를 도통상태 또는 비도통상태로 바꿀 수 있다.
한편, 퓨즈(43)가 절단된 경우는, 노드 N43가 「L」레벨이 되어, 인버터47 출력47은 「H」레벨이 된다.
이것에 의해, NOR 게이트(50)의 출력 즉 신호는 신호, TTA1에 관계없이, 항상 「L」레벨이(로)된다.
따라서, 가변용량회로(9)의 트랜스퍼게이트(14)는 도통상태로 되어, 커패시터(17, 17)의 용량치C인 인버터(8)의 출력노드(8a)에 부가된다.
튜닝제어부(12)는, 튜닝제어부(11)와 같은 구성이다.
단지, 튜닝어드레스신호TA1 대신해서 튜닝어드레스신호TA2가 입력되어, 신호 TTA1,대신해서 신호 TTA2,가 출력된다.
제 6 도는, 제 2 도의 튜닝제어부13 구성을 나타내는 회로도이다.
제 6 도를 참조하여, 이 튜닝제어부(13)가 제 5 도로 나타낸 튜닝제어부(11)와 다른 점은, NOR 게이트(49, 50)가 각각 NAND 게이트(51, 52)로 치환되어 있는 점과, 인버터(53)가 새롭게 설치되고있는 점이다.
인버터(53)는, 인버터(47)의 출력노드 및 N 채널 MOS 트랜지스터(45)의 게이트와, NAMD 게이트52 한편 입력노드와의 사이에 접속된다.
NAND 게이트(51)는, 신호TUNE와 TA3을 받는다.
NAND 게이트(52)는 신호를 출력하여, 인버터(48)는 신호TTA3를 출력한다.
퓨즈(43)가 절단되어 있지 않은 경우는, 노드 N43는 「H」레벨로 되어, 인버터(53)의 출력3은 「H」레벨이 된다.
퓨즈(43)가 절단되어 있지 않고 또한 신호TUNE가 「L」레벨인 비튜닝때에는, NAND 게이트(51)의 출력은 「H」레벨이 되어, 신호 TTA3,는, 각각 「H」레벨 및 「L」레벨로 된다.
따라서, 가변용량회로9 트랜스퍼게이트(16)는 도통상태가(로)되어, 캐패시터(19, 19)의 용량치(4C)가 인버터(8)의 출력노드(8a)에 부가된다.
또한, 퓨즈(43)가 절단되어 있지 않고, 또한 신호TUNE가 「H」레벨인 튜닝때에는 NAND 게이트(51)의 출력51은, 튜닝어드레스신호TA3 반전신호가 된다.
따라서, 튜닝어드레스신호TA3 레벨을 바꾸는것에 의해, 가변용량회로9 트랜스퍼게이트(16)를 도통상태 또는 비도통상태에 바꿀 수 있다.
한편, 퓨즈(43)가 절단된 경우는, 노드 N43가 「L」레벨로 되어, 인버터(53)의 출력53은 「L」레벨이 된다.
이것에 의해, NAND 게이트(52)의 출력즉 신호는, 신호TUNE, TA3에 관계없이, 항상 「H」레벨로 된다.
따라서, 가변용량회로(9)의 트랜스퍼게이트(16)는 비도통상태로 되어, 커패시터(19, 19)의 용량치(4C)는 인버터(8)의 출력노드(8a)에 부가되지 않는다.
제 7 도는, 내부타이머1 동작의 개시를 설명학기 위한 타임 챠트이다.
외부에서 주어지는 제어신호와의 상승순서가 통상동작과 반대로 되면, DRAM 칩의 내부로 신호 CBR(before)가 발생된다.
내부타이머(1)는, 신호CBR가 발생한후 소정시간 경과될때 동작을 개시하여, 클럭신호를 출력한다.
또, 이때 어드레스신호 A0~A12, 제어신호,, 테스트신호TEST 및 튜닝어드레스신호TA1~TA3는, 함께 비활성화 상태로 고정된다. 또한, 데이타 DQ의 입출력은 정지된다.
제 8 도는, 내부타이머(1)의 튜닝방법을 설명하는 타임 챠트이다.
제 7 도에 설명한 방법으로 내부타이머(1)을 활성화시킨후, 테스트신호TEST를 활성화상태인 「H」레벨로 고정하여 제 1 도의 트랜스퍼게이트3를 도통상태로 하여, 클럭신호를 테스터(6)로 입력시킨다.
클럭신호의 주파수를 테스터(6)로 측정한 결과, 클럭신호의 주파수가 설정치를 중심으로 하는 허용범위내에 있는 경우는 튜닝은 종료하여, 그 칩은 정상품으로서 출하된다.
클럭신호의 주파수가 설정치를 중심으로 하는 허용범위로부터 벗어나면, 튜닝어드레스신호TA1~TA3를 순차로 바꿔 인버터(8)의 출력노드(8a)의 용량을 전환하여, 클럭신호의 주파수가 설정치에 가장 가깝게 되는 어드레스신호TA1~TA3를 구한다.
이어서, 그 튜닝어드레스신호TA1~TA3를 입력하는 것과 같은 신호TTA1,; TTA2,; TTA3,가 얻어지도록 튜닝제어부(11~13)의 퓨즈43를 절단한다.
이것에 의해, 발진기(7) 발진주파수가 설정치에 대략 같은 값으로 설정된다.
제 9 도로서는 클럭신호의 주파수가 표준품보다도 작은 피시험품의 부가용량이 표준치(4)보다도 2단계 작은 값(2)로 설정되어, 클럭신호의 주파수가 설정치로 된 상태가 나타난다.
이 실시의 형태의 DRAM 칩으로서는, 내부타이머(1)내의 발진기(7)의 발진주파수가 제조격차에 의해 설정치로부터 벗어난다 하더라도, 퓨즈43 절단에 의해 발진기(7)의 발진주파수를 설정치에 가까이 할수 있기 때문에, 소비전력이 불필요히 커지거나, 오동작을 발생시키는 것은 없다.
또, 웨이퍼의 상태로 튜닝하는 경우는, 칩상에 신호입력용의 패드를 설치하고 놓어, 프로브카드로부터 프로브 및 패드를 개재하여 신호 TEST, TUNE, TA1~TA3를 칩에 입력하면 좋다.
또한, 몰드수지에 봉지한 상태로 튜닝하는 경우는, 어드레스키 또는 명령레지스터를 사용하여 신호TEST, TUNE, TA1~TA3를 입력해도 좋다.
또한, 외부제어신호의 입력타이밍의 전후관계를 판별하여 신호TEST, TUNE를 발생하는 신호발생회로를 칩내에 설치해도 좋다.
또한, 증폭기(2)와 트랜스퍼게이트(3)의 순서는 반대라도 좋다.
또한, 신호TEST를 증폭기(2)에도 입력하여, 시험때만 증폭기(2)가 활성화되도록 해도 좋다.
이 경우는, 통상시에는 증폭기(2)는 동작하지 않기 때문에, 저소비전력화가 이루어진다.
또한, 클럭신호의 부하구동능력이 큰경우는, 증폭기(2)는 필요하지 않다.
또한, 증폭기(2)를 테스터(6)측에 설치하면, 증폭기(2)를 DRAM 칩내에 설치하는 필요하지 않다.
또한, 제 10 도에 나타난 바와 같이, 발진기(7)의 각 인버터(8)의 전원노드와 전원라인(91)의 사이에 P 채널 MOS 트랜지스터(56)를 접속하고, 각 인버터(8)의 접지노드와 접지라인(92)의 사이에 N 채널 MOS 트랜지스터57를 접속하여, 전원전위라인91과 접지라인92 사이에 P 채널 MOS 트랜지스터(54) 및 N 채널 MOS 트랜지스터(55)를 직렬접속하여, MOS 트랜지스터(54~56) 게이트에 전원전위 Vcc와 접지전위 GND의 중간전위Vcc 12를 인가하면, 각 인버터(8)의 전원노드로부터 접지노드에 흐르는 관통전류를 제한할 수가 있어, 소비 전류의 저감화를 꾀할 수 있다.
또한, 제 11 도에 나타난 바와 같이, P 채널 MOS 트랜지스터(54, 56)의 게이트에 중간전위 Vcc/2를 인가하여, N 채널 MOS 트랜지스터(55, 57)의 게이트에 전원전위Vcc를 인가하더라도 같은 효과가 얻어진다.
또한, 제 12 도에 나타난바와 같이, N 채널 MOS 트랜지스터(55, 57)의 게이트에 중간전위Vcc/2를 인가하여, P 채널 MOS 트랜지스터(54, 56)의 게이트에 접지전위GND를 인가하더라도 같은 효과가 얻어진다.
또한, 이 실시예에서는, 본 발명이 내부타이머(1)를 포함하는 DRAM에 적용된 경우에 관해서 설명하였지만, 이것에 한하지 않고, 본 발명은 셀프리플레쉬용타이머를 포함하는 DRMA 및 SDRAM(싱트로너스DRAM), 동기클럭생성회로를 포함하는 SDRAM 및 SRAM(스태틱 랜덤액세스 메모리), 및 시험때에 내부회로가 자동적으로 사이클 동작시키기 위한 내부동작 제어용 타이머를 포함하는 DRAM, SDRAM, SRAM에도 적용가능하다.
또한, 메모리에 한하지 않고, 동기클럭생성회로를 포함하는ATM용 ASIC 디바이스 및 프로세서칩에도 적용가능하다.
또한, 발진기를 포함하는 PLL회로, 및 지연회로를 포함하는 DLL 회로에도 적용가능하다.
[실시예 2]
튜닝후는, 클럭신호의 주파수는 소정의 값으로 고정된다.
그러나, 칩의 동작상태의 마진을 시험하는 경우는, 클럭신호의 주기를 짧게 하는 필요가 있다.
또한, 그 경우는, 클럭신호의 주파수를 확실히 파악하여 놓을 필요가 있다.
그래서, 이 실시예는, 외부에서 테스트용의 클럭신호 TEST입력할 수가 있는 DRAM 칩을 실현한다.
제 13 도는, 본 발명의 실시예2에 의한 DRAM 칩의 구성을 나타내는 블록도이다.
제 13 도를 참조하여, 이 DRAM 칩은, 제 1 도의 DRAM 칩과 같고, 전원단자(201), 접지단자(202), 내부회로(204), 내부타이머(1), 증폭기(2), 트랜스퍼게이트(3) 및 인버터(4)를 포함한다.
또한, 이 DRAM 칩은, 제어신호 입력단자(58) 및 신호입출력단자(59)를 더 포함한다.
내부타이머(1)로부터 출력되는 클럭신호가 증폭기(2)로 입력된다.
트랜스퍼게이트(3)의 한쪽 전극은 증폭기(2)의 출력노드에 접속되고, 그 다른쪽 전극은 신호입출력단자(59) 및 내부회로(204)에 접속된다.
제어신호입력단자(58)에는 외부에서 제어신호TFRC가 입력된다.
제어신호TFRC는, 인버터(4)를 개재하여 트랜스퍼게이트(3)의 N 채널 MOS 트랜지스터측의 게이트(3a)에 입력됨과 동시에, 트랜스퍼게이트(3)의 P 채널 MOS 트랜지스터측의 게이트(3b)에 직접 입력된다.
통상때 및 상술의 튜닝시에는, 제어신호TFRC가 「L」레벨로 설정되어, 내부타이머(1)로 발생된 클럭신호는, 트랜스퍼게이트(3) 및 신호입출력단자(59)를 개재하여 외부로 출력되는 한편, 트랜스퍼게이트(3)를 개재하여 내부회로(204)에 입력된다.
동작마진의 시험시에는, 제어신호TFRC가 「H」레벨이 설정되어, 트랜스퍼게이트(3)가 비도통상태에 고정된다.
이어서, 외부에서 신호입출력단자(59)를 개재하여 내부회로(204)에 테스트용의 클럭신호 TESJ가 입력되어, DRAM 칩의 동작상태의 마진이 시험된다.
본 실시예2에서는, 실시예1과 같은 효과가 얻어지는 것 외, 외부에서 테스트용의 클럭신호 TESJ를 입력하여 DRAM 칩의 동작마진을 시험할수도있다.
[실시예 3]
실시예1에서는, 발진기를 구성하는 인버터의 출력노드(8a)에 부가되는 용량치를 변화시키는 것에 의해 발진기의 발진주파수를 변화시켰지만, 이 실시예2로서는, 인버터의 구동전류를 변화시키는 것에 의해 발진기의 발진주파수를 변화시킨다.
제 14 도는, 본 발명의 실시예3에 의한 DRAM 칩의 내부타이머의 요부를 나타내는 일부생략한 회로도이다.
제 14 도를 참조하여, 이 내부타이머는, 전류설정부(60) 및 전압제어형 발진기(75)를 포함하고, 전압제어형 발진기(75)는, 바이어스 발생회로(68)와, 링상으로 접속된 K단(K는 3이상의 기수인)의 지연시간 가변소자(71, 1~71.K)를 포함한다.
전류설정부(60)는, 정전류원(61) 및 N 채널 MOS 트랜지스터(62~67)를 포함한다. 정전류원(61)은, 전원라인(91)과 노드N61 사이에 접속된다.
N 채널 MOS 트랜지스터(62와 63, 64와 65, 66와 67)는, 각각 노드 N61와 접지라인(92)의 사이에 직렬접속된다.
N 채널 MOS 트랜지스터(62, 64, 66)의 게이트는 공통 접속됨과 동시에, 노드N61에 접속된다.
N 채널 MOS 트랜지스터(63, 65, 66)의 게이트는, 각각 신호TTA1, TTA2, TTA3를 받는다.
신호TTA1~TTA3는, 제 2 도로 나타낸 어드레스취입부(10) 및 튜닝제어부(11~13)로 생성된다.
바이어스 발생회로(68)는, 전원라인(91)과 접지라인(92)의 사이에 직렬접속된 P 채널 MOS 트랜지스터(69) 및 N 채널 MOS 트랜지스터(70)를 포함한다.
P 채널 MOS 트랜지스터(69)의 게이트는, 그 드레인에 접속된다.
N 채널 MOS 트랜지스터(70)의 게이트는 노드 N61에 접속된다.
지연시간가변소자(71.1)는, 인버터(73.1)와, 인버터(73.1)의 전원노드와 전원라인(91)의 사이에 접속된 P 채널 MOS 트랜지스터(72.1)와, 인버터(73.1)의 접지노드와 접지라인(92)의 사이에 접속된 N 채널 MOS 트랜지스터(74.1)를 포함한다.
P 채널 MOS 트랜지스터(72.1)의 게이트는, 바이어스 발생회로(68)의 P 채널 MOS 트랜지스터(69)의 게이트로 접속된다.
N 채널 MOS 트랜지스터(74.1)의 게이트는, 바이어스 발생회로(68)의 N 채널 MOS 트랜지스터(70)의 게이트로 접속된다.
다른 지연시간가변소자(71.2~71.K)도 지연시간가변소자(71.1)와 같은 구성이다.
여기서, N 채널 MOS 트랜지스터(62, 64, 66, 70, 74.1~74.K)는 서로 커런트미러회로를 구성하고, P 채널 MOS 트랜지스터(69, 72.1~72.K)는 서로 커런트미러회로를 구성하고 있다.
또한, N 채널 MOS 트랜지스터(70)와 P 채널 MOS 트랜지스터(69)는 직렬접속되어 있기때문에 MOS 트랜지스터(69, 70, 72.1~72.K, 74.1~74.K)에는 같은 값의 전류가 흐른다.
신호TTA1~TTA3중 신호TTA3만이 「H」레벨에 설정된 경우는, N 채널 MOS 트랜지스터(63, 65, 67)중 N 채널 MOS 트랜지스터(67)만이 도통상태로 되어, 정전류원(61)의 전류Ic가 전부 N 채널 MOS 트랜지스터(66, 67)에 유입하여, N 채널 MOS 트랜지스터66 게이트에는 전류Ic에 응한 전위가 나타난다.
따라서, MOS 트랜지스터(69, 70, 71.1~72.K, 74.1~74.K)에는 같은 값의 전류Ic가 흐른다.
이때, 각 인버터(73.1~73.K)의 구동전류가 최대가 되어, 전압제어형 발진기75 발진주파수는 최대가 된다.
또한, 신호TTA1~TTA3 전부가 「H」레벨에 설정된 경우는, N 채널 MOS 트랜지스터(63, 65, 67)의 전부가 도통상태가 된다.
이 경우는, 정전류원(61)의 전류Ic가 3등분되어 N 채널 MOS 트랜지스터(62와 63, 64와 65, 66와 67)에 유입하여, N 채널 MOS 트랜지스터(62, 64, 65)의 게이트에는, 전류Ic/3에 응한 전위가 나타난다.
따라서, MOS 트랜지스터(69, 70, 72.1~72.K, 74.1~74.K)에는 전류Ic/3가 흐른다.
이때, 각 인버터(73.1~73.K)의 구동전류는 최소가 되어, 전압제어형 발진기(75)의 발진주파수는 최소가 된다.
이 실시예에 있어서는, 실시예1와 같은 효과가 얻어지는 것 외, 커패시터를 배치할 필요가 없으므로 실시예1보다도 레이아웃 면적이 작게 된다.
[실시예 4]
제 15 도는, 본 발명의 실시의 형태4에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 일부생략한 회로블럭도이다.
제 15 도를 참조하여, 이 내부타이머는, 전압제어형 발진기(75) 및 전류설정부(80)를 포함한다.
전압제어형 발진기(75)는 제 14 도에 나타낸 것과 같기 때문에 그 설명은 생략된다.
전류설정부(80)는, N 채널 MOS 트랜지스터(81), P 채널 MOS 트랜지스터(82~90) 및 프로그램회로(93~96)을 포함한다.
P 채널 MOS 트랜지스터(82) 및 N 채널 MOS 트랜지스터(81)는, 전원라인(91)과 접지라인(92) 사이에 직렬접속된다.
N 채널 MOS 트랜지스터(81) 게이트는, 전압제어형 발진기(75) N 채널 MOS 트랜지스터(70, 74.1~74.K)의 게이트에 접속됨과 동시에, 그 드레인(노드N81)에 접속된다.
P 채널 MOS 트랜지스터(87과 83, 88와 84, 89와 85, 90와 86)은, 각각 전원라인(91)과 노드N81 사이에 직렬접속된다.
P 채널 MOS 트랜지스터(82~86) 게이트에는, P 채널 MOS 트랜지스터(82~86) 각각이 소정의 저항치를 가지도록, 소정의 전위Vc가 인가된다.
P 채널 MOS 트랜지스터(87~90) 게이트에는, 각각신호93~96가 주여진다.
신호93~96는, 각각 프로그램회로(93~96)으로부터 출력된다.
즉, P 채널 MOS 트랜지스터(87와 83, 88와 84, 89와 85, 90와 86)는, 각각 신호93~96에 의해서 제어되는 정전류원을 구성한다.
제 16 도는 프로그램회로(93) 구성을 나타내는 회로도이다.
제 16 도를 참조하여, 이 프로그램회로(93)이 제 6 도의 튜닝제어부(13)와 다른 점은, 인버터(48) 및 NAND 게이트(51, 52)가 제거되어 있는 점이다.
즉 인버터(53) 출력은 신호93가 된다.
퓨즈(43)가 절단되어 있지 않은 경우는, 노드 N43이 「H」레벨로 되어 신호93도 「H」레벨로 된다.
또한, 퓨즈(43)이 절단되어 있는 경우는, 노드 N43이 「L」레벨로 되어, 신호93도 「L」레벨로 된다.
프로그램회로(94~96) 구성 및 동작도 프로그램회로(93)와 같다.
다음에, 이 내부타이머의 동작에 관해서 설명한다.
프로그램회로(94~96) 퓨즈(43)가 절단되지 않고, 신호93~96가 「H」레벨에 설정된 경우는, P 채널 MOS 트랜지스터(87~90)가 비도통상태가 되어, P 채널 MOS 트랜지스터(82~86)중의 P 채널 MOS 트랜지스터(82)만에 전류가 흐른다. 이때 흐르는 전류를 Ic로 하면, N 채널 MOS 트랜지스터(81) 게이트에는 전류Ic에 응한 전위가 나타난다.
이것에 의해, 전압제어형 발진기(75) MOS 트랜지스터(69, 70, 72.1~72.K, 74.1~74.K)에는 전류Ic가 흐른다.
이때, 각 인버터(73.1~73.K)의 구동전류가 최소가 되어, 전압제어형 발진기(75) 발진주파수는 최소가 된다.
또한, 프로그램회로(93~96) 퓨즈(43)가 전부 절단되어 신호93~96이 「L」레벨에 설정된 경우는, P 채널 MOS 트랜지스터(87~90)가 도통상태로 되어, P 채널 MOS 트랜지스터(82~86) 각각에 전류Ic가 흐른다.
이때 N 채널 MOS 트랜지스터(81) 게이트에는 전류(5Ic)에 응한 전위가 나타나고, 전압제어형 발진기(75) 인버터(73.1~73.K)의 구동전류가 최대로 되어, 전압제어형 발진기(75) 발진주파수는 최고가 된다.
이 실시예에 있어서도, 실시예3과 같은 효과가 얻어진다.
또, 이 실시예로서는 P 채널 MOS 트랜지스터(87~90)를 도통상태 및 비도통상태에 설정하기 위해서 프로그램회로(93~96)를 사용하였지만, 이것에 한정되는 것이 아니고, 제 6 도의 튜닝제어부(13)를 사용하더라도 좋고, 불휘발성메모리를 사용하더라도 좋다.
또한, 이 실시예에서는, P 채널 MOS 트랜지스터(82~86) 각각에 같은 값의 전류Ic가 흘렀지만, 다른 값의 전류가 흐르더라도 좋다.
이것에 의해, N 채널 MOS 트랜지스터81에 흐르는 전류를 P 채널 MOS 트랜지스터(82)에 흐르는 전류의 정수배에 설정하는 것뿐만 아니라 임의의 실수배로 설정하는 것이 가능해진다.
[실시예 5]
제 17 도는, 본 발명의 실시예5에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 일부생략한 회로블럭도, 제 18 도는 제 17 도의 내부타이머로부터 출력되는 클럭신호를 나타내는 파형도이다.
제 17 도를 참조하여, 이 내부타이머는, 전압제어형 발진기(75) 및 전류제어부(97)를 포함한다.
이 전류제어부(97)가 제 15 도의 전류설정부(80)와 다른 점은, 프로그램회로(93~96)을 대신해서 콘트롤회로(98) 및 디코드회로(99)가 설치되어 있는 점이다.
콘트롤회로(98)는, DRAM이 복수의 동작모드 중 어느 동작모드에 설정되어있는가를 감지하여, 감지결과에 응한 신호를 디코드회로(99)로 출력한다.
디코드회로(99)는, 콘트롤회로(98) 출력신호에 따라서, P 채널 MOS 트랜지스터(87~90) 각각을 도통상태 또는 비도통상태로 제어한다.
다음에, 이 내부타이머의 동작에 관해서 설명한다.
DRAM이 스탠바이상태에 있을 때는, 콘트롤회로(98) 및 디코드회로(99)는, P 채널 MOS 트랜지스터(87~90)를 비도통상태로 하여 N 채널 MOS 트랜지스터(81)에 흐르는 전류를 Ic로 하여, 전압제어형 발진기(75) 발진주파수를 최저치로 설정한다.
DRAM이 액티브상태가 될 때는, DRAM의 내부회로를 동작시키는 필요가 있기 때문에, 콘트롤회로(98) 및 디코드회로(99)는, 예를들면 P 채널 MOS 트랜지스터(87~89)를 도통상태로 하여 N 채널 MOS 트랜지스터(81)에 흐르는 전류를 4Ic로 하여, 전압제어형 발진기(75) 발진주파수를 높은 값으로 설정한다.
또한, DRAM이 고속출력모드(EDO)같은 고속모드가 될 때는, 통상의 액티브때부터보다 고속으로 내부회로를 동작시킬 필요가 있기때문에, 콘트롤회로98 및 디코드회로99는, P 채널 MOS 트랜지스터(83~86) 전부를 도통상태로 하여 N 채널 MOS 트랜지스터(81)에 흐르는 전류를 5Ic로 하여, 전압제어형 발진기(75) 발진주파수를 최고치로 설정한다.
또한, DRAM이 셀프리플레쉬모드같은 저속모드가 될 때는, 콘트롤회로(98) 및 디코드회로99는, 예를들면 P 채널 MOS 트랜지스터83만을 도통상태로 하여 N 채널 MOS 트랜지스터(81)에 흐르는 전류를 2Ic로 하여, 전압제어형 발진기(75) 발진주파수를 낮은 값으로 설정한다.
이 실시예에서는, 전압제어형 발진기(75)가 DRAM의 동작모드에 응한 주파수로 발진하기 때문에, 각 동작모드가 정확히 실행된다.
또한, 쓸데 없는 전력소비가 삭감되어, 소비전력의 저감화가 이루어진다.
[실시예 6]
DRAM에는, 기판전위VBB같은 부전위를 생성하기 위한 챠지펌프회로든지, 워드선전위Vpp 같은 전원전위Vcc보다 높은 전위를 생성하기 위한 챠지펌프회로가 설치되어있다.
챠지펌프회로는 내부타이머로 생성된 클럭신호에 의해서 구동되어, 부 또는 정의 전하를 배출하는 것이다.
따라서, 챠지펌프회로의 전하배출 능력 즉, 전위생성능력은, 클럭신호의 주파수에 의존한다.
그래서, 이 실시예서는, 챠지펌프회로의 전위생성능력을 올릴 필요가 있는 경우는 클럭신호의 주파수를 높게 하여, 챠지펌프회로의 전위생성능력을 내리는 필요가 있는 경우는 클럭신호의 주파수를 낮게할 수가 있는 내부타이머를 제안한다.
제 19 도는, 본 발명의 실시예6에 의한 DRAM 칩의 내부타이머의 구성을 나타내는 일부생략한 회로블럭도이다.
제 19 도를 참조하여, 이 내부타이머는, 전압제어형 발진기(75) 및 전류제어부(100)를 포함한다.
이 전류제어부(100)가 제 17 도의 전류제어부(97)와 다른 점은, 콘트롤회로(98) 대신해서 레벨디텍터(101)가 설치되어있는 점이다.
레벨디텍터(101)는, 챠지펌프회로(102)에 의해서 생성된 내부전위(VBB, VPP)와 미리 정해진 목표전위Vref를 비교하여, 그 차에 응한 신호를 출력한다.
이 신호는, 내부전위(Vint)와 목표전위(Vref)의 차에 응한 값의 아날로그신호(전압신호, 전류신호)라도 좋고, 양자의 차를 나타내는 디지탈신호라도 좋다.
디코드회로(99)는, 레벨디텍터(101) 출력신호에 따라서, P 채널 MOS 트랜지스터(87~90) 각각을 도통상태 또는 비도통상태로 설정한다.
다음에, 이 내부타이머의 동작에 관해서 설명한다.
챠지펌프회로(102)에 의해서 생성된 내부전위(Vint)가 목표전위(Vref)에 도달하지 않고 목표전위(Vref)에서 크게 벗어나 있는 경우는, 레벨디텍터(101) 및 디코드회로(99)는, P 채널 MOS 트랜지스터(87~90) 전부를 도통상태로 하여 N 채널 MOS 트랜지스터(81)에 큰 전류5Ic를 흘리어, 클럭신호의 주파수를 높게 하여 챠지펌프회로(102) 전위생성능력을 높인다.
내부전위Vint가 목표전위Vref에 가까워 짐에 따라서, 레벨디텍터(101) 및 디코드회로(99)는, 도통상태의 P 채널 MOS 트랜지스터의 수를 감하여 클럭신호의 주파수를 낮게 하여, 챠지펌프회로(102) 전위생성능력을 낮춘다.
내부전위Vint가 목표전위Vref에 도달하면, 레벨디텍터(101) 및 디코드회로(99)는, P 채널 MOS 트랜지스터(82)만을 도통상태로 하여 내부전위Vint를 안정화시킨다.
이 실시예에서는, 내부전위Vint과 목표전위Vref의 차에 응해서 클럭신호의 주파수를 제어하기때문에, 양자의 차가 큰경우는 내부전위Vint를 목표전위Vref에 고속으로 근접할 수 있어, 양자의 차가 작은경우는 내부전위Vint의 오버슈트를 최저로 억제할 수 있다.
따라서, 내부전위Vint의 안정화가 이루어진다.
[실시예 7]
DRAM에서는, 칩사이에서 메모리셀의 누설전류에 격차가 있어, 데이타의 리플레쉬를 행하는 것이 필요한 주기로 격차가 있다.
그래서, 각 칩에 관해서 데이타의 리플레쉬를 행하는 것이 필요한 주기가 측정되어, 측정결과에 따라서 각 칩은, 표1에 나타낸 바와같이 64ms 제품, 124ms 제품 또는 256ms 제품으로 구별된다.
여기서, 64ms 제품이란, 전부 메모리셀에 관해서 64ms에 1회 데이타의 리플레쉬를 행하는 필요가 있는 칩을 말한다.
124ms 제품이란, 전부 메모리셀에 관해서 124ms에 1회 데이타의 리플레쉬를 행하는 필요가 있는 칩을 말한다.
256ms 제품이란, 전부 메모리셀에 관해서 256ms에 1회 데이타의 리플레쉬를 행하는 필요가 있는 칩을 말한다.
또한, 각 DRAM 칩은, 사용자의 요구에 응해서, 4K리플레쉬모드 또는 8K리플레쉬모드로 설정된다.
4K리플레쉬모드란, 4K회의 리플레쉬동작으로 전메모리셀의 데이타의 리플레쉬를 행하는 모드를 말한다.
8K리플레쉬모드란, 8K회의 리플레쉬동작으로 전메모리셀의 데이타의 리플레쉬를 행하는 모드를 말한다.
4K리플레쉬모드에 설정된 64ms제품, 124ms 제품 및 256ms 제품으로서는, 1회의 리플레쉬동작이 행하여지는 리플레쉬사이클시간은 각각 16㎲, 32㎲ 및 64㎲로 된다.
또한, 8K리플레쉬모드에 설정된 64ms제품, 124ms 제품 및 256ms 제품으로서는, 리플레쉬사이클시간은 각각 8㎲, 16㎲ 및 32㎲로 된다.
그래서, 이 실시예에서는, 1개의 발진기75로, 주기가 8㎲, 16㎲, 32㎲ 및 64㎲의 4종류의 클럭신호를 얻을 수 있는 내부타이머를 제안한다.
제 20 도는, 본 발명의 실시예7에의한 DRAM 칩의 내부타이머의 구성을 나타내는 회로블럭도이다.
제 20 도를 참조하여, 이 내부타이머는, 전압제어형 발진기(75), 전류설정부(80), 2배주기발생회로(110~112), 멀티플렉서(MUX)(113,114) 및 프로그램회로(115, 116)를 구비한다.
2배주기발생회로(110~112) 각각은, 예를들면 스태틱카운터 또는 다이내믹카운터에 의해서 구성된다.
전압제어형 발진기(75) 및 전류설정부(80)는, 제 15 도로 설명한 것으로 같기 때문에 설명은 생략한다.
이들에 의해서, 기준클럭신호로 되는 주기가 8㎲의 클럭신호1가 생성된다.
2배주기발생회로(110)는, 전압제어형 발진기(75)로부터의 클럭신호1를, 클럭신호1 주기(8㎲)의 2배의 주기(16㎲)를 갖는 클럭신호2로 변환한다. 클럭신호1,2는 멀티플렉서(113)로 입력된다.
멀티플렉서(113)는, 선택신호SEL에 따라서, 클럭신호1,2중의 어느것인가 한쪽 만을 통과시킨다.
자세히 설명하면, 멀티플렉서(113)는 제 21 도에 나타낸바와 같이 2개의 게이트회로 G1, G2 및 인버터(125~127)를 구비하여, 게이트회로(G1, G2) 각각은 전원라인(91)과 접지라인(92) 사이에 직렬접속된 P 채널 MOS 트랜지스터(121, 122) 및 N 채널 MOS 트랜지스터(123, 124)를 포함한다.
클럭신호1는, 게이트회로(G1) MOS 트랜지스터(121, 124) 게이트에 입력된다.
클럭신호2는, 게이트회로(G2) MOS 트랜지스터121, 124 게이트에 입력된다.
선택신호SEL은, 인버터125를 개재하여 게이트회로 G1 P 채널 MOS 트랜지스터122 게이트에 입력됨과 동시에, 인버터(125, 126)를 개재하여 게이트회로G1 N 채널 MOS 트랜지스터(123) 게이트에 입력된다.
또한, 선택신호SEL은, 인버터(125)를 개재하여 게이트회로G2 N 채널 MOS 트랜지스터(123) 게이트에 입력됨과 동시에, 인버터(125, 126)를 개재하여 게이트회로(G2) P 채널 MOS 트랜지스터(122) 게이트에 입력된다. 게이트회로(G1, G2) 출력이 인버터(127)로 입력된다.
인버터(127) 출력이 멀티플렉서(113) 출력신호3로 된다.
칩이 4K리플레쉬모드에 설정되는 경우는, 선택신호SEL이 「H」레벨에 설정되어, 게이트회로 G1 MOS 트랜지스터(122, 123)가 도통상태로 되어, 게이트회로(G2) MOS 트랜지스터(122, 123)가 비도통상태로 된다.
이것에 의해, 게이트회로(G1) MOS 트랜지스터(121, 124)로 구성되는 인버터가 활성화되어, 클럭신호1가 게이트회로(G1) 및 인버터(127)를 개재하여 출력된다.
또한, 칩이 8K리플레쉬모드에 설정되는 경우는, 선택신호SEL이 「L」레벨에 설정되어, 게이트회로(G1) MOS 트랜지스터(122, 123)가 비도통상태로 되어 게이트회로(G2) MOS 트랜지스터(122, 123)가 도통상태가 된다.
이것에 의해, 게이트 G2 MOS 트랜지스터(121, 124)로 구성되는 인버터가 활성화되어, 클럭신호2가 게이트회로(G2) 및 인버터(127)를 개재하여 출력된다.
즉, 칩이 4K리플레쉬모드에 설정된 경우는 클럭신호1가 클럭신호3로 되어, 칩이 8K리플레쉬모드에 설정된 경우는 클럭신호2가 클럭신호3가 된다.
클럭신호3는, 2배주기발생회로(111) 및 멀티플렉서(114)로 입력된다.
2배주기발생회로(111)는, 멀티플렉서113로부터의 클럭신호3를, 클럭신호3 주기(8㎲또는16㎲)의 2배의 주기(16㎲또는32㎲)를 갖는 클럭신호4로 변환한다.
클럭신호4는, 2배주기발생회로112 및 멀티플렉서114로 입력된다.
2배주기발생회로 112는, 2배주기발생회로111로부터의 클럭신호4를, 클럭신호4 주기(16㎲또는32㎲)의 2배의 주기(32㎲또는64㎲)을 갖는 클럭신호5로 변환한다.
클럭신호5는, 멀티플렉서114로 입력된다.
즉, 칩이 4K리플레쉬모드에 설정된 경우는, 각각8㎲, 16㎲ 및 32㎲의 주기를 갖는 클럭신호3,4,5가 멀티플렉서114로 입력되어, 칩이 8K리플레쉬모드에 설정된 경우는, 각각 16㎲, 32㎲ 및 64㎲의 주기를 갖는 클럭신호3,4,5가 멀티플렉서(114)로 입력된다.
멀티플렉서(114)는, 프로그램회로(115, 116) 출력신호115,16에 따라서, 클럭신호3,4,5중의 어느것인가 1개만을 통과 시킨다.
자세히 설명하면, 멀티플렉서(114)는 제 22 도에 나타난바와 같이, 3개의 게이트회로(G3, G4, G5), 인버터(131~136) 및 NAND 게이트(137~139)를 구비하여, 게이트회로(G3, G4, G5) 각각은 전원라인(91)과 접지라인(92) 사이에 직렬접속된 P 채널 MOS 트랜지스터(121, 122) 및 N 채널 MOS 트랜지스터(123, 124)를 포함한다.
클럭신호3는 게이트회로(G3) MOS 트랜지스터(121, 124) 게이트로 입력된다. 클럭신호4는 게이트회로G4 MOS 트랜지스터(121, 124) 게이트로 입력된다. 클럭신호5는 게이트회로(G5) MOS 트랜지스터(121, 124) 게이트로 입력된다.
프로그램회로(115) 출력신호115는, 인버터(131)를 개재하여 NAND 게이트(137) 한편 입력노드에 입력됨과 동시에, NAND 게이트(138, 139) 한편 입력모드로 직접 입력된다.
프로그램회로(116) 출력신호116는, 인버터(132)를 개재하여 NAND 게이트(139) 다른쪽 입력노드에 입력됨과 동시에, NAND 게이트(137, 138) 다른쪽 입력노드에 직접 입력된다.
NAND 게이트(137)출력신호137는 인버터(133)를 개재하여 게이트회로G3 N 채널 MOS 트랜지스터(123) 게이트에 입력됨과 동시에, 게이트회로G3 P 채널 MOS 트랜지스터(122)에 직접 입력된다.
NAND 게이트(138) 출력신호138는, 인버터(134)를 개재하여 게이트회로G4 N 채널 MOS 트랜지스터(123) 게이트로 입력됨과 동시에, 게이트회로(G4) P 채널 MOS 트랜지스터(122)로 직접 입력된다.
NAND 게이트(139) 출력신호139는, 인버터(135)를 개재하여 게이트회로(G5) N 채널 MOS 트랜지스터(123) 게이트에 입력됨과 동시에, 게이트회로(G5) P 채널 MOS 트랜지스터(122)에 직접 입력된다.
게이트회로(G3, G4, G5) 출력은 인버터(136)에 입력된다. 인버터(136) 출력이 멀티플렉서(114) 출력신호6가 된다.
프로그램회로(115, 116)는, 제 6 도로 나타낸 프로그램회로(93)와 같다.
칩의 리플레쉬주기가 64㎲인 경우는, 프로그램회로(115) 퓨즈(43)가 절단되어 프로그램회로(115) 출력신호115가 「L」레벨에 설정되어, 프로그램회로(116) 퓨즈(43)가 절단되지 않도록 프로그램회로(116) 출력신호116가 「H」레벨로 설정된다.
이것에 의해, NAND 게이트(137~139) 출력신호137~139중 출력신호137만이 「L」레벨이되어, 게이트회로(G3) MOS 트랜지스터(122, 123)가 도통상태가 되어, 게이트회로(G3) MOS 트랜지스터(121, 124)로 구성되는 인버터가 활성화된다.
따라서, 클럭신호3가 게이트회로(G3) 및 인버터(136)를 개재하여 출력된다.
또한, 칩의 리플레쉬주기가 128㎲인 경우는, 프로그램회로(115, 116) 퓨즈(43)는 절단되지 않고 프로그램회로(115, 116) 출력신호115,116가 함께 「H」레벨로 설정된다.
이것에 의해, NAND 게이트(137~139) 출력신호137~139중의 출력신호138만이 「L」레벨로 되어, 게이트회로(G4) MOS 트랜지스터(122, 123)가 도통상태가 되어, 게이트회로(G4) MOS 트랜지스터(121, 124)로 구성되는 인버터가 활성화된다.
따라서, 클럭신호4가 게이트회로(G4) 및 인버터(136)를 개재하여 출력된다
또한, 칩의 리플레쉬주기가 256㎲인 경우는, 프로그램회로(116) 퓨즈(43)가 절단되어 프로그램회로(116) 출력신호116가 「L」레벨로 설정되어, 프로그램회로(115) 퓨즈(43)는 절단되지 않고 프로그램회로(115) 출력신호115가 「H」레벨로 설정된다.
이것에 의해, NAND 게이트(137~139) 출력신호137~139중의 출력신호139만이 「L」레벨로 되어, 게이트회로(G5) MOS 트랜지스터(122, 123)는 도통상태가 되어, 게이트회로(G5) MOS 트랜지스터(121, 124)로 구성되는 인버터가 활성화된다.
따라서, 클럭신호5가 게이트회로(G5) 및 인버터(136)를 개재하여 출력된다.
즉, 칩이 64ms 제품인 경우는 클럭신호3가 클럭신호6가 되어, 칩이 128ms 제품인 경우는 클럭신호4가 클럭신호6로 되어, 칩이 256ms 제품인 경우는 클럭신호5가 클럭신호6로 된다.
또, 멀티플렉서(113)를 선택신호SEL에서 제어하여, 멀티플렉서(114)를 프로그램(115, 116) 출력신호115,116로 제어한 것은, 이하의 이유에 의한다. 즉, 칩의 리플레쉬주기는, 메모리셀의 전하유지능력으로 결정되는 것이기 때문이고, 리플레쉬주기에 관하여는 고정적으로 프로그램하기 좋다. 이 프로그램은, 예를들면 결함메모리셀의 구제를 행할 때에 행하여진다.
한편, 칩을 4K리플레쉬모드에 설정할까, 8K리플레쉬모드에 설정할까는, 사용자의 요구에 의해, 출하전이든지 조립하는 시기에 결정된다.
따라서, 리플레쉬모드에 관하여는, 고정적으로 프로그램하는 것은 곤란하고, 선택신호SEL에 의해서 설정된다.
다음에, 이 내부타이머의 사용방법에 관해서 설명한다. 우선, 전압제어형 발진기(75)로부터 출력되는 클럭신호1 주기를 전류설정부(80)에 의해서 8㎲에 정확히 설정한다.
이어서, 칩의 리플레쉬주기에 응해서 프로그램회로(115, 116)를 프로그램하여, 클럭신호3,4,5중의 어느것인가 1개를 선택한다.
리플레쉬모드가 결정되면, 셀렉터신호SEL을 「H」레벨 또는 「L」레벨로 설정하여 클럭신호1,2중의 어느것인가 한쪽을 선택한다.
이상의 설정에 의해, 클럭신호6 주기가 결정된다.
이 실시예에서는, 실시예4와 같은 효과가 얻어진다.
또한, 실시예4로서는 발진기(75)가 원래적으로 갖는 발진주기의 0.5~1.5배의 범위로 발진기75 발진주기를 튜닝하는 것이 가능하지만, 이 실시의 형태로서는 발진기75가 원래 갖는 발진주기의 0.5~12배가 넓은 범위로 발진기(75) 발진주기를 튜닝하는 것이 가능해진다.
[실시예 8]
실시의 형태1~7로서는, 내장하는 발진기의 발진주파수의 변경및 설정을 행할 수 있는 DRAM 칩을 실현하였다.
이하의 실시의 형태로서는, 실시의 형태1~7로 나타낸DRAM 칩으로부터 출력되는 클럭신호의 주파수를 측정하기 위한 주파수 측정장치를 실현한다. 성능요구사양은 이하와 같다.
측정주기의 최소분해능; 0.1㎲이하(얻고 싶은 주기의 1%이하)측정주기(주파수)범위; 1㎲~20㎲(50㎑~500㎑)
제 23 도는, 본 발명의 실시예8에 의한 주파수 측정장치(141) 구성을 나타내는 블록도이다.
제 23 도를 참조하여, 이 주파수 측정장치(141)는, 신호입력단자(142), 비교기(143), 메모리부(144) 및 주파수 검출부(145)를 포함한다.
신호입력단자(142)에는, DRAM 칩(140) 클럭신호가 입력된다.
비교기(143)는 제 24 도에 나타난 바와 같이, 소정의 기준레벨Vref를 갖고, 신호입력단자(142)를 개재하여 입력된 클럭신호의 레벨이 기준레벨Vref보다도 높은 것에 응해서 「H」레벨을 출력하고, 클럭신호의 레벨이 기준레벨Vref보다도 낮은 것에 응해서 「L」레벨을 출력한다.
이때 비교기(143)는, 「H」레벨과 「L」레벨을 교대로 같은 시간씩 출력할것이다.
메모리부144는, 클럭신호의 주기보다도 충분히 짧은 일정한 주기로 비교기(143) 출력을 삽입하여 기억한다.
이때 메모리부(144)는, 비교기(143) 출력이 「H」레벨이면「P(Pass)」를, 비교기(143) 출력이 「L」레벨이면 「F(Fail)」를 기억한다.
또한, 메모리부(144)는 비교기(143) 출력을 1회 샘플링하는 것에 의해, 샘플링결과를 격납하는 어드레스를 증가한다.
주파수 검출부(145)는, 메모리부(144)에 기억된 샘플링결과를 순차 판독, 판독결과가 「F」부터「P」에 변화하는 변화점을 검출한다.
그리고, 주파수 검출부(145)는 2개의 변화점 사이의 샘플링수를 카운트하여, (카운트수)×(샘플링주기)를 연산하여 클럭신호의 주기 [=1/(주파수)]를 구한다.
이 실시예에서는 DRAM 칩으로부터 출력된 클럭신호의 주기를 자동적으로 용이하게 검출할 수가 있다.
[실시예 9]
제 25 도는, 본 발명의 실시예9에 의한 주파수 측정장치(151) 구성을 나타내는 블록도이다.
제 25 도를 참조하여, 이 주파수 측정장치(151)는 PLL 회로(152) 및 주파수 검출회로(155)를 포함하고, PLL 회로(152)는 제어전압발생회로(153) 및 전압제어형 발진기(154)를 포함한다.
제어전압발생회로(153)는, DRAM 칩(140)으로부터 출력된 클럭신호와, 전압제어형 발진기(154)로부터 출력된 내부클럭신호'를 받아, 2개의 클럭신호와의 위상차에 응한 제어전압 Vco를 출력한다.
전압제어형 발진기(154)는, 제 26 도에 나타난바와 같이, 제 14 도의 전압제어형 발진기(75)와 같은 구성이고, 바이어스 발생회로(68) N 채널 MOS 트랜지스터(70) 게이트에 제어전압발생회로(153)로부터 출력된 제어전위Vco를 받는다.
전압제어형 발진기(154)는, 제어전위Vco에 응한 주파수로 발진하여, 로크후는 DRAM 칩(140) 클럭신호와 같은 주파수로 발진한다.
주파수 검출회로(155)에는, 전압제어형 발진기(154) 발진주파수와 제어전위Vco(또는 바이어스 발생회로(68)에 흐르는 전류Ico)와의 관계가 기억되어 있다. 주파수 검출회로(155)는, 전압제어형 발진기(154) 제어전위Vco(또는 전류Ico)를 검출하여, 그 검출결과로부터 전압제어형 발진기(154) 발진주파수 즉 DRAM 칩의 클럭신호의 주파수를 구한다.
이 실시예에서는, DRAM 칩의 클럭신호의 주파수를 실시예8 보다도 간단한 구성으로 용이하게 검출할 수 있다.
[실시예 10]
제 27 도는, 본 발명의 실시예10에 의한 주파수 측정장치(161) 구성을 나타내는 블록도이다.
제 27 도를 참조하여, 이 주파수 측정장치(161)는 DLL 회로(162) 및 주파수 검출회로(165)를 포함하고, DLL회로 (162)는 제어전압발생회로(163) 및 전압제어형 지연회로(164)를 포함한다.
제어전압발생회로(163)는, DRAM 칩(140)으로부터 출력된 클럭신호와, 전압제어형 지연회로(164)로부터 출력된 내부클럭신호'를 받아, 2개의 클럭신호와'의 위상차에 응한 제어전위Vco를 출력한다.
전압제어형 지연회로(164)는, 제 28 도에 나타난 바와 같이, 제 27 도에서 전압제어형 발진기(154)와 같은 구성이고, 인버터(73.1)거 클럭신호를 받고 인버터(73.K)가 내부클럭신호'를 출력한다.
전압제어형 지연회로(164)는, 로크후는 클럭신호에 비교하여 1주기 지연한 내부클럭신호'를 출력한다.
주파수 검출회로(165)에는, 전압제어형 지연회로(164) 지연시간과 제어전위 Vco(또는 바이어스 발생회로(68)에 흐르는 전류Ico)와의 관계가 기억되어 있다.
주파수 검출회로(165)는, 전압제어형 지연회로(164) 제어전위Vco(또는 전류Ico)를 검출하여, 그 검출결과로부터 전압제어형 지연회로(164) 지연시간 즉 DRAM 칩의 클럭신호의 주기를 구한다.
이 실시예에서도, 실시예9와 같은 효과가 얻어진다.

Claims (25)

  1. 클럭신호에 동기하여 소정의 동작을 수행하는 반도체 장치에 있어서, 상기 클럭신호를 생성하기 위한 클럭생성회로(1)와, 상기 클럭생성회로(1)로부터 출력되는 상기 클럭신호를 칩의 외부로 꺼내기 위한 출력단자(5)와, 상기 클럭생성회로(1)로부터 생성되는 클럭신호를 받는 일 단자와 상기 출력단자(5)에 접속되는 타 단자를 구비하며, 상기 칩의 외부로부터 공급되는 제어신호에 응하여 활성화되는 스위칭 수단(3)을 칩상에 포함하는 반도체 장치.
  2. 내부 클럭신호를 생성하기 위한 클럭생성기(1)와, 외부 제어신호를 받아 외부 클럭신호와 상기 클럭생성기(1)로부터 출력되는 내부 클럭신호 중의 하나를 선택하기 위한 선택수단(58, 4)과, 상기 선택수단(58, 4)에 의해서 선택된 클럭신호에 동기하여 소정의 동작을 수행하는 내부회로(204)를 구비한 반도체 장치.
  3. 제2항에 있어서, 상기 선택수단(58, 4)에 의해서 상기 내부클럭신호가 선택된 것에 응해서 상기 내부클럭신호를 상기 내부회로(204)에 줌과 동시에 상기 내부클럭신호를 외부에 출력시키어, 상기 선택수단(58, 4)에 의해서 상기 외부클럭신호가 선택된 것에 응해서 상기 내부클럭신호의 상기 내부회로(204)에의 입력을 차단함과 동시에 상기 외부클럭신호를 상기 내부회로(204)에 주는 신호입출력수단(2, 3, 59)을 구비한 반도체 장치.
  4. 클럭신호에 동기하여 소정의 동작을 행하는 반도체 장치에 있어서, 상기 반도체 장치는, 가변적인 발진 주파수를 가지며 상기 클럭신호를 생성하는 발진기(7)와, 소정의 발진 주파수에 대응하는 바이너리 어드레스 신호를 생성하는 제 1 설정부와, 상기 발진기(7)를 제어하여 상기 바이너리 어드레스 신호에 대응하는 주파수에서 동작하게 하는 제 2 설정부를 구비하여, 상기 발진기(7)의 발진 주파수를 변경 및 설정할 수 있는 설정회로(10-13)를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 발진기(7)는 링형상으로 접속된 복수의 인버터(8)와, 각 인버터(8)에 대응하여 설치되고, 대응하는 인버터(8)의 출력노드(8a)에 접속되어, 가변적인 용량치를 가지는 용량회로(9)를 포함하며, 상기 설정회로(10-13)는 상기 용량회로(9)의 용량치를 변경 및 설정하는 반도체 장치.
  6. 제5항에 있어서, 상기 발진기(7)는, 각 인버터(8)에 대응하여 설치되고, 대응하는 인버터의 전원노드와 전원전위의 라인과의 사이 및 접지노드와 접지전위의 라인과의 사이 중의 적어도 한쪽에 접속되어, 그 게이트에 전원전위와 접지전위의 중간의 전위가 주어지고, 대응의 인버터의 관통전류를 제한하기 위한 트랜지스터(56, 57)를 더 포함한 반도체 장치.
  7. 제5항에 있어서, 상기 가변용량회로(9)는 대응의 인버터(8)의 출력노드와 소정의 전위의 라인과의 사이에 직렬접속된 트랜스퍼게이트(14-16) 및 커패시터(17-19)를 복수개 포함하고, 상기 설정수단(10-13)은 각 트랜스퍼게이트(14~16)에 대응하여 설치되고, 대응의 트랜스퍼게이트(14-16)를 도통상태 또는 비도통상태로 고정하기 위한 퓨즈를 포함하는 반도체 장치.
  8. 상기 발진기(75)는, 링상으로 접속된 복수의 인버터(73.1~73.K)와, 각 인버터(73.1~73.K)에 대응하여 설치되고, 대응의 인버터(73.1~73.K)의 전원노드와 전원전위의 라인과의 사이에 접속된 제 1 트랜지스터(72.1~72.K)와, 각 인버터(73.1~73.K)에 대응하여 설치되고, 대응의 인버터(73.1~73.K)의 접지노드와 접지전위의 라인과의 사이에 접속된 제 2 트랜지스터(74.1~74.K)를 포함하고, 상기설정수단(10-13, 60)은 상기 제 1 및 제 2 트랜지스터의 입력전압의 변경 및 설정을 행하는 반도체 장치.
  9. 제8항에 있어서, 상기 설정수단(10-13, 60)은 일정한 전류를 흘리기 위한 정전류원(61)와, 상기 정전류원(61)에 직렬접속되어, 상기 제 1 및 제 2 트랜지스터중의 한쪽과 커런트 미러회로를 구성하는 제 3 트랜지스터(66, 64, 62)와, 각각이 상기 제 3 트랜지스터(66, 64, 62)에 병렬접속되어, 정전류원(61)의 출력전류를 분류시키기 위한 복수의 제 4 트랜지스터(63, 65, 67)와, 각 제 4 트랜지스터(63, 65, 67)에 대응하여 설치되고, 대응의 제 4 트랜지스터(63, 75, 67)를 도통상태 또는 비도통상태로 고정하기 위한 퓨즈(43)를 포함하는 반도체 장치.
  10. 제8항에 있어서, 상기 설정수단(80)은, 각각이 일정한 전류를 흘리기 위한 복수의 정전류원(83~86)과, 상기 복수의 정전류원(83~86)의 각각의 출력노드에 접속되어, 상기 제 1 및 제 2 의 트랜지스터(72.1~72.K, 74.1~74.K)중의 한쪽과 커런트미러회로를 구성하는 제 3 트랜지스터(81)와, 각 정전류원(83~86)에 대응하여 설치되고, 대응의 정전류원(83~86)을 활성상태 또는 비활성상태로 고정하기 위한 퓨즈(43)를 포함하는 반도체 장치.
  11. 제4항에 있어서, 상기 발진기(75)로부터 출력된 상기클럭신호가 초단에 입력되어, 각각이, 전단으로부터 입력된 클럭신호를, 해당클럭신호의 주기의 복수배의 주기를 갖는 클럭신호로 변환하여 후단에 출력하는 직렬접속된 복수의 신호변환수단(110-112)과, 상기 발진기(75)로부터 출력된 상기 클럭신호와, 상기 복수의 신호변환수단(110-112)으로부터 출력된 복수의 클럭신호에서 1개의 클럭신호를 선택하기 위한 선택수단(114)와, 상기 선택수단(114)에 의해서 선택된 클럭신호에 동기하여 소정의 동작을 행하는 내부회로(204)를 더 구비하는 반도체 장치.
  12. 제11항에 있어서, 상기 선택수단(114)은, 각각이, 상기 발진기(75)와 상기 복수의 신호 변환수단(110-112)중 하나와 대응하여 설치되고, 대응의 발진기(75) 또는 신호변환수단(110-112)으로부터 출력된 클럭신호가 입력되는 복수의 게이트수단(G3-G5)와, 각 게이트수단(G3-G5)에 대응하여 설치되고, 대응의 게이트수단(G3-G5)을 도통상태 또는 비도통상태로 고정하기 위한 퓨즈(115, 116)를 포함하는 반도체 장치.
  13. 제4항에 있어서, 상기 발진기(7)로부터 상기 클럭신호를 외부로 꺼내기 위한 출력회로(2-5)를 더 포함하는 반도체 장치.
  14. 클럭신호에 동기하여 소정의 동작을 행하는 반도체 장치에 있어서, 클럭신호를 생성하기 위한 발진주파수의 제어가 가능한 발진기(75)와, 복수의 동작모드중의 어느 것인가 1개의 동작모드를 선택하기 위한 선택수단과, 상기 선택수단에 의해서 선택된 동작모드를 검지하는 검지수단(98)과, 상기 검지수단(98)의 검지결과에 따라서, 상기 발진기(75)의 발진주파수를 제어하는 제어수단(81-90, 99)과, 상기 발진기(75)로부터 출력된 클럭신호에 동기하여 상기 선택수단에 의해서 선택된 동작모드를 실행하는 모드실행수단을 구비한 반도체 장치.
  15. 클럭신호에 동기하여 소정의 동작을 행하는 반도체 장치에 있어서, 클럭신호를 생성하기 위한 발진주파수의 제어가 가능한 발진기(75)와, 상기 발진기(75)로부터 출력된 클럭신호에 의해서 구동되어 클럭신호의 주파수에 응한 내부전위를 생성하는 내부전위생성수단(102)과, 상기 내부전위생성수단(102)에 의해서 생성된 내부전위와 미리 정해진 목표전위와의 차를 검출하기 위한 검출수단(101)과, 상기검출수단(101)의 검출결과에 따라서 상기 발진기(75)의 발진주파수를 제어하는 제어수단(81-90, 99)을 구비하는 반도체 장치.
  16. 클럭신호를 생성하기 위한 발진기(1)와, 상기 발진기(1)로부터 출력되는 상기 클럭신호를 외부로 꺼내기 위한 출력수단(2-5)을 구비한 반도체장치의 시험장치에 있어서, 상기 출력수단(2-5)으로부터 출력되는 상기 클럭신호를 받아, 클럭신호의 레벨이 기준레벨보다도 낮은 것에 응해서 제 1 신호를 출력하여 기준레벨보다 높은 것에 응해서 제 2 신호를 출력하는 비교수단(81)과, 상기 비교수단(81)으로부터 출력되는 제 1 및 제 2 신호를 상기클럭신호의 주기보다도 짧은 주기로 샘플링하여 순차 기억하는 기억수단(82)과, 상기 기억수단(82)에 기억된 상기 제 1 및 제 2 신호를 순차 판독하는 판독수단(83)과, 상기 판독수단(83)의 판독결과가 상기 제 1 신호로부터 상기 제 2 신호에 변화하는 변화점을 검출하여, 2개의 변화점간의 샘플링수로부터 상기 클럭신호의 주기를 검출하는 검출수단(88)을 구비하는 반도체 장치의 시험장치.
  17. 클럭신호를 생성하기 위한 발진기(1)와, 상기 발진기(1)로부터 출력되는 상기 클럭신호를 외부로 꺼내기 위한 출력수단(2-5)을 구비한 반도체 장치의 시험장치에 있어서, 상기 출력수단(2-5)으로부터 출력되는 상기 클럭신호와 내부 클럭신호를 받아, 해당 2개의 클럭신호의 위상차에 응한 제어전압을 출력하는 제어전압발생수단(86)과, 링형상으로 접속되고, 각각이 상기제어전압을 받는 복수의 지연시간 가변소자(71.1~71.K)를 포함하고, 상기 내부클럭신호를 출력하는 전압제어형 발진기(87)과, 상기 전압제어형 발진기(87)의 동작 파라메타에 따라서 상기 발진기(1)의 발진주파수를 검출하는 검출수단(88)을 구비한 반도체 장치의 시험 장치.
  18. 클럭신호를 생성하기 위한 발진기(1)와, 상기 발진기(1)로부터 출력되는 상기 클럭신호를 외부로 꺼내기 위한 출력수단(2-5)을 구비한 반도체 장치의 시험장치에 있어서, 상기 출력수단(2-5)으로부터 출력되는 상기클럭신호와 내부클럭신호를 받아, 2개의 클럭신호의 위상차에 응한 제어전압을 출력하는 제어전압발생수단(97)과, 직렬접속되고, 또한 각각이 상기 제어전압을 받는 복수의 지연시간가변소자(71.1~71.K)를 포함하고, 상기 출력수단(2-5)으로부터 출력되는 상기 클럭신호를 지연시키어 상기 내부클럭신호로서 출력하는 전압제어형 지연수단(98)과, 상기 전압제어형 지연수단의 동작파라메타에 따라서 상기 발진기(1)의 발진주파수를 검출하는 검출수단(99)을 구비한 반도체 장치의 시험장치.
  19. 제2항에 있어서, 상기 내부 클럭신호는 외부에서 모니터 가능하며, 상기 반도체 장치는, 상기 내부 클럭신호가 모니터될 때 상기 내부 클럭신호를 출력하는데사용되고, 상기 외부 클럭신호가 사용될 때 상기 외부 클럭신호를 입력하는데 사용되는 단일의 입/출력단자(59)를 더 구비하는 반도체 장치.
  20. 제3항에 있어서, 상기 신호 입/출력수단(2, 3, 59)는 하나의 신호 입/출력단자(59)를 구비하며, 상기 신호 입/출력단자(59)는, 상기 내부 클럭신호가 상기 선택수단(58, 4)에 의해 선택될 때 상기 내부 클럭신호를 출력하는데 사용되고, 상기 외부 클럭신호가 선택될 때 상기 외부 클럭신호를 출력하는데 사용되는 반도체 장치.
  21. 내부 클럭신호를 생성하기 위한 클럭생성기(1)와, 외부 클럭신호와 상기 클럭생성기(1)로부터 출력되는 상기 내부 클럭신호중의 하나를 선택하기 위한 선택수단(4, 58)과, 상기 선택수단(4, 58)에 의해 선택된 클럭신호에 동기하여 소정의 동작을 수행하는 내부회로(204)와, 상기 선택수단(4, 58)에 의한 상기 내부 클럭신호의 선택에 대응하여 상기 내부 클럭신호를 외부에 출력하면서 상기 내부회로(204)에 상기 내부 클럭신호를 인가하고, 상기 선택수단(4, 58)에 의한 상기 외부 클럭신호의 선택에 대응하여 상기 내부회로에 상기 외부 클럭신호를 인가하면서 상기 내부회로(204)에 대한 상기 내부 클럭신호의 입력을 블록킹하는 신호 입/출력수단(2, 3, 59)을 포함하는 반도체 장치.
  22. 제21항에 있어서, 상기 선택수단(4, 58)은 제어신호 입력단자(58)를 구비하며, 상기 신호 입/출력수단은, 상기 클럭생성기(1)와 상기 내부회로(204)사이에 결합되고, 상기 제어신호 입력단자에 인가되는 제어신호에 응답하는 게이트(3)를 구비하는 반도체 장치.
  23. 제22항에 있어서, 상기 선택수단(4, 58)은 상기 제어신호에 대한 상보적인 신호를 제공하여 상기 게이트(3)를 제어하는 인버터(4)를 더 구비하는 반도체 장치.
  24. 제22항에 있어서, 상기 게이트(3)에 결합되어 상기 게이트(3)를 개재하여 상기 내부 클럭신호를 받고, 상기 내부회로(204)에 결합되어 상기 외부 클럭신호를 인가하는 상기 신호 입/출력단자(59)를 더 포함하는 반도체 장치.
  25. 제21항에 있어서, 상기 신호 입/출력단자(2, 3, 59)은 신호 입/출력단자(59)를 구비하며, 상기 신호 입/출력단자(59)는, 상기 내부 클럭신호가 상기 선택수단(4, 58)에 의해 선택될 때 상기 내부 클럭신호를 출력하는데 사용되고, 상기 외부 클럭신호가 선택될 때 상기 외부 클럭신호를 입력하는데 사용되는 반도체 장치.
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