KR20080111017A - 온도 보상된 셀프-리프레시를 통해 메모리 셀을 셀프-리프레시하는 방법 및 다이내믹 랜덤 액세스 메모리 장치 - Google Patents

온도 보상된 셀프-리프레시를 통해 메모리 셀을 셀프-리프레시하는 방법 및 다이내믹 랜덤 액세스 메모리 장치 Download PDF

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Abstract

DRAM(Dynamic Random Access Memory) 장치는 행 x 열의 DRAM 셀 어레이를 갖는다. 어레이 내의 각 DRAM 셀은 해당 행의 워드라인 및 해당 열의 비트라인과 결합된다. 셀프-리프레시 모드로의 진입 및 셀프-리프레시 모드의 종료는 모드 검출기에 의해 검출되고, 셀프-리프레시 모드 신호가 제공된다. 발진 회로는 셀프-리프레시 모드 신호에 응답하여 기본 시간 주기를 생성한다. 제 1 주파수 분할기/시간 주기 곱셈기는, DRAM 장치에 관련된 프로세스 변동 인자에 따라 기본 시간 주기를 변화시킨다. 제 2 주파수 분할기/시간 주기 곱셈기는, DRAM 장치에 관련된 온도 변화 인자에 따라 변화된 시간 주기를 더 변화시킨다. 셀프-리프레시 모드에서, DRAM 셀에 저장된 데이터는 리프레시된다. 두 인자에 따라, DRAM 장치는, 가변적인 DRAM 셀 보유 시간 동안 신뢰할만한 셀프-리프레시를 실행하고 달성한다.

Description

온도 보상된 셀프-리프레시를 통해 메모리 셀을 셀프-리프레시하는 방법 및 다이내믹 랜덤 액세스 메모리 장치{DYNAMIC RANDOM ACCESS MEMORY DEVICE AND METHOD FOR SELF-REFRESHING MEMORY CELLS WITH TEMPERATURE COMPENSATED SELF-REFRESH}
본 발명은 일반적으로 반도체 집적 회로에 관한 것이며, 특히 셀프-리프레시 기능을 가진 다이내믹 랜덤 액세스 메모리 장치, 다이내믹 랜덤 액세스 메모리의 데이터 저장 셀을 셀프-리프레시하는 방법, 및 다이내믹 랜덤 액세스 메모리 장치에서 사용하는 셀프-리프레시 제어기에 관한 것이다.
DRAM(Dynamic Random Access Memory) 집적 회로 장치에서, DRAM 셀 어레이는, 특정한 DRAM 셀이 어레이 내에서 이 셀의 행 및 열을 명시함으로써 어드레싱되도록, 통상 행 및 열로 배치된다. 워드라인은 셀의 행을 셀에서 데이터를 검출하는 비트라인 감지 증폭기 세트에 연결한다. 판독 동작시, 감지 증폭기의 데이터 서브세트가 이때 데이터 출력을 위해 선택, 즉 "열-선택"된다. DRAM 셀은, 통상 저장 커패시터 상의 저장된 전하 형태인 저장된 데이터가 상대적으로 짧은 기간 이후 소산한다는 점에서 "다이내믹"하다. 그에 따라, 이 정보를 보존하기 위해, DRAM 셀의 내용은 주기적으로 리프레시되어야 한다. 저장 커패시터의 충전된 또는 방전된 상 태는 반복해서 개별 메모리 셀에 다시 적용되어야 한다. 리프레시 동작 사이에 허용 가능한 최대 시간 양은, DRAM 셀 어레이를 구성하는 커패시터의 전하 저장 성능에 의해 결정된다. DRAM 제조사는 통상 리프레시 시간을 명시하며, 이 시간 동안에 DRAM 셀에서의 데이터 보존을 보장한다.
리프레시 동작은 판독 동작과 유사하지만, 어떠한 데이터도 비트라인 감지 증폭기로부터 출력되지 않는다. 감지 증폭기에 의해 셀에서 데이터를 감지한 다음에는 복구 동작이 오며, 결국 데이터는 셀에 다시 기록된다. 그에 따라, 데이터는 "리프레시"된다. 리프레시 동작은, 행 어드레스에 따라 워드라인을 인에이블링하고, 감지 증폭기를 인에이블링함으로써 실행된다. 게다가, 리프레시 동작은 외부 리프레시 어드레스를 수신하지 않고도 감지 증폭기를 동작시킴으로써 실행될 수 있다. 이 경우, DRAM 칩에 집적된 리프레시 어드레스 카운터는 외부 시작 어드레스를 수신한 다음에 행 어드레스를 생성한다.
일반적으로, 리프레시 동작은 "오토-리프레시" 및 "셀프-리프레시"로 분류될 수 있다. 오토-리프레시 동작은, 칩의 동작 동안에, 리프레시 명령이 주기적으로 생성되고 수신될 때 발생한다. 오토-리프레시 동안에, 칩으로의 다른 명령의 수신은 중단되고, 리프레시가 실행된다. 그런 다음, 칩은 다른 명령을 수신하고 그러한 명령에 동작하게 허용된다. 셀프-리프레시 동작은, DRAM의 메모리 셀에 기록된 데이터를 보존하기 위해 슬립(sleep) 또는 스탠바이 모드에 있을 때 DRAM 내에서 리프레시 동작을 실행한다. 당업자는, 슬립 모드가 통상 어떠한 동작도 수행되지 않거나 않게 될 경우에, 장치의 저전력 소비 동작 모드임을 이해하고 있다.
셀프-리프레시 동작을 실행하기 위해, 셀 데이터의 정기적인 내부 판독 및 이 데이터의 재기록이, 칩이 소위 "슬립" 모드에서 동작하고 있을 때 데이터 손실을 방지하기 위해 구축된다. 내부 타이머는 셀프-리프레시의 주파수를 제어한다. 셀프-리프레시 제어 회로는 내부 발진기, 주파수 분배기 및 리프레시 카운트 요청 블록으로 구성된다. 온도 모니터링 및 가변 리프레시 율 제어 회로가 포함될 수 있다. 셀프-리프레시 기능을 가진 알려진 DRAM 집적 회로에서, 장치는, 필요한 경우 셀프-리프레시를 실행하기 위해 셀프-리프레시 모드로 자동으로 스위칭된다.
고속 동작 및 고밀도 집적 회로를 얻기 위해, 90nm, 65nm 및 45nm과 같은 딥 서브-마이크론 CMOS 프로세스가 도입되었고 많은 반도체 IC 장치를 구현하는데 사용되었다. 이들 딥 서브-마이크론 프로세스에서, MOS 트랜지스터는 규모가 축소되었고(즉, 최소한의 트랜지스터 크기가 감소되었고), 그 임계 전압(Vth)은 낮아졌다. 그러나 이러한 낮아진 임계 전압은 결국, 상당한 서브-임계 누설(leakage)(즉, 임계 전압 미만의 트랜지스터 게이트 전압에 대해 존재하는 누설 전류)을 초래하고, 그러므로 그러한 낮아진 임계 전압을 기반으로 하는 반도체 IC는 전력 절약 동작 모드에서 뿐만 아니라 정상 동작에서도 더 많은 전력을 소모할 수 있다. DRAM 셀은 저장 커패시터를 비트라인에 결합시키는 최소 크기의 액세스 트랜지스터를 포함하므로, 저장된 전하는 저장 커패시터로부터 이 액세스 트랜지스터를 통해 신속히 누설될 수 있다. 그러므로 더욱 빈번한 "셀프-리프레시" 동작이 필요하다.
도 1a는 종래의 DRAM에서 볼 수 있는 셀프-리프레시 제어기를 도시하며, 도 1b는, 도 1a에서 도시된 DRAM 장치의 신호에 대한 상대적인 타이밍 시퀀스를 도시 한다. 도 1a 및 1b를 참조하면, "슬립" 모드로도 알려진 "셀프-리프레시" 모드는 명령 신호(111)에 의해 활성화될 수 있다. 셀프-리프레시 진입 명령("SELF-REF ENTRY")을 가진 명령 신호(111)에 응답하여, 셀프-리프레시 모드 검출기(113)는, 셀프-리프레시 모드 신호(115)가 활성 상태 "하이(high)"(즉, "하이" 로직 레벨 전압(Vdd))가 되게 할 수 있다. "하이" 셀프-리프레시 모드 신호(115)에 응답하여, 내부 발진기(117)는, 미리 결정된 펄스 주기(Tosc)와 펄스 폭(Twosc)을 가진 셀프-리프레시 발진 신호(119)의 생성을 개시하도록 초기화된다. 발진 신호(119)는, 셀프-리프레시 요청 생성기(121)에 의해 다른 신호와 결합되며, 이 생성기(121)는 이제 셀프-리프레시 요청 발진 신호(123)를 생성한다. 요청 신호(123)는 내부 행-어드레스 카운터(125)가 적절한 내부 행 어드레스를 가진 어드레스 신호(127)를 생성하게 한다. 행-어드레스 디코더(129)는, 디코딩된 어드레스 신호(131)를 제공하기 위해 내부 행 어드레스를 디코딩하며, 그 결과 선택된 워드라인이 활성화된다. 셀프-리프레시 모드 검출기(113)가 명령 신호(111) 상에서 셀프-리프레시 종료 명령 "SELF-REF EXIT"를 수신할 때, 셀프-리프레시 모드 신호(115)는 "로우(low)"(즉, "로우" 로직 레벨 전압(Vss))이 되며, 내부 발진기(117)는 디스에이블링되어, 그 결과, 발진 신호(119)의 생성은 중단된다. 그 이후, 셀프-리프레시 요청 신호(123)는 DRAM 메모리 셀을 리프레시하기 위해 더 이상 제공되지 않는다.
종래의 DRAM에서 셀프-리프레시 제어기는, 보상 신호(143)를 수신하는 보상 제어기(141)를 포함한다. 보상 제어기(141)는, 온도에 따라 변하는 넓은 범위의 DRAM 셀 보관 시간을 커버하기 위해 발진 펄스 주기(Tosc)를 조정하도록 제어 신 호(145)를 내부 발진기(117)에 제공한다. 일반적으로, 온도가 높을수록, 더 높은 주파수 리프레시가 필요하게 되며, 온도가 낮을수록, 주파수 리프레시는 덜 필요하게 된다. 만약 보상 신호(143)가 장치 온도 변화에 관한 정보를 포함한다면, 내부 발진기(117)는 펄스 주기(Tosc)를 조정하거나 변경한다. 장치 온도에 응답하여, 셀프-리프레시 반복율(펄스 주기(Tosc)에 직접 관련됨)은 가변적으로 제어된다("온도 보상된 셀프-리프레시(TCSR)"). 셀프-리프레시 반복율은 그에 따라, 장치의 온도에 대한 전류 누설의 의존성으로 인해 장치 온도가 공칭값 미만으로 떨어질 때에는 더 길어지도록 변경될 수 있고, 장치 온도가 공칭값을 초과하여 증가할 때에는 더 짧아지도록 변경될 수 있다.
다양한 타입의 메모리 셀이 DRAM 셀로서 사용될 수 있다. 예컨대, 금속-절연체-금속(MIM) 셀이 이제, 특히 로직 기반 내장 메모리를 위해 메모리 장치에서 사용된다. 예컨대, 900nm 프로세스의 경우에, 트렌치 셀 기반 내장 장치는 20fF의 상대적으로 큰 커패시턴스를 갖는다. 다른 한편, MIM 커패시터 셀은 6fF의 커패시턴스를 갖는다. 스택 또는 트렌치 셀과 달리, MIM 셀은, 로직-기반 프로세스에서 고유한 작은 커패시턴스 및 높은 누설로 인해 충분히 긴 리프레시 특성을 결코 보장하지 않는다. 그러므로 MIM 셀의 리프레시 특성을 향상시키기 위한 노력을 기울여 왔다. 로직 구현시, 리프레시 특성 및 전류 누설의 불확실성으로 인해, DRAM 칩에서 관련 로직 블록을 증가시키는 것이 어렵게 된다. 이제, DRAM 장치는, 더 오랜 배터리 수명이 필요한 모바일 제품에서 널리 사용되고 있다. 모바일 제품에서, TCSR 기능은 이제, 배터리 수명을 연장하기 위해 보조 특징 중 하나로서 넘쳐나고 있다. TCSR 기능은, 모바일 제품과 같은 장치가 겪는 온도를 기반으로 리프레시 시간 주기를 제어한다. 셀 프로세스 및 주변 온도로부터의 특성은, 리프레시 시간 주기의 변화를 다이내믹하게 필요로 할 수 있는 두 개의 별개의 인자이다.
MIM 셀과 같이 작은 커패시턴스로 제한되는 메모리 셀은 짧은 기간의 시간에 데이터 극성을 쉽게 손실할 수 있다. 그러므로 관련 회로는, 모든 예상 가능한 리프레시 시간 특성을 커버하기 위해 리프레시 시간 주기를 변화 또는 조정하기 위한 융통성을 가져야 한다. 이러한 문제에 대한 해법은, TCSR 기능이 특징 중 하나로서 채택될 때, 논리 회로의 양과 그 복잡도를 증가시킬 수 있다. 리프레시 시간은 온도에 따라 지수적으로 악화하게 된다는 점은 잘 알려져 있다. 그러므로 리프레시 시간 주기를 변화시킬 수 있는 두 개의 인자, 즉, 불가피한 프로세스 변동 및 결함으로 인한 문제로 초래되는 고유한 리프레시 및 온도 특성이 있다.
이러한 문제는, (i) 고체 상태 회로에 관한 IEEE 저널, 34권, 1600-1606페이지(1999년 11월, 고체 상태 회로에 관한 IEEE 저널)의 "A 1.6-GByte/s DRAM with flexible mapping redundancy technique and additional refresh scheme"(S. Takase 등 저); (ii) 고체 상태 회로에 관한 IEEE 저널, 33권, 253-259페이지(1998년 2월)의 "Dual-period self-refresh scheme for low-power DRAM's with on-chip PROM mode register"(Y. Idei 등 저); (iii) 고체 상태 회로에 관한 IEEE 저널, 32권, 477-482페이지(1997년 3월)의 "High-speed/high-bandwidth design methodologies for on-chip DRAM core multimedia system LSI's"(T.Tsuruda 등 저)에 의해 해결되고 논의된다. 이들은 셀프-리프레시 시간을 생성하는 방법과, 누설 레벨 및 온도에 따른 셀프-리프레시 시간의 특성을 제시하고 있다. 이들은 그러나, 모바일 제품에서 주된 특징인 임의의 TCSR 문제 및 두 개의 리프레시 시간 변화 인자를 결합하는 방법에 대해 언급하고 있지 않다. 전통적으로, TCSR 및 리프레시 시간 특성은, 각각 별도의 독립적인 해법을 가진 별도의 문제로 간주되었다.
그러므로 독립적인 로직 해법에 의해 초래된 큰 면적이라는 불리한 조건 없이 이들 두 개의 별도의 문제에 대해 통합된 로직 접근법을 제공하는 것이 바람직하다. DRAM 셀을 가진 메모리 장치에 다양한 리프레시 시간 특성과 TCSR 기능을 제공하는 것이 바람직하다.
본 발명의 목적은, 개선된 다이내믹 랜덤 액세스 메모리(DRAM) 장치, 온도 보상된 셀프-리프레시 기능으로 메모리 셀을 셀프-리프레시하는 방법 및 다이내믹 DRAM 장치에 대한 셀프-리프레시 제어기를 제공하는 것이다.
본 발명의 일양상에 따라, 행 x 열로 배치된 DRAM 셀 어레이와, 셀프-리프레시 모드에서 DRAM 셀의 데이터 리프레시 율을 제어하는 리프레시 회로를 포함하는 DRAM(Dynamic Random Access Memory) 장치가 제공된다. 어레이의 각 DRAM 셀은 해당 행의 워드라인 및 해당 열의 비트라인에 결합된다.
리프레시 회로는, 셀프-리프레시 모드 신호를 제공하기 위한 셀프-리프레시 모드로의 진입 및 셀프-리프레시 모드의 종료를 검출하기 위한 모드 검출 회로를 포함한다. 또한, 리프레시 회로는 또한, 기본 시간 주기를 제공하기 위해 셀프-리프레시 모드 신호에 응답하여 발진 신호를 발생시키는 발진 회로를 포함한다. 더 나아가, 리프레시 회로는, 변화된 시간 주기를 제공하기 위해 DRAM 장치에 관련된 프로세서 변동 및 DRAM 장치에 관련된 온도 변화라는 두 리프레시 시간 변화 인자 중 하나에 응답하여 기본 시간 주기를 변화시키는 리프레시 시간 변화 회로를 포함한다. 리프레시 시간 변화 회로는, 셀프-리프레시를 위한 더 변화된 시간 주기를 제공하기 위해 다른 리프레시 시간 변화 인자에 응답하여 변화된 시간 주기를 더 변화시킨다.
예컨대, 리프레시 시간 변화 회로는 제 1 및 제 2 변화 회로를 포함한다. 제 1 변화 회로는, 하나의 리프레시 시간 변화 인자에 응답하여 발진 신호의 반복 주기를 변화시키며, 이 변화된 시간 주기를 갖는 제 1 주기 변화된 신호를 제공한다. 제 2 변화 회로는, 다른 리프레시 시간 변화 인자에 응답하여 제 1 주기 변화된 신호의 반복 주기를 변화시키며, 이 더 변화된 시간 주기를 갖는 제 2 주기 변화된 신호를 제공한다. 그에 따라, 기본 시간 주기는, 어레이의 DRAM 셀을 셀프-리프레시하기 위해 더 변화된 시간 주기를 제공하도록 제 1 및 제 2 변화 회로에 의해 변화된다.
유리하게, 제 1 변화 회로는, 발진 주파수를 가진 발진 신호에 응답하여, 제1 세트의 m개의 주파수 신호를 발생시키는 제 1 주파수 발생 회로를 포함한다. m개의 주파수 신호 각각은 발진 주파수에 관련된 서로 다른 주파수를 가지며, 여기서 m은 1보다 큰 정수이다. 또한, 제 1 세트의 m개의 주파수 신호로부터 하나의 신호를 선택하는 제 1 선택 회로가 포함되어, 선택된 신호는 제 1 주기 변화된 신호로서 제공된다.
제 2 변화 회로는, 제 1 주기 변화된 신호에 응답하여 제 2 세트의 n개의 주파수 신호를 발생시키는 제 2 주파수 발생 회로를 포함한다. n개의 주파수 신호 각각은 발진 신호에 관련된 서로 다른 주파수를 가지며, 여기서 n은 1보다 큰 정수이다. 또한, 제 2 세트의 n개의 주파수 신호로부터 하나의 신호를 선택하는 제 2 선택 회로가 포함되어, 선택된 신호는 제 2 주기 변화된 신호로서 제공된다.
예컨대, 제 1 주파수 발생 회로는, 제 1 파라미터에 따라 발진 주파수를 분할하고 제 2 세트의 m개의 주파수 신호를 발생시키는 제 1 주파수 분할 회로를 포함한다. 제 1 선택 회로는 m개의 분할된 서로 다른 주파수 신호 중 한 신호를 선택한다. 제 2 주파수 발생 회로는, 제 2 파라미터에 따라 제 1 주기 변화된 신호의 주파수를 분할하여 제 2 세트의 n개의 주파수 신호를 발생시키는 제 2 주파수 분할 회로를 포함한다. 제 2 선택 회로는 n개의 분할된 서로 다른 주파수 신호 중 한 신호를 선택한다.
유리하게, DRAM 장치는, DRAM 장치에 관련된 프로세스 변동과 DRAM 장치에 관련된 온도 변화라는 인자를 제공하는 인자 제공 회로를 갖는다. 예컨대, 인자 제공 회로는 제 1 및 제 2 파라미터를 지정하는 제 1 및 제 2 인자 제공기를 포함한다. 제 1 주파수 발생 회로는 지정된 제 1 파라미터에 따라 발진 신호의 주파수를 분할한다. 제 2 인자 제공기는 지정된 제 2 파라미터에 따라 제 1 주기 분할된 신호의 주파수를 분할한다.
유리하게, 제 1 인자 제공기는, 제 1 파라미터를 지정하기 위해 프로세스 변동 코드를 제공하는 프로세스 변동 제공기를 포함한다. 이 프로세스 변동 코드는 DRAM 특성을 포함하는 프로세스 변동으로부터 유래된다. 제 2 인자 제공기는, 제 2 파라미터를 지정하기 위해 온도 변화 코드를 제공하는 온도 변화 제공기를 포함한다. 온도 변화 코드는 DRAM 장치에서 감지된 온도 변화로부터 유래된다. 프로세스 변동 제공기는, DRAM 특성의 복수의 변동을 표현하는 프로세스 변동 코드를 생성하는 제 1 생성기를 포함한다. 온도 변화 제공기는, 감지된 온도 변동의 복수의 온도 변화를 표현하는 온도 변화 코드를 생성하는 제 2 생성기를 포함한다.
예컨대, 제 1 생성기는, 복수의 변동을 디코딩하고 프로세스 변동 코드를 제공하는 제 1 디코더를 포함한다. 제 2 생성기는, 복수의 온도 변화를 디코딩하고 온도 변화 코드를 제공하는 제 2 디코더를 포함한다. 제 1 선택 회로는, 제 1 세트의 주파수 신호의 m개의 분할된 주파수 중 하나를 선택하고 선택된 신호를 제 1 주기 변화된 신호로서 제공하는 제 1 신호 선택 회로를 포함한다. 제 2 선택 회로는, 제 2 세트의 주파수 신호의 n개의 분할된 주파수 중 하나를 선택하고 선택된 신호를 제 2 주기 변화된 신호로서 제공하는 제 2 신호 선택 회로를 포함한다.
예컨대, 프로세스 변동 제공기는 2i로 표현되는 변동 코드를 제공하는 코드 제공기를 포함하며, i는 양 또는 음의 정수로 된 지정된 제 1 파라미터이다. 제 1 주파수 분할 회로는 발진 주파수를 2i로 분할한다. 온도 변화 제공기는 2j로 표현되는 온도 변화 코드를 제공하는 또 다른 코드 제공기를 포함하며, j는 양 또는 음의 정수로 된 지정된 제 2 파라미터이다. 제 2 주파수 분할 회로는 제 1 주기 변화된 신호의 주파수를 2j로 분할한다.
대안적으로, 제 1 주파수 분할 회로와 제 2 주파수 분할 회로는 교환될 수 있다. 그에 따라, 기본 시간 주기는 먼저 온도 변화에 따라 주파수 분할기에 의해 분할되고, 그 이후, 주파수 분할된 신호는 프로세스 변동에 따라 더 분할된다.
주파수 발생 회로는, 곱해진 주파수 및 분할된 반복 주기를 가진 출력 신호를 제공하는 주파수 곱셈기를 포함할 수 있다. 이 회로에 의해, 기본 시간 주기는 분할되고, 그에 따라 분할된 리프레시 주기가 제공된다.
추가적인 양상으로, 행 x 열로 배치된 DRAM 셀 어레이를 가진 다이내믹 랜덤 액세스 메모리(DRAM)를 셀프-리프레시하는 방법이 제공되며, 어레이의 각 DRAM 셀은 해당 행의 워드라인 및 해당 열의 비트라인에 결합되어 있다. DRAM 장치는 셀프-리프레시 모드와 비 셀프-리프레시 모드에서 동작될 수 있다. 이 방법에 의해, 셀프-리프레시 모드 신호가 제공된다. 이 신호는 셀프-리프레시 모드 및 비 셀프-리프레시 모드 각각에서 인에이블링 및 디스에이블링된다.
발진 신호는, 기본 시간 주기를 제공하기 위해 셀프-리프레시 모드 신호에 응답하여 발생된다. 기본 시간 주기는, DRAM 장치에 관련된 프로세스 변동 및 DRAM 장치에 관련된 온도 변화라는 두 개의 리프레시 시간 변화 인자 중 하나에 응답하여 변화한다. 변화된 시간 주기가 제공된다. 변화된 시간 주기는, 셀프-리프레시를 위한 더 변화된 시간 주기를 제공하기 위해 다른 리프레시 시간 변화 인자에 응답하여 더 변화된다.
유리하게도, 발진 신호의 반복 주기는 하나의 리프레시 시간 변화 인자에 따라 변화된다. 변화된 시간 주기를 갖는 제 1 주기 변화된 신호가 제공된다. 제 1 주기 변화된 신호의 반복 주기는 다른 리프레시 시간 변화 인자에 따라 더 변화된다. 더 변화된 시간 주기를 갖는 제 2 주기 변화된 신호가 제공된다.
예컨대, 발진 주파수는, m개의 분할된 주파수를 갖는 제 1 세트의 m개의 주파수 신호를 발생시키기 위해 제 1 파라미터에 따라 분할된다. m개의 분할된 주파수의 제 1 주파수 신호 중 하나가, 선택된 신호를 제 1 주기 변화된 신호로서 제공하기 위해 선택된다.
유리하게도, 제 1 주기 변화된 신호의 주파수는, n개의 분할된 주파수를 가진 제 2 세트의 n개의 주파수 신호를 발생시키기 위해 제 2 파라미터에 따라 분할된다. 제 2 주파수 신호 중 하나가, 선택된 신호를 제 2 주기 변화된 신호로서 제공하기 위해 선택된다.
추가 양상으로, 셀프-리프레시 모드와 비 셀프-리프레시 모드에서 선택적으로 동작하는 다이내믹 랜덤 액세스 메모리(DRAM) 장치에서 사용하기 위한 셀프-리프레시 제어기가 제공되며, 이 DRAM 장치는 행 x 열로 배치된 DRAM 셀 어레이를 가지며, 어레이의 각 DRAM 셀은 해당 행의 워드라인 및 해당 열의 비트라인에 결합되어 있다. 셀프-리프레시 제어기는, 셀프-리프레시 모드 신호를 제공하기 위해 셀프-리프레시 모드로의 진입 및 셀프-리프레시 모드의 종료를 검출하는 모드 검출 회로; 기본 시간 주기를 제공하기 위해 셀프-리프레시 모드 신호에 응답하여 발진 신호를 발생시키는 발진 회로; 및 변화된 시간 주기를 제공하기 위해 DRAM 장치에 관련된 프로세서 변동 및 DRAM 장치에 관련된 온도 변화로 된 두 리프레시 시간 변화 중 하나에 응답하여 기본 시간 주기를 변화시키며, 셀프-리프레시를 위한 더 변화된 시간 주기를 제공하기 위해 다른 리프레시 시간 변화 인자에 응답하여 변화된 시간 주기를 더 변화시키는 리프레시 시간 변화 회로를 포함한다.
리프레시 시간 주기 변화에 대한 두 개의 인자, 즉 온도와, 불가피한 프로세서 변동 및 결함으로 인한 문제에 의해 초래된 고유한 리프레시 특성이 있다. 본 발명의 실시예에 따라, 온도 및 고유한 리프레시 특성으로 된 두 개의 리프레시 시간 변화 인자의 결합을 위해 넓은 범위의 리프레시 시간 제어를 통해 메모리 셀을 셀프-리프레시하는 방법 및 DRAM 장치가 제공된다.
본 발명의 다른 양상 및 특징은, 첨부된 도면과 연계하여 본 발명의 특정한 실시예에 대한 다음의 상세한 설명을 검토함으로써 당업자에게 명백하게 될 것이다.
본 발명의 실시예는 이제, 첨부된 도면을 참조하여 단지 예를 들어서 기재될 것이다.
도 1a는 종래의 다이내믹 랜덤 액세스 메모리(DRAM) 장치에서 볼 수 있는 온도 보상된 셀프-리프레시(TCSR) 기능을 가진 셀프-리프레시 동작을 예시한 블록도이다.
도 1b는 도 1a에 도시된 셀프-리프레시 동작에서 신호에 대한 상대적인 타이밍 시퀀스를 예시한다.
도 2a는 본 발명의 실시예에 따른 셀프-리프레시 기능을 가진 DRAM 장치를 예시한 블록도이다.
도 2b는 도 2a에 도시된 셀프-리프레시 제어기를 예시하는 블록도이다.
도 3a 및 3b는 본 발명의 일실시예에 따른 DRAM 장치를 예시하는 블록도이다.
도 4는 도 3a 및 3b에 도시된 DRAM 장치의 신호에 대한 타이밍 시퀀스이다.
도 5는 도 3a 및 3b에 도시된 DRAM 장치의 제 1 리프레시 시간 변화기 및 제 2 리프레시 시간 변화기를 예시하는 블록도이다.
도 6a는 도 3a 및 3b에 도시된 DRAM 장치의 기본 시간 주기 생성기를 예시하는 블록도이다.
도 6b 내지 6d는 도 6a에 도시된 기본 시간 주기 생성기의 상세한 회로를 예시하는 개략도이다.
도 7a는 도 3a 및 3b에 도시된 DRAM 장치의 리프레시 주기 선택기를 예시하는 블록도이다.
도 7b는 도 7a에 도시된 리프레시 주기 선택기의 상세한 회로를 예시하는 개략도이다.
도 8a는 도 5에 도시된 발진 신호 주파수 분할기를 예시하는 블록도이다.
도 8b는 도 8a에 도시된 발진 신호 주파수 분할기의 상세한 회로를 예시하는 개략도이다.
도 9는 도 8b에 도시된, 제어된 인버터 로직 회로를 예시하는 개략도이다.
도 10a는 도 5에 도시된 선택 제어기를 예시하는 블록도이다.
도 10b는 도 10a에 도시된 선택 제어기의 상세한 회로를 예시하는 개략도이 다.
도 11a는 도 5에 도시된 발진 신호 멀티플렉서를 예시하는 블록도이다.
도 11b는 도 11a에 도시된 발진 신호 멀티플렉서의 상세한 회로를 예시하는 개략도이다.
도 12a는 도 3a 및 3b에서의 DRAM 장치의 온도 보상된 셀프-리프레시(TCSR) 요청기를 예시하는 블록도이다.
도 12b는 도 12a에 도시된 TCSR 요청기의 상세한 회로를 예시하는 개략도이다.
도 13a는 도 5에 도시된 발진 신호 주파수 분할기를 예시하는 블록도이다.
도 13b는 도 13a에 도시된 발진 신호 주파수 분할기의 상세한 회로를 예시하는 개략도이다.
도 14a는 도 5에 도시된 선택 제어기를 예시하는 블록도이다.
도 14b는 도 14a에 도시된 선택 제어기의 상세한 회로를 예시하는 블록도이다.
도 15a는 도 5에 도시된 발진 신호 멀티플렉서를 예시하는 블록도이다.
도 15b는 도 15a에 도시된 발진 신호 멀티플렉서의 상세한 회로를 예시하는 개략도이다.
도 16은 도 3a 및 3b에 도시된 DRAM 장치의 리프레시 시간 동작을 예시하는 흐름도이다.
도 17a 및 17b는 본 발명의 또 다른 실시예에 따른 DRAM 장치를 예시하는 블 록도이다.
도 18은 도 17a 및 17b에 도시된 DRAM 장치의 리프레시 시간 동작을 예시하는 흐름도이다.
본 발명의 샘플 실시예에 대한 다음의 상세한 설명에서, 본 발명의 일부인 첨부된 도면을 참조해야 하며, 이 도면에서는 본 발명이 실행될 수 있는 특정한 샘플 실시예가 예시적으로 도시되어 있다. 이들 실시예는, 당업자가 본 발명을 실행할 수 있도록 충분히 상세하게 기재되어 있으며, 다른 실시예가 사용될 수 있으며, 로직, 전기 및 기타 변화가 본 발명의 범주에서 벗어나지 않고도 이뤄질 수 있음을 이해해야 한다. 그러므로 다음의 상세한 설명은 제한된 의미를 갖지 않아야 하며, 본 발명의 범주는 첨부된 청구범위에 의해 한정된다.
일반적으로, 본 발명은, 다이내믹 랜덤 액세스 메모리(DRAM) 장치에 포함된 어레이 내에서 메모리 셀의 셀프-리프레시를 제공한다. DRAM 장치는 개별적인 구성요소이거나, 더 큰 시스템에 내장될 수 있다.
전술한 바와 같이, 도 1a에 도시된 종래의 DRAM 장치는 셀프-리프레시 주기 동안에 셀프-리프레시 동작을 실행한다. 넓은 셀프-리프레시 타이머 옵션이 주파수 분할기로 셀프-리프레시 펄스 주기를 선택할 수 있는 경우에, 셀프-리프레시 펄스 주기는 프로세스 변동에 의해 지시되는 범위에서 튜닝된다. 종래의 접근법에서, 프로세스 변동을 튜닝하는 것은, 바람직한 셀프-리프레시 값이 사용되도록 사용하기 위해 허용 가능한 시간 주기 변동 내에서 적절한 리프레시 시간을 달성하는 것이 다.
본 발명에 따른 실시예는, 프로세스 변동에 따른 튜닝 기능을 실행하는 주파수 분할기로 예컨대 122nm에서 7080nm까지인 셀프-리프레시 펄스 주기를 선택하는 넓은 범위의 셀프-리프레시 시간 옵션을 제공하는 것이다. 그러므로 이 실시예는, 셀의 특징적인 변동을 포함하여 리프레시 시간 커버리지(time coverage)의 범위를 효과적으로 확장한다. 리프레시 시간의 셀 특성을 기반으로 해서, 셀프-리프레시 시간 값은 온도 보상된 셀프-리프레시(TCSR) 기능과 함께 변화될 수 있다. 일실시예에서, 셀프-리프레시 시간은 먼저 프로세스 변동에 응답하고 감지된 온도에 더 응답하여 조정될 수 있다. 또 다른 실시예에서, 셀프-리프레시 시간 값은 먼저 감지된 온도에 응답하고 프로세스 변동에 더 응답하여 조정될 수 있다.
본 발명에 따른 실시예가 이제 DRAM 장치의 환경에서 기재되며, 특히 어레이 내에서 DRAM 셀을 셀프-리프레시하는 리프레시 제어기 환경에서 기재된다.
도 2a는 본 발명의 실시예에 따른 DRAM 장치를 도시한다. 도 2b는 도 2a에 도시된 셀프-리프레시 제어기를 도시한다. 도 2a 및 2b를 참조하면, DRAM 셀의 어레이(200)는 복수의 워드라인(WL0-WL(N-1)) 및 복수의 비트라인(BL0 및 BL0*-BLM 및 BLM*)을 갖는다. N개의 셀 x (M+1)개의 열로 된 어레이(200)는, 데이터 비트를 저장하고 리프레시될 복수의 DRAM 셀(즉, MS(0,0) 내지 MS(N-1, M))을 포함한다. 예컨대, N은 4096이고, 어레이(200)는 워드라인(WL0-WL4095)을 갖는다. 각 DRAM 셀은 액세스 트랜지스터와 전하 저장 커패시터(미도시됨)를 포함한다. 복수의 비트라인 감지 증폭기(SA0-SAM)는 어레이(200)와 결합된다. 비트라인은 겹친 비트라인(상보적인 비트라인 쌍)으로 배치되며, BL0, BL0*-----BLM, BLM*의 각 상보적인 비트라인 쌍은 해당 비트라인 감지 증폭기에 연결된다. 비트라인 감지 증폭기(SA0-SAM)는 각 열 어드레스 트랜지스터(미도시됨) 쌍을 통해 데이터버스(미도시됨)에 연결된다. 어레이(200)로의 데이터 액세스가 필요할 때, 열 어드레스 트랜지스터 쌍은 각 열 어드레스 신호에 의해 활성화된다. 상세한 설명에서, "*"은 반전된, 즉 반대 로직을 나타낸다.
DRAM 셀의 어레이(200)에서, 리프레시 행 어드레스 신호는 예컨대 (N+1)개의 비트 신호로 표현된다. 어드레스는 어드레스 디코더(205)에 의해 디코딩되며, 디코딩된 어드레스는 행 어드레싱을 제어한다. 메모리 셀 각각은 관련 워드라인 및 상보적인 비트라인 쌍의 1 비트라인과 결합된다. 데이터는, 각 상보적인 비트라인 쌍에 연결된 비트라인 감지 증폭기를 통해 판독될 수 있다. 판독 동작에서, 워드라인이 활성화되며, 비트 전하는 관련 비트라인과 공유된다. 열 어드레스에 따라, 비트라인 상의 풀 로직 레벨이 데이터 버스에 적용된다.
어레이(200)의 셀은 셀프-리프레시 동작 모드에서 리프레시된다. 어레이(200)의 DRAM 셀의 리프레시 동작은 셀프-리프레시 제어기(201)와, 명령(COMMAND) 신호에 응답하여 셀프-리프레시 모드로의 진입 및 셀프-리프레시 모드의 종료를 검출하는 모드 검출기(203)에 의해 실행된다. 검출된 셀프-리프레시 진입 및 종료를 기반으로 해서, 셀프-리프레시 진입과 종료 사이의 시간 주기가 결정 된다. 행 어드레스에 응답하여, 셀프-리프레시 동작이 어레이(200) 내의 DRAM 셀을 리프레시하기 위해 실행된다.
셀프-리프레시 제어기(201)에는 프로세스 변동(프로세스 변동 인자(Fp)로 표현됨) 및 온도 변화(온도 보상 인자(Ft)로 표현됨)가 제공되어, 셀프-리프레시 모드에서 DRAM 셀에 저장된 데이터의 셀프-리프레시를 제어하기 위해 시간을 변화시킨다. 프로세스 변동은, 예컨대 제조 프로세스에 따라 변할 수 있는 DRAM 장치의 특성을 표현한다. 온도 변화는 예컨대 DRAM 장치 자체로부터 감지될 수 있고, 동작 조건에 따라 변할 수 있다.
검출된 셀프-리프레시 진입 및 종료에 응답하여, 셀프-리프레시 제어기(201)의 기본 시간 발생기(206)는, 반복 주기 또는 기본 시간 주기(Tosc)를 포함하고 발진 주파수(Fosc)(=1/Tosc)를 갖는 발진 신호를 생성한다. 기본 시간 주기(Tosc)는, 곱셈 인자(Kp)를 기반으로 한 프로세스 변동에 따라 제 1 시간 변화기(207)(주파수 분할기 및 시간 주기 곱셈기를 포함함)에 의해 곱해진다. 제 1 시간 변화기(207)는, 프로세스 변동 인자(Fp)에 따라, 곱해진 시간 주기(Tosc1)(Kp x Tosc)를 포함하고 분할된 주파수(Fosc1)(=Fosc/Kp=1/Tosc1)를 갖는 주파수 분할된 발진 신호를 제공한다. 곱해진 시간 주기(Tosc1)는, 온도 보상을 기반으로 한 곱셈 인자(Kt)에 따라 제 2 시간 변화기(209)(주파수 분할기 및 시간 주기 곱셈기를 포함함)에 의해 더 곱해진다. 제 2 시간 변화기(209)는, 더 곱해진 시간 주기(Tosc2)(=Kt x Tosc1)을 포함하고 더 분할된 주파수(Fosc2)(=Fosc1/kt=1/Tosc2)를 갖는 더 주파수 분할된 발진 신호를 제공한다. 더 주파수 분할된 발진 신호는 셀프-리프레시를 위해 어드레스 디코더(205)에 제공된다. 그에 따라, DRAM 장치에서, 원래 생성된 기본 시간 주기(Tosc)가 먼저 제 1 시간 변화기(207)에 의해 분할되고, 그 다음에 제 2 시간 변화기(209)에 의해 더 분할된다. 이처럼, 제 1 튜닝-인(tuning-in) 기능이 프로세스 변동 인자(Fp)에 따라 실행되고, 이 튜닝-인 주기를 기반으로 한 추가적인 튜닝-인 기능이 온도 보상 인자(Ft)에 따라 실행된다. 그러므로 더 넓은 범위의 튜닝-인이 두 단계의 시간 변화에 의해 달성된다.
도 3a 및 3b는 본 발명의 실시예에 따른 DRAM 장치를 도시한다. 도 4는 도 3a 및 3b에 도시된 DRAM 장치의 신호에 대한 타이밍 시퀀스를 도시한다. 도 5는 도 3a 및 3b에 도시된 제 1 및 제 2 리프레시 시간 변화기를 도시한다. 제 1 및 제 2 리프레시 시간 변화기 각각은 주파수 분할기 및 멀티플렉서로 구성된다. 제 1 및 제 2 리프레시 시간 변화기의 멀티플렉서 로직은 NAND 게이트 및 송신 게이트에 의해 실행된다.
도 3a, 3b 내지 5를 참조하면, "슬립" 모드로도 알려진 "셀프-리프레시" 모드는, 메모리 제어기(미도시됨)에 의해 제공된 명령 신호(211)에 의해 활성화될 수 있다. 셀프-리프레시 진입 명령("SELF-REF ENTRY")을 갖는 명령 신호(211)에 응답하여, 셀프-리프레시 모드 검출기(213)는 (시간(T1)에서) 셀프-리프레시 모드 신호(215)가 활성 상태인 "하이"(즉, "하이 로직 레벨 전압(Vdd))가 되게 할 수 있다. "하이" 셀프-리프레시 모드 신호(215)에 응답하여, 기본 시간 주기 생성기(217)는, 기본 발진 신호(Fbo)(예컨대, 8.2MHz)와 기본 시간 주기(Tbo)(예컨대, 122ns)을 갖는 기본 발진 신호(219)의 생성을 개시하도록 초기화된다.
기본 발진 신호(219)는 제 1 리프레시 시간 변화기(221)에 제공된다. 제 1 리프레시 시간 변화기(221)는, 분할된 주파수(Fdo1)와 곱해진 주기(Tmp1)를 갖는 제 1 주파수 분할된 신호(223)를 제 2 리프레시 시간 변화기(225)에 제공한다. 제 2 리프레시 시간 변화기(225)는, 더 분할된 주파수(Fdo2)와 더 곱해진 주기(Fmp2)를 갖는, 더 주파수 분할되고 곱해진 신호를 셀프-리프레시 요청 신호(227)로서 제공한다. 셀프-리프레시 요청 신호(227)에 응답하여, 내부의 행-어드레스 카운터(229)는 적절한 내부 행 어드레스를 갖는 어드레스 신호(231)를 생성한다. 행-어드레스 디코더(233)는 디코딩된 어드레스 신호(235)를 제공하기 위해 내부 행 어드레스를 디코딩하며, 그 결과, DRAM 셀(237)의 어레이의 선택된 워드라인이 활성화된다. DRAM 셀(237)의 어레이는 도 2a에 도시된 어레이(200)와 유사한 구조를 갖는다.
셀프-리프레시 모드 검출기(213)가 명령 신호(211) 상에서 셀프-리프레시 종료 명령("SELF-REF EXIT")을 수신할 때, 셀프-리프레시 모드 신호(215)는 "로우"(즉, "로우" 로직 레벨 전압(Vss))가 되며, 기본 시간 주기 생성기(217)는 디스에이블링되어, 그 결과, 기본 발진 신호(219)의 생성은 (시간(T2)에서) 중지된다. 그러므로 셀프-리프레시 모드 신호(215)는 디스에이블링된다. 그 이후, 셀프-리프레시 요청 신호(227)는, 그 다음 셀프-리프레시 명령이 제공될 때까지는, DRAM 메모리 셀의 셀프-리프레시를 실행하도록 더 이상 제공되지 않는다. 이러한 동작 모드를 시간(T1) 이전 및 시간(T2) 이후에는 "정상 모드"라고 지칭하며, 시간(T1)과 시간(T2) 사이에서는 "셀프-리프레시 모드"라고 지칭한다. 하이 및 로우 로직 레벨 전압(Vdd 및 Vss)은 전원 전압 및 접지 레벨 전압 선로를 통해 공급된다.
전압 검출기(212)는 전력 검출 기능을 실행하며, 이를 통해 검출된 전력 신호(214)에 포함된 전력 안정 신호(Spwo) 및 전력 강하 신호(Spdn)가 제공된다. DRAM 장치에 공급된 전원 전압(Vdd)은 원하는 동작 전압 레벨에서 안정적인 반면에, 전력 안정 신호(Spwo)가 정상 발진 동작을 실행하기 위해 제공된다. 전압(Vdd)이 매우 감소할 때, 전력 강하 신호(Spdn)는 정상 발진 동작을 중지하기 위해 제공된다. 전력 안정 신호(Spwo)와 전력 강하 신호(Spdn)가 바이어스 전압 생성기(247)에 제공된다.
프로세스 변동 특성 제공기(210)는 프로세스 변동 값 신호(241), 주기 값 신호(251) 및 리프레시 주기 값 신호(261)를 제공한다. 리프레시 주기 값 신호(261)는, 리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2")(즉, 세 비트)인 프로세스 변동 관련 값을 포함한다. 프로세스 변동 값 신호(241)는 프로세스 변동 관련 값("rfc3")(즉, 1 비트)을 포함한다. 주기 값 신호(251)는 프로세스 변동 관련 값("rfc4")(즉, 1 비트)을 포함한다. 이것은 프로세스 변동 관련 값을 제공하는 알려진 기술이다.
리프레시 주기 값 신호(261)가 프로세스 변동 인자(Fpv)에 따라 제공된다. 리프레시 주기 선택기(263)는, 프로세스 변동 인자 신호(265)인 프로세스 변동 기반 파라미터(Pi)로 인자(Fpv)를 디코딩한다. 제 1 리프레시 시간 변화기(221)의 발진 신호 주파수 분할기(285)는, m개의 분할된 주파수의 주파수 분할된 신호의 세 트(주파수 분할된 발진 신호(286))를 발생시키며, 여기서 m은 예컨대 7과 같이 1보다 큰 정수이다.
프로세스 변동 값 신호(241)는 프로세스 변동 모니터(243)에 공급되며, 프로세스 변동 모니터(243)는 이제 프로세스 변동 모니터링된 신호(245)를 바이어스 전압 생성기(247)에 제공한다. 프로세스 변동 모니터(243)는, 프로세스 변동 값 신호(241)에 포함된 프로세스 변동(프로세스 변동 관련 값("rfc3"))을 모니터링하고, 프로세스 변동 모니터링된 신호(245)를 발생시킨다. 프로세스 변동 모니터링된 신호(245)와 전력 안정 신호(Spwo) 및 전력 강하 신호(Spdn)에 응답하여, 바이어스 전압 생성기(247)는, 기본 시간 생성기(217)에 공급되는 p-채널 게이트 전압(Vgp) 및 n-채널 게이트 전압(Vgn)을 포함하는 바이어스 전압 신호(249)를 생성한다.
주기 값 신호(251)(프로세스 변동 관련 값("rfc4"))는 기본 시간 주기 제어기(253)에 제공되며, 이 제어기(253)는 이제 주기 제어 신호(255)를 기본 시간 주기 제어기(217)에 제공한다. 프로세스 변동 관련 값("rfc4")은 DRAM 장치의 셀의 커패시턴스 값에 관련된다. 예컨대, 셀은 상대적으로 큰 누설을 갖는 MIM 셀이다. 그러므로 주기 제어 신호(255)는 커패시터 기준 전압(Vcap)을 포함한다. 주기 값 신호(251)에 포함된 커패시턴스 변동에 응답하여, 기본 시간 주기 제어기(253)는, 기본 시간 주기 생성기(217)에 제공되는 커패시터 기준 전압(Vcap)을 발생시킨다.
리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2")의 프로세스 변동 관련 값을 포함하고 있는 세 비트의 리프레시 주기 값 신호(261)가 리프레시 주기 선택기(263)에 공급되며, 이 선택기(263)는 이제 프로세스 변동 인자 신호(265)를 제 1 리프레시 시간 변화기(221)에 제공한다. 프로세스 변동 인자 신호(265)는, 주파수 분할 및 시간 주기 곱셈을 위한 프로세스 변동 기반 파라미터(Pi)를 포함한다. 프로세스 변동 인자 신호(265)는 프로세스 변동-주파수 분할 신호(266dv) 및 프로세스 변동-멀티플렉싱 신호(267mx)를 포함한다. 프로세스 변동-주파수 분할 신호(266dv)는 발진 신호 주파수 분할기(285)에 공급되고, 프로세스 변동-멀티플렉싱 신호(267mx)는 선택 제어기(287)에 공급된다. 프로세스 변동 인자 신호(265)에 응답하여, 제 1 리프레시 시간 변화기(221)는 기본 시간 주기(Tbp)를 변경시키며, 제 1 주파수 분할된 신호(223)를 제 2 리프레시 시간 변화기(225)에 제공한다. 프로세스 변동 인자 신호(265)의 일부에 해당하는 멀티플렉싱 신호(283)는 또한 선택 제어기(287)로부터 제 2 리프레시 시간 변화기(225)에 공급된다.
바람직하게는 알려진 회로 소자를 사용하여 집적된 온도 센서(271)는, DRAM 장치에서 온도 보상된 셀프-리프레시(TCSR)를 달성하기 위해 이로부터 감지된 온도나 온도 변화에 해당하는 온도 신호(273)를 제공한다. 온도 신호(273)에 응답하여, TCSR 요청기(275)가 TCSR 신호(277)를 TCSR 디코더(279)에 제공하며, 이 디코더(279)는 이제 온도 보상 인자 신호(281)를 제 2 리프레시 시간 변화기(225)에 제공한다. 온도 보상 인자 신호(281)는, 주파수 분할 및 시간 주기 곱셈을 위해 온도 보상 기반 파라미터(Pj)를 포함한다. 온도 보상 인자 신호(281)는 온도 보상-주파수 분할 신호(282dv) 및 온도 보상-멀티플렉싱 신호(284mx)를 포함한다. 온도 보상-주파수 분할 신호(282dv), 온도 보상-멀티플렉싱 신호(284mx) 및 멀티플렉싱 신호(283)에 응답하여, 제 2 리프레시 시간 변화기(225)는 제 1 주파수 분할된 신 호(223)의 주파수를 변화시키며, 더 분할된 주파수를 갖는 셀프-리프레시 요청 신호(227)를 제공한다. 셀프-리프레시 요청 신호(227)는 기본 시간 주기(Tbp)의 더 분할된 주파수나 곱해진 시간 주기를 포함한다.
온도 보상 인자 신호(281) 및 프로세스 변동 인자 신호(265)는 디폴트 제어기(276)에 제공되며, 이 제어기(276)는 이제 디폴트 신호(278)를 제 2 리프레시 시간 변화기(225)에 제공할 수 있다. 디폴트 신호는 0.5ms인 최소 리프레시 시간을 나타낸다. 제 2 리프레시 시간 변화기(225)는 (최소 리프레시 시간의) 디폴트 동작에 따라 셀프-리프레시 요청 신호(227)를 제공하며, 그에 따라, 내부 행 어드레스 카운터(229)는 리프레시 시간(Trf)에 대한 디폴트 설정값을 설정한다.
TCSR 요청기(275)는 온도 보상 인자(Ftc)에 따라 TCSR 신호(277)를 제공한다. TCSR 디코더(279)는 온도 보상 인자 신호(281)인 온도 보상 기반 파라미터(Pj)로 인자(Fpv)를 디코딩하여, 제 2 리프레시 시간 변화기(225)의 발진 신호 주파수 분할기(291)가 n개의 분할된 주파수의 주파수 분할된 신호(주파수 분할된 발진 신호(292)) 세트를 발생시킨다. 여기서, n은 1보다 큰 예컨대 4와 같은 정수이다.
제 1 리프레시 시간 변화기(221) 및 제 2 리프레시 시간 변화기(225)의 더 상세한 내용은, 이제 다음에서 논의될 도 5에 도시되어 있다.
도 5를 참조하면, 도 3a에 도시된 제 1 리프레시 시간 변화기(221)는 발진 신호 주파수 분할기(285), 선택 제어기(287) 및 발진 신호 멀티플렉서(289)를 포함한다. 발진 신호 주파수 분할기(285)는 기본 시간 주기 생성기(217)로부터 기본 발진 신호(219)를 수신하며, 프로세스 변동-주파수 분할 신호(266dv)에 응답하여 주 파수 분할된 주파수 분할된 발진 신호(286)를 선택 제어기(287)에 제공한다. 프로세스 변동-주파수 분할 신호(266dv) 및 프로세스 변동-멀티플렉싱 신호(267mx)는 프로세스 변동 기반 파라미터(Pi)를 포함한다. 기본 발진 신호(Fbo)의 기본 발진 주파수는 프로세스 변동 기반 파라미터(Pi)에 따라 분할되며, 기본 시간 주기(Tbo)는 그에 따라 곱해진다. 예컨대, 프로세스 변동 기반 곱셈 인자(Kpv)는 2Pi이며, 주파수(Fbo)는 2Pi로 분할된다. 프로세스 변동 기반 파라미터(Pi)는 프로세스 변동-주파수 분할 신호(266dv) 및 프로세스 변동-멀티플렉싱 신호(267mx)에 의해 나타내 진다.
주파수 분할된 주파수 분할된 발진 신호(286)는, 프로세스 변동-멀티플렉싱 신호(267mx)를 수신하는 선택 제어기(287)에 제공된다. 선택 제어기(287)는, 프로세스 변동-멀티플렉싱 신호(267mx)에 응답하여 주파수 분할된 발진 신호(288)를 발진 신호 멀티플렉서(289)에 제공한다. 발진 신호 멀티플렉서(289)는, 곱해진 주기(Tmp1)(=Kpv x Tbp) 및 분할된 주파수(Fdo1)(=Fbo/Kpv)를 갖는 제 1 주파수 분할된 신호(223)를 제공한다.
DRAM 장치의 예시적인 실시예에서, PV0-PV6으로 지칭되는 7개의 소정의 프로세스 변동의 경우가 있을 수 있다. 표 1은, 각 경우에 대해 사용될 수 있는 프로세스 변동 기반 파라미터(Pi)와 프로세스 변동 기반 곱셈 인자(Kpv) 사이의 관계를 나타낸다.
Figure 112008066757856-PCT00001
이처럼, 7개의 프로세스 변동(PV0-PV6)으로부터 유래된 프로세스 변동 기반 파라미터(Pi)에 따라, 프로세스 변동 기반 곱셈 인자(Kpv)가 변하며, 그에 따라 곱해진 시간 주기(Tmp1)가 변한다.
제 2 리프레시 시간 변화기(225)는 발진 신호 주파수 분할기(291), 선택 제어기(293), 및 발진 신호 멀티플렉서(295)를 포함한다. 발진 신호 주파수 분할기(291)는, 제 1 시간 변화기(221)의 발진 신호 멀티플렉서(289)로부터 제 1 주파수 분할된 신호(223)를 수신한다. 발진 신호 주파수 분할기(291)는, 온도 보상-주파수 분할 신호(282dv)에 응답하여 선택 제어기(293)에 주파수 분할된 발진 신호(292)를 제공한다. 선택 제어기(293)는, 온도 보상-멀티플렉싱 신호(284mx)에 응답하여 발진 신호 멀티플렉서(295)에 주파수 분할된 발진 신호(294)의 멀티플렉서 값을 제공한다. 온도 보상 인자 신호(281)에 포함된 온도 보상-주파수 분할 신호(282dv) 및 온도 보상-멀티플렉싱 신호(284mx)는 온도 보상 기반 파라미터(Pj)를
구성한다. 주파수 분할된 발진 신호(294) 및 멀티플렉싱 신호(283)에 응답하여, 발진 신호 멀티플렉서(295)는, 추가로 곱해진 주기(Tmp2)(=Ktc x Tmp1) 및 추가로 분할된 주파수(Fdo2)(=Fdo1/Ktc)를 갖는 셀프-리프레시 요청 신호(227)를 제공한다.
DRAM 장치의 예시적인 실시예에서, TS0-TS3으로 지칭되는 4개의 소정의 온도 변화의 경우가 있을 수 있다. 예컨대, 온도 보상 기반 곱셈 인자(Ktc)는 2Pj이며, 주파수(Fdo1)는 2Pj에 의해 분할된다. 온도 보상 기반 파라미터(Pj)는 온도 보상-주파수 분할 신호(282dv) 및 온도 보상-멀티플렉싱 신호(284mx)에 의해 나타내어 진다. 표 2는, 각 경우에 대해 사용될 수 있는 온도 보상 기반 파라미터(Pj)와 온도 보상 기반 곱셈 인자(Ktc) 사이의 관계를 나타낸다.
Figure 112008066757856-PCT00002
이처럼, 4개의 온도 변화(TS0-TS3)로부터 유래된 온도 보상 기반 파라미터(Pj)에 따라, 온도 보상 기반 곱셈 인자(Ktc)가 변하며, 그에 따라 곱해진 시간 주기(Tmp2)가 변한다.
도 4를 참조하면, 셀프-리프레시 모드에서, 생성된 기본 발진 신호(219)는, 기본 시간 주기(Tbp(주파수, Fbo=1/Tbp)) 및 펄스 폭(Twbp)인 일련의 펄스를 갖는다. DRAM 장치의 예에서, 리프레시 사이클(RC)은 4096 사이클에서 설정되며, 7개의 프로세스 변동(PV0-PV6)에 대한 보상이 프로그래밍된다. 리프레시 시간 주기(Tp)는 7개의 변동(PV0-PV6) 각각에 관련하여 주어진다. 표 3은, 7개의 프로세스 변동과, 셀 리프레시 특성과 관련하여 목표 리프레시 시간으로서 리프레시 시간(Trf)을 나타낸다. 리프레시 시간(Trf)은 4개의 온도 변화(TS0-TS3)에 따라 변하며 다음과 같다:
Figure 112008066757856-PCT00003
표 3에서, #1은 "디폴트" 동작을 나타내며, 이 동작에서, 리프레시 시간(Trf)은, 프로세스 변동 및 온도 변화의 값에 관계없이 "0.5ms"로 설정된다. 이처럼, 7개의 프로세스 변동(PV0-PV6) 및 4개의 온도 변화는 리프레시 시간(Trf)을 변화시키거나 조정하기 위한 인자이다. 표 4는, DRAM 장치의 예에서 리프레시 시간(Trf)의 가능한 경우를 나타낸다. 기본 시간 주기(Tbp)는 122nm임을 주의해야 한다.
Figure 112008066757856-PCT00004
표 4에서, #1은 (최소 리프레시 시간의) "디폴트" 동작을 나타내며, 리프레시 시간 주기(Tp)는 "122ns"로 설정되며, 그에 따라 리프레시 시간(Trf)은 0.5ms로 설정된다.
표 4에 나타내어진 바와 같이, 리프레시 시간 주기(Tp)는, 7개의 변동(PV0-PV6) 중 각 하나와 온도 변화(TS0-TS3)에 따라 주어진다. 소정의 프로세스 변동(PV)에 따라, 다른 리프레시 시간(Trf)이 발생된다. 강조된 경우(프로세스 변동(PV0-PV6) 및 시간 변화(TS1))가 이 후에 예로서 기재될 것이다.
도 6a는 도 3a 및 도 3b에 도시된 기본 시간 주기 생성기(217)를 도시한다. 기본 시간 주기 생성기(217)는, 도 3a 및 도 3b에 도시된 전압 검출기(212)로부터의 전력 안정 신호(Spwo) 및 전력 강하 신호(Spdn)와, 바이어스 전압 생성기(247)로부터의 p-채널 게이트 전압(Vgp) 및 n-채널 게이트 전압(Vgn)과, 기본 시간 주기 제어기(253)로부터의 커패시터 기준 전압(Vcap)을 포함하는 검출된 전력 신호(214)를 수신한다.
도 6b 내지 6d는 기본 시간 주기 생성기(217)의 상세한 회로를 도시한다. 기본 시간 생성기(217)는, PMOS 및 NMOS 트랜지스터와, 전압(Vdd 및 Vss) 사이에서 직렬로 연결된 PMOS 및 NMOS 트래지스터와, 로직 회로를 포함하는 바이어스 제어 인버터에 의해 형성된다. 도 6a 및 6b를 참조하면, 기본 시간 주기 생성기(217)는, 셀프-리프레시를 위한 기본 시간 주기 발진 신호를 생성하기 위한 내부 발진기를 포함한다. 내부 발진기는, 바이어스 전압 생성기(247)에 의해 제공되는 p-채널 게이트 전압(Vgp)과 n-채널 게이트 전압(Vgn)으로 동작한다. 셀프-리프레시 모드 신호(215)에서 "셀프-리프레시" 명령에 응답하여, 기본 시간 주기 생성기(217)는 전력 안정 신호(Spwo) 및 전력 강하 신호(Spdn)에 의해 활성화된다.
기본 시간 주기 생성기(217)는, DRAM 장치의 셀을 셀프-리프레시하기 위해 기본 발진 주파수(Fbo) 및 기본 시간 주기(Tpb)를 갖는 기본 발진 신호(219)를 발생시킨다. 기본 시간 주기(Tpb)는 커패시터 기준 전압(Vcap)으로 가변적으로 제어된다. p-채널 게이트 전압(Vgp) 및 n-채널 게이트 전압(Vgn)은, 기본 시간 주기 생성기(217)에 포함되는 PMOS 및 NMOS 트랜지스터 각각의 게이트에 공급된다. p-채널 게이트 전압(Vgp)은 적어도 PMOS 트랜지스터의 임계 전압에 의해 Vdd보다 더 낮게 되어, 이들 트랜지스터를 온 상태가 되게 한다. n-채널 게이트 전압(Vgn)은 적어도 NMOS 트랜지스터의 임계 전압에 의해 전압(Vss)보다 높게 되어, 이들 트랜지스터를 온 상태가 되게 한다.
전력 안정 신호(Spwo)는 인버터(311)에 공급되며, 인버터의 반전된 출력 신호는, 전력 강하 신호(Spdn)를 수신하기 위해 또 다른 입력을 가진 NOR 게이트(313)의 한 입력에 공급된다. NOR 게이트(313)로부터의 로직 출력 신호는 인버터(315), 두 개의 NAND 게이트(317 및 319), 및 PMOS 트랜지스터(321 및 323)의 게이트에 공급된다. 인버터(315)로부터의 반전된 출력 신호는 NMOS 트랜지스터(331, 333 및 335)의 게이트에 공급된다. 내부 발진 신호(341)는, 전압(Vdd 및 Vss)의 단자 사이에 직렬로 연결된 PMOS 및 NMOS 트랜지스터(343 및 345)의 결합된 드레인으로부터 유래된다. 예컨대, Vdd 및 Vss는 공급 전압이다. 내부 발진 신호(341)는 NAND 게이트(317)에 공급되며, 이 게이트(317)의 출력 신호는 NAND 게이트(319)에 공급된다. NAND 게이트(319)의 로직 출력 신호는 인버터(347)에 의해 반전되며, 이 인버터(347)의 반전된 신호는 기본 시간 주기 생성기(217)에 의해 제공된 기본 발진 신호(219)("osc")이다. NAND 게이트(319) 및 인버터(347)는 AND 로직 회로를 형성한다.
NAND 게이트(317)로부터의 로직 출력 신호는 또한, PMOS 및 NMOS 트랜지스터(361 및 363)와, 추가 PMOS 및 NMOS 트랜지스터(365 및 367)를 포함하는 바이어스 제어 인버터(351)의 입력 단자에 공급된다. 바이어스 제어 인버터(351)의 출력 단자는, 또 다른 바이어스 제어 인버터(353)의 입력 단자와 NMOS 트랜지스터(335)의 드레인에 연결된다. 바이어스 제어 인버터(353)의 출력 단자는 PMOS 트랜지스터(321)의 드레인에 연결된다. 바이어스 제어 인버터(351 및 353)는 동일한 회로 구조를 갖는다.
두 개의 PMOS 트랜지스터(371 및 373) 및 다이오드-연결 NMOS 트랜지스터(375)는 전압(Vdd 및 Vss)의 단자 사이에서 직렬-연결된다. PMOS 트랜지스터(377)의 소스는 PMOS 트랜지스터(371 및 373)의 결합된 드레인 및 소스에 연결된다. PMOS 트랜지스터(377)의 드레인은 NMOS 트랜지스터(379)의 드레인에 연결되며, 트랜지스터(379)의 게이트는 NMOS 트랜지스터(375)의 게이트에 연결된다. PMOS 트랜지스터(381 및 383)와 NMOS 트랜지스터(385)는 전압(Vdd 및 Vss)의 단자 사이에서 직렬로 연결된다. 유사하게, PMOS 트랜지스터(387 및 389)와 NMOS 트랜지스터(391)는 전압(Vdd 및 Vss)의 단자 사이에 직렬로 연결된다. 더나아가, PMOS 트랜지스터(393)와 NMOS 트랜지스터(395 및 397)는 전압(Vdd 및 Vss)의 단자 사이에 직렬로 연결된다.
p-채널 게이트 전압(Vgp)은 PMOS 트랜지스터의 게이트에 공급되며, n-채널 게이트 전압(Vgn)은 NMOS 트랜지스터의 게이트에 공급된다. 커패시터 기준 전압(Vcap)은 PMOS 트랜지스터(377)의 게이트의 드레인에 공급되며, 이 트랜지스터(377)의 게이트는 바이어스 제어 인버터(353)의 출력에 연결된다. 기본 시간 주기 생성기(217)는 발진하며, 전압(Vgp, Vgn 및 Vcap)을 통해, 기본 시간 주기 생성기(217)는 그 발진 주파수를 변화시킨다.
전원 전압(Vdd)이 원하는 동작 전압 레벨에서 안정적인 동안에, 전력 안정 신호(Spwo)는 "하이" 상태이며, 전력 강하 신호(Spdn)는 "로우" 상태이다. NOR 게이트(313)로부터의 로직 출력은 "하이" 상태이며, 그에 따라, 내부 발진 신호(341)는 NAND 게이트(317 및 319)와 인버터(347)에 의해 반전된다. 인버터(347)의 반전된 출력 신호는 기본 발진 신호(219)로서 제공된다. 전원 전압(Vdd)이 안정적이지 않고, 원하는 동작 전압 레벨에 도달하지 않는 동안에, 전력 안정 신호(Spwo)는 "로우" 상태이다. 인버터(313)로부터의 출력은 "로우" 상태이고, 그에 따라, PMOS 트랜지스터(321 및 323)는 온 상태가 된다. PMOS 트랜지스터(377)의 게이트는 "하이" 상태가 되고, 발진 동작은 실행되지 않는다. 전원 전압(Vdd)이 매우 감소하는 경우에, 전력 강하 신호(Spdn)는 "하이" 상태가 된다. NOR 게이트(313)로부터의 로직 출력은 "로우" 상태가 되고 그에 따라 어떠한 발진 동작도 실행되지 않는다.
도 7a는 도 3a 및 3b에 도시된 DRAM 장치의 리프레시 주기 선택기(263)를 도시한다. 도 7a를 참조하면, 리프레시 주기 선택기(263)는 리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2")을 포함하는 리프레시 주기 값 신호(261)를 수신하며, 프로세스 변동 기반 파라미터(Pi)를 포함하는 프로세스 변동 인자 신호(265)를 제공한다. 프로세스 변동 인자 신호(265)는, 프로세스 변동-주파수 분할 신호(266dv)의 8 리프레시 시간 비트 신호("ref_time<7>"-"ref_time<0>")와, 프로세스 변동-멀티플렉싱 신호(267mx)의 8 리프레시 멀티플렉싱 비트 신호("ref_mux<7>"-"ref_mux<0>")를 포함한다.
도 7b는, 리프레시 시간 특성을 디코딩하기 위한 입력 AND 로직 블록(410)과, 디코딩된 리프레시 시간 특성으로부터 리프레시 시간 비트 및 리프레시 멀티플렉싱 비트를 제공하기 위한 출력 OR 로직 블록(440)을 포함하는 리프레시 주기 선택기(263)의 상세한 회로를 도시한다.
도 7a 및 도 7b를 참조하면, 리프레시 주기 선택기(263)는, 리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2")의 프로세스 변동 관련 값을 포함하는 리프레시 주기 값 신호(261)를 수신한다. 리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2")은, 8개의 NAND 게이트(411-418), 3개의 인버터(421-423) 및 8개의 인버터(431-438)를 포함하는 입력 AND 로직 블록(410)에 공급된다. 하나의 NAND 게이트(예컨대, NAND 게이트(411)), 및 이것의 출력에 연결된 하나의 인버터(예컨대, 인버터(431))는 AND 로직 회로를 형성한다. 입력 AND 로직 블록(410)의 로직 출력은, 8개의 NOR 게이트(441-448) 및 8개의 인버터(451-458)를 포함하는 출력 OR 로직 블록(440)에 공급된다. 하나의 NOR 게이트(예컨대, NOR 게이트(441))와, 이것의 출력에 연결되는 하나의 인버터(예컨대, 인버터(451))는 OR 로직 회로를 형성한다.
NAND 게이트(411)는 3개의 리프레시 시간 특성("rfc2", "rfc1" 및 "rfc0")을 수신하며, 그 NAND 로직 출력 신호는 인버터(431)에 의해 반전된다. 인버터(431)의 반전된 출력 신호는 NOR 게이트(441)의 한 입력에 공급되며, 이 게이트(441)의 다른 입력은 전압 레벨(Vss)로 풀 다운된다. NAND 게이트(412)는 리프레시 시간 특성("rfc2" 및 "rfc1")과, 리프레시 시간 특성("rfc0")의 반전된 로직 신호("rfc0*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(432)에 의해 반전된다. 인버터(432)의 반전된 출력 신호는 NOR 게이트(442)의 한 입력에 공급된다. NAND 게이트(413)는 리프레시 시간 특성("rfc2" 및 "rfc0")과, 리프레시 시간 특성("rfc1")의 반전된 로직 신호("rfc1*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(433)에 의해 반전된다. 인버터(433)의 반전된 출력 신호는 NOR 게이트(443)의 한 입력에 공급된다. NAND 게이트(414)는 리프레시 시간 특성("rfc1" 및 "rfc0")과, 리프레시 시간 특성("rfc2")의 반전된 로직 신호("rfc2*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(434)에 의해 반전된다. 인버터(434)의 반전된 출력 신호는 NOR 게이트(444)의 한 입력에 공급된다. NAND 게이트(415)는 리프레시 시간 특성("rfc2")과, 반전된 로직 신호("rfc1*" 및 "rfc0*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(435)에 의해 반전된다. 인버터(435)의 반전된 출력 신호는 NOR 게이트(445)의 한 입력에 공급된다. NAND 게이트(416)는 리프레시 시간 특성("rfc1")과, 반전된 로직 신호("rfc2*" 및 "rfc0*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(436)에 의해 반전된다. 인버터(436)의 반전된 출력 신호는 NOR 게이트(446)의 한 입력에 공급된다. NAND 게이트(417)는 리프레시 시간 특성("rfc0")과, 반전된 로직 신호("rfc2*" 및 "rfc1*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(437)에 의해 반전된다. 인버터(437)의 반전된 출력 신호는 NOR 게이트(447)의 한 입력에 공급된다. NAND 게이트(418)는 반전된 로직 신호("rfc2*", "rfc1*" 및 "rfc0*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(438)에 의해 반전된다. 인버터(438)의 반전된 출력 신호는 NOR 게이트(448)의 한 입력에 공급된다. 인버터(451-457)의 출력 신호는 NOR 게이트(442-448) 각각의 다른 출력에 공급된다.
인버터(431, 432, 433, 434, 435, 436, 437 및 438)로부터의 출력 로직 신호는 각각 리프레시 멀티플렉싱 신호("ref_mux<7>", "ref_mux<6>", "ref_mux<5>", "ref_mux<4>", "ref_mux<3>", "ref_mux<2>", "ref_mux<1>" 및 "ref_mux<0>")이며, 이들 신호는 프로세스 변동-멀티플렉싱 신호(267mx)의 일부로 간주될 수 있다. 인버터(451, 452, 453, 454, 455, 456, 457 및 458)로부터의 출력 로직 신호는 각각 리프레시 시간 신호("ref_time<7>", ref_time<6>", ref_time<5>", ref_time<4>", ref_time<3>", ref_time<2>", ref_time<1>" 및 ref_time<0>")이며, 이들 신호는 프로세스 변동-주파수 분할 신호(266dv)의 일부로 간주될 수 있다. 프로세스 변동-주파수 분할 신호(266dv)와 프로세스 변동-멀티플렉싱 신호(267mx)는 프로세스 변동 인자 신호(265)에 포함된다.
리프레시 주기 선택기(263)의 로직은 다음과 같다:
B7("ref_mux<7>"를 나타냄)=rfc2 x rfc1 x rfc0
A7("ref_time<7>"를 나타냄)=B7
B6("ref_mux<6>"를 나타냄)=rfc2 x rfc1 x rfc0*
A6("ref_time<6>"를 나타냄)=B6 + A7
B5("ref_mux<5>"를 나타냄)=rfc2 x rfc1* x rfc0
A5("ref_time<5>"를 나타냄)=B5 + A6
B4("ref_mux<4>"를 나타냄)=rfc2* x rfc1 x rfc0
A4("ref_time<4>"를 나타냄)=B4 +A5
B3("ref_mux<3>"를 나타냄)=rfc2 x rfc1* x rfc0*
A3("ref_time<3>"를 나타냄)=B3 + A4
B2("ref_mux<2>"를 나타냄)=rfc2* x rfc1 x rfc0*
A2("ref_time<2>"를 나타냄)=B2 + A3
B1("ref_mux<1>"를 나타냄)=rfc2* x rfc1* x rfc0
A1("ref_time<1>"를 나타냄)=B1 + A2
B0("ref_mux<0>"를 나타냄)=rfc2* x rfc1* x rfc0*
A0("ref_time<0>"를 나타냄)=B0 + A1
표 5는 리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2") 및 리프레시 주기 선택기(263)의 디코딩된 로직 출력의 진리표이다. 리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2")에 따라, 멀티플렉싱 출력("ref_mux" 및 "ref_time")이 도 5에 도시된 바와 같이 제공된다.
Figure 112008066757856-PCT00005
도 8a는 도 5에 도시된 발진 신호 주파수 분할기(285)를 도시한다. 도 8a를 참조하면, 발진 신호 주파수 분할기(285)는 기본 주기 생성기(217)로부터 기본 발진 신호(219)를 수신하고, 프로세스 변동 인자 신호(265)로부터 프로세스 변동-주파수 분할 신호(266dv)를 수신한다. 발진 신호 주파수 분할기(285)는, 주파수 분할된 발진 신호(486osc)를 포함하는 주파수 분할된 발진 신호(286)를 제공한다. 본 실시예에서, 프로세스 변동-주파수 분할 신호(266dv)의 1 비트 신호("ref_time<7>")는 발진 신호 주파수 분할기(285)에 공급되지 않는다.
도 8b는 발진 신호 주파수 분할기(285)의 상세한 회로를 도시한다. 도 8a 및 도 8b를 참조하면, 기본 발진 신호(219)는 인버터(511)에 의해 반전되고, 그 반전된 출력 신호는 3-상 인버터 회로(521 및 523)의 비-반전 입력과, 3-상 인버터 회로(517 및 519)의 반전 입력과, 인버터(527)에 제공된다. 인버터(527)로부터의 반전된 신호는 3-상 인버터 회로(521 및 523)의 반전 입력과, 3-상 인버터 회로(517 및 519)의 비-반전 입력에 공급된다. 3-상 인버터 회로(517 및 521)의 신호 출력은 서로 결합되며, 결합된 출력은 NAND 게이트(513)의 한 입력에 연결된다. 유사하게, 3-상 로직 회로(519 및 523)의 신호 출력은 서로 결합되며, 결합된 출력은 NAND 게이트(515)의 한 입력에 연결된다.
전술한 회로 소자는 하나의 해당 변동-주파수 분할 신호(266dv)로부터 하나의 주파수 분할된 발진 신호(486osc)를 생성하기 위해 도시되어 있음을 주의해야 한다. 그에 따라, 7개의 중복된 회로가 있다. 그러므로 입력 신호(ref_time<0:6>는 개별 신호(ref_time<0> 내지 ref_time<6>)의 그룹을 나타내는 반면, 출력 신호(osc<0:6>)는 개별 신호(osc<0> 내지 osc<6>)의 그룹을 나타낸다.
도 7a 및 7b에 도시된 리프레시 주기 선택기(263)로부터 신호 그룹(ref_time<0:6>)으로 도시된 프로세스 변동-주파수 분할 신호(266dv)는 NAND 게이트(513 및 515)의 다른 입력에 공급된다. NAND 게이트(513)의 출력 신호는 2개의 3-상 로직 회로(517 및 519)의 신호 입력에 공급된다. NAND 게이트(515)의 출력 신호는 3-상 로직 회로(523) 및 인버터(525)의 신호 입력에 공급된다. 3-상 로직 회로(521, 517, 519 및 523)는 도 9에 도시된 것과 동일한 구조를 갖는다. 인버터(525)의 반전된 출력 신호는 3-상 로직 회로(521)의 신호 입력에 공급된다. NAND 게이트(515)의 출력 신호는 인버터(529)에 의해 반전되어, 신호 그룹(osc<0:6>)으로 도시된, 주파수 분할된 발진 신호(486osc)를 포함하는 주파수 분할된 발진 신호(286)를 발생시킨다.
도 9를 참조하면, 3-상 로직 회로는 신호 입력 및 출력(IN 및 OUT)과, 반전 및 비반전 입력(INP 및 INN)을 갖는다. 3-상 로직 회로는 직렬-연결된 PMOS 트랜지스터(851) 및 NMOS 트랜지스터(853)와, 추가되는 PMOS 트랜지스터(855) 및 NMOS 트랜지스터(857)를 포함한다. PMOS 트랜지스터(855)는, PMOS 트랜지스터(851)의 소스와 전원 전압(Vdd)의 전력 선로 사이에 삽입된다. NMOS 트랜지스터(857)는 NMOS 트랜지스터(853)의 소스와 접지 레벨 전압(Vss)의 전력 선로 사이에 삽입된다. PMOS 트랜지스터(851)와 NMOS 트랜지스터(853)의 게이트는 서로 결합되며, 결합된 게이트는 신호 입력(IN)에 연결된다. PMOS 트랜지스터(851)와 NMOS 트랜지스터(853)의 소스는 서로 결합되며, 결합된 소스는 신호 출력(OUT)에 연결된다. PMOS 트랜지스터(855) 및 NMOS 트랜지스터(857)의 게이트는 반전 입력(INP) 및 비반전 입력(INN) 각각에 연결된다.
도 8a 및 8b를 다시 참조하면, 프로세스 변동-주파수 분할 신호(266dv)의 7 비트("ref_time<0>"-"ref_time<6>")에 따라, 기본 발진 신호(219)의 주파수는 주파수 분할된 발진 신호(486osc)의 m 비트 신호("osc<0>"-"osc<6>") 세트로 분할되며, 여기서, m은 1보다 큰, 예컨대 7과 같은 정수이다. 주파수 분할 및 시간 주기 곱셈을 위한 7 비트 신호("ref_time<0>"-"ref_time<6>")의 로직 상태는 상기 표 5에서 A0 내지 A6으로 지칭된다.
주파수 분할된 발진 신호(486osc)의 7 비트 신호("osc<0>"-"osc<6>")는 표 6에 도시된 바와 같이 다른 주파수(F286)를 갖는다. 표 6에서, 프로세스 변동 기반 곱셈 인자(Kpv)는 Kpv=2Pi에 의해 주어지며, 여기서 Pi는 0, 1, 2, 3, 4, 5 및 6이다.
Figure 112008066757856-PCT00006
도 10a는 도 5에 도시된 선택 제어기(287)를 도시한다. 도 10a를 참조하면, 선택 제어기(287)는 리프레시 주기 선택기(263)로부터 프로세스 변동-멀티플렉싱 신호(267mx)를 수신하고, 발진 신호 주파수 분할기(285)로부터 주파수 분할된 발진 신호(486osc)를 수신한다. 그러나 프로세스 진동-멀티플렉싱 신호(267mx)의 1 비트("ref_mux<7>")는 선택 제어기(287)에 공급되지 않는다. 프로세스 변동-멀티플렉싱 신호(267) 및 주파수 분할된 발진 신호(486osc)에 응답하여, 선택 제어기(287)는, 7-비트 프로세스 변동-멀티플렉싱 신호(487mx), 7-비트 반전된 프로세스 변동-멀티플렉싱 신호(488mx*) 및 7-비트 주파수 분할된 발진 신호(489osc)를 포함하는 주파수 분할된 발진 신호(288)를 제공한다.
도 10b는 선택 제어기(287)의 상세한 회로를 도시한다. 도 10a 및 10b를 참조하면, 선택 제어기(287)는, 7개의 인버터(542, 544, 546, 548, 550, 552 및 554)를 포함하는 인버터 로직 블록(540)을 포함한다. 인버터(542, 544, 546, 548, 550, 552 및 554)는 프로세스 변동-멀티플렉싱 신호(267mx)의 7 비트 신호("ref_mux<0>", "ref_mux<0>", , "ref_mux<1>", "ref_mux<2>", "ref_mux<3>", "ref_mux<4>", "ref_mux<5>" 및 "ref_mux<6>")를 반전시키며, 7-비트 반전된 신호("ref_mux_b<0>", "ref_mux_b<1>", "ref_mux_b<2>", "ref_mux_b<3>", "ref_mux_b<4>", "ref_mux_b<5>" 및 "ref_mux_b<6>")를 제공하며, 이들 신호는 반전된 프로세스 변동-멀티플렉싱 신호(488mx*)의 일부이다. 프로세스 변동-멀티플렉싱 신호(267mx)의 비트 신호("ref_mux<0>"-"ref_mux<6>")는, 7-비트 프로세스 변동-멀티플렉싱 신호(487mx)의 7 비트 신호("ref_mux<0>"-"ref_mux<6>")가 그랬던 것처럼, 반전되지 않고 인버터 로직 블록(540)을 통과한다. 프로세스 변동-멀티플렉싱 신호(267mx)의 7 비트 신호("ref_mux<0>", "ref_mux<0>", "ref_mux<1>", "ref_mux<2>", "ref_mux<3>", "ref_mux<4>", "ref_mux<5>" 및 "ref_mux<6>")는 7개의 인버터(542-554)에 의해 반전된다. 7 비트("ref_mux<0>"-"ref_mux<6>")의 로직 상태는 표 5에 B0-B6으로 지칭된다. 유사하게, 주파수 분할된 발진 신호(486osc)의 7 비트 신호("osc<0>", "osc<1>", "osc<2>", "osc<3>", "osc<4>", "osc<5>" 및 "osc<6>")는, 주파수 분할된 발진 신호(489osc)처럼 반전되지 않고 제공된다.
도 11a는 도 5에 도시된 발진 신호 멀티플렉서(289)를 도시한다. 도 11a를 참조하면, 발진 신호 멀티플렉서(289)는, 도 10b에 도시된 인버터 로직 블록(540)으로부터 프로세스 변동-멀티플렉싱 신호(487mx), 상보적인 프로세스 변동-멀티플렉싱 신호(488mx*) 및 주파수 분할된 발진 신호(489osc)를 수신한다. 발진 신호 멀티플렉서(289)는 제 1 주파수 분할된 신호(223)를 제공한다.
도 11b는 발진 신호 멀티플렉서(289)의 상세한 회로를 도시한다. 도 11a 및 11b를 참조하면, 발진 신호 멀티플렉서(289)는 7개의 PMOS 트랜지스터(561, 565, 568, 572, 575, 579 및 582)를 포함하며, 이들 트랜지스터의 소스에는 Vdd 전압이 제공된다. 7 비트 신호("ref_mux<0>", "ref_mux<1>", "ref_mux<2>", "ref_mux<3>", "ref_mux<4>", "ref_mux<5>" 및 "ref_mux<6>")는 선택 제어기(287)(도 10a 및 10b를 참조하기 바람)로부터 PMOS 트랜지스터(561, 565, 568, 572, 575, 579 및 582) 각각의 게이트에 및 7개의 송신 게이트(562, 566, 569, 573, 576, 580 및 583) 각각의 n-채널 게이트에 제공된다. 반전된 비트("ref_mux_b<0>", "ref_mux_b<1>", "ref_mux_b<2>", "ref_mux_b<3>", "ref_mux_b<4>", "ref_mux_b<5>" 및 "ref_mux_b<6>")는 송신 게이트(562, 566, 569, 573, 576, 580 및 583) 각각의 p-채널 게이트에 제공된다. 주파수 분할된 발진 신호(486osc)의 비트 신호("osc<0>", "osc<1>", "osc<2>", "osc<3>", "osc<4>", "osc<5>" 및 "osc<6>")는 송신 게이트(562, 566, 569, 573, 576, 580 및 583) 각각의 신호 입력에 제공된다.
송신 게이트(562)의 신호 출력은 PMOS 트랜지스터(561)의 드레인과, NAND 게이트(563)의 한 입력에 연결된다. 송신 게이트(566)의 신호 출력은 PMOS 트랜지스터(565)의 드레인과, NAND 게이트(563)의 다른 입력에 연결된다. 송신 게이트(569)의 신호 출력은 PMOS 트랜지스터(568)의 드레인과, NAND 게이트(570)의 한 입력에 연결된다. 송신 게이트(573)의 신호 출력은 PMOS 트랜지스터(572)의 드레인과, NAND 게이트(570)의 다른 입력에 연결된다. 송신 게이트(576)의 신호 출력은 PMOS 트랜지스터(575)의 드레인과, NAND 게이트(577)의 한 입력에 연결된다. 송신 게이트(580)의 신호 출력은 PMOS 트랜지스터(579)의 드레인과, NAND 게이트(577)의 다른 입력에 연결된다. 송신 게이트(583)의 신호 출력은 PMOS 트랜지스터(582)의 드레인과, 인버터(584)에 연결된다.
NAND 게이트(563 및 570)의 출력은 NOR 게이트(586)에 연결되며, 이 게이트(586)의 출력은 NAND 게이트(589)의 입력에 연결된다. NAND 게이트(577) 및 인버터(584)의 출력은 NOR 게이트(587)에 연결되며, 이 게이트(587)의 출력은 NAND 게이트(589)의 또 다른 입력에 연결된다. NAND 게이트(589)의 출력은 인버터(590)에 의해 반전되어, 제 1 주파수 분할된 신호(223)를 발생시킨다. NAND 게이트(589)와 인버터(590)는 AND 로직 회로를 형성한다.
신호 비트("ref_mux<0>")가 "하이" 상태일 때(즉, 신호 비트("ref_mux_b<0>")가 "로우" 상태일 때), 입력 발진 비트 신호("osc<0>")는 송신 게이트(562)의 출력에 전달되며, NAND 게이트(563)에 제공된다. 신호("ref_mux<0>")가 "로우" 상태일 때, 입력 발진 비트 신호("osc<0>")는 송신 게이트(562)를 통과하지 않는다. 다른 송신 게이트는 동일하게 동작한다. 신호 비트("ref_mux<1>")가 "하이" 상태일 때, 발진 비트 신호("osc<1>")는 송신 게이트(566)를 거쳐 NAND 게이트(563)에 제공된다. 유사하게, 신호("ref_mux<2>")가 "하이" 상태일 때, 발진 비트 신호("osc<2>")는 송신 게이트(569)를 거쳐 NAND 게이트(570)에 제공된다. 신호("ref_mux<3>")가 "하이" 상태일 때, 발진 비트 신호("osc<3>")는 송신 게이트(573)를 거쳐 NAND 게이트(570)에 제공된다. 신호("ref_mux<4>")가 "하이" 상태일 때, 발진 비트 신호("osc<4>")는 송신 게이트(576)를 거쳐 NAND 게이트(577)에 제공된다. 신호("ref_mux<5>")가 "하이" 상태일 때, 발진 비트 신호("osc<5>")는 송신 게이트(580)를 거쳐 NAND 게이트(577)에 제공된다. 신호("ref_mux<6>")가 "하이" 상태일 때, 발진 비트 신호("osc<6>")는 송신 게이트(583)를 거쳐 전달되며, 전달된 신호는 인버터(584)에 의해 반전된다. 인버터(584)로부터의 반전된 출력 신호는 NOR 게이트(587)에 공급된다.
NAND 게이트(563 및 570)로부터의 출력 신호는 NOR 게이트(586)에 공급되며, 이 게이트(586)의 출력 신호는 NAND 게이트(589)의 한 입력에 공급된다. NAND 게이트(577) 및 인버터(584)의 출력 신호는 NOR 게이트(587)에 공급되며, 이 게이트(587)의 출력 신호는 NAND 게이트(589)의 다른 입력에 공급된다. NAND 게이트(589)의 출력 신호는 인버터(590)에 의해 반전되며, 제 1 주파수 분할된 신호(223)와 같이 된다.
프로세스 변동-멀티플렉싱 신호(487mx)의 비트 신호("ref_mux<6>"-"ref_mux<0>")의 로직 상태는 "B6"-"B0"로서 표 5에 도시되어 있다. 반전된 프로세스 변동-멀티플렉싱 신호(488mx*)의 "ref_mux_b<6>"-"ref_mux_b<0>"는 비트 신호("ref_mux<6>"-"ref_mux<0>")의 반전된 상태이다. 비트 신호("ref_mux<6>"-"ref_mux<0>" 및 "ref_mux_b<6>"-"ref_mux_b<0>")에 따라, 7 비트 신호("osc<0>-"osc<6>") 중 하나가 선택되며, 선택된 신호는 제 1 주파수 분할된 신호(223)로서 제공된다. 제 1 주파수 분할된 신호(223)는 분할된 주파수(Fdo1) 및 곱해진 주기(Tmp1)를 갖는다.
도 12a는 도 3a 및 3b에서 DRAM 장치의 TCSR 디코더(279)를 도시한다. 도 12b는 TCSR 디코더(279)의 상세한 회로를 도시한다. 도 12a를 참조하면, TCSR 디코더(279)는 TCSR 요청기(275)로부터 TCSR 신호(277)를 수신하며, 4-비트 온도 보상-주파수 분할 신호(282dv) 및 4-비트 온도 보상-멀티플렉싱 신호(284mx)를 포함하는 온도 보상 인자 신호(281)를 제공한다.
도 12b는 TCSR 디코더(279)의 상세한 회로를 도시한다. 도 12a 및 12b를 참조하면, TCSR 신호(277)의 입력 로직 신호("TC1" 및 "TC0") 중 2 비트는, 4개의 NAND 게이트(611, 612, 613 및 614), 두 개의 신호 반전 인버터(617 및 619), 및 4개의 인버터(621, 622, 623 및 624)를 포함하는 입력 AND 로직 블록(610)에 공급된다. 입력 로직 신호("TC1" 및 "TC0")는, 온도 센서(271)에 의해 감지된 온도 변화로부터 유래된다(도 3a 및 3b를 참조하기 바람). 여기서, 입력 로직 신호("TC1" 및 "TC0")는 측정된 온도를 나타낸다. 하나의 NAND 게이트(예컨대, NAND 게이트(611)) 및 이것의 출력에 연결되는 하나의 인버터(예컨대, 인버터(621))는 AND 로직 회로를 형성한다. 입력 AND 로직 블록(610)의 로직 출력은, 네 개의 NOR 게이트(631, 632, 633 및 634)와 네 개의 인버터(636, 637, 638 및 639)를 포함하는 출력 OR 로직 블록(630)에 공급된다. 하나의 NOR 게이트(예컨대, NOR 게이트(631))와, 이것의 출력에 연결되는 하나의 인버터(예컨대, 인버터(636))는 OR 로직 회로를 형성한다.
NAND 게이트(611)는 입력 로직 신호("TC1" 및 "TC0")를 수신하며, 그 NAND 로직 출력 신호는 인버터(621)에 의해 반전된다. 인버터(621)의 반전된 출력 신호는 NOR 게이트(631)의 한 입력에 공급되며, 이 게이트(631)의 다른 입력은 전압 레벨(Vss)에 연결된다. NAND 게이트(612)는 입력 로직 신호("TC1")와, 입력 로직 신호("TC0")의 반전된 로직 신호("TC0*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(622)에 의해 반전된다. 인버터(622)의 반전된 출력 신호는 NOR 게이트(632)의 한 입력에 공급된다. NAND 게이트(613)는 입력 로직 신호("TC1")의 반전된 로직 신호("TC1*")와, 입력 로직 신호("TC0")를 수신하며, 그 NAND 로직 출력 신호는 인버터(623)에 의해 반전된다. 인버터(623)의 반전된 출력 신호는 NOR 게이트(633)의 한 입력에 공급된다. NAND 게이트(614)는 반전된 로직 신호("TC1*" 및 "TC0*")를 수신하며, 그 NAND 로직 출력 신호는 인버터(624)에 의해 반전된다. 인버터(624)의 반전된 출력 신호는 NOR 게이트(634)의 한 입력에 공급된다.
NOR 게이트(631)의 로직 출력 신호는 인버터(636)에 의해 반전되고, 그 반전된 출력 신호는 NOR 게이트(632)의 다른 입력에 제공된다. NOR 게이트(632)의 로직 출력 신호는 인버터(637)에 의해 반전되며, 그 반전된 출력 신호는 NOR 게이트(633)의 다른 입력에 제공된다. NOR 게이트(633)의 로직 출력 신호는 인버터(638)에 의해 반전되며, 그 반전된 출력 신호는 NOR 게이트(634)의 다른 입력에 제공된다. NOR 게이트(634)의 로직 출력 신호는 인버터(639)에 의해 반전된다.
인버터(621, 622, 623 및 624)로부터의 출력 로직 신호는 각각 TCSR 멀티플렉싱 신호("tcsr_mux<3>", "tcsr_mux<2>", "tcsr_mux<1>" 및 "tcsr_mux<0>")이다. 인버터(636, 637, 638 및 639)로부터의 출력 로직 신호는 각각 TCSR 시간 신호("tcsr_time<3>", "tcsr_time<2>", "tcsr_time<1>" 및 "tcsr_time<0>")이다.
TCSR 디코더(279)의 로직은 다음과 같다:
D3("tcsr_mux<3>"을 나타냄)= TC1 x TC0
C3("tcsr_time<3>"을 나타냄)= D3
D2("tcsr_mux<2>"을 나타냄)= TC1 x TC0*
C2("tcsr_time<2>"을 나타냄)= D2 + C3
D1("tcsr_mux<1>"을 나타냄)= TC1* x TC0
C1("tcsr_time<1>"을 나타냄)= D1 + C2
D0("tcsr_mux<0>"을 나타냄)= TC1* x TC0*
CO("tcsr_time<0>"을 나타냄)= D0 + C1
도 12b에 도시된 회로의 로직은 표 7에 나타내어진 진리표에 의해 주어진다.
Figure 112008066757856-PCT00007
표 7에 나타내어진 바와 같이, 2-비트 신호("TC0" 및 "TC1")로 표현된 온도 변화는 4개의 예로 주어진다. 2 비트("TC0" 및 "TC1")는 TCSR 디코더(279)에 의해 디코딩되며, 4 비트("tcsr_time<0>"-"tcsr_time<3>")을 가지는 온도 보상-주파수 분할 신호(282dv)와, 4 비트("tcsr_mux<0>"-"tcsr_mux<3>")를 가지는 온도 보상-멀티플렉싱 신호(284mx)가 제공된다. "tcsr_time<0>"-"tcsr_time<3>"의 로직 상태는 표 7에서 "CO"-"C3"로 지칭된다. 또한, "tcsr_mux<0>"-"tcsr_mux<3>"의 로직 상태는 표 7에서 "D0"-"D3"로 지칭된다.
도 13a는 도 5에 도시된 발진 신호 주파수 분할기(291)를 도시한다. 도 13a를 참조하면, 발진 신호 주파수 분할기(291)는 제 1 리프레시 시간 변화기(221)로부터 제 1 주파수 분할된 신호(223)를 수신하고, 도 12a 및 12b에 도시된 TCSR 디코더(279)로부터 온도 보상-주파수 분할 신호(282dv)를 수신하며, 4개의 주파수 분할된 발진 신호(492osc)를 포함하는 주파수 분할된 발진 신호(292)를 제공한다.
도 13b는 발진 신호 주파수 분할기(291)의 상세한 회로를 도시한다. 도 13a 및 13b를 참조하면, 제 1 주파수 분할된 신호(223)는 인버터(651)에 의해 반전되며, 그 반전된 신호는 3-상 인버터 회로(661 및 663)의 비반전 입력과, 3-상 인버터 회로(657 및 659)의 반전 입력에 제공된다. 3-상 인버터 회로(667)는, 3-상 로직 회로(661 및 663)의 반전 입력과 3-상 인버터 회로(657 및 659)의 비반전 입력에 제공되는 출력을 갖는다. 3-상 인버터 회로(657 및 661)의 출력은 서로 결합되며, 결합된 출력은 NAND 게이트(653)의 입력에 연결된다. 유사하게, 3-상 인버터 회로(659 및 663)의 출력은 서로 결합되며, 결합된 출력은 NAND 게이트(655)의 입력에 연결된다. 제어된 인버터 로직 회로는 도 9에 도시된 것과 동일하다.
온도 보상-주파수 분할 신호(282dv)는 NAND 게이트(653 및 655)의 입력에 공급된다. NAND 게이트(653)의 출력은 두 3-상 인버터 회로(657 및 659)의 입력에 공급된다. NAND 게이트(655)의 출력은 3-상 인버터 회로(663)와 인버터(665)의 입력에 공급된다. 인버터(665)의 반전된 출력은 3-상 인버터 회로(661)의 입력에 공급된다. NAND 게이트(655)의 출력은 인버터(669)에 의해 반전되어, 4개의 주파수 분할된 발진 신호(492osc)를 포함하는 주파수 분할된 발진 신호(292)를 발생시킨다.
앞서 언급한 회로 소자는, 하나의 해당 온도 보상-주파수 분할 신호(282dv)로부터 단일 주파수 분할된 발진 신호(492osc)를 생성하기 위해 도시된 것임을 주의해야 한다. 그에 따라, 4개의 중복된 회로가 있다. 그러므로 입력 신호(tcsr_mux<0:3>)는 개별 신호(tcsr_mux<0> 내지 tcsr_mux<3>) 그룹을 나타내는 반면, 출력 신호(osc<0:3>)는 개별 신호(osc<0> 내지 osc<3>)의 그룹을 나타낸다.
주파수 분할된 발진 신호(492osc)의 4 비트 신호("osc<0>"-"osc<3>")는 표 8에 나타난 바와 같이 서로 다른 주파수(F492)를 갖는다. 표 8에서, 프로세스 변동 기반 곱셈 인자(Ktc)는 Ktc= 2Pj에 의해 주어지며, 여기서 Pj는 -1, 0, 1 및 2이다.
Figure 112008066757856-PCT00008
도 14a는 도 5에 도시된 선택 제어기(293)를 도시한다. 도 14a를 참조하면, 선택 제어기(293)는, 도 13a 및 13b에 도시된 발진 신호 주파수 분할기(291)로부터 주파수 분할된 발진 신호(492osc)를 수신하고, 도 12a 및 12b에 도시된 TCSR 디코더(279)로부터 온도 보상-멀티플렉싱 신호(284mx)를 수신한다. 선택 제어기(293)는 4-비트 온도 보상-멀티플렉싱 신호(493mx), 4-비트 반전된 온도 보상-멀티플렉싱 신호(494mx*) 및 4-비트 주파수 분할된 발진 신호(495osc)를 제공한다.
도 14b는 선택 제어기(293)의 상세한 회로를 도시한다. 도 14a 및 14b를 참조하면, 선택 제어기(293)는, 4개의 인버터(712, 714, 716 및 718)를 포함하는 인버터 로직 블록(710)을 포함한다. 인버터(712, 714, 716 및 718)는, 반전된 온도 보상-멀티플렉싱 신호(494mx*)의 반전된 신호("tcsr_mux_b<0>", "tcsr_mux_b<1>", "tcsr_mux_b<2>" 및 "tcsr_mux_b<3>")를 제공하기 위해, 온도 보상-멀티플렉싱 신호(284mx)의 비트 신호("tcsr_mux<0>", "tcsr_mux<1>", "tcsr_mux<2>" 및 "tcsr_mux<3>") 각각을 반전시킨다. 또한, 온도 보상-멀티플렉싱 신호(493mx)의 4 비트 신호("tcsr_mux<0>", "tcsr_mux<1>", "tcsr_mux<2>" 및 "tcsr_mux<3>")와 주파수 분할된 발진 신호(495osc)의 4 발진 비트 신호("osc<0>", "osc<1>", "osc<2>" 및 "osc<3>")가 제공된다.
도 15a는 도 5에 도시된 발진 신호 멀티플렉서(295)를 도시한다. 도 15a를 참조하면, 발진 신호 멀티플렉서(295)는, 도 14b에 도시된 인버터 로직 블록(710)으로부터 온도 보상-멀티플렉싱 신호(493mx), 반전된 온도 보상-멀티플렉싱 신호(494mx*) 및 주파수 분할된 발진 신호(495osc)를 수신하며, 도 10b에 도시된 인버터 로직 블록(540)으로부터 프로세스 변동-멀티플렉싱 신호(487mx0) 및 반전된 프로세스 변동-멀티플렉싱 신호(488mx0*)를 포함하는 멀티플렉싱 신호(283)를 수신한다. 발진 신호 멀티플렉서(295)는 셀프-리프레시 요청 신호(227)를 제공한다.
도 15b는 발진 신호 멀티플렉서(295)의 상세한 회로를 도시한다. 도 15a 및 15b를 참조하면, 발진 신호 멀티플렉서(295)는 멀티플렉싱 출력 로직 블록(730) 및 멀티플렉싱 입력 로직 블록(750)을 포함한다. 멀티플렉싱 출력 로직 블록(730)은 4개의 PMOS 트랜지스터(741, 747, 757 및 769)를 포함하며, 이들 트랜지스터의 소스에는 Vdd 전압이 제공된다. 도 14b에 도시된 인버터 로직 블록(710)으로부터의 4개의 비트 신호("tcsr_mux<0>", "tcsr_mux<1>", "tcsr_mux<2>" 및 "tcsr_mux<3>")가 PMOS 트랜지스터(741, 747, 765 및 777) 각각의 게이트에 제공되며, 4개의 송신 게이트(743, 755, 765 및 777) 각각의 n-채널 게이트에 제공된다. 반전된 신호("tcsr_mux_b<0>", "tcsr_mux_b<1>", "tcsr_mux_b<2>" 및 "tcsr_mux_b<3>")는 송신 게이트(743, 755, 765 및 777) 각각의 p-채널 게이트에 제공된다. 발진 비트 신호("osc<0>")는 송신 게이트(743)의 신호 입력에 공급되고, 그 신호 출력은 PMOS 트랜지스터(741)의 드레인에 연결된다. 또한, 송신 게이트(755, 765 및 777)가 포함되며, 이러한 게이트의 신호 출력은 NAND 게이트(747), NAND 게이트(757) 및 NAND 게이트(769) 각각의 드레인에 연결된다.
멀티플렉싱 입력 로직 블록(750)은 로직 회로를 포함한다. 비트 신호("osc<0>" 및 "ref_mux<0>")가 NAND 게이트(749)에 공급된다. 비트 신호("osc<1>" 및 "ref_mux_b<0>")가 NAND 게이트(751)에 공급된다. 비트 신호("osc<1>" 및 "ref_mux<0>")가 NAND 게이트(759)에 공급된다. 비트 신호("osc<2>" 및 "ref_mux_b<0>")가 NAND 게이트(761)에 공급된다. 비트 신호("osc<2>" 및 "ref_mux<0>")가 NAND 게이트(771)에 공급된다. 비트 신호("osc<3>" 및 "ref_mux_b<0>")가 NAND 게이트(773)에 공급된다. NAND 게이트(749) 및 NAND 게이트(751)의 출력 신호는 NAND 게이트(753)에 공급되며, 이 게이트(753)는 그 로직 출력 신호를 송신 게이트(755)의 신호 입력에 제공한다. NAND 게이트(759) 및 NAND 게이트(761)의 출력 신호는 NAND 게이트(763)에 공급되며, 이 게이트(763)는 그 로직 출력 신호를 송신 게이트(765)의 신호 입력에 제공한다. NAND 게이트(771)와 NAND 게이트(773)의 출력 신호는 NAND 게이트(775)에 공급되며, 이 게이트(775)는 그 로직 출력 신호를 송신 게이트(777)의 신호 입력에 제공한다.
멀티플렉싱 출력 로직 블록(730)에서, PMOS 트랜지스터(741 및 747)의 드레인은 NAND 게이트(745)에 연결된다. PMOS 트랜지스터(757 및 769)의 드레인은 NAND 게이트(767)에 연결된다. NAND 게이트(745 및 767)의 출력은, 셀프-리프레시 요청 신호(227)를 제공하는 NOR 게이트(779)에 연결된다.
온도 보상-멀티플레싱 신호(493mx)의 4 비트 신호("tcsr_mux<0>"-"tcsr_mux<3>")의 로직 상태는 표 7에서 "D0"-"D3"로 지칭된다. 반전된 온도 보상-멀티플렉싱 신호(494mx*)의 4 비트 신호("tcsr_mux_b<0>"-"tcsr_mux_b<3>")의 로직 상태는 "D0"-"D3"의 반전된 로직이다. 프로세스 변동-멀티플렉싱 신호(487mx0)의 1 비트("ref_mux<0>")의 로직 상태는 표 5에서 "B0"로 지칭된다. 반전된 프로세스 변동-멀티플렉싱 신호(488mx0*)의 1 비트("ref_mux_b<0>")의 로직 상태는 "B0"의 반전된 로직이다.
비트 신호("tcsr_mux<0>")가 "하이" 상태일 때(즉, 비트 신호("tcsr_mux_b<0>")가 "로우" 상태일 때), 발진 비트 신호("osc<0>")는 송신 게이트(743)를 통과하며, NAND 게이트(745)에 제공된다. 유사하게, 비트 신호("tcsr_mux<1>")가 "하이" 상태일 때, NAND 게이트(753)로부터의 로직 출력 신호는 송신 게이트(755)를 거쳐 NAND 게이트(745)에 제공된다. 비트 신호("tcsr_mux<2>")가 "하이" 상태일 때, NAND 게이트(763)로부터의 로직 출력 신호는 송신 게이트(765)를 거쳐 NAND 게이트(767)에 제공된다. 비트 신호("tcsr_mux<3>")가 "하이" 상태일 때, NAND 게이트(775)로부터의 로직 출력 신호는 송신 게이트(777)를 거쳐서 NAND 게이트(767)에 제공된다.
비트 신호("ref_mux<0>")가 "하이" 상태일 때, NAND 게이트(749)는 "osc<0>"의 반전된 비트 신호, 즉 "osc<0>*"를 제공하며, 반전된 비트 신호("osc<0>*")는 NAND 게이트(753)에 의해 더 반전된다. 그에 따라, 비트 신호("osc<0>")는 송신 게이트(755)의 신호 입력에 제공된다. 비트 신호("ref_mux<0>")가 "로우" 상태일 때, NAND 게이트(751)는 "osc<1>"의 반전된 비트 신호, 즉 "osc<1>*"를 제공하고, 반전된 비트 신호("osc<1>*")는 NAND 게이트(753)에 의해 더 반전된다. 그에 따라, 비트 신호("osc<1>")는 송신 게이트(755)의 신호 입력에 제공된다.
유사하게, 비트 신호("ref_mux<0>")가 "하이" 상태일 때, NAND 게이트(759)는 "osc<1>"의 반전된 비트 신호, 즉 "osc<1>*"를 제공하며, 반전된 비트 신호("osc<1>*")는 NAND 게이트(763)에 의해 더 반전된다. 그에 따라, 비트 신호("osc<1>")는 송신 게이트(765)의 신호 입력에 제공된다. 신호("ref_mux<0>")가 "로우" 상태일 때, NAND 게이트(761)는 "osc<2>"의 반전된 신호, 즉 "osc<2>*"를 제공하고, 반전된 비트 신호("osc<2>*")는 NAND 게이트(763)에 의해 더 반전된다. 그에 따라, 비트 신호("osc<2>")는 송신 게이트(765)의 신호 입력에 제공된다.
더나아가, 비트 신호("ref_mux<0>")가 "하이" 상태일 때, NAND 게이트(771)는 "osc<2>"의 반전된 비트 신호, 즉 "osc<2>*"를 제공하며, 반전된 비트 신호("osc<2>*")는 NAND 게이트(775)에 의해 더 반전된다. 그에 따라, 비트 신호("osc<2>")는 송신 게이트(777)의 신호 입력에 제공된다. 비트 신호("ref_mux<0>")가 "로우" 상태일 때, NAND 게이트(773)는 "osc<3>"의 반전된 신호, 즉 "osc<3>*"을 제공하며, 반전된 비트 신호("osc<3>*")는 NAND 게이트(775)에 의해 더 반전된다. 그에 따라, 비트 신호("osc<3>")는 송신 게이트(777)의 신호 입력에 제공된다. NAND 게이트(745 및 767)로부터의 출력 신호는 NOR 게이트(779)에 공급된다. NAND 게이트(767)로부터의 출력 신호와 송신 게이트(777)로부터의 출력 신호는 NOR 게이트(779)에 공급된다. NAND 게이트(745 및 767)의 출력 신호는 NOR 게이트(779)에 공급되어, 셀프-리프레시 요청 신호(227)를 제공한다.
이처럼, 1 비트 신호가, 온도 보상-멀티플렉싱 신호(493mx)의 4개의 비트 신호("tcsr_mux<0>"-"tcsr_mux<3>"), 반전된 온도 보상-멀티플렉싱 신호(494mx*)의 4개의 비트 신호("tcsr_mux_b<0>"-"tcsr_mux_b<3>"), 프로세스 변동-멀티플렉싱 신호(487mx0)의 1 비트 신호("ref_mux<0>"), 및 반전된 프로세스 변동-멀티플렉싱 신호(488mx0*)의 1 비트 신호("ref_mux_b<0>")의 로직 상태에 따라, 4 비트 신호("osc<0>"-"osc<3>")를 갖는 주파수 분할된 발진 신호(495osc)로부터 선택된다. 선택된 신호는 셀프-리프레시 요청 신호(227)로서 제공된다. 그에 따라, 셀프-리프레시 요청 신호(227)는 더 분할된 주파수(Fdo2)와, 더 곱해진 주기(Tmp2)를 갖는다.
전술된 바와 같이, DRAM 장치의 실시예에서, 리프레시 시간(Trf)(기본 시간 주기(Tbp)에 직접 관련됨)은 제공된 프로세스 특성 값 및 TCSR 값에 의해 가변적으로 제어된다. 셀프-리프레시 사이클은, 그에 따라, 장치 온도에서의 전류 누설에 따라서, DRAM 장치의 온도가 공칭값 미만으로 강하할 때, 더 길게 되도록 변경될 수 있고, 장치 온도가 공칭값을 초과하여 증가할 때, 더 짧게 되도록 변경될 수 있다.
0.5ms 리프레시 시간의 경우에, 리프레시 동작이 너무 빈번하게 발생해야 하기 때문에, 슬립 모드는 지원되지 않을 수 있다. 그러한 경우에, 내부 활성 전원(미도시됨)이 리프레시 동작을 인에이블링시키는데 사용될 수 있다. 내부의 낮은 전원을 통한 실제 슬립 모드 동작은, 리프레시 시간이 1ms일 때 바람직하게는 실행된다.
본 발명의 실시예에 따른 DRAM 장치에서, DRAM 장치의 셀 리프레시 특성에 따라 목표 리프레시 시간을 변화시키는 것은 쉽다. 도 3a 및 3b에 도시된 DRAM 장치에서, 기본 시간 주기 생성기(217)는 기본 시간 주기를 생성한다. 사용될 리프레시 시간은, "rfc0", "rfc1" 및 "rfc2"의 프로세스 변동 설정과, "TC1" 및 "TC0"의 온도 설정을 가지고 여러 주파수 분할기에 의해 결정된다. 프로세스 변동값은 프로세스 특성을 기반으로 설정되며, 만약 시스템이 더욱 정밀하게 리프레시 시간 주기를 제어해야 한다면, "TC1" 및 "TC0"은 내장형 온도 센서에 의해 감지된 온도에 따라 자동으로 변화될 수 있다.
프로세스 변동 경로에서 모든 리프레시 시간 선택은, TCSR 디폴트 설정으로 인해, 0.5ms의 경우를 제외하고는 85℃에 대해서 리프레시 시간을 보장하기 위해 한 단계 낮은 값을 갖는다. 그러면, 셀프-리프레시 시간의 출력 신호는 한 단계 높은 값으로 TCSR 경로로부터 취해진다. 예컨대, 만약 2ms의 리프레시 시간이 선택된다면, 1ms 시간은 프로세스 변동 경로로부터 얻어질 수 있고, TCSR 경로는 2ms 리프레시 시간을 생성한다.
표 9는, 프로세스 변동의 7개의 경우에 대한 셀 리프레시 특성에 따라 목표 리프레시 시간(Trf)을 나타낸다.
Figure 112008066757856-PCT00009
표 10은, 상기 목표 리프레시 시간(Trf)을 얻기 위한 프로세스 변동 기반 곱셈 인자(Kpv)와 온도 보상 기반 곱셈 인자(Ktc)를 나타낸다.
Figure 112008066757856-PCT00010
셀 리프레시 특성에 따라 전술한 목표 리프레시 시간(Trf)을 얻기 위해서, 프로세스 변동 및 온도 변화는 표 11에 나타낸 바와 같이 설정될 것이다.
Figure 112008066757856-PCT00011
예컨대, 목표 리프레시 시간(Trf)이 프로세스 변동(PV4)에 따라 8ms이고, 온도 변화가 85℃와 70℃ 사이인 경우에, 코드는 각각 0, 1, 1, 및 0, 1이어야 한다. 그러므로 표 5를 참조하면, 이들 신호("ref_time")의 로직 상태는 표 12에 나타낸 바와 같다.
Figure 112008066757856-PCT00012
그러므로 신호("ref_time")의 로직 상태에 따라, 발진 비트 신호("osc<4>"-"osc<0>")는 주파수 분할된 발진 신호(286)(주파수 분할된 발진 신호(486osc))로서 제공된다(도 8a 및 8b 참조 바람).
더나아가, 멀티플렉싱 비트 신호("ref_mux")의 로직 상태는 표 13에 나타낸 바와 같다.
Figure 112008066757856-PCT00013
그러므로 도 11a 및 11b를 참조하면, "ref_mux<4>"의 "1" 로직 상태에서, 송신 게이트(576)만이 입력 신호를 통과시킨다(주파수 분할된 발진 신호(486osc)의 1 비트 신호("osc<4>"). PMOS 트랜지스터(575)는 오프되며, 송신 게이트(576)로부터의 통과된 출력 신호(비트 신호("osc<4>"))는 NAND 게이트(577)에 의해 반전된다. 더나아가, NAND 게이트(577)로부터의 로직 출력 신호는 NOR 게이트(587), NAND 게이트(589) 및 인버터(590)에 의해 반전된다. 따라서, 행-어드레스 디코더(233)(인버터(590)로부터의 반전된 출력 신호임)는 주파수 분할된 발진 신호(486osc)의 비트 신호("osc<4>")와 동일한 신호이다. 비트 신호("osc<4>")의 주파수는 Fbo/16이며, 반복 주기(Tmp1)는 16 x Tbp이다.
더나아가, 온도 보상 경로에서, 주파수 분할기 측의 로직 상태가 표 14에 나타내어져 있다.
Figure 112008066757856-PCT00014
그에 따라, 도 13a 및 13b를 참조하면, 주파수 분할된 발진 신호(492osc)의 2 비트 신호("osc<1>" 및 "osc<0>")는, 발진 신호 주파수 분할기(291)에 의해 주파수 분할된 발진 신호(292)로서 제공된다.
멀티플렉싱 로직 신호("tcsr_mux")는 표 15에 나타내어져 있다.
Figure 112008066757856-PCT00015
도 15a 및 15b를 참조하면, 비트 신호("ref_mux_b<0>")는 "하이" 상태이고, 비트 신호("osc<1>")는 NAND 게이트(751)에 의해 반전되며, 그 출력 로직 신호는 NAND 게이트(753)에 의해 더 반전되어 송신 게이트(755)를 통과한다. 송신 게이트(755)를 통과한 출력 신호는 NAND 게이트(745) 및 NOR 게이트(779)에 의해 더 반전되어, 셀프-리프레시 요청 신호(227)로서 제공된다. 그에 따라, 셀프-리프레시 요청 신호(227)는 비트 신호("osc<1>")와 동일한 신호이다.
비트 신호("osc<1>")의 주파수는 제 1 주파수 분할된 신호(223)와 동일한 주파수이고, 반복 주기(Tmp2)는 Tmp1과 동일하다. 그에 따라, 제 1 리프레시 시간 변화기(221) 및 제 2 리프레시 시간 변화기(225)는 16의 주파수 분할과 16의 주기 시간 곱셈을 제공한다. 더 곱해진 주기(Tmp2)는 16 x Tbp이다.
도 16은, 도 3a 및 3b에 도시된 DRAM 장치에서 볼 수 있는 제어기에 의해 실행된 리프레시 시간 설정 동작을 도시한다.
도 3a 및 3b와, 16을 참조하면, 셀프-리프레시 모드 신호(215)가 셀프-리프레시 모드에서 셀프-리프레시 모드 검출기(213)에 의해 제공된 후, 리프레시 시간 설정 동작이 시작된다. 먼저, 프로세스 변동이 이미 설정되었는지가 결정된다(단계(811)). 어떠한 프로세스 변동도 설정되거나 정해지지 않은 경우(단계(811)에서 NO인 경우), 프로세스 변동 특성 제공기(210)는, 프로세스 변동을 포함하는 리프레시 주기 값 신호(261)를 리프레시 주기 선택기(263)에 제공하고(단계(812)), 제 1 리프레시 시간 변화기(221)는, 단계(813)에서 제공된 프로세스 변동을 기반으로 해서 시간 변화 동작을 실행한다. TCSR 요청기(275)는, 온도 센서(271)로부터의 온도 신호(273)에 응답하여 TCSR 신호(277)를 제공한다. 단계(813) 이후 또는 프로세스 변동이 이미 설정된 이후(단계(811)에서 YES), 온도가 변화되었는지가 더 결정된다(단계(814)). 만약 어떠한 온도 변화도 감지되지 않는다면(단계(814)에서 NO), 리프레시 시간 설정 동작은 종료된다. 온도 변화가 감지되는 경우에(단계(814)에서 YES), 제 2 리프레시 시간 변화기(225)는 변화된 온도를 기반으로 해서 시간 변화 동작을 실행한다(단계(815)). 그러면, 변화된 시간에 따라, 리프레시 시간(Trf)이 결정되고(단계(816)), 리프레시 시간 설정 동작이 완료된다.
또한, 단계(814)에서, 프로세스 변동 및 변화된 온도를 기반으로 해서, 디폴트 제어기(276)는 (최소 리프레시 시간의) "디폴트" 동작 상황을 검출하고, 온도 신호가, 리프레시 시간(Trf)을 0.5ms로 설정하기 위해 제 2 리프레시 시간 변화기(225)에 제공된다.
도 17a 및 17b는 본 발명의 또 다른 실시예에 따른 DRAM 장치를 도시한다. 도 17a 및 17b와, 3a 및 3b의 DRAM 장치의 실시예 사이의 차이점은, 제 1 리프레시 시간 변화기와 제 2 리프레시 시간 변화기가 변경된다는 점이다. 도 17a 및 17b에서, 제 1 및 제 2 리프레시 시간 변화기는 제 2 및 제 1 리프레시 시간 변화기(225 및 221) 각각에 대응한다.
17a 및 17b를 참조하면, 셀프-리프레시 모드로의 진입 및 셀프-리프레시 모드의 종료를 갖는 명령 신호(911)에 응답하여, 셀프-리프레시 모드 검출기(913)는 셀프-리프레시 모드 신호(915)를 인에이블링한다. "셀프-리프레시" 모드에서, 기본 시간 주기 생성기(917)는, 제 1 리프레시 시간 변화기(921)에 공급되는, 기본 발진 신호(Fbo)와 기본 시간 주기(Tbo)를 갖는 기본 발진 신호(919)를 생성한다. 제 1 리프레시 시간 변화기(921)는 제 1 주파수 분할된 신호(923)를 제공하고, 제 2 리프레시 시간 변화기(925)는 셀프-리프레시 요청 신호(927)로서 더 주파수 분할되고 및 멀티플렉싱된 신호를 제공한다. 셀프-리프레시 요청 신호(927)에 응답하여, 내부 행-어드레스 카운터(929)는 적절한 내부 행 어드레스를 갖는 어드레스 신호(931)를 생성한다. 행-어드레스 디코더(933)는 디코딩된 어드레스 신호(935)를 제공하기 위해 내부 행 어드레스를 디코딩하며, 그 결과 DRAM 셀(937) 어레이의 선택된 워드라인이 활성화된다.
DRAM 장치에 내장된 온도 센서(971)는, 온도-기반 설정을 위한 온도 보상된 셀프-리프레시(TCSR) 값을 포함하는 온도 신호(973)를 TCSR 요청기(975)에 제공한다. TCSR 요청기(975)는 TCSR 신호(977)를 TCSR 디코더(979)에 제공하며, 이 디코더(979)는 이제 온도 보상 인자 신호(981)를 제 1 리프레시 시간 변화기(921)에 제공한다. 제 1 리프레시 시간 변화기(921)는, 기본 시간 주기 생성기(917)에 의해 생성된 기본 시간 주기(Tbp)를 변경시키며, 제 1 주파수 분할된 신호(923)는 제 2 리프레시 시간 변화기(925)에 제공된다.
프로세스 변동 특성 제공기(910)는 프로세스 변동 값 신호(941)를 프로세스 변동 모니터(943)에 제공하고, 주기 값 신호(951)를 기본 주기 제어기(953)에 제공하며 및 리프레시 주기 값 신호(961)를 리프레시 주기 선택기(963)에 제공한다. 리프레시 주기 값 신호(961)는, 프로세스 변동 인자(Fpv)에 따라 리프레시 시간 특성("rfc0", "rfc1" 및 "rfc2")인 프로세스 변동 관련 값을 포함한다. 리프레시 주기 선택기(963)는, 프로세스 변동 인자 신호(965)를 제 2 리프레시 시간 변화기(925)에 제공하기 위해 인자(Fpv)를 디코딩한다. 인자(Fpv)에 따라, 제 2 리프레시 시간 변화기(925)는 주파수 분할된 신호를 제공한다.
디폴트 제어기(976)는 온도 보상 인자 신호(981)와 프로세스 변동 인자 신호(965)를 수신하며, 디폴트 신호(98)를 제 2 리프레시 시간 변화기(925)에 제공하기 위해 디폴트 동작 상황(즉, 예컨대 0.5ms의 최소 리프레시 시간)을 검출한다.
표 16은, 서로 다른 온도 및 프로세스 변동에서, 셀 리프레시 특성에 따른 목표 리프레시 시간(Trf)을 나타낸다.
Figure 112008066757856-PCT00016
표 16에 나타난 바와 같이, 7개의 변동(PV0-PV6) 및 4개의 온도 변화는 리프레시 시간(Trf)을 변화시키거나 조정하기 위한 인자이다. 여기서, 기본 시간 주기(Tbp)는 122ns이다.
표 17에서, 7개의 변동(PV0-PV6) 및 4개의 온도 변화는 리프레시 시간(Trf)을 변화시키거나 조정하기 위한 리프레시 시간 변화 인자이다. 여기서, 기본 시간 주기(Tbp)는 122ns이다.
Figure 112008066757856-PCT00017
표 17에서, #2는 "디폴트"를 나타내고, 리프레시 시간 주기(Tp)는 자동으로 "122ns"로 설정되며, 그에 따라, 리프레시 시간(Trf)은 0.5ms로 설정된다.
도 18은, 도 17에서 도시된 DRAM 장치에서 볼 수 있는 제어기에 의해 실행되는 리프레시 시간 설정 동작을 도시한다.
도 17a 및 17b와, 18을 참조하면, 셀프-리프레시 모드 신호(915)가 셀프-리프레시 모드에서 셀프-리프레시 모드 검출기(913)에 의해 제공된 이후, 리프레시 시간 설정 동작이 시작된다. TCSR 요청기(975)는, 온도 센서(971)로부터의 온도 신호(973)에 응답하여 TCSR 신호(977)를 제공하며, 온도 변화가 감지되었는지가 결정된다(단계(821)). 온도가 변화한 경우에(단계(821)에서 YES), 제1 리프레시 시간 변화기(921)는 변화된 온도를 기반으로 해서 시간 변화 동작을 실행한다(단계(822)). 단계(822) 이후에 또는 어떠한 온도 변화도 감지되지 않은 경우에(단계(821)에서 NO), 프로세스 변동이 이미 설정되었는지나 정해졌는지가 더 결정된다(단계(823)). 만약 프로세스 변동이 이미 설정되었다면(단계(823)에서 YES), 리프레시 시간 설정 동작이 완료된다. 어떠한 프로세스 변동도 설정되지 않은 경우에(단계(823)에서 NO), 프로세스 변동 특성 제공기(910)는, 프로세스 변동에 관한 리프레시 주기 값 신호(961)를 리프레시 주기 선택기(963)에 제공한다(단계(824)). 제 2 리프레시 시간 변화기(925)는, 단계(824)에서 제공된 프로세스 변동을 기반으로 해서 시간 변화 동작을 실행한다(단계(825)). 그러면, 변화된 시간을 기반으로 해서, 리프레시 시간(Trf)이 결정된다(단계(826)). 리프레시 시간 설정 동작은 완료된다.
만약 단계(822)에서 감지된 온도(T)가 85℃를 넘고, 설정된 프로세스 변동이 특히 PV0라면, 디폴트 제어기(276)는 (최소 리프레시 시간(0.5ms)의) "디폴트" 동작 상황을 결정할 것이며, 그리하여 온도 신호는, 리프레시 시간(Trf)을 0.5ms로 설정하기 위해 제 2 리프레시 시간 변화기(225)에 제공된다.
이들 실시예에서, 리프레시 시간은, 셀 특성 변동으로 인한 적은 누설 및 큰 누설을 갖는 DRAM 셀의 리프레시를 커버하기 위해 연장될 수 있다. MIM 커패시터를 포함하는 여러 구조를 갖는 DRAM 장치는, 스택 또는 트렌치 DRAM 커패시터와 관련하여 이들 장치의 작은 커패시턴스로 인한 넓은 범위의 리프레시 시간을 필요로 한다. 그러므로 특히 저전력 애플리케이션을 위해 제품 단계에서 MIM 커패시터 기반 셀의 전 범위의 리프레시 특성을 수용할 필요가 있다. 넓은 범위의 셀프-리프레시 타이머 옵션이 달성되어, 주파수 분할기를 통해 셀프-리프레시 펄스 주기를 122ns에서 7808ns까지 선택한다. 리프레시 시간에 관한 셀 특성을 기반으로 해서, TCSR 기능과 함께 셀프-리프레시 시간 값을 변화시키는 것이 가능하다. MIM 커패시터 셀을 통한 90nm 프로세스 기술은, 특히 저전력의 내장 메모리에 대한 새로운 접근법이다. 본 발명의 실시예에 따라, 리프레시 시간을 변경시키는 구현을 달성할 수 있다.
전술한 바와 같이, 넓은 범위의 리프레시 시간이, TCSR 기능과 함께 커버될 수 있다. 다양한 셀 리프레시 특성이 저 전력 디자인에서 수율 손실 없이도 커버될 수 있다. (온도와 관련된) TCSR과 함께, 셀 리프레시 특성과 관련된 리프레시 시간은 제품 테스트 단계에서 선택될 수 있다. 이점은, 프로세스 변동에 의해 초래된 리프레시 시간 특성이나 고유한 셀 특성에 따라 장치를 정렬하는 데 유리하다.
본 발명의 실시예는, 온도 보상된 셀프-리프레시 및 넓은 범위의 리프레시 시간 제어를 통해 메모리 셀을 셀프-리프레시하는 방법 및 DRAM 장치를 제공한다. 리프레시 시간 주기의 변화를 위한 두 인자는 온도와, 불가피한 프로세스 변동에 의해 초래된 고유한 리프레시 특성이다.
전술한 실시예는 더 많은 다양한 변동을 가질 수 있다. 전술한 실시예에서, 신호는 활성 상태의 "하이" 로직 신호이다. 그러나 신호는 디자인 선호도에 따라 활성상태의 "로우" 신호일 수도 있다. 신호의 로직 "하이" 및 "로우" 상태는 로우 및 하이 공급 전압(Vss 및 Vdd) 각각에 의해 표현될 수 있다.
DRAM 셀의 행 및 워드라인의 수(N)는 DRAM 장치에 따라 변경될 수 있다. 리프레시 사이클(RC)은, 예컨대 1024, 2048, 8192 등과 같이 서로 다를 수 있다. 또한, 리프레시 시간 주기(Tp)는 서로 다를 수 있다.
이들 실시예에서, 제 1 및 제 2 리프레시 시간 변화기 각각은 발진 신호의 주파수를 분할하고( 및 반복 주기를 곱하고), 분할된 주파수 신호 세트를 제공한다. 주파수 분할 인자(2Pi 및 2Pj)는 다른 값이나 함수 파라미터로 변화할 수도 있다.
시간 변화는, 입력 주파수를 프로세스 변동 및 온도 변화로부터 유래한 파라미터와 곱하기 위해 주파수 곱셈기로 대체될 수 있어서, 더 높은 주파수를 가진 신호 세트가 발생되게 된다. 주파수 곱해진 신호 중 관련 신호가 리프레시 시간을 변경하는 데 사용될 수 있다. 또한, 제 1 및 제 2 리프레시 시간 변화기는, 프로세스 변동 및 온도 변화로부터 유래한 리프레시 시간 변화 인자에 따라, 리프레시 시간을 변경하기 위해 원하는 주파수(또는 주기) 신호를 발생시키기 위한 주파수 합성기일 수 있다.
프로세스 변동 특성 제공기(210)는 8 단계(즉, 3-비트 값)의 프로세스 변동 관련 값을 제공한다. 더 정밀한 제어가 필요한 경우에, 많은 단계의 프로세스 변동이 사용될 수 있고, 프로세스 변동을 표현하는 더 많은 수의 비트를 갖는 신호가 적용될 수 있다. 만약 리프레시 주기 값 신호(261)가 더 많은 수의 비트를 갖는다면, 리프레시 주기 선택기(263)는 그에 맞게 변화될 수 있다. 또한, 만약 2보다 큰 비트를 갖는 TCSR 신호(277)가 구현된다면, TCSR 디코더(279)는 그러한 비트 신호에 맞게 변경될 것이다. 그러므로 제 1 및 제 2 리프레시 시간 변화기는 발진 신호의 주파수를 분할할 수 있고, 이 신호의 주파수는 더 정밀한 분해능으로 분할될 것이다.
프로세스 변동 리프레시 시간 변화 인자(Fpv)로부터 유래한 파라미터(Pi)는 더 많은 비트로 표현될 수 있고, m개의 분할된 주파수의 주파수 분할된 신호(주파수 분할된 발진 신호(286)) 세트는 변경될 수 있다. 유사하게, 온도 보상 리프레시 시간 변화 인자(Ftc)로부터 유래한 파라미터(Pj)는 더 많은 비트에 의해 표현될 수 있고, n개의 분할된 주파수의 주파수 분할된 신호(주파수 분할된 발진 신호(292))의 세트가 변경될 수 있다.
전술한 실시예에서, 장치 소자 및 회로는, 단순화를 위해, 이러한 도면에 도시된 바와 같이 서로 연결된다. DRAM 장치 및 반도체 IC에 대한 본 발명의 실제 적용에서, 회로, 소자, 장치 등은 서로 직접 연결될 수 있다. 또한, 회로, 소자, 장치 등은, DRAM 장치 및 반도체 IC의 동작에 필요한 다른 회로, 소자, 장치 등을 통해 서로 간접적으로 연결될 수 있다. DRAM 장치 및 반도체 IC의 실제 구성에서, 회로, 소자, 장치 등은 서로 결합된다(서로 직접적 또는 간접적으로 연결된다).
본 발명의 전술한 실시예는 단지 예일 뿐이다. 여기에 첨부된 청구범위에 의해서만 한정되는 본 발명의 범주에서 벗어나지 않고, 특정한 실시예에 대한 교체, 변경 및 변동이 당업자에 의해 이루어질 수 있다.

Claims (30)

  1. 행 x 열로 배치된 DRAM(Dynamic Random Access Memory) 셀 어레이로서, 상기 어레이의 각 DRAM 셀은 해당 행의 워드라인과 해당 열의 비트라인에 결합되는, DRAM 셀 어레이; 및
    셀프-리프레시 모드에서 기본 시간 주기에 해당하는 상기 DRAM 셀의 데이터 리프레시 율을 제어하는 리프레시 회로를 포함하며,
    상기 리프레시 회로는,
    셀프-리프레시 모드 신호를 제공하기 위해 상기 셀프-리프레시 모드로의 진입 및 상기 셀프-리프레시 모드의 종료를 검출하는 모드 검출 회로;
    기본 시간 주기를 제공하기 위해 상기 셀프-리프레시 모드 신호에 응답하여 발진 신호를 발생시키는 발진 회로; 및
    변화된 시간 주기를 제공하기 위해 DRAM 장치에 관련된 프로세스 변동 인자와, 상기 DRAM 장치에 관련된 온도 변화 인자를 포함하는 두 리프레시 시간 변화 인자 중 하나의 리프레시 시간 변화 인자에 응답하여, 상기 기본 시간 주기를 변화시키고, 셀프-리프레시를 위한 더 변화된 시간 주기를 제공하기 위해 다른 하나의 리프레시 시간 변화 인자에 응답하여 상기 변화된 시간 주기를 더 변화시키는 리프레시 시간 변화 회로를 포함하는,
    DRAM 장치.
  2. 청구항 1에 있어서, 상기 리프레시 시간 변화 회로는,
    상기 변화된 시간 주기를 갖는 제 1 주기 변화된 신호를 제공하기 위해, 상기 하나의 리프레시 시간 변화 인자에 응답하여 상기 발진 신호의 반복 주기를 변화시키는 제 1 변화 회로; 및
    상기 더 변화된 시간 주기를 갖는 제 2 주기 변화된 신호를 제공하기 위해, 상기 다른 하나의 리프레시 시간 변화 인자에 응답하여 상기 제 1 주기 변화된 신호의 반복 주기를 변화시키는 제 2 변화 회로를 포함하는, DRAM 장치.
  3. 청구항 2에 있어서,
    상기 제 1 변화 회로는,
    발진 주파수를 갖는 상기 발진 신호에 응답하여 제 1 세트의 m개의 주파수 신호를 발생시키는 제 1 주파수 발생 회로로서, 상기 m개의 주파수 신호 각각은 상기 발진 주파수에 관련된 서로 다른 주파수를 가지며, m은 1보다 큰 정수인, 제 1 주파수 발생 회로; 및
    상기 제 1 세트의 m개의 주파수 신호에서 하나의 신호를 선택하여, 상기 선택된 신호가 상기 제 1 주기 변화된 신호로서 제공되게 하는, 제 1 선택 회로를 포함하며,
    상기 제 2 변화 회로는,
    상기 제 1 주기 변화된 신호에 응답하여 제 2 세트의 n개의 주파수 신호를 발생시키는 제 2 주파수 발생 회로로서, 상기 n개의 주파수 신호 각각은 상기 발진 신호에 관련된 서로 다른 주파수를 가지며, n은 1보다 큰 정수인, 제 2 주파수 발생 회로; 및
    상기 제 2 세트의 n개의 주파수 신호에서 하나의 신호를 선택하여, 상기 선택된 신호가 상기 제 2 주기 변화된 신호로서 제공되게 하는, 제 2 선택 회로를 포함하는, DRAM 장치.
  4. 청구항 3에 있어서,
    상기 제 1 주파수 발생 회로는,
    상기 제 1 세트의 m개의 주파수 신호를 발생시키기 위해 제 1 파라미터에 따라 상기 발진 주파수를 분할하여, 상기 제 1 선택 회로가 상기 m개의 분할된 서로 다른 주파수 신호 중 한 신호를 선택하게 하는 제 1 주파수 분할 회로를 포함하며,
    상기 제 2 주파수 발생 회로는,
    상기 제 2 세트의 n개의 주파수 신호를 발생시키기 위해 제 2 파라미터에 따라 상기 제 1 주기 변화된 신호의 주파수를 분할하여, 상기 제 2 선택 회로가 상기 n개의 분할된 서로 다른 주파수 신호 중 한 신호를 선택하게 하는 제 2 주파수 분할 회로를 포함하는, DRAM 장치.
  5. 청구항 4에 있어서,
    상기 DRAM 장치에 관련된 프로세스 변동 및 상기 DRAM 장치에 관련된 온도 변화라는 인자를 제공하는 인자 제공 회로를 더 포함하는, DRAM 장치.
  6. 청구항 5에 있어서, 상기 인자 제공 회로는,
    상기 제 1 파라미터를 지정하여, 상기 제 1 주파수 발생 회로가 상기 지정된 제 1 파라미터에 따라 상기 발진 신호의 주파수를 분할하게 하는 제 1 인자 제공기; 및
    상기 제 2 파라미터를 지정하여, 상기 제 2 주파수 발생 회로가 상기 지정된 제 2 파라미터에 따라 상기 제 1 주기 분할된 신호의 주파수를 분할하게 하는 제 2 인자 제공기를 포함하는, DRAM 장치.
  7. 청구항 6에 있어서,
    상기 제 1 인자 제공기는,
    상기 제 1 파라미터를 지정하기 위한 것으로서, DRAM 특성을 포함하는 프로세스 변동으로부터 유래되는 프로세스 변동 코드를 제공하는 프로세스 변동 제공기를 포함하며,
    상기 제 2 인자 제공기는,
    상기 제 2 파라미터를 지정하기 위한 것으로서, 상기 DRAM 장치에서 감지된 온도를 포함하는 온도 변화로부터 유래되는 온도 변화 코드를 제공하는 온도 변화 제공기를 포함하는, DRAM 장치.
  8. 청구항 7에 있어서,
    상기 프로세스 변동 제공기는,
    상기 DRAM 특성의 복수의 변동을 표현하는 상기 프로세스 변동 코드를 생성하는 제 1 생성기를 포함하며,
    상기 온도 변화 제공기는,
    감지된 온도 변동의 복수의 온도 변화를 표현하는 상기 온도 변화 코드를 생성하는 제 2 생성기를 포함하는, DRAM 장치.
  9. 청구항 8에 있어서,
    상기 제 1 생성기는,
    상기 복수의 변동을 디코딩하고, 상기 프로세스 변동 코드를 제공하는 제 1 디코더를 포함하며,
    상기 제 2 생성기는,
    상기 복수의 온도 변화를 디코딩하고, 상기 온도 변화 코드를 제공하는 제 2 디코더를 포함하는, DRAM 장치.
  10. 청구항 9에 있어서,
    상기 제 1 선택 회로는,
    선택된 신호를 상기 제 1 주기 변화된 신호로서 제공하기 위해 상기 제 1 세트의 주파수 신호 내의 상기 m개의 분할된 주파수 중 하나를 선택하는 제 1 신호 선택 회로를 포함하며,
    상기 제 2 선택 회로는,
    상기 제 2 세트의 n개의 분할된 주파수 신호를 멀티플렉싱하고, 선택된 신호를 상기 제 2 주기 변화된 신호로서 제공하기 위해 상기 제 2 세트의 주파수 신호 내의 상기 n개의 분할된 주파수 중 하나를 선택하는 제 2 신호 선택 회로를 포함하는, DRAM 장치.
  11. 청구항 9에 있어서,
    상기 발진 회로가 동작하게 되는 전압을 검출하고, 상기 검출된 전압에 응답하여 상기 발진 회로에 대한 바이어스 전압을 발생시키는 전압 생성 회로를 더 포함하며, 상기 발진 회로는 안정적인 발진 동작을 실행하기 위해 상기 바이어스 전압으로 바이어스되는, DRAM 장치.
  12. 청구항 11에 있어서,
    상기 발진 회로에 응답 전압을 제공하기 위해, 상기 프로세스 변동에 응답하여 응답 신호를 상기 전압 생성 회로에 제공함으로써, 상기 발진 회로가 상기 응답 전압에 따라 그 발진 주파수를 변경시키게 하는 프로세스 변동 응답 회로를 더 포함하는, DRAM 장치.
  13. 청구항 7에 있어서,
    상기 프로세스 변동 제공기는,
    2i로 표현되는 변동 코드를 제공하는 코드 제공기를 포함하고, i는 양 또는 음의 정수인 상기 지정된 제 1 파라미터이고, 상기 제 1 주파수 분할 회로는 상기 발진 주파수를 2i에 의해 분할하며,
    상기 온도 변화 제공기는,
    2j로 표현되는 온도 변화 코드를 제공하는 또 다른 코드 제공기를 포함하고, j는 상기 지정된 제 2 파라미터이고, 양 또는 음의 정수이며, 상기 제 2 주파수 분할 회로는 상기 제 1 주기 변화된 신호의 주파수를 2j에 의해 분할하는, DRAM 장치.
  14. 청구항 9에 있어서,
    상기 프로세스 변동 코드 및 상기 온도 변화 코드에 응답하고, 상기 프로세스 변동 코드 및 상기 온도 변화 코드가 미리 결정된 특정한 코드인 경우에 설정 신호를 제공하는 미리 결정된 시간 설정 회로를 더 포함하며, 상기 설정 신호는 미리 결정된 리프레시 시간을 설정하는, DRAM 장치.
  15. 청구항 9에 있어서,
    상기 제 1 디코더는,
    3-비트 프로세스 변동 코드를 제공하기 위해 상기 복수의 변동을 디코딩하는 디코딩 회로를 포함하며,
    상기 제 2 디코더는,
    2-비트 온도 변화 코드를 제공하기 위해 상기 복수의 온도 변화를 디코딩하는 또 다른 디코딩 회로를 포함하는, DRAM 장치.
  16. 청구항 6에 있어서,
    제 1 리프레시 시간 변화 인자 제공기는,
    상기 제 1 파라미터를 지정하기 위한 온도 변화 코드를 제공하는 온도 변화 제공기를 포함하고, 상기 온도 변화 코드는, 상기 DRAM 장치로부터 감지된 온도를 포함하는 온도 변화로부터 유래되며,
    제 2 리프레시 시간 변화 인자 제공기는,
    상기 제 2 파라미터를 지정하기 위한 프로세스 변동 코드를 제공하는 프로세스 변동 제공기를 포함하고, 상기 프로세스 변동 코드는 DRAM 특성을 포함하는 상기 프로세스 변동으로부터 유래되는, DRAM 장치.
  17. 청구항 16에 있어서,
    상기 온도 변화 제공기는,
    감지된 온도 변동의 복수의 온도 변화를 표현하는 상기 온도 변화 코드를 생성하는 제 1 생성기를 포함하고,
    상기 프로세스 변동 제공기는,
    상기 DRAM 특성의 복수의 변동을 표현하는 상기 프로세스 변동 코드를 생성하는 제 2 생성기를 포함하는, DRAM 장치.
  18. 청구항 17에 있어서,
    상기 제 1 생성기는,
    상기 복수의 온도 변화를 디코딩하고, 상기 온도 변화 코드를 제공하는 제 1 디코딩 회로를 포함하고,
    상기 제 2 생성기는,
    상기 복수의 변동을 디코딩하고, 상기 프로세스 변동 코드를 제공하는 제 2 디코딩 회로를 포함하는, DRAM 장치.
  19. 청구항 3에 있어서,
    상기 제 1 주파수 발생 회로는,
    상기 제 1 세트의 m개의 주파수 신호를 발생시키기 위해 제 1 파라미터에 따라 상기 발진 주파수를 곱하여, 상기 제 1 선택 회로가 상기 m개의 곱해진 서로 다른 주파수 신호 중 한 신호를 선택하게 하는 제 1 주파수 곱셈 회로를 포함하며,
    상기 제 2 주파수 발생 회로는,
    상기 제 2 세트의 n개의 주파수 신호를 발생시키기 위해 제 2 파라미 터에 따라 상기 제 1 주기 변화된 신호의 주파수를 곱하여, 상기 제 2 선택 회로가 상기 n개의 곱해진 서로 다른 주파수 신호 중 한 신호를 선택하게 하는 제 2 주파수 곱셈 회로를 포함하는, DRAM 장치.
  20. 행 x 열로 배치된 DRAM 셀 어레이로서, 상기 어레이의 각 DRAM 셀은 해당 행의 워드라인과 해당 열의 비트라인에 결합되는, DRAM 셀 어레이를 가지며, 셀프-리프레시 모드에서 동작할 수 있는 DRAM 장치를 셀프-리프레시하는 방법으로서,
    상기 셀프-리프레시 모드에서 인에이블링되는 셀프-리프레시 모드 신호를 제공하는 단계;
    기본 시간 주기를 제공하기 위해 상기 셀프-리프레시 모드 신호에 응답하여 발진 신호를 발생시키는 단계;
    변화된 시간 주기를 제공하기 위해 상기 DRAM 장치에 관련된 프로세스 변동 인자와, 상기 DRAM 장치에 관련된 온도 변화 인자를 포함하는 두 리프레시 시간 변화 인자 중 하나의 리프레시 시간 변화 인자에 응답하여, 상기 기본 시간 주기를 변화시키는 단계; 및
    셀프-리프레시를 위한 더 변화된 시간 주기를 제공하기 위해, 다른 하나의 리프레시 시간 변화 인자에 응답하여, 상기 변화된 시간 주기를 더 변화시키는 단계를 포함하는,
    DRAM 장치를 셀프-리프레시하는 방법.
  21. 청구항 20에 있어서, 상기 변화시키는 단계는,
    상기 변화된 시간 주기를 갖는 제 1 주기 변화된 신호를 제공하기 위해 상기 하나의 리프레시 시간 변화 인자에 따라 상기 발진 신호의 반복 주기를 변화시키는 단계를 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  22. 청구항 21에 있어서, 상기 더 변화시키는 단계는,
    상기 더 변화된 시간 주기를 갖는 제 2 주기 변화된 신호를 제공하기 위해 상기 다른 하나의 리프레시 시간 변화 인자에 따라 상기 제 1 주기 변화된 신호의 반복 주기를 변화시키는 단계를 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  23. 청구항 22에 있어서, 상기 발진 신호의 반복 주기를 변화시키는 단계는,
    m개의 분할된 주파수를 갖는 제 1 세트의 m개의 주파수 신호를 발생시키기 위해, 제 1 파라미터에 따라 발진 주파수를 분할하는 단계를 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  24. 청구항 23에 있어서,
    선택된 신호를 상기 제 1 주기 변화된 신호로서 제공하기 위해 상기 제 1 세트의 m개의 주파수 신호 중 하나를 선택하는 단계를 더 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  25. 청구항 24에 있어서, 상기 제 1 주기 변화된 신호의 반복 주기를 변화시키는 단계는,
    n개의 분할된 주파수를 갖는 제 2 세트의 n개의 주파수 신호를 발생시키기 위해 제 2 파라미터에 따라 상기 제 1 주기 변화된 신호의 주파수를 분할하는 단계를 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  26. 청구항 25에 있어서,
    선택된 신호를 상기 제 2 주기 변화된 신호로서 제공하기 위해 상기 제 2 세트의 n개의 주파수 신호 중 하나를 선택하는 단계를 더 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  27. 청구항 25에 있어서,
    DRAM 특성으로부터 유래된 프로세스 변동 코드를 제공하는 단계; 및
    상기 DRAM 장치로부터 감지된 온도로부터 유래된 온도 변화 코드를 제공하는 단계를 더 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  28. 청구항 22에 있어서, 상기 발진 신호의 반복 주기를 변화시키는 단계는,
    m개의 곱해진 주파수를 갖는 제 1 세트의 m개의 주파수 신호를 발생시키기 위해 제 1 파라미터에 따라 발진 주파수를 곱하는 단계를 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  29. 청구항 24에 있어서, 상기 제 1 주기 변화된 신호의 반복 주기를 변화시키는 단계는,
    n개의 곱해진 주파수를 갖는 제 2 세트의 n개의 주파수 신호를 발생시키기 위해 제 2 파라미터에 따라 상기 제 1 주기 변화된 신호의 주파수를 곱하는 단계를 포함하는, DRAM 장치를 셀프-리프레시하는 방법.
  30. 셀프-리프레시 모드 및 비 셀프-리프레시 모드에서 선택적으로 동작할 수 있고, 행 x 열로 배치된 DRAM 셀 어레이를 가지며, 상기 어레이의 각 DRAM 셀은 해당 행의 워드라인과 해당 열의 비트라인에 결합되는, DRAM 장치에서 사용하기 위한 셀프-리프레시 제어기로서,
    셀프-리프레시 모드 신호를 제공하기 위해 상기 셀프-리프레시 모드로의 진입 및 상기 셀프-리프레시 모드의 종료를 검출하는 모드 검출 회로;
    기본 시간 주기를 제공하기 위해 상기 셀프-리프레시 모드 신호에 응답하여 발진 신호를 발생시키는 발진 회로; 및
    변화된 시간 주기를 제공하기 위해, 상기 DRAM 장치에 관련된 프로세스 변동과 상기 DRAM 장치에 관련된 온도 변화라는 두 리프레시 시간 변화 인자 중 하나의 리프레시 시간 변화 인자에 응답하여, 상기 기본 시간 주기를 변화시키고, 셀프-리프레시를 위한 더 변화된 시간 주기를 제공하기 위해, 다른 하나의 리프레시 시간 변화 인자에 응답하여, 상기 변화된 시간 주기를 더 변화시키는 리프레시 시간 변 화 회로를 포함하는,
    셀프-리프레시 제어기.
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