KR100571741B1

KR100571741B1 - 반도체 기억 장치

Info

Publication number: KR100571741B1
Application number: KR1020057004769A
Authority: KR
Inventors: 아키노부 시로타; 구니노리 가와바타
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-03-18
Filing date: 2003-04-23
Publication date: 2006-04-18
Also published as: KR20050057489A

Abstract

반도체 기억 장치는 메모리 셀에 데이터를 기억하는 메모리 코어 회로와, 메모리 코어 회로를 어떤 리프레시 간격으로 리프레시하는 회로와, 온도를 검출하는 온도 검출기와, 온도 검출기가 소정의 온도 상승을 검지하면 리프레시 간격을 즉시 단축하고, 해당 온도 검출기가 온도 하강을 검지하면 해당 메모리 셀의 모두를 적어도 1회 리프레시한 후에 리프레시 간격을 확대하도록 제어하는 제어 회로를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}

본 발명은 일반적으로 반도체 기억 장치에 관한 것이며, 상세하게는 데이터 유지를 위해 리프레시 동작을 실행하는 반도체 기억 장치에 관한 것이다.

휴대 전화 등의 휴대 단말에 필요한 메모리 용량은 단말의 기능이 복잡해짐에 따라서 증가한다. 휴대 단말에서는 종래 SRAM(Static Random Access Memory)이 메모리로서 사용되고 있었지만, 큰 메모리 용량을 실현하기 위해서 최근에 DRAM(Dynamic Random Access Memory)가 사용되고 있다. 이 때 문제가 되는 것이 휴대 기기의 전지의 사용 시간이다.

SRAM은 데이터 유지를 위해서는 거의 전력을 소비하지 않지만, DRAM은 데이터 유지를 위해 정기적으로 리프레시를 실행해야 하므로, 스탠바이 상태에서도 어느 정도의 전력을 소비한다. 즉, 휴대 기기를 사용하지 않는 상태라도 데이터를 메모리에 유지해 두는 것만으로 전력을 소비하여, 백업 전지의 사용 가능 시간이 줄어들어 버린다.

이것을 해결하기 위해서는, 스탠바이 상태에 있어서의 리프레시 동작의 횟수를 줄여 소비 전력을 삭감하면 좋다. 예컨대, DRAM의 데이터 유지 시간은 온도가 낮을수록 길어지는 특성이 있다. 따라서 온도가 낮은 경우에는 온도가 높은 상태보 다도 리프레시 간격을 길게 설정함으로써 리프레시 동작의 횟수를 줄이면 좋다.

그러나 단순히 온도 센서의 검출 온도에 따라서 리프레시 간격을 제어했다면, 이하에 설명하는 것과 같은 문제가 발생한다.

예컨대 고온의 스탠바이 상태에 있어서는 데이터 유지 시간이 짧기 때문에 단주기에서의 리프레시 동작이 행하여진다. 이 상태로부터 급격한 온도 저하가 발생하면, 그것까지 고온에 노출되어 있던 메모리 셀에는 단주기의 리프레시가 필요함에도 상관하지 않고, 자동적으로 장주기의 리프레시 동작으로 전환하여 버린다. 그 결과, 데이터 유지에 필요한 시간내에 리프레시 동작이 완료하지 않고, 데이터를 잃어버린다고 하는 심각한 문제가 발생한다.

이상을 감안하여 본 발명은 관련 기술의 하나 또는 그 이상의 문제점을 해결하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

또한 본 발명은 온도에 따라서 리프레시 주기를 조정하는 구성에 있어서, 급격한 온도 변화가 발생하더라도 적절한 데이터 유지가 가능한 반도체 기억 장치를 제공하는 것을 또 하나의 보다 구체적인 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명에 의한 반도체 기억 장치는 메모리 셀에 데이터를 기억하는 메모리 코어 회로와, 메모리 코어 회로를 어떤 리프레시 간격으로 리프레시하는 회로와, 온도를 검출하는 온도 검출기와, 온도 검출기가 소정의 온도 상승을 검지하면 리프레시 간격을 즉시 단축하고, 상기 온도 검출기가 온도 하강을 검지하면 상기 메모리 셀의 모두를 적어도 1회 리프레시한 후에 리프레시 간격을 확대하도록 제어하는 제어 회로를 포함한다.

이와 같이 본 발명에 있어서는, 고온 상태로부터 저온 상태로 천이하더라도 즉시 리프레시 간격을 변화시키는 일없이, 천이 검출후에 적어도 1사이클의 리프레시(전체 메모리 셀에 관한 각 1회의 리프레시)를 종료하고 나서, 리프레시 간격을 장주기로 변화시킨다. 이것에 의해서, 그때까지 고온 상태이던 메모리 셀이 단주기에서의 리프레시를 필요로 하고 있음에도 불구하고, 리프레시 주기를 장주기로 전환함으로써 데이터를 파괴하여 버리는 등의 사태를 피하는 것이 가능해진다.

도 1은 본 발명에 의한 반도체 기억 장치의 제1 실시예의 개략적인 구성을 도시한 도면이다.

도 2는 본 발명에 의한 온도 의존 리프레시 동작을 실행하는 구성을 도시한 도면이다.

도 3은 온도와 온도 검출 신호의 관계를 도시한 도면이다.

도 4는 분주 제어 회로의 구성의 일례를 도시한 도면이다.

도 5는 분주기 제어 신호 생성 회로의 동작을 설명하기 위한 타이밍도이다.

도 6은 본 발명에 의한 반도체 기억 장치의 제2 실시예의 개략적인 구성을 도시한 도면이다.

도 7은 본 발명에 의한 온도 의존 리프레시 동작을 실행하는 구성을 도시한 도면이다.

도 8a 및 도 8b는 카운터 회로의 회로 구성의 일례를 도시한 도면이다.

도 9는 분주기 제어 신호 생성 동작을 설명하기 위한 타이밍도이다.

도 10은 본 발명에 의한 반도체 기억 장치의 제3 실시예의 개략적인 구성을 도시한 도면이다.

도 11은 본 발명에 의한 온도 의존 리프레시 동작을 실행하는 구성을 도시한 도면이다.

도 12는 리프레시 어드레스 기억 회로의 회로 구성의 일례를 도시한 도면이다.

도 13은 분주기 제어 신호 생성 동작을 설명하기 위한 타이밍도이다.

이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.

도 1의 반도체 기억 장치(10)는 워드 디코더(11), 컬럼 디코더(12), 메모리 코어 회로(13), 리프레시 어드레스 발생 회로(14), 분주 회로(15), 링 발진기(16), 분주 제어 회로(17), 및 온도 검출기(18)를 포함한다. 메모리 코어 회로(13)는 도 1에서는 2열로 분할 배치되어 있지만 1열이거나 3열 이상이라도 상관없다. 메모리 코어 회로(13)에는 복수의 메모리 셀이 매트릭스형으로 종횡으로 배치되어 있고, 소정의 어드레스의 메모리 셀을 선택하기 위해서 복수의 워드선, 복수의 비트선, 센스 앰프, 복수의 컬럼 선택선 등이 설치되어 있다.

워드 디코더(11)는 반도체 기억 장치(10) 외부에서 공급되는 로우 어드레스 를 디코드하여, 로우 어드레스로 지정되는 워드선을 활성화한다. 활성화된 워드선에 접속되는 메모리 셀의 데이터는 비트선에 판독되어 센스 앰프로 증폭된다. 컬럼 디코더(12)는 반도체 기억 장치(10) 외부에서 공급되는 컬럼 어드레스를 디코드하여, 컬럼 어드레스로 지정되는 컬럼 선택선을 활성화한다. 독출 동작의 경우, 센스 앰프로 증폭된 데이터는 활성화된 컬럼 선택선에 의해 선택되어, 반도체 기억 장치 외부에 출력된다. 기록 동작의 경우, 반도체 기억 장치 외부에서 기록 데이터가 공급되어, 활성화된 컬럼 선택선에 의해 선택되는 컬럼 어드레스의 센스 앰프에 기록된다. 이 기록 데이터와 메모리 셀로부터 판독되어 재기록되어야 하는 데이터가 활성화된 워드선에 접속되는 메모리 셀에 기록된다.

리프레시 동작의 경우는 리프레시가 필요한 어드레스에 따라서 워드선을 선택하고 활성화하고, 선택 워드선에 접속되는 셀의 데이터를 비트선에 독출하여, 센스 앰프로 비트선상의 데이터 전위를 증폭하고, 증폭후의 데이터를 선택 워드선에 접속되는 메모리 셀에 다시 기록한다. 이것을 일련의 리프레시 어드레스에 대하여 순차적으로 실행함으로써(전체 메모리 셀을 각 1회 리프레시 하는 것으로), 1사이클의 리프레시 동작이 완료한다.

도 2는 본 발명에 의한 온도 의존 리프레시 동작을 실행하는 구성을 도시한 도면이다. 도 2는 도 1에 표시되는 리프레시 어드레스 발생 회로(14), 분주 회로(15), 링 발진기(16), 분주 제어 회로(17), 및 온도 검출기(18)의 상호 접속 관계를 나타내고 있다.

온도 검출기(18)는 센서에 의해 온도를 검출하여, 온도 검출 신호 (Ext_state1 내지 Ext_staten)를 분주 제어 회로(17)에 공급한다. 온도 검출 신호(Extstate1 내지 Ext_staten)는 각각 대응하는 임계치와 검출 온도의 비교 결과에 따라서 HIGH 또는 LOW로 되는 신호이다.

도 3은 온도와 온도 검출 신호(Ext_state1 내지 Ext_staten)의 관계를 도시한 도면이다. 도 3에 도시한 바와 같이, 온도가 가장 높을 때에는 온도 검출 신호(Ext_state1 내지 Ext_staten)의 전부가 LOW이며, 온도가 낮아짐에 따라서 Ext_state1로부터 순서대로 HIGH로 되어 간다. 온도가 가장 낮을 때에는 온도 검출 신호(Ext_state1 내지 Ext_staten)의 전부가 HIGH이다.

도 2를 다시 참조하여 보건대, 분주 제어 회로(17)는 메모리 코어 회로(13)[또는 워드 디코더(11)]로부터 어드레스 기점 신호(refstart)를 수취한다. 이 어드레스 기점 신호(refstart)는 1사이클의 리프레시 동작을 시작할 때에 개시 어드레스가 선택되면, 그것에 따라서 어서트되는 신호이다. 또한 분주 제어 회로(17)는 더욱, 온도 검출기(18)로부터 온도 검출 신호(Ext_state1 내지 Ext_staten)를 수취한다. 어드레스 기점 신호 및 온도 검출 신호에 따라서 분주 제어 회로(17)는 분주기 제어 신호(Int_state1 내지 Int_staten)를 생성한다. 분주기 제어 신호(Int_state1 내지 Int_staten)는 각각 대응하는 온도 검출 신호(Ext_state1 내지 Ext_staten)의 HIGH에 따라서 HIGH가 되고, 이것에 따라 대응하는 분주율을 지정하는 신호이다. 지정된 분주율에 따라서 리프레시 간격이 결정된다. 본 발명에 있어서는 급격한 온도 저하가 발생한 경우라도 리프레시 동작을 즉시 단주기로부터 장주기로 전환하는 것이 아니고, 소정의 기간을 거친 후에 전환하도록 분주기 제어 신호(Int_state1 내지 Int_staten)의 변화 타이밍이 제어된다.

분주기 제어 신호(Int_state1 내지 Int_staten)는 분주 회로(15)에 공급된다. 분주 회로(15)는 복수의 2분주 회로(21)와 분주율 설정 회로(22)를 포함한다. 분주 회로(15)는 링 발진기(16)가 발진하는 펄스 신호를 수취하고, 복수의 2분주 회로(21)에 의해 1/2분주, 1/4분주, 1/8분주, ···의 분주 신호를 생성하여, 분주율 설정 회로(22)에 공급한다. 분주율 설정 회로(22)는 분주기 제어 신호(Int_state1 내지 Int_staten)에 의해 지정되는 분주 신호를 선택하여, 리프레시 요구 신호(srefpz)로서 리프레시 어드레스 발생 회로(14)에 공급한다.

링 발진기(16)는 인버터(31 내지 34)를 포함한다. 인버터(31 내지 33)가 루프를 형성함으로써 소정의 주기의 펄스 신호를 발진한다. 발진 신호는 인버터(34)를 통해 분주 회로(15)에 공급된다.

리프레시 어드레스 발생 회로(14)는 리프레시 요구 신호(srefpz)의 각 펄스에 응답하여, 각 리프레시 어드레스를 순차적으로 생성한다. 리프레시 어드레스 발생 회로(14)가 순차적으로 생성한 리프레시 어드레스는 도 1의 워드 디코더(11)에 공급되어, 각 리프레시 어드레스에 대한 리프레시 동작이 실행된다. 전체 메모리 셀에 대하여 각 1회의 리프레시가 종료되면, 1사이클의 리프레시 동작이 완료된다. 이와 같이 하여, 리프레시 요구 신호(srefpz)의 펄스 주기의 장단에 따라서, 리프레시 간격의 장단이 결정된다.

도 4는 분주 제어 회로(17)의 구성의 일례를 도시한 도면이다.

분주 제어 회로(17)는 복수의 분주기 제어 신호 생성 회로(41-1 내지 41-n) 를 포함한다. 분주기 제어 신호 생성 회로(41-1 내지 41-n)는 각각 대응하는 온도 검출 신호(Ext_state1 내지 Ext_staten)가 HIGH로 되면, 대응하는 분주기 제어 신호(Int_state1 내지 Int_staten)를 HIGH로 한다. 분주기 제어 신호(Int_state1 내지 Int_staten)를 생성하는 타이밍은 어드레스 기점 신호(refstart)에 의해 제어된다.

도 4에는 분주기 제어 신호 생성 회로(41-1)의 구성만이 표시되어 있지만, 다른 분주기 제어 신호 생성 회로(41-2 내지 41-n)에 관해서도 구성이 동일하다. 분주기 제어 신호 생성 회로(41-1)는 NAND 회로(42 및 43), NOR 회로(44), 인버터(45 내지 52)를 포함한다. 또 인버터(45, 49, 51 및 52)는 게이트 기능 부착 인버터이며, A입력이 LOW이고 B입력이 HIGH인 경우만 인버터로서 기능하여 신호를 통과시킨다. NAND 회로(42 및 43)에 의해 출력이 FO로서 표시되는 플립플롭을 구성한다. 또한 NOR 회로(44 및 인버터45 및 49 내지 52)에 의해 시프트 레지스터부를 구성하여, 인버터(50 및 51)가 제1 래치를 구성하고, NOR 회로(44) 및 인버터(45)가 제2 래치를 구성한다.

초기 상태에서, 어드레스 기점 신호(refstart) 및 온도 검출 신호(Ext_state1)는 LOW이다. 따라서, 플립플롭의 출력 FO는 HIGH이며, 또한 분주기 제어 신호(Int_state1)는 LOW이다. 온도가 저하하여 온도 검출 신호(Ext_state1)가 HIGH로 변화된 경우를 생각한다. 온도 검출 신호(Ext_state1)가 HIGH로 변화되더라도, 플립플롭의 출력 FO는 즉시는 변화하지 않고 HIGH를 유지한다. 그 후 어드레스 기점 신호(refstart)가 HIGH로 되면, 이것에 따라서 플립플롭의 출력 FO가 LOW로 변화된다. 어드레스 기점 신호(refstart)가 LOW로 되돌아가면, 인버터(49)가 구동되어, 인버터(50)의 출력이 HIGH로 된다. 이 때 인버터(52)가 인버터(50)의 출력 신호를 블록하고 있다.

다음 리프레시 시퀀스로 어드레스 기점 신호(refstart)가 다시 HIGH로 되면, 인버터(52)가 신호를 통과시켜 분주기 제어 신호(Int_state1)가 HIGH로 된다. 이 상태는 시프트 레지스터부의 제2 래치에 의해 유지된다.

도 5는 분주기 제어 신호 생성 회로(41-1)의 동작을 설명하기 위한 타이밍도이다.

어드레스 기점 신호(refstart)가 타이밍 T1에서 HIGH로 될 때에는 고온 상태이며 온도 검출 신호(Ext_state1)는 LOW이다. 이것에 대응하여 분주기 제어 신호(Int_state1)는 LOW이다. 그 후 고온 상태로부터 저온 상태로 천이하여 온도 검출 신호(Ext_state1)가 HIGH로 되지만, 분주기 제어 신호(Int_state1)는 그대로 LOW를 유지한다. 고온 상태로부터 저온 상태로 천이한 후에, 어드레스 기점 신호(refstart)가 타이밍 T2에서 HIGH로 되어도, 분주기 제어 신호(Int_state1)는 변화하지 않는다.

그 후 리프레시 동작이 1사이클 완료하여, 어드레스 기점 신호(refstart)가 타이밍 T3에서 다시 HIGH로 되면, 이것에 응답하여 분주기 제어 신호(Int_state1)가 HIGH로 변화된다. 또 그 후 저온 상태로부터 고온 상태로 천이한 경우에는 온도 검출 신호(Ext_state1)가 LOW로 변화함에 따라서 즉시 분주기 제어 신호(Int_state1)가 LOW로 변화된다.

이와 같이 본 발명에 있어서는 고온 상태로부터 저온 상태로 천이하더라도 즉시 리프레시 간격을 변화시키는 일없이, 천이 검출후에 적어도 1사이클의 리프레시(전체 메모리 셀에 관한 1회 번의 리프레시)를 종료하고 나서, 리프레시 간격을 장주기로 변화시킨다. 이것에 의해서, 그때까지 고온 상태이던 메모리 셀이 단주기에서의 리프레시를 필요로 하고 있음에도 불구하고, 리프레시 주기를 장주기로 전환함으로써 데이터를 파괴하여 버리는 등의 사태를 피하는 것이 가능해진다.

도 6은 본 발명에 의한 반도체 기억 장치의 제2 실시예의 개략적인 구성을 도시한 도면이다. 도 6에 있어서 도 1과 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 6의 제2 실시예의 반도체 기억 장치(10A)에서는 도 1의 반도체 기억 장치(10)의 분주 제어 회로(17) 대신에 카운터 회로(19)가 설치되어 있다. 카운터 회로(19)는 분주 회로(15)가 생성하는 리프레시 요구 신호를 수취하여 카운트한다. 고온 상태로부터 저온 상태로의 천이가 온도 검출기(18)에 의해 검출되면, 카운터 회로(19)는 카운트를 시작하여, 카운트치가 소정의 값에 도달한 후에 리프레시 간격을 변화시킨다.

도 7은 본 발명에 의한 온도 의존 리프레시 동작을 실행하는 구성을 도시한 도면이다. 도 7에 있어서 도 2와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 7은 도 6에 표시되는 리프레시 어드레스 발생 회로(14), 분주 회로(15), 링 발진기(16), 온도 검출기(18), 및 카운터 회로(19)의 상호 접속 관계를 나타내 고 있다. 도 7에 도시된 바와 같이, 분주 회로(15)가 생성하는 리프레시 요구 신호(srefpz)는 리프레시 어드레스 발생 회로(14)에 공급되는 동시에 카운터 회로(19)에도 공급된다. 카운터 회로(19)는 또한, 온도 검출기(18)로부터 온도 검출 신호(Ext_state1 내지 Ext_staten)를 수취한다. 카운터 회로(19)는 온도 검출 신호(Ext_state1 내지 Ext_staten)의 변화가 온도 저하를 나타내는 경우에, 리프레시 요구 신호(srefpz)의 카운트를 시작한다. 카운터 회로(19)는 카운트치가 소정의 값으로 되면, 그것에 따라서 분주기 제어 신호(Int_state1 내지 Int_staten)를 변화시킨다. 또 온도 검출 신호(Ext_state1 내지 Ext_staten)의 변화가 온도 상승을 나타내는 경우에는 즉시 분주기 제어 신호(Int_state1 내지 Int_staten)를 변화시킨다.

도 8a 및 도 8b는 카운터 회로(19)의 회로 구성의 일례를 도시한 도면이다. 여기서는 설명을 간단히 하기 위해, 3개의 온도 검출 신호(Ext_state1 내지 Ext_state3)에 의해 4단계의 온도 변화를 검출하는 경우를 나타내고 있다.

도 8a에 도시된 것은 카운터 회로(19)의 회로 구성중에 리프레시 요구 신호(srefpz)를 카운트하는 부분이며, NAND 회로(61 내지 72), NOR 회로(73 및 74), 인버터(75 내지 99), 및 카운터(100)를 포함한다. NAND 회로(61 내지 63)는 온도 저하를 검출하는 회로 부분이다. 고온 상태로부터 저온 상태로의 천이가 있으면, 분주기 제어 신호(Int_state1 내지 Int-state3)중에 LOW의 신호의 하나에 대하여, 온도 검출 신호(Ext_state1 내지 Ext_state3) 중 하나가 HIGH로 된다. 이에 따라, NAND 회로(61 내지 63)의 대응하는 하나의 출력이 LOW로 된다. 이것에 응답하여, NAND 회로(66)를 리프레시 요구 신호(srefpz)가 통과하도록 되어, 카운터(100)에 의한 리프레시 요구 신호(srefpz)의 카운트가 시작된다.

카운트가 소정의 값에 도달하여 카운터 출력(COUT)이 HIGH로 되면, NAND 회로(70 내지 72)의 출력(en1x 내지 en3x)중에 HIGH로 된 온도 검출 신호에 대응하는 하나가 LOW로 된다. 또 도 8a에서 신호 sttx는 리셋 신호이며, LOW로 되면 카운터(100)를 리셋한다.

도 8b는 카운터 회로(19)의 회로 구성중에 분주기 제어 신호(Int_state1 내지 Int_state3)를 생성하는 부분을 도시한 도면이다.

도 8b의 회로는 NOR 회로(101 내지 113), NAND 회로(114), 인버터(115 내지 119), PMOS 트랜지스터(120 및 121), 및 NMOS 트랜지스터(122 및 123)를 포함한다. 고온으로부터 저온에의 천이가 있으면, 예컨대 온도 검출 신호(Ext_state2)가 HIGH가 되고, NOR 회로(112)의 출력이 HIGH에서 LOW로 된다. 이 단계에서는 NOR 회로(105 및 106)로 이루어지는 플립플롭의 상태는 변화하지 않는다. 그 후, 카운트치가 소정의 값으로 되면 신호 en2x가 HIGH에서 LOW로 되어, NOR 회로(104)의 출력이 LOW에서 HIGH로 된다. 이것에 따라서 NOR 회로(105 및 106)로 이루어지는 플립플롭의 상태가 변화되어, 분주기 제어 신호(Int_state2)가 HIGH로 된다.

또한 저온으로부터 고온으로의 천이가 있으면, 예컨대 온도 검출 신호(Ext_state2)가 LOW로 되어, NOR 회로(112)의 출력이 LOW에서 HIGH로 된다. 이것에 응답하여, NOR 회로(105 및 106)로 이루어지는 플립플롭의 상태가 즉시 변화되어, 분주기 제어 신호(Int_state2)가 LOW로 된다.

우선 고온 상태에서 저온 상태로 천이하면 온도 검출 신호(Ext_state1)가 HIGH로 되지만, 분주기 제어 신호(Int_state1)는 그대로 LOW를 유지한다. 단지 온도 검출 신호(Ext_state1)가 HIGH로 되면, 리프레시 요구 신호(srefpz)의 카운트가 시작된다. 그 후, 리프레시 요구 신호(srefpz)에 동기하여 도 8a에 표시되는 SYNC1 신호가 온도 검출 신호(Ext_state1)에 대응하는 신호로서 HIGH로 된다(도 8a에서 SYNC1 내지 SYNC3이 Ext_state1 내지 Ext_state3에 대응한다). 카운트치가 소정의 값 n에 도달하면, 도 8a에 표시되는 카운트 출력 신호(COUT)가 HIGH로 된다. 이것에 응답하여, 신호 enlx가 일시적으로 LOW로 된다.

신호 en1x가 일시적으로 LOW로 되면, 도 8b에서 NOR 회로(102 및 103)로 이루어지는 플립플롭의 상태가 반전하여, 분주기 제어 신호(Int-state1)가 HIGH로 변화된다. 이에 따라 리프레시 동작이 단주기로부터 장주기로 이행하는 것이 된다. 또 그 후 저온 상태에서 고온 상태로 천이한 경우에는 온도 검출 신호(Ext_state1)가 LOW로 변화함에 따라서 즉시 분주기 제어 신호(Int_state1)가 LOW로 변화된다.

이와 같이 본 발명에 있어서는 고온 상태에서 저온 상태로 천이하더라도 즉시 리프레시 간격을 변화시키는 일없이, 천이 검출후에 리프레시 요구 신호가 소정수 생성되는 것을 카운트하고 나서, 리프레시 간격을 장주기로 변화시킨다. 이 때, 적어도 1사이클의 리프레시(전체 메모리 셀에 관한 각 1회의 리프레시)에 상당하는 수의 리프레시 요구 신호를 카운트하는 것이 바람직하다. 이것에 의해서, 그때까지 고온 상태이던 메모리 셀이 단주기에서의 리프레시를 필요로 하고 있음에도 불구하 고, 리프레시 주기를 장주기로 전환함으로써 데이터를 파괴하여 버리는 등의 사태를 피하는 것이 가능해진다.

또 1사이클의 리프레시에 한정되지 않고, 2사이클 또는 그 이상의 리프레시에 상당하는 수의 리프레시 요구 신호를 카운트하고 나서, 리프레시 간격을 장주기로 변화시키는 구성으로 해도 좋다.

도 10은 본 발명에 의한 반도체 기억 장치의 제3 실시예의 개략적인 구성을 도시한 도면이다. 도 10에 있어서 도 1과 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 10의 제3 실시예의 반도체 기억 장치(10B)에서는 도 1의 반도체 기억 장치(10)의 분주 제어 회로(17) 대신에, 리프레시 어드레스를 기억하는 리프레시 어드레스 기억 회로(20)가 설치되어 있다. 리프레시 어드레스 기억 회로(20)는 리프레시 어드레스 발생 회로(14)가 생성하는 리프레시 어드레스를 순차적으로 수취하여, 고온 상태에서 저온 상태로의 천이가 온도 검출기(18)에 의해 검출되면, 그 때의 리프레시 어드레스를 내부의 래치에 기억한다. 리프레시 어드레스 기억 회로(20)는 그 후 순차적으로 공급되는 일련의 리프레시 어드레스와 내부 래치의 리프레시 어드레스를 차례차례로 비교하여, 이들이 일치하는지 여부를 판정한다. 판정의 결과, 리프레시 어드레스의 일치가 검출되면, 리프레시 간격이 변경된다.

도 11은 본 발명에 의한 온도 의존 리프레시 동작을 실행하는 구성을 도시한 도면이다. 도 11에 있어서 도 2와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 11은 도 10에 표시되는 리프레시 어드레스 발생 회로(14), 분주 회로(15), 링 발진기(16), 온도 검출기(18), 및 리프레시 어드레스 기억 회로(20)의 상호 접속 관계를 나타내고 있다. 도 11에 도시된 바와 같이, 리프레시 어드레스 발생 회로(14)가 생성하는 리프레시 어드레스가 리프레시 어드레스 기억 회로(20)에 공급된다. 리프레시 어드레스 기억 회로(20)는 온도 검출기(18)로부터 온도 검출 신호(Ext_state1 내지 Ext_staten)를 더 수취한다. 리프레시 어드레스 기억 회로(20)는 온도 검출 신호(Ext_state1 내지 Ext_staten)의 변화가 온도 저하를 나타내면, 그 시점에서 공급되어 있는 리프레시 어드레스를 내부 래치에 기억한다. 그 후, 리프레시 어드레스 기억 회로(20)는, 공급되는 리프레시 어드레스와 내부 래치의 리프레시 어드레스를 차례차례로 비교한다. 리프레시 어드레스 기억 회로(20)는 비교의 결과가 일치를 나타내면, 그것에 따라서 분주기 제어 신호(Int_state1 내지 Int_staten)를 변화시킨다. 또 온도 검출 신호(Ext_state1 내지 Ext_staten)의 변화가 온도 상승을 나타내는 경우에는 즉시 분주기 제어 신호(Int_state1 내지 Int_staten)를 변화시킨다.

도 12는 리프레시 어드레스 기억 회로(20)의 회로 구성의 일례를 도시한 도면이다.

여기서는 설명을 간단히 하기 위해, 3개의 온도 검출 신호(Ext_state1 내지 Ext_state3)에 의해 4단계의 온도 변화를 검출하는 경우를 나타내고 있다. 또 도 12에 도시된 것은 리프레시 어드레스 기억 회로(20)의 회로 구성중에 리프레시 어드레스를 비교하는 부분이며, 분주기 제어 신호(Int_state1 내지 Int_state3)를 생 성하는 부분은 나타내고 있지 않다. 이 분주기 제어 신호(Int_state1 내지 Int_state3)를 생성하는 부분은 도 8b에 표시되는 회로 구성과 동일하다.

도 12에 표시되는 회로는 NAND 회로(131 내지 144), NOR 회로(145 및 146), 인버터(147 내지 176), 트랜스퍼 게이트(177), 및 카운터(178)를 포함한다. NAND 회로(131 내지 133)는 온도 저하를 검출하는 회로 부분이다. 고온 상태에서 저온 상태로의 천이가 있으면, 분주기 제어 신호(Int_state1 내지 Int_state3)중에서 LOW 신호 중 하나에 대하여, 온도 검출 신호(Ext_state1 내지 Ext_state3) 중 하나가 HIGH로 된다. 이에 따라, NAND 회로(131 내지 133)의 대응하는 하나의 출력이 LOW로 된다. 이것에 응답하여, 노드 A의 신호가 HIGH로 되어, 인버터(150)가 차단되어 인버터(156)가 구동된다. 이에 따라, 인버터(156) 및 NAND 회로(137)로 이루어지는 래치의 노드 M에 현재의 리프레시 어드레스가 저장된다.

그 후에 수취하는 리프레시 어드레스는 트랜스퍼 게이트(177)와 인버터(155)에 공급된다. 래치가 저장하는 어드레스 M이 HIGH인 경우에는 트랜스퍼 게이트(177)가 개방되기 때문에, 그 때 공급되는 리프레시 어드레스도 HIGH이면, 노드 B가 HIGH로 된다. 래치가 저장하는 어드레스 M이 LOW인 경우에는 인버터(155)가 개방되기 때문에, 그 때 공급되는 리프레시 어드레스도 LOW이면, 노드 B가 HIGH로 된다. 즉, 공급되는 리프레시 어드레스와 래치의 어드레스가 일치하는 경우에 노드 B가 HIGH로 된다.

또 리프레시 어드레스를 래치에 저장하는 회로 부분과, 공급되는 리프레시 어드레스와 래치가 저장하는 어드레스를 비교하는 회로 부분은 리프레시 어드레스 (refA0 내지 refAN)의 각 비트에 대하여 1개씩 설치된다. 이와 같이 하여, 공급되는 리프레시 어드레스(refA0 내지 refAN)가 래치에 저장되어 있는 어드레스와 일치하면, 카운터(178)가 카운트업한다. 카운터(178)의 출력(COUT)이 HIGH로 되면, NAND 회로(142 내지 144)의 출력(enlx 내지 en3x)중에서 HIGH로 된 온도 검출 신호에 대응하는 하나가 LOW로 된다. 또 도 12에 있어서 신호 sttx는 리셋 신호이다.

신호 en1x 내지 en3x에 기초로 하여 분주기 제어 신호(Int_state1 내지 Int_state3)를 생성하는 회로 구성은 도 8b의 회로와 동일하다. 도 8b를 참조하여 보건대, 고온에서 저온로의 천이가 있으면, 예컨대 온도 검출 신호(Ext_state2)가 HIGH로 되고, NOR 회로(112)의 출력이 HIGH에서 LOW로 된다. 그 후, 신호 en2x가 HIGH에서 LOW로 되면 처음으로 NOR 회로(105 및 106)로 이루어지는 플립플롭의 상태가 변화되어, 분주기 제어 신호(Int_state2)가 HIGH로 된다.

또한 저온에서 고온으로의 천이가 있으면, 예컨대 온도 검출 신호(Ext_state2)가 LOW로 되어, NOR 회로(112)의 출력이 LOW에서 HIGH로 된다. 이것에 응답하여, NOR 회로(105 및 106)로 이루어지는 플립플롭의 상태가 즉시 변화되어, 분주기 제어 신호(Int_state2)가 LOW로 된다.

우선 고온 상태에서 저온 상태로 천이하면 온도 검출 신호(Ext_state1)가 HIGH로 되지만, 분주기 제어 신호(Int_state1)는 그대로 LOW를 유지한다. 단지 온도 검출 신호(Ext_state1)가 HIGH로 되면, 도 12에서 설명한 노드 A에 HIGH 펄스가 발생하여, 그 때의 리프레시 어드레스가 노드 M에 저장된다. 이 때, 저장된 리프레 시 어드레스와 현재의 리프레시 어드레스(저장된 리프레시 어드레스와 동일)가 비교되기 때문에, 노드 B의 레벨은 HIGH로 되어 일치를 나타낸다.

그 후, 공급되는 리프레시 어드레스가 일순하여, 노드 M에 저장된 리프레시 어드레스와 동일한 리프레시 어드레스가 다시 공급되면, 노드 B의 레벨은 다시 HIGH로 된다. 노드 B의 HIGH 레벨을 카운트하는 카운터의 출력(COUT)은 이 2번째의 HIGH에 따라서 HIGH로 되고, 이것에 응답하여 신호 en1x가 일시적으로 LOW로 된다.

신호 en1x가 일시적으로 LOW로 되면, 도 8b에서 NOR 회로(102 및 103)로 이루어지는 플립플롭의 상태가 반전하여, 분주기 제어 신호(Int-state1)가 HIGH로 변화된다. 이에 따라 리프레시 동작이 단주기에서 장주기로 이행하게 된다. 또 저온 상태에서 고온 상태로 천이하는 경우에는 온도 검출 신호(Ext_state1)가 LOW로 변화함에 따라서 즉시 분주기 제어 신호(Int_state1)가 LOW로 변화된다.

이와 같이 본 발명에 있어서는 고온 상태에서 저온 상태로 천이하더라도 즉시 리프레시 간격을 변화시키는 일없이, 천이 검출시의 리프레시 어드레스를 기억해 두고, 다시 동일한 리프레시 어드레스가 발생될 때까지 대기하고 나서, 리프레시 간격을 장주기로 변화시킨다. 따라서, 적어도 1사이클의 리프레시(전체 메모리 셀에 관한 각 1회의 리프레시) 동안, 온도 변화전의 리프레시 간격을 유지할 수 있다. 이것에 의해서, 그때까지 고온 상태이던 메모리 셀이 단주기에서의 리프레시를 필요로 하고 있음에도 불구하고, 리프레시 주기를 장주기로 전환함으로써 데이터를 파괴하여 버리는 등의 사태를 피하는 것이 가능해진다.

또 카운터(178)는 2번째의 어드레스 일치가 아니라, 3번째 또는 그 이후의 어드레스 일치에 따라서 출력(COUT)을 HIGH로 하는 구성이라도 좋다. 이 경우, 전체 메모리 셀에 관해서 각 1회의 리프레시가 아니라, 각 2회 또는 그 이상의 리프레시를 실행한 후에, 리프레시 간격을 길게 하도록 변경하게 된다.

이상, 본 발명을 실시예에 기초로 하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허 청구의 범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.

Claims

메모리 셀에 데이터를 기억하는 메모리 코어 회로와,

상기 메모리 코어 회로를 어떤 리프레시 간격으로 리프레시하는 회로와,

온도를 검출하는 온도 검출기와,

상기 온도 검출기가 소정의 온도 상승을 검지하면 상기 리프레시 간격을 즉시 단축하고, 상기 온도 검출기가 온도 하강을 검지하면 상기 메모리 셀의 모두를 적어도 1회 리프레시한 후에 상기 리프레시 간격을 확대하도록 제어하는 제어 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제어 회로는 상기 온도 검출기가 상기 온도 하강을 검지한 후에 소정의 어드레스에 대한 리프레시 동작이 2회 실행되면 상기 리프레시 간격을 확대하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 소정의 어드레스는 상기 리프레시 동작의 개시 어드레스인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 각 리프레시 어드레스에 대한 리프레시 동작을 차례차례로 요구하는 리프레시 요구 신호를 생성하는 회로를 더 포함하고, 상기 제어 회로는 상기 온도 검출기가 상기 온도 하강을 검지한 후에 상기 리프레시 요구 신호를 소 정수 카운트하면 상기 리프레시 간격을 확대하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 소정수는 상기 메모리 셀의 모두를 각 1회 리프레시하는 것에 상당하는 상기 리프레시 요구 신호의 수인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제어 회로는 상기 온도 검출기가 상기 온도 하강을 검지한 것에 응답하여 현재의 리프레시 어드레스를 기억하고, 그 후에 공급되는 리프레시 어드레스가 그 기억된 리프레시 어드레스와 일치하면 상기 리프레시 간격을 확대하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제어 회로는 상기 온도 검출기가 상기 온도 하강을 검지한 것에 응답하여 현재의 리프레시 어드레스를 기억하고, 그 후에 공급되는 리프레시 어드레스가 그 기억된 리프레시 어드레스와 2 이상의 소정의 횟수 일치하면 상기 리프레시 간격을 확대하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제어 회로는,

발진 신호를 생성하는 발진기와,

상기 발진 신호를 선택된 분주율로 분주함으로써 각 리프레시 어드레스에 대 한 리프레시 동작을 차례차례로 요구하는 리프레시 요구 신호를 생성하는 분주 회로와,

상기 분주 회로의 상기 분주율을 제어하는 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 리프레시 간격은 상기 온도에 의존하여 3개 또는 그 이상의 다른 리프레시 간격으로 전환되는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀을 어떤 리프레시 간격으로 리프레시하고,

소정의 온도 상승을 검지하면 상기 리프레시 간격을 즉시 단축하며,

온도 하강을 검지하면 상기 메모리 셀의 모두를 적어도 1회 리프레시한 후에 상기 리프레시 간격을 확대하는 각 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 리프레시 방법.