JPH11273340A

JPH11273340A - 半導体装置

Info

Publication number: JPH11273340A
Application number: JP10073627A
Authority: JP
Inventors: Tomonori Fujimoto; 知則藤本; Kiyoto Ota; 清人大田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-03-23
Filing date: 1998-03-23
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】ＤＲＡＭとロジック回路とが１チップ化さ
れ、セルフリフレッシュ時のＤＲＡＭの消費電力が削減
された半導体装置を実現する。【解決手段】低電力モード命令ＬＰＭに応じクロック
ＣＰとオートリフレッシュ制御信号ＲＡＵＴＯとセルフ
リフレッシュ制御信号ＲＳＥＬＦとリフレッシュ周期設
定信号ＳＬＦＰＳとを供給するためのＣＰＵ１と、各々
分周クロックＣＬＫ４，ＣＬＫ８を供給する２分周器２
１，２２と、分周クロックＣＬＫ４，ＣＬＫ８の一方と
同じ周期のセルフリフレッシュ信号ＳＲＯを供給するセ
ットリセット回路３３と、カウントクロックＣＮＴＣＫ
に従い行アドレスＲＡＤを供給するアドレスカウンタ７
０と、セルフリフレッシュ信号ＳＲＯと保持オートリフ
レッシュ信号ＲＡＵＴＬとに基づく内部リフレッシュ制
御信号ＩＲＡＳ及び行アドレスＲＡＤに応じてセルフリ
フレッシュを行うＤＲＡＭコア２とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リフレッシュが必
要なメモリ、つまりダイナミックランダムアクセスメモ
リ（以下、ＤＲＡＭと略す）とロジック回路とが１チッ
プ化された半導体装置に関するものである。

【０００２】

【従来の技術】メモリセルがコンデンサによって形成さ
れているＤＲＡＭにおいては、ある時間経つと、電荷と
してメモリセルに保持されているデータがリーク電流に
より失われてしまう。したがって、メモリセルが保持す
るデータを書き直して維持するために、リフレッシュ動
作を行う必要がある。ＤＲＡＭにおけるリフレッシュ動
作は、メモリセルが有するそれぞれ複数の行と列とによ
り構成されたメモリマトリクスにおいて、１行分の行線
（ワード線）を選択した後にそのワード線上のすべての
メモリセルについて読み出し・増幅・再書き込みを行う
動作を、全ワード線に対して順次行うことにより実現さ
れる。

【０００３】ＤＲＡＭのリフレッシュ動作としては、メ
モリセルに対するデータの読み出し／書き込みといった
ランダムアクセス動作中に割り込んで行われるリフレッ
シュ動作と、ＤＲＡＭがランダムアクセス動作中でなく
データ保持モードである期間、例えば電池によるバック
アップ期間中に行われるリフレッシュ動作とがある。

【０００４】前者、つまりアクセス動作中に割り込んで
行われるリフレッシュ動作には２つの方式がある。１つ
は、リフレッシュ用の行アドレスを外部のリフレッシュ
アドレスカウンタから与え、行アドレスストローブ信号
／ＲＡＳを立ち下げてから立ち上げるまでの期間にリフ
レッシュを行う、ＲＡＳオンリリフレッシュ方式であ
る。もう１つは、外部からリフレッシュ要求信号を与
え、行アドレスを外部アドレスからＤＲＡＭ内蔵のリフ
レッシュアドレスカウンタへ切り換えてリフレッシュを
行う、オートリフレッシュ方式である。現在、オートリ
フレッシュ方式としては、列アドレスストローブ信号／
ＣＡＳ、行アドレスストローブ信号／ＲＡＳの順にＬｏ
ｗレベル“Ｌ”にし、かつ、行アドレスストローブ信号
／ＲＡＳを立ち下げてから立ち上げるまでの間にリフレ
ッシュを行う、ＣＡＳビフォアＲＡＳリフレッシュ（以
下、ＣＢＲリフレッシュと略す）が標準仕様になってい
る。

【０００５】後者、つまりデータ保持モードにおけるリ
フレッシュ動作には、内部のタイマーが自動的に生成し
たリフレッシュ要求信号に応じて、内蔵したリフレッシ
ュアドレスカウンタの出力を行アドレスとしてリフレッ
シュを行うことにより、外部から制御信号を与えなくて
も一定の周期でリフレッシュを継続して行うセルフリフ
レッシュ方式がある。現在、セルフリフレッシュ方式と
しては、ＣＢＲリフレッシュにおいて行アドレスストロ
ーブ信号／ＲＡＳ及び列アドレスストローブ信号／ＣＡ
Ｓの双方を“Ｌ”のまま１００μｓｅｃ以上保つことに
よりセルフリフレッシュ動作に入る、ＣＢＲセルフリフ
レッシュが標準仕様になっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成によれば、ＤＲＡＭをセルフリフレッシュ動作
させる場合には所定の１種類の周期しか使用できない。
したがって、ＤＲＡＭとロジック回路とが１チップ化さ
れた半導体装置においても、半導体装置の外部からセル
フリフレッシュ動作時のリフレッシュ周期を切り替える
ことができない。このため、例えば、通常よりクロック
周波数を下げたシステムで使用する場合等、消費電力が
下がることによって半導体装置の内部温度が下がり、メ
モリセルのデータ保持時間が通常より長くなる場合にお
いても、半導体装置を再設計しなければリフレッシュ周
期を変えられない。したがって、消費電力を容易に削減
できない。

【０００７】本発明は、上記従来の問題に鑑み、リフレ
ッシュが必要なメモリ、つまりＤＲＡＭとロジック回路
とが１チップ化された半導体装置であって、セルフリフ
レッシュ時のリフレッシュ周期を外部から容易に切り替
えられる半導体装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、リフレッシュが必要なメモリとロジッ
ク回路とが１チップ化された半導体装置において、該半
導体装置の外部から受け取った信号に基づいて、ロジッ
ク回路がメモリのセルフリフレッシュ動作時のリフレッ
シュ周期を切り替えることとしたものである。

【０００９】具体的に請求項１の発明が講じた解決手段
は、１チップ化された半導体装置を、データを記憶する
ためのリフレッシュが必要なメモリと、複数のリフレッ
シュ周期のうち１つのリフレッシュ周期を指定する周期
設定信号とクロックとをメモリへ供給するためのロジッ
ク回路とを備えたこととしたものである。

【００１０】これにより、ロジック回路から供給された
周期設定信号に応じて、複数のリフレッシュ周期のうち
１つのリフレッシュ周期によりメモリがリフレッシュさ
れる半導体装置が実現される。

【００１１】請求項２の発明が講じた解決手段は、請求
項１の半導体装置において、ロジック回路は中央演算処
理装置からなることとしたものである。

【００１２】これにより、リフレッシュ周期の設定と変
更とが容易に行える。

【００１３】請求項３の発明が講じた解決手段は、請求
項１又は２の半導体装置において、ロジック回路は、半
導体装置の外部から受け取った低電力モード命令に応答
して第１の周期でメモリにセルフリフレッシュ動作を開
始させかつクロックの供給を停止し、セルフリフレッシ
ュ動作を開始してから所定の待機時間経過後にメモリの
リフレッシュ周期を第１の周期よりも長い第２の周期に
変更するために周期設定信号を変更して供給することと
したものである。

【００１４】これにより、ロジック回路がクロックの供
給を停止したスタンバイモードにおいて、メモリがセル
フリフレッシュ動作を開始してから所定の時間経過後に
長いリフレッシュ周期に変更するので、半導体装置の内
部温度が十分に低下した時点においてリフレッシュ周期
を変更して、半導体装置が誤動作することなくセルフリ
フレッシュ動作時の消費電力を削減できる。

【００１５】請求項４の発明が講じた解決手段は、請求
項３の半導体装置において、メモリは変更された周期設
定信号を受け取った後内部リフレッシュ制御信号に同期
してセルフリフレッシュ動作を開始することとしたもの
である。

【００１６】これにより、メモリがセルフリフレッシュ
動作を開始するのは、周期設定信号を受け取った後の最
初の内部リフレッシュ制御信号に同期したタイミングな
ので、リフレッシュ周期を切り替える際の誤動作を防止
できる。

【００１７】請求項５の発明が講じた解決手段は、請求
項３の半導体装置において、ロジック回路は半導体装置
の外部からリフレッシュ周期を指示する信号を更に受け
取り、該受け取った信号と低電力モード命令とに基づい
て周期設定信号を供給することとしたものである。

【００１８】これにより、ロジック回路は各々受け取っ
たリフレッシュ周期を指示する信号と低電力モード命令
とに基づいて周期設定信号を供給するので、２種類より
多いセルフリフレッシュ周期のうちからセルフリフレッ
シュ周期を設定できる。

【００１９】

【発明の実施の形態】以下、本発明に係る半導体装置に
ついて、図面を参照しながら説明する。図１は、ＤＲＡ
Ｍとロジック回路である中央演算処理装置（以下、ＣＰ
Ｕと略す）とが混載された、つまり１チップ化された半
導体装置における、ＤＲＡＭのリフレッシュ制御回路の
構成を示すブロック図である。

【００２０】図１において、ＣＰＵ１は、半導体装置の
外部に対する制御を行い、かつ、外部から受け取った低
電力モード命令ＬＰＭに応じて、クロックＣＰと、オー
トリフレッシュ制御信号ＲＡＵＴＯと、セルフリフレッ
シュ制御信号ＲＳＥＬＦと、リフレッシュ周期設定信号
ＳＬＦＰＳとをそれぞれ供給することにより、ＤＲＡＭ
コア２を制御するための制御手段である。ＤＲＡＭコア
２は、半導体装置が有するＤＲＡＭの一部をなす記憶手
段である。発振回路１０は、受け取ったセルフリフレッ
シュ制御信号ＲＳＥＬＦが“Ｈ”の場合には、クロック
ＣＬＫ１を供給するための発振手段である。２分周器２
０，２１，２２は、受け取ったクロックＣＬＫ１を順次
分周し、それぞれ分周クロックＣＬＫ２，ＣＬＫ４，Ｃ
ＬＫ８を供給するための分周手段である。Ｄフリップフ
ロップ３０は、データ端子に受け取ったリフレッシュ周
期設定信号ＳＬＦＰＳと、クロック端子に受け取ったセ
ルフリフレッシュ信号ＳＲＯとに基づいて、周期選択信
号ＰＳＬを供給するためのラッチ手段である。セレクタ
３１は、受け取った周期選択信号ＰＳＬのレベルに応じ
て、それぞれ受け取った分周クロックＣＬＫ４又は分周
クロックＣＬＫ８のいずれかを選択して、分周信号ＣＫ
Ｏを供給するための選択手段である。１ショットパルス
発生回路３２は、受け取った分周信号ＣＫＯの立ち上が
りに応じて、所定のパルス幅を有するセットパルスＳＥ
ＴＰを生成するためのパルス生成手段である。セットリ
セット回路３３は、それぞれ受け取ったセットパルスＳ
ＥＴＰとリセットパルスＲＳＴＰとに応じて、セルフリ
フレッシュ信号ＳＲＯを供給するための信号生成手段で
ある。

【００２１】遅延回路４０は、受け取ったセルフリフレ
ッシュ信号ＳＲＯを一定時間遅延させたリセットパルス
ＲＳＴＰを、セットリセット回路３３のリセット端子に
供給するための遅延手段である。Ｄフリップフロップ５
０は、それぞれ受け取ったオートリフレッシュ制御信号
ＲＡＵＴＯとクロックＣＰとに基づいて、保持オートリ
フレッシュ制御信号ＲＡＵＴＬを供給するためのラッチ
手段である。ＯＲ回路６０は、それぞれ受け取ったセル
フリフレッシュ信号ＳＲＯと保持オートリフレッシュ制
御信号ＲＡＵＴＬとの論理和からなる内部リフレッシュ
制御信号ＩＲＡＳを供給するための論理ゲートである。
遅延回路６１は、受け取った保持オートリフレッシュ制
御信号ＲＡＵＴＬを一定時間遅延させた遅延オートリフ
レッシュ制御信号ＲＡＵＴＤを供給するための遅延手段
である。遅延回路６２は、受け取ったセルフリフレッシ
ュ信号ＳＲＯを一定時間遅延させた遅延セルフリフレッ
シュ信号ＳＲＯＤを供給するための遅延手段である。Ｎ
ＯＲ回路６３は、それぞれ受け取った遅延オートリフレ
ッシュ制御信号ＲＡＵＴＤと遅延セルフリフレッシュ信
号ＳＲＯＤとのＮＯＲ論理からなるカウントクロックＣ
ＮＴＣＫを供給するための論理ゲートである。アドレス
カウンタ７０は、受け取ったカウントクロックＣＮＴＣ
Ｋを計数して、行アドレスＲＡＤを供給するための計数
手段である。

【００２２】図２は、本発明に係る半導体装置が有する
ＤＲＡＭの構成を示すブロック図である。図２におい
て、２は半導体装置が有するＤＲＡＭの一部をなすＤＲ
ＡＭコアである。メモリセル８０は、容量に１ビット分
のデータを記憶するための記憶素子である。メモリセル
アレー８１は、ｎ行×ｍ列のメモリセル８０を有する記
憶手段である。そして、メモリセルアレー８１は、ｎ本
の行選択線であるワード線ＷＬと、１ペアの列選択線で
あるデータ線ＢＬ，／ＢＬからなるデータ対線であって
ｍペアのデータ対線とによってメモリセル８０が選択さ
れ、選択されたメモリセル８０に対してデータの読み書
きが実行される構成を有する。行選択回路８２は、内部
リフレッシュ制御信号ＩＲＡＳを受け取り、かつ、受け
取った行アドレスＲＡＤに基づいてワード線ＷＬを選択
して、選択されたワード線ＷＬにパルスを印可するため
の行選択手段である。センスアンプ８３は、データ線Ｂ
Ｌ，／ＢＬ間の微小な電圧差を増幅するための増幅手
段、センスアンプブロック８４は、ｍ個のセンスアンプ
８３からなる増幅ブロックである。Ｐｃｈトランジスタ
Ｑ１，Ｑ２は、それぞれ受け取った内部リフレッシュ制
御信号ＩＲＡＳに応じてそれぞれデータ線ＢＬ，／ＢＬ
へプリチャージ電圧Ｖｐｃを印加して、各データ線Ｂ
Ｌ，／ＢＬをプリチャージするためのスイッチング手段
である。

【００２３】以下、図２のＤＲＡＭをリフレッシュする
ための図１のリフレッシュ制御回路について、図３を参
照して説明する。図３は、図１のリフレッシュ制御回路
のオートリフレッシュ動作を示すタイミングチャート図
である。この場合には、セルフリフレッシュ制御信号Ｒ
ＳＥＬＦは“Ｌ”なので発振回路１０は動作せず、セル
フリフレッシュ信号ＳＲＯは“Ｌ”である。

【００２４】まず、図１のＤフリップフロップ５０は、
ＣＰＵ１からそれぞれオートリフレッシュ制御信号ＲＡ
ＵＴＯとクロックＣＰとを受け取り、クロックＣＰの立
ち上がりでオートリフレッシュ制御信号ＲＡＵＴＯをラ
ッチして保持オートリフレッシュ制御信号ＲＡＵＴＬを
供給する。ＯＲ回路６０は、受け取ったセルフリフレッ
シュ信号ＳＲＯが“Ｌ”なので、受け取った保持オート
リフレッシュ制御信号ＲＡＵＴＬをそのまま内部リフレ
ッシュ制御信号ＩＲＡＳとして供給する。

【００２５】内部リフレッシュ制御信号ＩＲＡＳが
“Ｈ”である期間において、図２のＤＲＡＭコア２は次
のように動作する。すなわち、アドレスカウンタ７０の
出力である行アドレスＲＡＤにより選択されたワード線
ＷＬに“Ｈ”が印可され、そのワード線ＷＬ上のすべて
のメモリセル８０が選択され、ｍペアのデータ線ＢＬ，
／ＢＬに各メモリセル８０のデータが微小信号として読
み出される。そして、その微小信号がｍ個のセンスアン
プ８３によってそれぞれ差動増幅され、増幅された信号
によって各メモリセル８０にデータが再書き込みされ
る。このことによって、１本のワード線ＷＬに対してリ
フレッシュ動作が行われる。

【００２６】図３において、オートリフレッシュ制御信
号ＲＡＵＴＯが“Ｌ”になると、それに応じて保持オー
トリフレッシュ制御信号ＲＡＵＴＬが“Ｌ”になるの
で、ＯＲ回路６０からは内部リフレッシュ制御信号ＩＲ
ＡＳとして“Ｌ”が供給される。したがって、図２の行
選択回路８２は全ワード線ＷＬを非選択にし、センスア
ンプブロック８４は動作を停止し、かつ、Ｐｃｈトラン
ジスタＱ１，Ｑ２がそれぞれＯＮして、各データ線Ｂ
Ｌ，／ＢＬはプリチャージされて所定の電圧に初期化さ
れる。

【００２７】一方、図１において、保持オートリフレッ
シュ制御信号ＲＡＵＴＬは遅延回路６１によって遅延さ
れ、遅延回路６１から遅延オートリフレッシュ制御信号
ＲＡＵＴＤが供給される。ＮＯＲ回路６３は、入力の一
方であってセルフリフレッシュ信号ＳＲＯが遅延された
信号である遅延セルフリフレッシュ信号ＳＲＯＤが
“Ｌ”なので、他方の入力である遅延オートリフレッシ
ュ制御信号ＲＡＵＴＤを反転して供給する。したがっ
て、アドレスカウンタ７０は、図３における遅延オート
リフレッシュ制御信号ＲＡＵＴＤの立下り、すなわちＮ
ＯＲ回路６３から受け取ったカウントクロックＣＮＴＣ
Ｋの立ち上がりで行アドレスＲＡＤのカウントアップを
行う。ＣＰＵ１はそれぞれ所定の周期でクロックＣＰと
オートリフレッシュ制御信号ＲＡＵＴＯとを供給し、こ
れによって行アドレスＲＡＤがＡ，Ａ＋１，Ａ＋２，…
と順次カウントアップされてオートリフレッシュが行わ
れる。

【００２８】図４は、図１のリフレッシュ制御回路のセ
ルフリフレッシュ動作を示すタイミングチャート図であ
る。図４において、ＣＰＵ１は、リフレッシュ周期設定
信号ＳＬＦＰＳを“Ｌ”に初期設定する。このことによ
り、後述するように、セルフリフレッシュ時のリフレッ
シュ周期が短い方に初期設定される。また、ＣＰＵ１
は、セルフリフレッシュ制御信号ＲＳＥＬＦを“Ｌ”に
初期設定するので、Ｄフリップフロップ３０がクロック
端子に受け取るセルフリフレッシュ信号ＳＲＯは“Ｌ”
になる。この場合には、Ｄフリップフロップ３０は以前
の状態である“Ｌ”をそのまま周期選択信号ＰＳＬとし
て供給するものとする。また、ＣＰＵ１が、オートリフ
レッシュ制御信号ＲＡＵＴＯを“Ｌ”に設定するので、
Ｄフリップフロップ５０によって保持オートリフレッシ
ュ制御信号ＲＡＵＴＬが“Ｌ”になる。

【００２９】セルフリフレッシュ動作を開始する場合に
は、ＣＰＵ１が時刻ｔ０においてセルフリフレッシュ制
御信号ＲＳＥＬＦを“Ｈ”にして、発振回路１０を動作
させてクロックＣＬＫ１を供給し、分周回路２１，２２
がそれぞれ周期Ｔ，２Ｔを有する分周クロックＣＬＫ
４，ＣＬＫ８を供給する。Ｄフリップフロップ３０は、
受け取ったセルフリフレッシュ信号ＳＲＯが“Ｌ”であ
ることから、引き続き周期選択信号ＰＳＬとして“Ｌ”
を供給する。セレクタ３１は、分周クロックＣＬＫ４，
ＣＬＫ８のうち、受け取った周期選択信号ＰＳＬに応じ
て選択した、周期が短い方の分周クロックＣＬＫ４を分
周信号ＣＫＯとして供給する。１ショットパルス発生回
路３２は受け取った分周信号ＣＫＯの立ち上がりに応じ
てセットパルスＳＥＴＰを生成し、セットリセット回路
３３は受け取ったセットパルスＳＥＴＰに応じてセルフ
リフレッシュ信号ＳＲＯを“Ｈ”にして生成する。遅延
回路４０は、セルフリフレッシュ信号ＳＲＯを遅延させ
たリセットパルスＲＳＴＰをセットリセット回路３３の
リセット端子に供給し、これによってセルフリフレッシ
ュ信号ＳＲＯは立ち下がる。以下、図４に示すように、
分周クロックＣＬＫ４からなる、周期Ｔを有する分周信
号ＣＫＯの立ち上がりに応じて、所定のパルス幅を持つ
セルフリフレッシュ信号ＳＲＯが生成される。そして、
ＯＲ回路６０は、一方の入力である保持オートリフレッ
シュ制御信号ＲＡＵＴＬが“Ｌ”なので、他方の入力で
あるセルフリフレッシュ信号ＳＲＯをそのまま内部リフ
レッシュ制御信号ＩＲＡＳとして供給する。したがっ
て、ＤＲＡＭは、周期Ｔを有する内部リフレッシュ制御
信号ＩＲＡＳによってリフレッシュされる。

【００３０】図１のＣＰＵ１とＤＲＡＭコア２とが１チ
ップ化された半導体装置が、スタンバイモードになった
場合を考える。この場合には、半導体装置の外部からＣ
ＰＵ１へ供給された低電力モード命令ＬＰＭに応じて、
ＣＰＵ１は、時刻ｔ０でセルフリフレッシュ制御信号Ｒ
ＳＥＬＦを“Ｌ”から“Ｈ”にして供給し、ＤＲＡＭを
セルフリフレッシュモードに設定する。また、ＣＰＵ１
は低電力モードになって、ＤＲＡＭ用のクロックＣＰの
供給を停止する。セルフリフレッシュモードにおいては
リフレッシュ周期設定信号ＳＬＦＰＳが“Ｌ”に初期設
定されているので、周期Ｔを有する分周クロックＣＬＫ
４が選択され、分周信号ＣＫＯとして供給される。した
がって、図４に示すように、ＤＲＡＭは周期Ｔを有する
内部リフレッシュ制御信号ＩＲＡＳよってリフレッシュ
される。

【００３１】ＤＲＡＭがセルフリフレッシュモードに設
定された後に、ＣＰＵ１は内臓のタイマーによって時間
の計測を開始する。図４の時刻ｔ１になると、ＣＰＵ１
は、スタンバイモードになった後の半導体装置の内部温
度が充分低下するまでに最低限必要であるとして設定さ
れた待機時間が経過したと判断する。内部温度が充分低
下すればメモリセルがデータを保持できる時間が長くな
るので、ＣＰＵ１は、リフレッシュ周期を長くしてもデ
ータの破壊が起きなくなると判断して、時刻ｔ１でリフ
レッシュ周期設定信号ＳＬＦＰＳを“Ｈ”にする。この
ことによって、図１のＤフリップフロップ３０は、クロ
ック端子に受け取るセルフリフレッシュ信号ＳＲＯがｔ
１より後に最初に立ち上がるタイミング、つまり時刻ｔ
２で、周期選択信号ＰＳＬを“Ｌ”から“Ｈ”にして供
給する。セレクタ３１は、受け取った周期選択信号ＰＳ
Ｌに応じて周期２Ｔを有する分周クロックＣＬＫ８を選
択して、分周信号ＣＫＯとして供給する。１ショットパ
ルス発生回路３２は受け取った分周信号ＣＫＯの立ち上
がりに応じてセットパルスＳＥＴＰを生成し、セットリ
セット回路３３は受け取ったセットパルスＳＥＴＰに応
じてセルフリフレッシュ信号ＳＲＯを“Ｈ”にして生成
する。遅延回路４０は、セルフリフレッシュ信号ＳＲＯ
を遅延させたリセットパルスＲＳＴＰをセットリセット
回路３３のリセット端子に供給し、これによってセルフ
リフレッシュ信号ＳＲＯは立ち下がる。以下、図４に示
すように、分周クロックＣＬＫ８からなる、周期２Ｔを
有する分周信号ＣＫＯの立ち上がりに応じて、所定のパ
ルス幅を持つセルフリフレッシュ信号ＳＲＯが生成され
る。そして、ＯＲ回路６０は、一方の入力である保持オ
ートリフレッシュ制御信号ＲＡＵＴＬが“Ｌ”なので、
他方の入力であるセルフリフレッシュ信号ＳＲＯをその
まま内部リフレッシュ制御信号ＩＲＡＳとして供給す
る。したがって、ＤＲＡＭは、周期２Ｔを有する内部リ
フレッシュ制御信号ＩＲＡＳによってリフレッシュされ
る。

【００３２】以上説明したように、本発明によれば、Ｃ
ＰＵ１とＤＲＡＭとが混載され１チップ化された半導体
装置において、ＤＲＡＭコア２のセルフリフレッシュ時
に、半導体装置の外部から受け取った低電力モード命令
ＬＰＭに応じてＣＰＵ１が生成したリフレッシュ周期設
定信号ＳＬＦＰＳによって、リフレッシュ周期が切り替
えられる。したがって、半導体装置がスタンバイモード
になるとＣＰＵ１がＤＲＡＭコア２をセルフリフレッシ
ュモードにし、かつ、ＣＰＵ１が低電力モードになると
半導体装置の内部温度が充分低下したタイミングでＣＰ
Ｕ１がＤＲＡＭコア２のリフレッシュ周期を長くする。
このことによって、スタンバイモードにおいて消費電力
が削減された半導体装置が実現される。

【００３３】また、受け取った低電力モード命令ＬＰＭ
に応じてセルフリフレッシュ動作の開始とリフレッシュ
周期の切り替えとを決定する。そして、セルフリフレッ
シュ動作開始から必要最低限の所定の待機時間だけ経過
した後リフレッシュ動作中にリフレッシュ周期を切り替
えられたとしても、ＤＲＡＭのリフレッシュ周期の設定
は、内部リフレッシュ制御信号ＩＲＡＳに同期して行わ
れるため、リフレッシュの誤動作を起こすことなく、リ
フレッシュ周期の切り替えを行うことができる。

【００３４】なお、以上の説明においては、半導体装置
の外部から供給されスタンバイモードかどうかを指示す
る低電力モード命令ＬＰＭに基づき、１本のリフレッシ
ュ周期設定信号ＳＬＦＰＳを用いて２種類の周期、つま
り周期Ｔ及び２ＴによってＤＲＡＭコア２がセルフリフ
レッシュ動作を行った。これに代えて、半導体装置の外
部から、低電力モード命令ＬＰＭとリフレッシュ周期を
指示する周期指示信号とを供給してもよい。例えば、低
電力モード命令ＬＰＭと１本の周期指示信号とをＣＰＵ
１が受け取り、ＣＰＵ１がこれらの信号に基づいて異な
る２本のリフレッシュ周期設定信号ＳＬＦＰＳを供給す
る。そして、２本のリフレッシュ周期設定信号ＳＬＦＰ
Ｓに基づいて、４種類の周期を有する信号、例えば図１
のクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ４，ＣＬＫ８の
うちから分周信号ＣＫＯを選択できる。もちろん、周期
指示信号が２本より多くてもよいことはいうまでもな
い。したがって、ＣＰＵ１が、２種類よりも多い周期の
うちからＤＲＡＭコア２が誤動作しない範囲における最
長の周期を選択して、その最長の周期でＤＲＡＭコア２
がセルフリフレッシュ動作を行うことによって、スタン
バイモードにおいて更に消費電力が削減された半導体装
置が実現される。

【００３５】

【発明の効果】請求項１の発明によれば、メモリとロジ
ック回路とが１チップ化された半導体装置であって、複
数のリフレッシュ周期のうち１つのリフレッシュ周期に
よりメモリがリフレッシュされる半導体装置が実現され
る。

【００３６】請求項２の発明によれば、ロジック回路と
して中央演算処理装置を用いることにより、リフレッシ
ュ周期の設定と変更とを容易に行うことができる。

【００３７】請求項３の発明によれば、半導体装置の外
部から受け取った低電力モード命令に応じてメモリのリ
フレッシュ周期が変更され、セルフリフレッシュ時にお
いて長い周期でメモリがリフレッシュされるので、スタ
ンバイモードにおいて消費電力が削減された半導体装置
が実現される。

【００３８】請求項４の発明によれば、リフレッシュ周
期を切り替える場合に誤動作が発生しない半導体装置が
実現される。

【００３９】請求項５の発明によれば、２種類よりも多
い周期のうちからメモリが誤動作しない範囲における最
長の周期を選択し、その最長の周期でメモリがセルフリ
フレッシュ動作を行うので、スタンバイモードにおいて
更に消費電力が削減された半導体装置が実現される。

【図面の簡単な説明】

【図１】本発明に係る半導体装置におけるリフレッシュ
制御回路の構成を示すブロック図である。

【図２】本発明に係る半導体装置が有するＤＲＡＭの構
成を示すブロック図である。

【図３】図１のリフレッシュ制御回路のオートリフレッ
シュ動作を示すタイミングチャート図である。

【図４】図１のリフレッシュ制御回路のセルフリフレッ
シュ動作を示すタイミングチャート図である。

【符号の説明】

１ＣＰＵ（ロジック回路）２ＤＲＡＭコア１０発振回路２０，２１，２２２分周器３０，５０Ｄフリップフロップ３１セレクタ３２１ショットパルス発生回路３３セットリセット回路４０，６１，６２遅延回路６０ＯＲ回路６３ＮＯＲ回路７０アドレスカウンタＣＫＯ分周信号ＣＬＫ１，ＣＰクロックＣＬＫ２，ＣＬＫ４，ＣＬＫ８分周クロックＣＮＴＣＫカウントクロックＩＲＡＳ内部リフレッシュ制御信号ＬＰＭ低電力モード命令ＰＳＬ周期選択信号ＲＡＤ行アドレスＲＡＵＴＤ遅延オートリフレッシュ制御信号ＲＡＵＴＬ保持オートリフレッシュ制御信号ＲＡＵＴＯオートリフレッシュ制御信号ＲＳＥＬＦセルフリフレッシュ制御信号ＲＳＴＰリセットパルスＳＥＴＰセットパルスＳＬＦＰＳリフレッシュ周期設定信号（周期設定信
号）ＳＲＯセルフリフレッシュ信号ＳＲＯＤ遅延セルフリフレッシュ信号

Claims

【特許請求の範囲】

【請求項１】１チップ化された半導体装置であって、データを記憶するためのリフレッシュが必要なメモリ
と、複数のリフレッシュ周期のうち１つのリフレッシュ周期
を指定する周期設定信号とクロックとを前記メモリへ供
給するためのロジック回路とを備えたことを特徴とする
半導体装置。
【請求項２】請求項１記載の半導体装置において、前記ロジック回路は中央演算処理装置からなることを特
徴とする半導体装置。
【請求項３】請求項１又は２記載の半導体装置におい
て、前記ロジック回路は、前記半導体装置の外部から受け取
った低電力モード命令に応答して第１の周期で前記メモ
リにセルフリフレッシュ動作を開始させかつ前記クロッ
クの供給を停止し、前記セルフリフレッシュ動作を開始
してから所定の待機時間経過後に前記メモリのリフレッ
シュ周期を前記第１の周期よりも長い第２の周期に変更
するために前記周期設定信号を変更して供給することを
特徴とする半導体装置。
【請求項４】請求項３記載の半導体装置において、前記メモリは前記変更された周期設定信号を受け取った
後内部リフレッシュ制御信号に同期して前記セルフリフ
レッシュ動作を開始することを特徴とする半導体装置。
【請求項５】請求項３記載の半導体装置において、前記ロジック回路は前記半導体装置の外部からリフレッ
シュ周期を指示する信号を更に受け取り、該受け取った
信号と前記低電力モード命令とに基づいて前記周期設定
信号を供給することを特徴とする半導体装置。