JP4853741B2

JP4853741B2 - ダイナミックランダムアクセスメモリアレイの電力を低減するための方法および集積回路装置

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Publication number: JP4853741B2
Application number: JP2008216003A
Authority: JP
Inventors: マイケル・シィ・パリス; オスカー・フレドリック・ジョーンズ，ジュニア; ダグラス・ブレーン・バトラー
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-06-28
Filing date: 2008-08-25
Publication date: 2012-01-11
Anticipated expiration: 2025-04-27
Also published as: JP2006012388A; US7099234B2; US20050286339A1; JP2008282540A

Description

発明の背景
本発明は一般に集積回路（ＩＣ）装置の分野に関する。より特定的には、本発明はダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置用の低電力スリープモード動作技術、および埋込ＤＲＡＭを組込んだ集積回路装置に関する。

ＤＲＡＭメモリ装置は１つまたは複数のメモリセルのアレイを組込み、各々は一般にトランジスタ１個と、関連するキャパシタ１個とを含む。トランジスタの１方の端子は関連するビット線に結合され、ゲートはワード線に結合される。他方の端子は一般にキャパシタを介して回路接地され、ワード線を介してトランジスタをイネーブルすることにより、キャパシタの電荷は関連するビット線上に置かれる。キャパシタに蓄えられた電荷の動的な性質により、定期的にリフレッシュして漏れた電荷を再充電する必要がある。

「リフレッシュ」または「アクティブ」コマンドは、集積回路メモリにおいていずれのクロックサイクルでも発生し得、実行されているサイクルタイプについて内部（オンチップ）検出を必要とする。この検出プロセスが、装置内の行アドレス経路を遅らせる。オンチップリフレッシュ回路は数十年の間ＤＲＡＭ設計に組込まれてきた。最初に導入されたときは、外部から供給される通常の行アドレスの代わりに内部で生成されるアドレスを用いてリフレッシュ動作を実行するようにＤＲＡＭに通知するために、別個のリフレッシュピンが用いられた。後には、／ＣＡＳビフォ／ＲＡＳ（ＣＡＳ＝列アドレスストローブ、ＲＡＳ＝行アドレスストローブ）コマンドが、オンチップリフレッシュサイクルをイネーブルするのに使われた。／ＣＡＳが「ハイ」であり、かつ／ＲＡＳが「ロー」に移行したとき、／ＲＡＳが「ロー」になったときに供給される外部アドレスを用いて通常の行選択が行なわれた。しかしながら、／ＲＡＳが「ロー」になったときに／ＣＡＳが「ロー」であった場合、リフレッシュ動作は、内部で生成されたリフレッシュアドレスを用いて実行された。

現在では、従来のＤＲＡＭは２つの異なるタイプのリフレッシュ動作をサポートする。オートリフレッシュおよびセルフリフレッシュである。オートリフレッシュは特定のコマンド命令を使う。すなわち、／ＣＳ（チップセレクト）、／ＲＡＳ、および／ＣＡＳ「ロー」の／ＷＥ（ライトイネーブル）「ハイ」であり、ＤＲＡＭの入力クロック信号の立上がりエッジでサンプリングされる。セルフリフレッシュコマンドはオートリフレッシュと類似しているが、パワーダウンモードに入るのと同時に起こる。セルフリフレッシュ動作では、装置は、パワーダウンモード中の記憶されたデータの完全性を維持するために、リフレッシュサイクル（自己時間決めされる）を周期的に実行する。

以前は、上述の方法を用いてオンチップリフレッシュ技術を組入れても装置の性能にはあまり影響を及ぼさなかった。しかしながら、ＤＲＡＭおよびＳＤＲＡＭの動作周波数が増すにつれ、従来の方法を用いるオンチップリフレッシュを含むことが行アクセス性能に影響を与えるようになった。現在の方法では、アクティブコマンドを実行可能ないずれのサイクルの間にも、装置が（プリチャージ状態において）前にアイドルであった場合は、代わりにリフレッシュコマンドが実行することができた。このため、オンチップ回路は、現在の命令が「アクティブ」コマンドかまたは「リフレッシュ」コマンドかに依存して、適切なアドレスが選択されている間、行選択を遅らせなければならない。このプロセスは、ほとんどの場合複雑である。コマンドに依存して、外部から供給される行アドレスまた
はリフレッシュアドレスカウンタからの内部で生成されるアドレスのいずれかを保持するために、コマンドアドレスラッチが用いられる。クロックレートが増すにつれ、行選択がイネーブル可能になる前にどのアドレスを用いるかを選択することによる動作時間ペナルティは、行選択時間のより大きな割合を占めるようになる。

さらに、従来のＤＲＡＭベースのメモリ技術では、「リフレッシュ」コマンドの発行前に、開いたメモリバンクは閉じられなければならない。リフレッシュコマンドを発行する前に、開いたバンクが確実に閉じる（またはプリチャージされる）ため、開いたバンクを閉じるための「プリチャージオール」を用いて個々の「プリチャージ」コマンドを開いたバンクに対して発行することによって、または、「読出」もしくは「書込」サイクルに対して「オートプリチャージ」コマンドを発行することによって、これらのバンクを閉じる必要がある。

これらの技術的進歩にもかかわらず、従来のメモリ装置および埋込メモリが組込まれたものは、あり得るプロセスコーナー、電圧および温度（ＰＶＴ）のすべてにわたって、いつリフレッシュ動作が必要になるかという正確なタイミングを計れず、すべての回路ブロックにおいてトランジスタのリークを十分に減じるわけではない。さらに、従来の技術は、リフレッシュ動作中に必要に応じて多様な回路ブロックがパワーアップ、またはパワーダウンされるような、「アクティブな」パワーゲーティング技術を採用していない。

発明の概要
本発明は、ＤＲＡＭベースのメモリ装置および埋込ＤＲＡＭが組込まれたものにおいてリフレッシュ動作を行なうための、前述のおよび他の従来のアプローチの欠陥を克服する。ここに開示する技術に従ってクロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔREF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。

主要な内部クロック（ＩＣＬＫ）信号は、スリープモード（ＺＺモード）に入った後、装置のチップまたは埋込メモリの周辺を伝搬しないよう抑制される。このときさらに、関連する回路の多くは、典型的にはパワーゲーティングトランジスタをオフ状態にすることによって、電力の節減のためパワーゲーティングされることができる。

本発明の有利な特徴の１つとして、各メモリセルに必要なリフレッシュ遅延または保持時間を決定するために所望のクロック遷移数のカウントを与える、外部から与えられるクロック信号を用いることがあげられる。外部クロックから１／４、１／８、１／１６、または他の低減されたクロック周波数を生成して用いることによって、より周波数が低いクロックがスリープモード回路に送られ、ＣｄＶ／ｄＴ電力が最小化されることができる。

さらに本発明の技術は、関連する行アドレス回路のパワーゲーティングの「オン」と「オフ」とを提供する。これによりスリープモード動作時間の大部分において、昇圧されたパワーゲーティング信号レベルでトランジスタのリークの低減が達成される。パワーゲーティング信号を「オフ」にすることと、それに続いて関連する回路をイネーブルすることとの間に、内部電源が適切な供給（ＶＣＣ）レベルと基準（ＶＳＳ）レベルとに達する時間をかせげるように、遅延が加えられてもよい。リフレッシュ動作に関係のない関連回路は、スリープモード動作の間中、たとえば昇圧され、パワーゲーティングされたレベルで
「オフ」に保たれ得る。これにより、スリープモード動作時間の間中トランジスタのリークが低減される。

半導体の先進技術では、トランジスタの「オフ」電流またはリークは、ＤＲＡＭのスタンバイ電力の消耗に大きく影響する。すなわち、トランジスタのチャネル長が短くなるにつれて、ＶＳＳ＝０ボルトのとき、特にすべてのＰＶＴ条件について、低レベルの電流を保つのがますます難しくなる。本発明は上述の技術を採用することにより、データをアレイに維持している間のＤＲＡＭ電力消費全般を最小化する。

ここで特定的に開示されるのは、スリープモード動作を有するダイナミックランダムアクセスメモリアレイにおける電力を低減するための方法であって、第１の周波数のクロック信号をメモリアレイに供給するステップと、第１の周波数を第２のより低い周波数のクロック信号に低減するステップと、第２の低減された周波数のクロック信号の遷移をカウントするステップと、遷移が所定のカウントに達したとき、メモリアレイの少なくとも一部にリフレッシュ動作を開始するステップとを含む方法である。

ここにさらに開示されるのは、スリープモード動作を有するダイナミックランダムアクセスメモリアレイを含む集積回路装置であって、第１の周波数の第１のクロック信号を受取り、第２の低減された周波数の第２のクロック信号を生成するために結合された、レートが低減されたクロックジェネレータとリフレッシュタイマカウンタとを含み、リフレッシュタイマカウンタは、第２のクロック信号を受取り、第２のクロック信号の所定の数の遷移を受取ったことに応答してメモリアレイにリフレッシュ動作をイネーブルするリフレッシュ開始信号を与えるために結合される。本発明のより特定的な実施例においては、リフレッシュタイマカウンタに結合される電力制御回路がさらに設けられ、メモリアレイの周辺の、リフレッシュ動作中は必要でない回路の少なくとも一部を選択的にパワーダウンする。

さらにここで開示される方法は、ダイナミックランダムアクセスメモリアレイにおける電力を低減するための方法であって、メモリアレイにクロック信号を与えるステップと、クロック信号の遷移をカウントするステップと、遷移が所定のカウントに達したときメモリアレイの少なくとも一部にリフレッシュ動作を開始するステップとを含む。

さらにここで開示されるのは、集積回路装置のクロック信号を生成するためのクロックジェネレータと、クロック信号を受取り、クロック信号の所定の数の遷移を受取ったことに応答してメモリアレイにリフレッシュ動作をイネーブルするリフレッシュ開始信号を与えるために結合されるリフレッシュタイマカウンタとを含む、ダイナミックランダムアクセスメモリアレイを含む集積回路装置である。

付随する図面に関連する、好ましい実施例の下記の記載を参照すれば、本発明の、前述および他の特徴と目的、ならびにそれらを達成する態様がさらに明らかになり、本発明自体が最も良く理解されるであろう。

代表的実施例の説明
図１を参照すると、本発明の低電力スリープモード動作技術の代表的な実施例を実現する、メモリアレイを組込んだ集積回路装置１００の一部の機能ブロック図が示される。以後、下記の定義を使用する。

ＣＬＫ埋込ＤＲＡＭまたはメモリ装置に外部から与えられるクロック。

ＲＣＬＫ外部から与えられるＣＬＫ信号の１／４、１／８、１／１６、または他の比の、低減レートクロック。

ＺＺ外部から与えられるスリープモードコマンド。

ＰＷＤ多様な回路ブロックを「オフ」にするための、パワーダウン信号、すなわちイネーブル／ディスエーブル信号。

ＰＧ１必要に応じて「オン」「オフ」を切替える、パワーゲーティング♯１信号。

ＰＧ２スリープモード時間の間中「オフ」のままである、パワーゲーティング♯２信号。

ＲＥＦＴリフレッシュ動作を必要とするとき「ハイ」になる、リフレッシュタイマ信号。

ＳＲＥＦＲＥＦＴ、ＰＧ１およびＰＷＤ信号の後にアサートされる、リフレッシュ開始信号。

ＲＥＦリフレッシュ信号。この信号が「ハイ」のときリフレッシュ動作が起こる。典型的にはバーストリフレッシュが用いられ、メモリアレイまたはメモリアレイのサブアレイの、すべてのワード線が順次リフレッシュされる。最後の行がリフレッシュされた後、ＲＥＦ信号が「ロー」になり、ＰＧ１とＰＷＤとが続く。

ＩＣＬＫ外部ＣＬＫ信号のフルレートのバッファされたバージョンである、内部クロック信号。

ＩＮＴＩ／Ｏ内部入出力線。

ＡＳＥＬ最上位ビット（ＭＳＢ）行アドレスビットであるアレイ選択信号。

ここで示すように、装置１００は入力として２つの信号、線１０２のクロック（ＣＬＫ）信号、および、線１０４のパワーダウン（ＰＷＤ）イネーブル／ディスエーブル信号を受取り、示されるように、これらはパワーゲーティング♯１（ＰＧ１）信号の状態に依存して選択的にイネーブルまたはディスエーブルされる供給電圧（ＶＣＣ）を有する、クロックバッファ回路１０６に与えられる。

クロックバッファ回路１０６は、出力として、線１０２の入力ＣＬＫ信号のフルレートのバッファされたバージョンである、線１０８の内部クロック（ＩＣＬＫ）信号を与える。クォータレートジェネレータ１１０はさらに、入力として線１０２のＣＬＫ信号を受取り、線１１２の低減レートクロック信号（ＲＣＬＫ）を、リフレッシュタイマカウンタ１１４およびパワーダウン（ＰＷＤ）制御ブロック１２０に対する入力として与える。リフレッシュタイマカウンタ１１４は、線１１６のリフレッシュタイマ（ＲＥＦＴ）信号を、線１１８の外部から与えられたスリープモードコマンド（ＺＺ）とともにパワーダウン制御ブロック１２０に対する入力としてさらに与える。

パワーダウン制御ブロック１２０は、後により詳細に記載するように、線１２２のパワーゲーティング♯１信号と線１２４のパワーゲーティング♯２信号とを生成する。パワーダウン制御ブロック１２０はさらに、線１２６のＰＷＤイネーブル／ディスエーブル信号と線１２８のリフレッシュ開始（ＳＲＥＦ）信号とを、線１２２のＰＧ１信号によってゲ
ーティングされたＶＣＣ供給電圧を有する制御ロジックブロック１３０に対する入力として与える。制御ロジックブロックは、線１０８のＩＣＬＫ信号、線１３２のライトイネーブル（ＷＥ）信号、および線１３４のチップイネーブル（ＣＥ）信号をさらに受取り、線１０８のＩＣＬＫ信号を受取るためにさらに結合された行アドレスカウンタ１３８に対する入力として、リフレッシュ（ＲＥＦ）信号を与える。行アドレスカウンタ１３８の出力は行アドレス（ＲＯＷＡＤＤ）線１４４にさらに結合される。

さらにＩＣＬＫ信号は、線１４０のアドレス入力をさらに受取るアドレスバッファ１４２に入力される。アドレスバッファ１４２への供給電圧は、示されるように、線１２４のＰＧ２信号によって制御される。アドレスバッファ１４２は、線１４４の行アドレス信号を、メモリアレイ１５０と関連する行デコーダ（ＲＤＥＣ）回路１５４に対する入力として与え、線１４４からさらにアレイ選択（ＡＳＥＬ）信号がアレイ制御ブロック１５８に対する入力として派生する。行デコーダ１５４とアレイ制御ブロック１５８とはさらに線１２２のＰＧ１信号によって制御され、後者はさらに線１０８のＩＣＬＫ信号を受取るために結合される。アドレスバッファ１４２は、列デコーダ（ＣＤＥＣ）回路１５６に対する入力として線１４６の列アドレス（ＣＯＬＡＤＤ）信号を生成し、回路１５６は、入力として線１２４のＰＧ２信号をさらに有する。

データがメモリアレイ１５０に書込まれ、またはそこから読出されるようなメモリアレイ１５０に、多くのセンス増幅器（センスアンプ）１５２がさらに関連する。双方向内部入力／出力（ＩＮＴＩ／Ｏ）バスは、線１２４のＰＧ２信号によって供給電圧がゲーティングされる入出力バッファ１６２に、センスアンプを結合する。メモリアレイ１５０から読出されたデータが出力データ（Ｑ）線すなわち出力データバス１６６に出力される一方で、入出力バッファ１６２は、入力データ（Ｄ）線すなわち入力データバス１６４でメモリアレイ１５０に入力されるためのデータを受取る。

さらに図２を参照すると、入力クロック（ＣＬＫ）信号から派生した低減レートクロック（ＲＣＬＫ）信号に関連して、前図に示した信号の相対的なタイミングの図形が示される。

動作において、装置１００の一部を形成するクロックされたＤＲＡＭ（またはクロックされた埋込ＤＲＡＭ）に対する線１０２のクロック（ＣＬＫ）入力は、所定の因数で除され、それは、図示された例示的実施においては、クォータレートジェネレータ１１０によって与えられる因数４である。この周波数レートが低減されたクロック（ＲＣＬＫ）は、線１１２を介して、リフレッシュ制御回路とリフレッシュタイマカウンタ１１４およびパワーダウン制御ブロック１２０を含むクロックカウンタ回路とに送られる。

集積回路装置のいずれの信号もそれに関連したキャパシタンスを有し、Ｉ＝ＣｄＶ／ｄＴであるので、ｄＴ（デルタ時間）の値を上げることにより、Ｉ（電流）の値は低減される。リフレッシュタイマカウンタ１１４のクロックカウンタ回路は所定の数までカウントし、カウントはメモリアレイ１５０のメモリセルの中に正しいデータが正しく保持されるように十分短いが、リフレッシュ動作が起こるのが素早すぎて電力を無駄にすることがない程度には十分長い。メモリアレイ１５０に対してリフレッシュ動作を開始するまでの実際のカウントは設計的選択事項であり、一般的には、メモリセルのキャパシタの中に電荷が正しく感知され得るだけ十分に存在するように選択される。このカウントが一旦達成されると、線１２２のパワーゲーティング信号ＰＧ１は「ロー」になり、この信号によって供給電圧がゲーティングされる関連回路ブロックが、パワーアップされる。

いくらかの所定の遅延の後、線１２６のＰＷＤ信号は「ロー」となる。この特定の遅延が利用され、パワーゲーティングされたＶＣＣブロック（および／または、ある場合はパ
ワーゲーティングされたＶＳＳブロック）がＶＣＣおよびＶＳＳの最大レベルに達する時間をかせぐ。線１２６のＰＷＤ信号が「ロー」となると、それが線１２８のリフレッシュ開始（ＳＲＥＦ）信号が「ハイ」となり、それにより線１３６の信号ＲＥＦ信号をロジック「ハイ」の状態とし、バーストリフレッシュ動作が開始できる。

代表的実施例では、バーストリフレッシュの長さは、１からメモリアレイ１５０でのワード線（ＷＬ）の総数までの間のどの数でもよい。典型的な数は、サブアレイのワード線の総数、またはＤＲＡＭ自体のワード線の総数である。設定された数のワード線がアクセスされた後、第２のカウンタ、すなわち行アドレスカウンタ１３８が最大カウントに達し、リフレッシュ動作が完了したということを知らせる。この時点で、線１２２のＰＧ１信号および線１２６のＰＷＤ信号が遷移してロジック「ハイ」の状態に戻ることができ、ＤＲＡＭは低電力、低リーク状態に戻る。

遅延時間ｔREFを決定するためにクロックをカウントし、必要なブロックのみをパワーアップし、バーストリフレッシュ動作を完了し、次にこれらのブロックをパワーダウンするというプロセスは、ＤＲＡＭがスリープ（ＺＺ）モードを出るまで続く。この態様で、データは全体の電力の消費を最小限に保ちつつ、メモリアレイ１５０内で有効な状態に維持される。線１２４の信号ＰＧ２は、装置１００がスリープモードにある間中「ハイ」の状態にある。なぜなら信号はメモリアレイ１５０をリフレッシュするのに必要でない回路、たとえば、行デコーダ１５６および入出力バッファ１６２をパワーゲーティングするために使われるからである。装置１００の回路の、ＰＧ１およびＰＧ２信号によって全くパワーゲーティングされないさらに他の機能要素には、ＲＣＬＫジェネレータ（たとえばクォータレートジェネレータ１１０）およびｔREFを生成するためのカウンタ（たとえばリフレッシュタイマカウンタ１１４および行アドレスカウンタ１３８）が含まれる。これらの回路ブロックは、トランジスタの最小のゲート長よりも長く設計され、かつ相対的に高い周波数で動くノードのキャパシタンスを最小化するよう、注意深く設計される。

本発明の特定の実施において、各ＣＬＫ周期またはＩＣＬＫクロック周期では、バーストリフレッシュが進行中にワード線を選択し、データを感知し、ワード線を非選択にして、ビット線をプリチャージする。したがって、バーストリフレッシュ中、選択されるワード線の数をカウントすることは、ＩＣＬＫサイクルの数をカウントすることと同義である。この場合、ｔRC＝ｔCLKとなり、ここでｔRCはランダムサイクル時間または行アドレスストローブ（ＲＡＳ）サイクル時間（ワード線サイクル時間に等しい）である。ｔRCは、本発明の技術を実施しつつ、マルチクロックサイクルとして、または内部的にタイミングされた周波数（非同期）として容易に選択され得る。

以上、本発明の原理が具体的な回路の実施例とともに説明されたが、前述の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に上述の開示の教示は当業者に他の変形例を示唆するであろうことが認められる。このような変形例は、それ自体公知であり、かつここに既に記載の特徴の代わりにまたはこれに加えて用いられ得る、他の特徴をも含み得る。本願の特許請求の範囲は、特徴の特定の組合せに対して作成されているが、ここにおける開示の範囲が、当業者には明らかとなるであるような、明示的または黙示的に開示されたいかなる新規の特徴、もしくは特徴のいかなる新規の組合せ、またはこれらのいかなる普遍化もしくは変形をも含むものであり、またここで、このようなものが、ここにある請求項のいずれかで請求されるのと同じ発明に関するものであるか否かにはかかわらず、かつ本発明が直面するのと同じ技術的課題のいずれか、またはこれらのすべてを軽減するか否かにはかかわらないことを理解すべきである。出願人は、この出願またはこれから派生するさらなるどの出願の手続中にも、このような特徴および／またはこのような特徴の組合せに対して、新たな請求項を策定する権利を持つ。

メモリアレイを組込んだ集積回路装置の一部の機能ブロック図であって、本発明の低電力スリープモード動作技術の代表的な実施例を実現した図である。前図に示された信号の相対的なタイミングを、入力クロック（ＣＬＫ）信号から派生した低減レートクロック（ＲＣＬＫ）信号との関連において図形で示した図である。

符号の説明

１０２，１０４，１０８，１１２，１１６，１１８，１２２，１２４，１２６，１２８，１３２，１３４，１３６，１４０，１４４，１４６，１４８，１６０，線、１０６ＣＬＫバッファ、１１０クォータレートジェネレータ、１１４ＲＥＦタイマカウンタ、１２０パワーダウン制御ブロック、１３０制御ロジックブロック、１３８行アドレスカウンタ、１４２アドレスバッファ、１５０メモリアレイ、１５２センスアンプ、１５４行デコーダ（ＲＤＥＣ）回路、１５６列デコーダ（ＣＤＥＣ）回路、１５８アレイ制御ブロック、１６２入出力バッファ、１６４入力データバス、１６６出力データバス。

Claims

スリープモード動作を有するダイナミックランダムアクセスメモリアレイにおいて電力を低減するための方法であって、
外部から供給されたクロック信号をバッファして、前記メモリアレイに主要な内部クロックを与えるステップと、
前記クロック信号に対して低減された周波数を有する第２のクロック信号を生成するステップと、
前記第２のクロック信号の遷移をカウントするステップと、
前記第２のクロック信号の遷移が所定のカウントに達したとき、前記メモリアレイの少なくとも一部に対してリフレッシュ動作を開始するステップと、
前記スリープモード動作の間、前記リフレッシュ動作の開始に応じて、リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給し、前記リフレッシュ動作の期間以外では、前記リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給するのを抑制するステップと
を含み、
前記第２のクロック信号の遷移をカウントするステップおよび前記リフレッシュ動作を開始するステップを、前記スリープモード動作中に実行する
方法。
前記所定のカウントは、前記リフレッシュ動作を開始する前に確実に前記メモリアレイ内のデータを正確に感知するのに十分な時間を示す
請求項１に記載の方法。
前記所定のカウントは、前記リフレッシュ動作の前記開始が、前記データの前記正確な感知を確実にするために必要である以上に実質的に速く起らない程度の時間を示す
請求項２に記載の方法。
前記リフレッシュ動作を開始する前に前記スリープモード動作でパワーダウンされていた、前記メモリアレイの周辺の、前記リフレッシュ動作に必要な少なくとも１つの回路をイネーブルするステップをさらに含む
請求項１から請求項３までの何れか一項に記載の方法。
前記メモリアレイの周辺の、前記少なくとも１つの回路をイネーブルする前記ステップに続き、前記リフレッシュ動作を開始する前記ステップを、所定の時間の間遅延するステップをさらに含む
請求項４に記載の方法。
前記所定の時間は、前記少なくとも１つの回路が完全にイネーブルされることができる程度に十分である
請求項５に記載の方法。
より低い周波数のクロック信号を生成するために前記クロック信号を所定の因数で除することにより、前記クロック信号を前記より低い周波数のクロック信号に低減するステップをさらに含む
請求項１から請求項６までの何れか一項に記載の方法。
前記所定の因数は２またはそれ以上の因数である
請求項７に記載の方法。
前記リフレッシュ動作はバーストリフレッシュ動作である
請求項１から請求項８までの何れか一項に記載の方法。
前記リフレッシュ動作の開始に続き、前記遷移の、第２の所定のカウントに達すると、前記リフレッシュ動作の完了を知らせるステップをさらに含む
請求項１から請求項９までの何れか一項に記載の方法。
前記メモリアレイが前記スリープモード動作を出ると、前記メモリアレイの周辺の、前記リフレッシュ動作に必要でない回路をパワーアップするステップをさらに含む
請求項１から請求項１０までの何れか一項に記載の方法。
前記主要な内部クロック信号が抑制されている間、前記メモリアレイの周辺の、前記リフレッシュ動作に必要でない回路に結合されるパワーゲーティングトランジスタをオフ状態にすることで、前記リフレッシュ動作に必要でない回路をパワーダウンさせるステップを更に含む
請求項１から請求項１１までの何れか一項に記載の方法。
スリープモード動作を有するダイナミックランダムアクセスメモリアレイを含む集積回路装置であって、
第１の周波数の第１のクロック信号をバッファして、主要な内部クロック信号を生成するクロックバッファ回路と、
前記集積回路装置のクロック信号を生成するためのクロックジェネレータであって、前記第１の周波数の第１のクロック信号を受取り、第２のより低い周波数の第２のクロック信号を生成するために結合される、レートが低減されたクロックジェネレータと、
前記第２のクロック信号を受取り、前記第２のクロック信号の遷移の所定の数を受取ったことに応答して前記メモリアレイにリフレッシュ動作をイネーブルするリフレッシュ開始信号を与えるために結合されるリフレッシュタイマ回路と
を含み、
前記クロックバッファ回路は、前記スリープモード動作の間、前記リフレッシュ動作の開始に応じて、リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給し、前記リフレッシュ動作の期間以外では、前記リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給するのを抑制する
集積回路装置。
前記リフレッシュタイマ回路に結合され、前記メモリアレイの周辺の、前記リフレッシュ動作に必要でない回路の少なくとも一部を選択的にパワーダウンするための電力制御回路をさらに含む
請求項１３に記載の集積回路装置。
前記電力制御回路は、前記メモリアレイの周辺の、前記リフレッシュ動作に必要な回路の少なくとも一部のイネーブルを開始するようにさらに動作する、請求項１４に記載の集積回路装置。
前記電力制御回路は、前記メモリアレイの周辺の前記リフレッシュ動作に必要な回路の前記少なくとも一部に対して、前記リフレッシュ動作の開始の所定時間前にパワーアップを開始するようにさらに動作する
請求項１４から請求項１５までの何れか一項に記載の集積回路装置。
前記電力制御回路は、前記メモリアレイの周辺の前記リフレッシュ動作に必要な回路の前記少なくとも一部に対して、前記リフレッシュ動作の完了に続いて所定時間後にパワーダウンを開始するようにさらに動作する
請求項１４から請求項１６までの何れか一項に記載の集積回路装置。
前記電力制御回路は、前記集積回路装置が前記スリープモード動作から出ると、前記メモリアレイの周辺の、前記集積回路装置の動作に必要な追加的回路の電力を制御するようにさらに動作する
請求項１４から請求項１７までの何れか一項に記載の集積回路装置。
前記リフレッシュタイマ回路および前記電力制御回路は、前記メモリアレイ内のデータを確実に正確に感知するために十分な速度で前記リフレッシュ動作が起ることを確実にするように動作する
請求項１４から請求項１８までの何れか一項に記載の集積回路装置。
前記リフレッシュタイマ回路および前記電力制御回路は、前記データの前記正確な感知を確実にするために必要である以上に前記リフレッシュ動作が実質的に速く起らないことを確実にするように動作する
請求項１９に記載の集積回路装置。
前記リフレッシュタイマ回路および前記電力制御回路は、前記スリープモード動作中、前記主要な内部クロック信号を抑制するように動作する
請求項１４から請求項２０までの何れか一項に記載の集積回路装置。
前記リフレッシュタイマ回路は、第２のより低い周波数の第２のクロック信号を生成するために前記クロック信号を所定の因数で除するように動作する
請求項１３から請求項２１までの何れか一項に記載の集積回路装置。
前記所定の因数は２またはそれ以上である
請求項２２に記載の集積回路装置。
前記電力制御回路は、前記リフレッシュ動作に必要でない回路の前記少なくとも一部に結合されるパワーゲーティングトランジスタをオフ状態にすることで、前記少なくとも一部を選択的にパワーダウンする
請求項１４から請求項２１までの何れか一項に記載の集積回路装置。
前記電力制御回路は、前記リフレッシュ動作に必要な回路の前記少なくとも一部に結合されるパワーゲーティングトランジスタをオフ状態にすることで、前記少なくとも一部を選択的にパワーダウンする
請求項１７に記載の集積回路装置。