JP4853741B2 - ダイナミックランダムアクセスメモリアレイの電力を低減するための方法および集積回路装置 - Google Patents

ダイナミックランダムアクセスメモリアレイの電力を低減するための方法および集積回路装置 Download PDF

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Description

発明の背景
本発明は一般に集積回路(IC)装置の分野に関する。より特定的には、本発明はダイナミックランダムアクセスメモリ(DRAM)装置用の低電力スリープモード動作技術、および埋込DRAMを組込んだ集積回路装置に関する。
DRAMメモリ装置は1つまたは複数のメモリセルのアレイを組込み、各々は一般にトランジスタ1個と、関連するキャパシタ1個とを含む。トランジスタの1方の端子は関連するビット線に結合され、ゲートはワード線に結合される。他方の端子は一般にキャパシタを介して回路接地され、ワード線を介してトランジスタをイネーブルすることにより、キャパシタの電荷は関連するビット線上に置かれる。キャパシタに蓄えられた電荷の動的な性質により、定期的にリフレッシュして漏れた電荷を再充電する必要がある。
「リフレッシュ」または「アクティブ」コマンドは、集積回路メモリにおいていずれのクロックサイクルでも発生し得、実行されているサイクルタイプについて内部(オンチップ)検出を必要とする。この検出プロセスが、装置内の行アドレス経路を遅らせる。オンチップリフレッシュ回路は数十年の間DRAM設計に組込まれてきた。最初に導入されたときは、外部から供給される通常の行アドレスの代わりに内部で生成されるアドレスを用いてリフレッシュ動作を実行するようにDRAMに通知するために、別個のリフレッシュピンが用いられた。後には、/CASビフォ/RAS(CAS=列アドレスストローブ、RAS=行アドレスストローブ)コマンドが、オンチップリフレッシュサイクルをイネーブルするのに使われた。/CASが「ハイ」であり、かつ/RASが「ロー」に移行したとき、/RASが「ロー」になったときに供給される外部アドレスを用いて通常の行選択が行なわれた。しかしながら、/RASが「ロー」になったときに/CASが「ロー」であった場合、リフレッシュ動作は、内部で生成されたリフレッシュアドレスを用いて実行された。
現在では、従来のDRAMは2つの異なるタイプのリフレッシュ動作をサポートする。オートリフレッシュおよびセルフリフレッシュである。オートリフレッシュは特定のコマンド命令を使う。すなわち、/CS(チップセレクト)、/RAS、および/CAS「ロー」の/WE(ライトイネーブル)「ハイ」であり、DRAMの入力クロック信号の立上がりエッジでサンプリングされる。セルフリフレッシュコマンドはオートリフレッシュと類似しているが、パワーダウンモードに入るのと同時に起こる。セルフリフレッシュ動作では、装置は、パワーダウンモード中の記憶されたデータの完全性を維持するために、リフレッシュサイクル(自己時間決めされる)を周期的に実行する。
以前は、上述の方法を用いてオンチップリフレッシュ技術を組入れても装置の性能にはあまり影響を及ぼさなかった。しかしながら、DRAMおよびSDRAMの動作周波数が増すにつれ、従来の方法を用いるオンチップリフレッシュを含むことが行アクセス性能に影響を与えるようになった。現在の方法では、アクティブコマンドを実行可能ないずれのサイクルの間にも、装置が(プリチャージ状態において)前にアイドルであった場合は、代わりにリフレッシュコマンドが実行することができた。このため、オンチップ回路は、現在の命令が「アクティブ」コマンドかまたは「リフレッシュ」コマンドかに依存して、適切なアドレスが選択されている間、行選択を遅らせなければならない。このプロセスは、ほとんどの場合複雑である。コマンドに依存して、外部から供給される行アドレスまた
はリフレッシュアドレスカウンタからの内部で生成されるアドレスのいずれかを保持するために、コマンドアドレスラッチが用いられる。クロックレートが増すにつれ、行選択がイネーブル可能になる前にどのアドレスを用いるかを選択することによる動作時間ペナルティは、行選択時間のより大きな割合を占めるようになる。
さらに、従来のDRAMベースのメモリ技術では、「リフレッシュ」コマンドの発行前に、開いたメモリバンクは閉じられなければならない。リフレッシュコマンドを発行する前に、開いたバンクが確実に閉じる(またはプリチャージされる)ため、開いたバンクを閉じるための「プリチャージオール」を用いて個々の「プリチャージ」コマンドを開いたバンクに対して発行することによって、または、「読出」もしくは「書込」サイクルに対して「オートプリチャージ」コマンドを発行することによって、これらのバンクを閉じる必要がある。
これらの技術的進歩にもかかわらず、従来のメモリ装置および埋込メモリが組込まれたものは、あり得るプロセスコーナー、電圧および温度(PVT)のすべてにわたって、いつリフレッシュ動作が必要になるかという正確なタイミングを計れず、すべての回路ブロックにおいてトランジスタのリークを十分に減じるわけではない。さらに、従来の技術は、リフレッシュ動作中に必要に応じて多様な回路ブロックがパワーアップ、またはパワーダウンされるような、「アクティブな」パワーゲーティング技術を採用していない。
発明の概要
本発明は、DRAMベースのメモリ装置および埋込DRAMが組込まれたものにおいてリフレッシュ動作を行なうための、前述のおよび他の従来のアプローチの欠陥を克服する。ここに開示する技術に従ってクロック(CLK)サイクルをカウントすることにより、クロック信号はDRAMに与えられるPVTについて安定した周波数を示すのでリフレッシュ時間(tREF)はPVTに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。
主要な内部クロック(ICLK)信号は、スリープモード(ZZモード)に入った後、装置のチップまたは埋込メモリの周辺を伝搬しないよう抑制される。このときさらに、関連する回路の多くは、典型的にはパワーゲーティングトランジスタをオフ状態にすることによって、電力の節減のためパワーゲーティングされることができる。
本発明の有利な特徴の1つとして、各メモリセルに必要なリフレッシュ遅延または保持時間を決定するために所望のクロック遷移数のカウントを与える、外部から与えられるクロック信号を用いることがあげられる。外部クロックから1/4、1/8、1/16、または他の低減されたクロック周波数を生成して用いることによって、より周波数が低いクロックがスリープモード回路に送られ、CdV/dT電力が最小化されることができる。
さらに本発明の技術は、関連する行アドレス回路のパワーゲーティングの「オン」と「オフ」とを提供する。これによりスリープモード動作時間の大部分において、昇圧されたパワーゲーティング信号レベルでトランジスタのリークの低減が達成される。パワーゲーティング信号を「オフ」にすることと、それに続いて関連する回路をイネーブルすることとの間に、内部電源が適切な供給(VCC)レベルと基準(VSS)レベルとに達する時間をかせげるように、遅延が加えられてもよい。リフレッシュ動作に関係のない関連回路は、スリープモード動作の間中、たとえば昇圧され、パワーゲーティングされたレベルで
「オフ」に保たれ得る。これにより、スリープモード動作時間の間中トランジスタのリークが低減される。
半導体の先進技術では、トランジスタの「オフ」電流またはリークは、DRAMのスタンバイ電力の消耗に大きく影響する。すなわち、トランジスタのチャネル長が短くなるにつれて、VSS=0ボルトのとき、特にすべてのPVT条件について、低レベルの電流を保つのがますます難しくなる。本発明は上述の技術を採用することにより、データをアレイに維持している間のDRAM電力消費全般を最小化する。
ここで特定的に開示されるのは、スリープモード動作を有するダイナミックランダムアクセスメモリアレイにおける電力を低減するための方法であって、第1の周波数のクロック信号をメモリアレイに供給するステップと、第1の周波数を第2のより低い周波数のクロック信号に低減するステップと、第2の低減された周波数のクロック信号の遷移をカウントするステップと、遷移が所定のカウントに達したとき、メモリアレイの少なくとも一部にリフレッシュ動作を開始するステップとを含む方法である。
ここにさらに開示されるのは、スリープモード動作を有するダイナミックランダムアクセスメモリアレイを含む集積回路装置であって、第1の周波数の第1のクロック信号を受取り、第2の低減された周波数の第2のクロック信号を生成するために結合された、レートが低減されたクロックジェネレータとリフレッシュタイマカウンタとを含み、リフレッシュタイマカウンタは、第2のクロック信号を受取り、第2のクロック信号の所定の数の遷移を受取ったことに応答してメモリアレイにリフレッシュ動作をイネーブルするリフレッシュ開始信号を与えるために結合される。本発明のより特定的な実施例においては、リフレッシュタイマカウンタに結合される電力制御回路がさらに設けられ、メモリアレイの周辺の、リフレッシュ動作中は必要でない回路の少なくとも一部を選択的にパワーダウンする。
さらにここで開示される方法は、ダイナミックランダムアクセスメモリアレイにおける電力を低減するための方法であって、メモリアレイにクロック信号を与えるステップと、クロック信号の遷移をカウントするステップと、遷移が所定のカウントに達したときメモリアレイの少なくとも一部にリフレッシュ動作を開始するステップとを含む。
さらにここで開示されるのは、集積回路装置のクロック信号を生成するためのクロックジェネレータと、クロック信号を受取り、クロック信号の所定の数の遷移を受取ったことに応答してメモリアレイにリフレッシュ動作をイネーブルするリフレッシュ開始信号を与えるために結合されるリフレッシュタイマカウンタとを含む、ダイナミックランダムアクセスメモリアレイを含む集積回路装置である。
付随する図面に関連する、好ましい実施例の下記の記載を参照すれば、本発明の、前述および他の特徴と目的、ならびにそれらを達成する態様がさらに明らかになり、本発明自体が最も良く理解されるであろう。
代表的実施例の説明
図1を参照すると、本発明の低電力スリープモード動作技術の代表的な実施例を実現する、メモリアレイを組込んだ集積回路装置100の一部の機能ブロック図が示される。以後、下記の定義を使用する。
CLK 埋込DRAMまたはメモリ装置に外部から与えられるクロック。
RCLK 外部から与えられるCLK信号の1/4、1/8、1/16、または他の比の、低減レートクロック。
ZZ 外部から与えられるスリープモードコマンド。
PWD 多様な回路ブロックを「オフ」にするための、パワーダウン信号、すなわちイネーブル/ディスエーブル信号。
PG1 必要に応じて「オン」「オフ」を切替える、パワーゲーティング♯1信号。
PG2 スリープモード時間の間中「オフ」のままである、パワーゲーティング♯2信号。
REFT リフレッシュ動作を必要とするとき「ハイ」になる、リフレッシュタイマ信号。
SREF REFT、PG1およびPWD信号の後にアサートされる、リフレッシュ開始信号。
REF リフレッシュ信号。この信号が「ハイ」のときリフレッシュ動作が起こる。典型的にはバーストリフレッシュが用いられ、メモリアレイまたはメモリアレイのサブアレイの、すべてのワード線が順次リフレッシュされる。最後の行がリフレッシュされた後、REF信号が「ロー」になり、PG1とPWDとが続く。
ICLK 外部CLK信号のフルレートのバッファされたバージョンである、内部クロック信号。
INT I/O 内部入出力線。
ASEL 最上位ビット(MSB)行アドレスビットであるアレイ選択信号。
ここで示すように、装置100は入力として2つの信号、線102のクロック(CLK)信号、および、線104のパワーダウン(PWD)イネーブル/ディスエーブル信号を受取り、示されるように、これらはパワーゲーティング♯1(PG1)信号の状態に依存して選択的にイネーブルまたはディスエーブルされる供給電圧(VCC)を有する、クロックバッファ回路106に与えられる。
クロックバッファ回路106は、出力として、線102の入力CLK信号のフルレートのバッファされたバージョンである、線108の内部クロック(ICLK)信号を与える。クォータレートジェネレータ110はさらに、入力として線102のCLK信号を受取り、線112の低減レートクロック信号(RCLK)を、リフレッシュタイマカウンタ114およびパワーダウン(PWD)制御ブロック120に対する入力として与える。リフレッシュタイマカウンタ114は、線116のリフレッシュタイマ(REFT)信号を、線118の外部から与えられたスリープモードコマンド(ZZ)とともにパワーダウン制御ブロック120に対する入力としてさらに与える。
パワーダウン制御ブロック120は、後により詳細に記載するように、線122のパワーゲーティング♯1信号と線124のパワーゲーティング♯2信号とを生成する。パワーダウン制御ブロック120はさらに、線126のPWDイネーブル/ディスエーブル信号と線128のリフレッシュ開始(SREF)信号とを、線122のPG1信号によってゲ
ーティングされたVCC供給電圧を有する制御ロジックブロック130に対する入力として与える。制御ロジックブロックは、線108のICLK信号、線132のライトイネーブル(WE)信号、および線134のチップイネーブル(CE)信号をさらに受取り、線108のICLK信号を受取るためにさらに結合された行アドレスカウンタ138に対する入力として、リフレッシュ(REF)信号を与える。行アドレスカウンタ138の出力は行アドレス(ROW ADD)線144にさらに結合される。
さらにICLK信号は、線140のアドレス入力をさらに受取るアドレスバッファ142に入力される。アドレスバッファ142への供給電圧は、示されるように、線124のPG2信号によって制御される。アドレスバッファ142は、線144の行アドレス信号を、メモリアレイ150と関連する行デコーダ(RDEC)回路154に対する入力として与え、線144からさらにアレイ選択(ASEL)信号がアレイ制御ブロック158に対する入力として派生する。行デコーダ154とアレイ制御ブロック158とはさらに線122のPG1信号によって制御され、後者はさらに線108のICLK信号を受取るために結合される。アドレスバッファ142は、列デコーダ(CDEC)回路156に対する入力として線146の列アドレス(COL ADD)信号を生成し、回路156は、入力として線124のPG2信号をさらに有する。
データがメモリアレイ150に書込まれ、またはそこから読出されるようなメモリアレイ150に、多くのセンス増幅器(センスアンプ)152がさらに関連する。双方向内部入力/出力(INT I/O)バスは、線124のPG2信号によって供給電圧がゲーティングされる入出力バッファ162に、センスアンプを結合する。メモリアレイ150から読出されたデータが出力データ(Q)線すなわち出力データバス166に出力される一方で、入出力バッファ162は、入力データ(D)線すなわち入力データバス164でメモリアレイ150に入力されるためのデータを受取る。
さらに図2を参照すると、入力クロック(CLK)信号から派生した低減レートクロック(RCLK)信号に関連して、前図に示した信号の相対的なタイミングの図形が示される。
動作において、装置100の一部を形成するクロックされたDRAM(またはクロックされた埋込DRAM)に対する線102のクロック(CLK)入力は、所定の因数で除され、それは、図示された例示的実施においては、クォータレートジェネレータ110によって与えられる因数4である。この周波数レートが低減されたクロック(RCLK)は、線112を介して、リフレッシュ制御回路とリフレッシュタイマカウンタ114およびパワーダウン制御ブロック120を含むクロックカウンタ回路とに送られる。
集積回路装置のいずれの信号もそれに関連したキャパシタンスを有し、I=CdV/dTであるので、dT(デルタ時間)の値を上げることにより、I(電流)の値は低減される。リフレッシュタイマカウンタ114のクロックカウンタ回路は所定の数までカウントし、カウントはメモリアレイ150のメモリセルの中に正しいデータが正しく保持されるように十分短いが、リフレッシュ動作が起こるのが素早すぎて電力を無駄にすることがない程度には十分長い。メモリアレイ150に対してリフレッシュ動作を開始するまでの実際のカウントは設計的選択事項であり、一般的には、メモリセルのキャパシタの中に電荷が正しく感知され得るだけ十分に存在するように選択される。このカウントが一旦達成されると、線122のパワーゲーティング信号PG1は「ロー」になり、この信号によって供給電圧がゲーティングされる関連回路ブロックが、パワーアップされる。
いくらかの所定の遅延の後、線126のPWD信号は「ロー」となる。この特定の遅延が利用され、パワーゲーティングされたVCCブロック(および/または、ある場合はパ
ワーゲーティングされたVSSブロック)がVCCおよびVSSの最大レベルに達する時間をかせぐ。線126のPWD信号が「ロー」となると、それが線128のリフレッシュ開始(SREF)信号が「ハイ」となり、それにより線136の信号REF信号をロジック「ハイ」の状態とし、バーストリフレッシュ動作が開始できる。
代表的実施例では、バーストリフレッシュの長さは、1からメモリアレイ150でのワード線(WL)の総数までの間のどの数でもよい。典型的な数は、サブアレイのワード線の総数、またはDRAM自体のワード線の総数である。設定された数のワード線がアクセスされた後、第2のカウンタ、すなわち行アドレスカウンタ138が最大カウントに達し、リフレッシュ動作が完了したということを知らせる。この時点で、線122のPG1信号および線126のPWD信号が遷移してロジック「ハイ」の状態に戻ることができ、DRAMは低電力、低リーク状態に戻る。
遅延時間tREFを決定するためにクロックをカウントし、必要なブロックのみをパワーアップし、バーストリフレッシュ動作を完了し、次にこれらのブロックをパワーダウンするというプロセスは、DRAMがスリープ(ZZ)モードを出るまで続く。この態様で、データは全体の電力の消費を最小限に保ちつつ、メモリアレイ150内で有効な状態に維持される。線124の信号PG2は、装置100がスリープモードにある間中「ハイ」の状態にある。なぜなら信号はメモリアレイ150をリフレッシュするのに必要でない回路、たとえば、行デコーダ156および入出力バッファ162をパワーゲーティングするために使われるからである。装置100の回路の、PG1およびPG2信号によって全くパワーゲーティングされないさらに他の機能要素には、RCLKジェネレータ(たとえばクォータレートジェネレータ110)およびtREFを生成するためのカウンタ(たとえばリフレッシュタイマカウンタ114および行アドレスカウンタ138)が含まれる。これらの回路ブロックは、トランジスタの最小のゲート長よりも長く設計され、かつ相対的に高い周波数で動くノードのキャパシタンスを最小化するよう、注意深く設計される。
本発明の特定の実施において、各CLK周期またはICLKクロック周期では、バーストリフレッシュが進行中にワード線を選択し、データを感知し、ワード線を非選択にして、ビット線をプリチャージする。したがって、バーストリフレッシュ中、選択されるワード線の数をカウントすることは、ICLKサイクルの数をカウントすることと同義である。この場合、tRC=tCLKとなり、ここでtRCはランダムサイクル時間または行アドレスストローブ(RAS)サイクル時間(ワード線サイクル時間に等しい)である。tRCは、本発明の技術を実施しつつ、マルチクロックサイクルとして、または内部的にタイミングされた周波数(非同期)として容易に選択され得る。
以上、本発明の原理が具体的な回路の実施例とともに説明されたが、前述の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に上述の開示の教示は当業者に他の変形例を示唆するであろうことが認められる。このような変形例は、それ自体公知であり、かつここに既に記載の特徴の代わりにまたはこれに加えて用いられ得る、他の特徴をも含み得る。本願の特許請求の範囲は、特徴の特定の組合せに対して作成されているが、ここにおける開示の範囲が、当業者には明らかとなるであるような、明示的または黙示的に開示されたいかなる新規の特徴、もしくは特徴のいかなる新規の組合せ、またはこれらのいかなる普遍化もしくは変形をも含むものであり、またここで、このようなものが、ここにある請求項のいずれかで請求されるのと同じ発明に関するものであるか否かにはかかわらず、かつ本発明が直面するのと同じ技術的課題のいずれか、またはこれらのすべてを軽減するか否かにはかかわらないことを理解すべきである。出願人は、この出願またはこれから派生するさらなるどの出願の手続中にも、このような特徴および/またはこのような特徴の組合せに対して、新たな請求項を策定する権利を持つ。
メモリアレイを組込んだ集積回路装置の一部の機能ブロック図であって、本発明の低電力スリープモード動作技術の代表的な実施例を実現した図である。 前図に示された信号の相対的なタイミングを、入力クロック(CLK)信号から派生した低減レートクロック(RCLK)信号との関連において図形で示した図である。
符号の説明
102,104,108,112,116,118,122,124,126,128,132,134,136,140,144,146,148,160, 線、106 CLKバッファ、110 クォータレートジェネレータ、114 REFタイマカウンタ、120 パワーダウン制御ブロック、130 制御ロジックブロック、138 行アドレスカウンタ、142 アドレスバッファ、150 メモリアレイ、152 センスアンプ、154 行デコーダ(RDEC)回路、156 列デコーダ(CDEC)回路、158 アレイ制御ブロック、162 入出力バッファ、164 入力データバス、166 出力データバス。

Claims (25)

  1. スリープモード動作を有するダイナミックランダムアクセスメモリアレイにおいて電力を低減するための方法であって、
    外部から供給されたクロック信号をバッファして、前記メモリアレイに主要な内部クロックを与えるステップと、
    前記クロック信号に対して低減された周波数を有する第2のクロック信号を生成するステップと、
    前記第2のクロック信号の遷移をカウントするステップと、
    前記第2のクロック信号の遷移が所定のカウントに達したとき、前記メモリアレイの少なくとも一部に対してリフレッシュ動作を開始するステップと、
    前記スリープモード動作の間、前記リフレッシュ動作の開始に応じて、リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給し、前記リフレッシュ動作の期間以外では、前記リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給するのを抑制するステップと
    を含み、
    前記第2のクロック信号の遷移をカウントするステップおよび前記リフレッシュ動作を開始するステップを、前記スリープモード動作中に実行する
    方法。
  2. 前記所定のカウントは、前記リフレッシュ動作を開始する前に確実に前記メモリアレイ内のデータを正確に感知するのに十分な時間を示す
    請求項1に記載の方法。
  3. 前記所定のカウントは、前記リフレッシュ動作の前記開始が、前記データの前記正確な感知を確実にするために必要である以上に実質的に速く起らない程度の時間を示す
    請求項2に記載の方法。
  4. 前記リフレッシュ動作を開始する前に前記スリープモード動作でパワーダウンされていた、前記メモリアレイの周辺の、前記リフレッシュ動作に必要な少なくとも1つの回路をイネーブルするステップをさらに含む
    請求項1から請求項3までの何れか一項に記載の方法。
  5. 前記メモリアレイの周辺の、前記少なくとも1つの回路をイネーブルする前記ステップに続き、前記リフレッシュ動作を開始する前記ステップを、所定の時間の間遅延するステップをさらに含む
    請求項4に記載の方法。
  6. 前記所定の時間は、前記少なくとも1つの回路が完全にイネーブルされることができる程度に十分である
    請求項5に記載の方法。
  7. より低い周波数のクロック信号を生成するために前記クロック信号を所定の因数で除することにより、前記クロック信号を前記より低い周波数のクロック信号に低減するステップをさらに含む
    請求項1から請求項6までの何れか一項に記載の方法。
  8. 前記所定の因数は2またはそれ以上の因数である
    請求項7に記載の方法。
  9. 前記リフレッシュ動作はバーストリフレッシュ動作である
    請求項1から請求項8までの何れか一項に記載の方法。
  10. 前記リフレッシュ動作の開始に続き、前記遷移の、第2の所定のカウントに達すると、前記リフレッシュ動作の完了を知らせるステップをさらに含む
    請求項1から請求項9までの何れか一項に記載の方法。
  11. 前記メモリアレイが前記スリープモード動作を出ると、前記メモリアレイの周辺の、前記リフレッシュ動作に必要でない回路をパワーアップするステップをさらに含む
    請求項1から請求項10までの何れか一項に記載の方法。
  12. 前記主要な内部クロック信号が抑制されている間、前記メモリアレイの周辺の、前記リフレッシュ動作に必要でない回路に結合されるパワーゲーティングトランジスタをオフ状態にすることで、前記リフレッシュ動作に必要でない回路をパワーダウンさせるステップを更に含む
    請求項1から請求項11までの何れか一項に記載の方法。
  13. スリープモード動作を有するダイナミックランダムアクセスメモリアレイを含む集積回路装置であって、
    第1の周波数の第1のクロック信号をバッファして、主要な内部クロック信号を生成するクロックバッファ回路と、
    前記集積回路装置のクロック信号を生成するためのクロックジェネレータであって、前記第1の周波数の第1のクロック信号を受取り、第2のより低い周波数の第2のクロック信号を生成するために結合される、レートが低減されたクロックジェネレータと、
    前記第2のクロック信号を受取り、前記第2のクロック信号の遷移の所定の数を受取ったことに応答して前記メモリアレイにリフレッシュ動作をイネーブルするリフレッシュ開始信号を与えるために結合されるリフレッシュタイマ回路
    含み、
    前記クロックバッファ回路は、前記スリープモード動作の間、前記リフレッシュ動作の開始に応じて、リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給し、前記リフレッシュ動作の期間以外では、前記リフレッシュ動作を行う回路に対して前記主要な内部クロック信号を供給するのを抑制する
    集積回路装置。
  14. 前記リフレッシュタイマ回路に結合され、前記メモリアレイの周辺の、前記リフレッシュ動作に必要でない回路の少なくとも一部を選択的にパワーダウンするための電力制御回路をさらに含む
    請求項13に記載の集積回路装置。
  15. 前記電力制御回路は、前記メモリアレイの周辺の、前記リフレッシュ動作に必要な回路の少なくとも一部のイネーブルを開始するようにさらに動作する、請求項14に記載の集積回路装置。
  16. 前記電力制御回路は、前記メモリアレイの周辺の前記リフレッシュ動作に必要な回路の前記少なくとも一部に対して、前記リフレッシュ動作の開始の所定時間前にパワーアップを開始するようにさらに動作する
    請求項14から請求項15までの何れか一項に記載の集積回路装置。
  17. 前記電力制御回路は、前記メモリアレイの周辺の前記リフレッシュ動作に必要な回路の前記少なくとも一部に対して、前記リフレッシュ動作の完了に続いて所定時間後にパワーダウンを開始するようにさらに動作する
    請求項14から請求項16までの何れか一項に記載の集積回路装置。
  18. 前記電力制御回路は、前記集積回路装置が前記スリープモード動作から出ると、前記メモリアレイの周辺の、前記集積回路装置の動作に必要な追加的回路の電力を制御するようにさらに動作する
    請求項14から請求項17までの何れか一項に記載の集積回路装置。
  19. 前記リフレッシュタイマ回路および前記電力制御回路は、前記メモリアレイ内のデータを確実に正確に感知するために十分な速度で前記リフレッシュ動作が起ることを確実にするように動作する
    請求項14から請求項18までの何れか一項に記載の集積回路装置。
  20. 前記リフレッシュタイマ回路および前記電力制御回路は、前記データの前記正確な感知を確実にするために必要である以上に前記リフレッシュ動作が実質的に速く起らないことを確実にするように動作する
    請求項19に記載の集積回路装置。
  21. 前記リフレッシュタイマ回路および前記電力制御回路は、前記スリープモード動作中、前記主要な内部クロック信号を抑制するように動作する
    請求項14から請求項20までの何れか一項に記載の集積回路装置。
  22. 前記リフレッシュタイマ回路は、第2のより低い周波数の第2のクロック信号を生成するために前記クロック信号を所定の因数で除するように動作する
    請求項13から請求項21までの何れか一項に記載の集積回路装置。
  23. 前記所定の因数は2またはそれ以上である
    請求項22に記載の集積回路装置。
  24. 前記電力制御回路は、前記リフレッシュ動作に必要でない回路の前記少なくとも一部に結合されるパワーゲーティングトランジスタをオフ状態にすることで、前記少なくとも一部を選択的にパワーダウンする
    請求項14から請求項21までの何れか一項に記載の集積回路装置。
  25. 前記電力制御回路は、前記リフレッシュ動作に必要な回路の前記少なくとも一部に結合されるパワーゲーティングトランジスタをオフ状態にすることで、前記少なくとも一部を選択的にパワーダウンする
    請求項17に記載の集積回路装置。
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