KR20030092556A - 셀프 리프레쉬 동작을 갖는 반도체 메모리장치 및 그리프레쉬 동작방법 - Google Patents

셀프 리프레쉬 동작을 갖는 반도체 메모리장치 및 그리프레쉬 동작방법 Download PDF

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Abstract

본 발명은 다이나믹 셀을 채용하는 의사 스태틱 에스램(Pseudo-SRAM)에서 어드레스 스큐가 길어질 때 리프레쉬 동작의 실패에 의한 셀 데이터 유실을 방지할 수 있는 셀프 리프레쉬 동작을 갖는 반도체 메모리장치 및 그 리프레쉬 동작방법에 관한 것이다.
본 발명의 의사 스태틱 반도체 메모리장치에서 연속적인 어드레스 스큐가 발생할 시 다이나믹 셀의 데이터 손실을 방지하기 위해, 연속적인 어드레스 스큐가 발생할 시1/2 tRC 이전에 발생된 어드레스 스큐 대해 ATD신호구간동안 리프레쉬 블록킹신호를 디스에이블시켜 리프레쉬 트리거신호를 사용하여 셀어레이에 리프레쉬 동작을 하도록 한다.

Description

셀프 리프레쉬 동작을 갖는 반도체 메모리장치 및 그 리프레쉬 동작방법{REFRESH OPERATION METHOD AND SEMICONDUCTOR MEMORY DEVICE FOR OPERATING SELF REFRESH THEREOF}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 다이나믹 셀을 채용하는 의사 스태틱 에스램(Pseudo-SRAM)에서 어드레스 스큐가 길어질 때 리프레쉬 동작의 실패에 의한 셀 데이터 유실을 방지할 수 있는 셀프 리프레쉬 동작을 갖는 반도체 메모리장치 및 그 리프레쉬 동작방법에 관한 것이다.
일반적으로, 랜덤액세스메모리(RAM)는 메모리 셀 들로서 알려진 개별적으로 어드레스지정 가능한 엘리먼트 들의 어레이 내에 입력 데이터를 저장한다. 두 가지의 기본적인 RAM 셀이 많이 사용되고 있는데, 정적 RAM(SRAM) 셀과 동적 RAM(DRAM) 셀이 그 것이다. SRAM 셀은 전원이 인가되는 동안에는 무기한으로 데이터를 저장할 수 있는 정적 래칭 구조(예: 6 개의 트랜지스터 혹은 4 개의 트랜지스터와 2 개의 저항으로 구성)를 갖는다. DRAM 셀은 저장 노드(예: 1 개의 캐패시터)와 단일 억세스 트랜지스터를 갖는다. 여기서, 저장노드가 충전되면서 셀에 데이터가 저장된다.
그리고 의사 스태틱 랜덤 억세스 메모리 장치(Pseudo Static Access Momery)는 1트랜지스터 1캐패시터로 구성된 디램(DRAM) 셀을 가지면서도 메모리 셀에 대한 리프레쉬 동작을 외부 콘트롤 없이 내부적으로 스스로 행하며, 기능적으로 에스램과 유사한 인터페이스 및 동작 타이밍을 갖는 메모리 장치로서 잘 알려져 있다.
보통의 의사 스태틱 랜덤억세스 메모리장치는 다이아믹 셀을 채용하여 기존의 SRAM에서 채용하지 않았던 리프레쉬 관련회로를 포함한다. 또한 의사스태틱 랜덤억세스 메모리장치는 기존의 SRAM과 완벽히 호환되므로 외부에서의 어떠한 리프레쉬 신호도 제공되지 않는다. 따라서 SRAM내부에서 일정주기를 갖는 리프레쉬 트리거 신호를 받아 리프레쉬 동작을 시작하게 된다. 기존 SRAM의 스태틱 셀과는 달리 다이내믹 셀은 데이터 보존을 위해 반드시 일정시간의 셀 억세스 시간을 보장해야 한다. 정상적인 읽기와 쓰기 동작 중에는 리프레쉬를 촉발하는 어떠한 신호도 코어로 유입될 수 없다. 내부 셀 억세스 동작이 끝날 때까지 외부신호(특히 리프레쉬 트리거)의 유입을 방지하기 위해, 어드레스의 천이 시 발생되는 ATD(Address Transition Detection)신호를 받아서 내부 셀 억세스 시간만큼의 길이를 갖는 펄스 신호를 만들어야 한다. 이 펄스신호가 유효한 구간동안은 리프레쉬 트리거신호의 유입을 막아 정상동작 중인 워드라인에 영향을 미치지 않게 한다. 그 반대로 펄스신호가 무효한 구간에서는 발생되는 리프레쉬 트리거신호를 받아서 리프레쉬용 워드라인을 뛰움으로써 셀 어레이의 리스프레쉬 동작을 하게 된다.
기존의 SRAM은 DRAM과 달리 스태틱셀을 채용하여 어드레스 스큐에 의해 셀 내부 동작에 영향을 미치지 않기 때문에, 다이내믹 셀을 채용한 의사 스태틱 SRAM에서도 이 어드레스스큐에 대한 방지장치를 구비해야 한다. 위에서 언급한 셀 내부동작을 보장하는 펄스신호(이하 리퀘스트)는 ATD신호를 받아서 일정 시간동안 인에이블되도록 만듬으로서써, 어드레스 스큐가 발생되어 정상적인 타이밍에 ATD신호가 발생되더라도 리퀘스트가 논리합으로 표현된 리프레쉬 블록킹 신호를 만들어 내부 동작에는 이상이 없게 되어 있다. 그러나 어드레스 스큐가 길어지면 리궤스트가 떠있는 시간이 길어짐으로 인해 리프레쉬 동작이 이루어지지 않아 셀 데이터를 읽어버릴 가능성이 크다.
통상 2스테이지(stage)로 1tRC를 이루는 의사-SRAM은 리프레쉬 주기이상 어드레스 스큐가 가해지면 발생하던 리프레쉬 실패는 이미 알려져 있다.
일련의 Pseudo-SRAM은 다이나믹 셀을 채용함으로 기존의 SRAM보다 더 큰 집적도를 나타내며, 기존의 SRAM과 완벽히 호환되므로 외부에서의 어떠한 리프레쉬신호도 제공되지 않는다. 따라서 SARM 내부에서 일정주기를 갖는 리프레쉬 트리거신호를 만들어내며, 이를 받아 리프레쉬 동작을 시작하게 된다. 기존 SARM의 스태틱 셀과는 달리 다이나믹 셀은 데이터 보존을 위해 반드시 일정시간의 셀 억세스 시간을 보장해야 한다. 따라서 정상적인 읽기와 쓰기 동작 중에는 리프레쉬를 촉발하는 어떠한 신호도 코어로 유입될 수 없다. 하나의 셀 억세스 타임 내에서 리프레쉬와 읽기/쓰기 동작을 하는 알고리즘을 갖는 Preudo-SRAM의 경우, 각가의 스테이지의 동작을 확실히 보장해 주어야 하기 때문에 상당히 미세한 타이밍 조절이 필요하다. 또한 각각의 스테이지는 각기 발생되는 신호로 완벽하게 보호된다. 내부셀 억세스 동작이 끝날 때까지 외부신호(특히 리프레쉬 트리거)의 유입을 방지하기 위해, 어드레스이 천이 시 발생되는 ATD(Address Transition Detection)신호를 받아서 내부 셀 억세스 시간만큼의 길이를 갖는 펄스 신호를 만들어야 한다. 이 펄스신호가 유효한 구간동안은 리프레쉬 트리거 신호의 유입을 막아 정상동작중인 워드라인에 영향을 미치지 않게 한다. 그 반대로 펄스신호가 무효한 구간에서는 발생되는 리프레쉬 트리거 신호를 받아서 리프레쉬용 워드라인을 띄움으로써 셀어레이의 리프레쉬 동작을 하게 된다. 기존의 SRAM은 DRAM과는 달리 스태틱셀을 채용하여 어드레스 스큐에 의해 셀 내부 동작에 영향을 거의 미치지 않기 때문에 다이나믹 셀을 채용한 Pseudo-SRAM에서도 이 어드레스 스큐에 대한 방지 장치를 구비하여야 한다. 상술한 셀 내부 동작을 보장하는 펄스신호(이하 리퀘스트)는 ATD신호를 받아서 일정 시간 동안 인에이블되도록 만듬으로 어드레스 스큐가 발생되더라도 리퀘스트가 논리합으로 표현되므로 내부 동작에는 이상이 없게 되어 있다.
그러나 어드레스 스큐가 길어지게 되면 리퀘스트가 떠있는 시간이 길어짐으로 인해 리프레쉬 동작이 이루어지지 않아 셀 데이터를 잃어버릴 가능성이 크다.
이와 같이 어드레스 스큐가 길어져 셀 데이터를 잃어버리는 것을 방지하기 위해서는 어드레스 스큐 레인지의 최대값이 필요하다. 그러한 것들에 관한 참조문헌으로서는 1987년 요시히로 타께메에게 허여된 미합중국 특허번호 4,809,233호의 제목 'PSEUDO-STATIC MEMORY DEVICE HAVING INTERNAL SELF-REFRESH CIRCUIT'가 있다.
따라서, 내부 셀프 리프레쉬를 가지는 의사 스태틱 랜덤 억세스 메모리 장치에서 어드레스 스큐를 프리하게 하는 기술이 요망된다.
도 1은 종래의 의사 스태틱 랜덤 억세스 타입 반도체 메모리장치의 구성도이다.
도 1을 참조하면, 외부 어드레스 천이가 발생할 시 ATD신호를 발생하는 어드레스 천이 검출기(Address Transition Detector)(10)와, 상기 어드레스 천이 검출기(10)로부터 ATD신호를 받아 리프레쉬 리퀘스트, 읽기/쓰기 리궤스트, 리프레쉬 블록킹신호를 생성하는 리퀘스트 발생기(12)와, 일정주기의 리프레쉬 트리거 신호를 발생하는 오실레이터(14)와, 상기 리퀘스트 발생기(12)로부터 출력되는 상기 리플레쉬 블록킹신호가 인가되지 않을 시 상기 오실레이터(14)로부터 발생한 리프레쉬 트리거신호를 출력하는 리프레쉬 트리거 레지스터(16)와, 상기 리프레쉬 트리거 레지스터(16)로부터 출력한 리프레쉬 트리거신호를 받아 리프레쉬 동작을 수행하고, 상기 읽기/쓰기 리퀘스트신호를 받아 코어파트(20)로 출력하여 정상적인 읽기와 쓰기를 수행하는 메인펄스 제너레이터(18)로 구성되어 있다.
도 2는 정상적인 어드레스 스큐에 의한 리프레쉬 동작에 대한 타이밍 다이어그램이다.
도 1에서 비동기식 Pseudo-SRAM은 2개의 스테이지를 갖으며, 첫 번째 스테이지는 리프레쉬 동작이고, 두 번째 스테이지는 정상적인 읽기/쓰기 동작이다.
먼저 오실레이터(14)는 주기적으로 리프레쉬 트리거신호를 발생하여 리프레쉬 트리거 레지스터(16)로 인가한다. 상기 리프레쉬 트리거 레지스터(16)는 리프레쉬 클럭킹신호가 인가되지 않을 시 리프레쉬 트리거신호를 받아 리프레쉬 신호를 메인펄스 제너레이터(18)로 인가한다. 이때 메인펄스 제너레이터(18)는 리프레쉬신호를 코어파트(20)로 보내 리프레쉬 동작을 수행한다. 그런 후 리프레쉬 동작이 종료되는 시점에서 어드레스 천이 검출기(10)는 외부 어드레스를 받아 어드레스 천이가 일어나면 도 2의 ATD신호를 발생시켜 리퀘스트 발생기(12)로 인가한다. 리퀘스트 발생기(12)는 이 ATD신호를 받아 첫 번째 스테이지인 셀 어레이 리프레쉬 동작이 종료되는 시점까지 지연시켜 도 2의 리프레쉬 리퀘스트신호를 발생시키고, 읽기/쓰기 리퀘스트 및 리프레쉬 블록킹신호를 발생시킨다. 이때 리프레쉬 블록킹신호는 리프레쉬 트리거 레지스터(16)로 인가되어 오실레이터(14)로부터 리프레쉬 트리거신호가 발생하더라도 리프레쉬 동작을 할 수 없도록 한다. 그리고 상기 리프레쉬 리퀘스트는 오실레이터(14)로부터 리프레쉬 트리거신호가 발생되어 메인펄스 제너레이터(18)로 유입되지 않으면 단순한 NOP(No Operation)상태로 대기한다. 그런 후 셀어레이 리프레쉬 동작이 종료되거나 미리 설정한 리프레쉬 구간이 종료되면(예를 들어 리프레쉬 리퀘스트가 디스에이블 되면) 이 신호의 종료시점에서 다시 한번 어드레스 천이 검출부(10)는 ATD신호를 내부적으로 발생시킨다. 그러면 리퀘스트 발생기(12)는 ARD신호를 받아 읽기/쓰기용 리퀘스트신호를 만들어 메인펄스 제너레이터(18)로 인가한다. 상기 메인펄스 제너레이터(18)는 읽기/쓰기용 리퀘스트신호를 받아 정상 읽기/쓰기용 워드라인을 발생시켜 코어파트(20)로 인가한다.
도 3은 어드레스 스큐에 의한 리프레쉬 동작의 실패를 타나낸 타이밍 다이어그램이다.
오실레이터(14)는 주기적으로 도 3과 같은 리프레쉬 트리거신호를 발생하여 리프레쉬 트리거 레지스터(16)로 인가한다. 상기 리프레쉬 트리거 레지스터(16)는 리프레쉬 클럭킹신호가 인가되지 않을 시 리프레쉬 트리거신호를 받아 리프레쉬 신호를 메인펄스 제너레이터(18)로 인가한다. 이때 메인펄스 제너레이터(18)는 리프레쉬신호를 코어파트(20)로 보내 리프레쉬 동작을 수행한다. 이때 오실레이터(14)로부터 주기적으로 발생되는 리프레쉬 트리거신호는 외부어드레스 천이와는 전혀 동기되지 않으므로 Pseudo-SRAM내부에서 리프레쉬 동작과 외부어드레스 천이에 의한 읽기/쓰기 동작과 내부 타이밍 조절이 중요하다. 읽기/쓰기 리퀘스트나 리프레쉬 리퀘스트가 발생되었다는 것은 셀 내부 동작이 일어났다는 사실을 알려주는 것이므로, 이 경우 오실레이터(14)에 발생된 리프레쉬 트리거 신호는 리프레쉬 트리거 레지스터(16)에 저장되어 있다가 도 3의 Refresh Blocking신호가 인가되지 않을 때 즉, 각 리퀘스트신호의 논리합이 무효일 경우에 메인펄스 제너레이터(18)로 유입되어 코어파트(20)로 인가되어 리프레쉬 동작을 수행한다.
그러나 어드레스스큐가 연속적으로 일어날 경우 어드레스 천이검출기(10)에서는 각각의 어드레스 천이에 의해 ATD신호가 발생된다. 이 ATD신호는 리퀘스트 발생기(12)로 인가되며, 이에 의해 각각 리프레쉬 리퀘스트가 발생되며 이 리퀘스트 신호들의 논리합의 결과가 리프레쉬 블록킹신호가 된다. 그런데 상당히 긴 어드레스 스큐에 의해 그 만큼의 리퀘스트의 논리합이 중단 없이 인에이블되면 리프레쉬 블록킹신호가 도 3의 Refresh Blocking과 같이 되면 리프레쉬 트리거신호가 메인펄스 제너레이터(18)로 유입이 불가능하게 된다. 따라서 그 시간동안 리프레쉬 동작이 불가능하며, 리프레쉬 주기를 초과하는 어드레스 스큐 발생 시 다이나믹 셀의 데이터 손실이 불가피하게 된다.
따라서 본 발명의 목적은 어스레스 스큐가 길어져 리퀘스트신호의 실패에 의한 셀데이터의 유실을 방지할 수 있는 리프레쉬 특성저하 방지를 위한 셀프 리프레쉬 동작을 갖는 반도체 메모리장치 및 그 리프레쉬 동작방법을 제공함에 있다.
본 발명의 다른 목적은 리프레쉬 주기동안에 한번이라도 1/2 tRC내에서의 어드레스 스큐가 가해지면 이미 발생한 리퀘스트신호를 디스에이블시켜 리프레쉬 특성 저하방지를 위한 셀프 리프레쉬 동작을 갖는 반도체 메모리장치 및 그 리프레쉬 동작방법을 제공함에 있다.
도 1은 종래의 의사 스태틱 랜덤 억세스 타입 반도체 메모리장치의 구성도
도 2는 정상적인 어드레스 스큐에 의한 리프레쉬 동작에 대한 타이밍 다이어그램
도 3은 어드레스 스큐에 의한 리프레쉬 동작의 실패를 타나낸 타이밍 다이어그램
도 4는 본 발명의 실시 예에 따른 의사 스태틱 랜덤 억세스 타입 반도체 메모리장치의 구성도
도 5는 도 4의 리프레쉬 보정부(22)의 상세 구성도
* 도면의 주요부분에 대한 부호의 설명 *
10: 어드레스 천이 검출기 12: 리퀘스트 발생기
14: 오실레이터 16: 리프레쉬 트리거 레지스터
18: 메인펄스 제너레이터 20: 코어파트
22: 리프레쉬 보정부
상기 목적을 달성하기 위한 본 발명의 어드레스 스큐에 의한 리프레쉬 특성 저하를 방지하기 위한 반도체 메모리장치는, 외부 어드레스 천이가 발생할 시 ATD신호를 발생하는 어드레스 천이 검출기와, 상기 어드레스 천이 검출기로부터 ATD신호를 받아 리프레쉬 리퀘스트, 읽기/쓰기 리궤스트, 리프레쉬 블록킹신호를 생성하는 리퀘스트 발생기와, 상기 리퀘스트 발생기로부터 발생된 리프레쉬 블록킹신호 및 리드/라이트 리퀘스트신호와 상기 어드레스 천이 검출기로부터 출력되는 ATD신호를 논리연산하여 연속적인 어드레스 스큐 발생 시 리프레쉬 트리거 인에이블신호를 출력하는 리프레쉬 보정부와, 일정주기의 리프레쉬 트리거 신호를 발생하는 오실레이터와, 상기 리프레쉬 보정부로부터 출력되는 리프레쉬 트리거 인에이블신호에 의해 상기 오실레이터로부터 발생한 리프레쉬 트리거신호를 출력하는 리프레쉬 트리거 레지스터와, 상기 리프레쉬 트리거 레지스터로부터 출력한 리프레쉬 트리거신호를 받아 리프레쉬 동작을 수행하고, 상기 읽기/쓰기 리퀘스트신호와 리프레쉬 트리거신호를 받아 워드라인 인에이블신호를 생성하는 메인펄스 제너레이터를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 의사 스태틱 반도체 메모리장치의 리프레쉬방법은, 연속적인 어드레스 스큐가 발생할 시1/2 tRC 이전에 발생된 어드레스 스큐 대해 ATD신호구간동안 리프레쉬 블록킹신호를 디스에이블시켜 리프레쉬 트리거신호를 사용하여 셀 어레이에 리프레쉬 동작을 하도록 하는 것을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 4는 본 발명의 실시 예에 따른 의사 스태틱 랜덤 억세스 타입 반도체 메모리장치의 구성도이다.
외부 어드레스 천이가 발생할 시 ATD신호를 발생하는 어드레스 천이 검출기(Address Transition Detector)(10)와, 상기 어드레스 천이 검출기(10)로부터 ATD신호를 받아 리프레쉬 리퀘스트, 읽기/쓰기 리궤스트, 리프레쉬 블록킹신호를 생성하는 리퀘스트 발생기(12)와, 상기 리퀘스트 발생기(12)로부터 발생된 리프레쉬 블록킹신호 및 리드/라이트 리퀘스트신호와 상기 어드레스 천이 검출기(10)로부터 출력되는 ATD신호를 논리 연산하여 연속적인 어드레스 스큐에 의한 리프레쉬 트리거 인에이블신호를 출력하는 리프레쉬 보정부(22)와, 일정주기의 리프레쉬 트리거 신호를 발생하는 오실레이터(14)와, 상기 리프레쉬 보정부(22)로부터 출력되는 리프레쉬 트리거 인에이블신호에 의해 상기 오실레이터(14)로부터 발생한 리프레쉬 트리거신호를 출력하는 리프레쉬 트리거 레지스터(16)와, 상기 리프레쉬 트리거 레지스터(16)로부터 출력한 리프레쉬 트리거신호를 받아 리프레쉬 동작을 수행하고, 상기 읽기/쓰기 리퀘스트신호와 리프레쉬 트리거신호를 받아 워드라인 인에이블신호를 생성하는 메인펄스 제너레이터(18)로 구성되어 있다.
도 5는 도 4의 리프레쉬 보정부(22)의 상세 구성도이다.
상기 리퀘스트 발생기(12)로부터 출력된 리드/라이트 리퀘스트신호를 한 입력단으로 반전 입력하고, 상기 어드레스 천이 검출기(10)로부터 출력된 ATD신호를 다른 한 입력단으로 입력하여 반전 논리곱하여 출력하는 제1 논리게이트(30)와 상기 제1 논리게이트(30)의 출력신호를 한 입력단으로 입력하고, 상기 리퀘스트 발생기(12)로부터 출력된 블록킹신호를 다른 한 입력단으로 입력하여 반전 논리곱하여 출력하는 제2 논리게이트(32)와, 상기 제2논리게이트(32)로부터 반전 논리곱하여 출력한 신호를 반전하여 출력하는 인버터(34)로 구성되어 있다.
도 6은 본 발명의 실시 예에 따른 연속적인 어드레스 스큐가 발생될 시 리프레쉬하기 위한 타이밍 다이어그램이다.
상술한 도 4 및 도 6을 참조하여 본 발명의 바람직한 실시예의 동작을 상세히 설명한다.
정상적인 어드레스 스큐에 의한 리프레쉬 동작에 대한 설명은 도 1에서 설명과 동일한 동작을 하며, 그 동작 타이밍 다이어그램도 도 2와 같으므로 그 설명을 생략한다.
그러나 연속적인 어드레스 스큐에 의해 외부 어드레스 천이 시마다(1/2tRC이전에 발생) 리퀘스트신호를 ATD구간동안 디스에이블 시켜 리프레쉬 트리거 레지스터가 동작하도록 하여 리프레쉬 동작을 도 6의 타이밍 다이어그램을 참조하여 설명한다.
오실레이터(14)는 주기적으로 도 3과 같은 리프레쉬 트리거신호를 발생하여 리프레쉬 트리거 레지스터(16)로 인가한다. 상기 리프레쉬 트리거 레지스터(16)는 리프레쉬 블럭킹신호가 인가되지 않을 시 리프레쉬 트리거신호를 받아 리프레쉬 신호를 메인펄스 제너레이터(18)로 인가한다. 이때 메인펄스 제너레이터(18)는 리프레쉬신호를 코어파트(20)로 보내 리프레쉬 동작을 수행한다. 이때 오실레이터(14)로부터 주기적으로 발생되는 리프레쉬 트리거신호는 외부어드레스 천이와는 전혀 동기되지 않으므로 Pseudo-SRAM내부에서 리프레쉬 동작과 외부어드레스 천이에 의한 읽기/쓰기 동작과 내부 타이밍 조절이 중요하다.
이때 어드레스 스큐가 연속적으로 일어날 경우 어드레스 천이검출기(10)에서는 각각의 어드레스 천이에 의해 도 6과 같이 ATD신호가 발생된다. 이 ATD신호는 리퀘스트 발생기(12) 및 리프레쉬 보정부(22)로 인가된다. 상기 리퀘스트 발생기(12)는 상기 ATD신호를 받으면 도 6의 리프레쉬 블록킹(Refresh Blocking)신호와 리드/라이트 리퀘스트(READ/WRITE Request)신호를 발생하여 리프레쉬 보정부(20)로 인가하게 된다. 그리고 상기 리퀘스트 발생기(12)는 1/2 tRC 이전에 발생된 어드레스 스큐에 대해 상기 ATD신호 구간동안 디스에이블 되는 리프레쉬 블록킹신호를 생성한다. 리프레쉬 보정부(20)는 리프레쉬 블록킹(Refresh Blocking)신호 및 리드/라이트 리퀘스트(READ/WRITE Request)신호와 ATD신호를 논리 조합함에 의해 리프레쉬 트리거 인에이블 신호를 생성하여 리프레쉬 트리거 레지스터(16)로 인가한다. 즉, 제1논리게이트(30)는 상기 어드레스 천이 검출기(10)로부터 출력된 ATD신호와 리퀘스트 발생기(12)로부터 출력된 리드/라이트 리퀘스트신호를 반전입력한 후 반전 논리곱하여 제2 논리게이트(32)의 한 입력단으로 인가한다. 상기 제2 논리게이트(32)는 상기 제1 논리게이트(30)로부터 반전논리곱 출력된 신호와 상기 리퀘스트 발생기(12)로부터 출력된 리프레쉬 블록킹신호를 반전 논리 곱하여 출력한다. 인버터(34)는 상기 제2 논리게이트(32)로부터 반전 논리곱 출력된 신호를 반전시켜 리프레쉬 트리거 레지스터(16)로 인가한다. 이때 리프레쉬 보정부(22)로부터 출력되는 신호는 외부 어드레스의 천이 시마다(1/2tRC이전 발생) 리퀘스트신호를 ATD신호 구간동안 디스에이블 시킨다. 따라서 리프레쉬 리퀘스트의 인에이블 상태에서는 ATD신호의 발생에 의해 리프레쉬 블록킹신호를 ATD신호 구간동안 디스에이블 시켜 곧바로 셀 어레이에 리프레쉬 동작을 수행할 수 있으나, 읽기/쓰기 리퀘스트에서는 ATD신호의 발생유무에 관계없이 현재 진행중인 읽기/쓰기 동작만 가능하다. 이로써 내부적으로 2스테이지를 갖는 의사 스태틱 에스램(Pseudo-SRAM)계열에서는 1tRC내 전 구간에서의 어드레스 스큐에 의한 리프레쉬 실패를 앞선 1/2 tRC구간내에서의 도 6의 타이밍도에서 보는 바와 같이 어드레스 스큐에 의한 리프레쉬 실패를 구제할 수 있다.
상술한 바와 같이 본 발명은 의사 스태틱 메모리장치에서 리프레쉬 주기동안에 한번이라도 1/2tRC내에서의 어드레스 스큐가 가해지면 이미 발생한 리퀘스트신호를 ATD신호동안 디스에이블시켜 외부에서 발생한 리프레쉬 트리거 신호를 출력하여 리프레쉬 동작을 하도록 하여 연속적인 어드레스 스큐발생으로 인한 리프레쉬실패를 방지할 수 있는 이점이 있다.

Claims (6)

  1. 어드레스 스큐에 의한 리프레쉬 특성 저하를 방지하기 위한 반도체 메모리장치에 있어서,
    외부 어드레스 천이가 발생할 시 ATD신호를 발생하는 어드레스 천이 검출기와,
    상기 어드레스 천이 검출기로부터 ATD신호를 받아 리프레쉬 리퀘스트, 읽기/쓰기 리궤스트, 리프레쉬 블록킹신호를 생성하는 리퀘스트 발생기와,
    상기 리퀘스트 발생기로부터 발생된 리프레쉬 블록킹신호 및 리드/라이트 리퀘스트신호와 상기 어드레스 천이 검출기로부터 출력되는 ATD신호를 논리연산하여 연속적인 어드레스 스큐 발생 시 리프레쉬 트리거 인에이블신호를 출력하는 리프레쉬 보정부와,
    일정주기의 리프레쉬 트리거 신호를 발생하는 오실레이터와,
    상기 리프레쉬 보정부로부터 출력되는 리프레쉬 트리거 인에이블신호에 의해 상기 오실레이터로부터 발생한 리프레쉬 트리거신호를 출력하는 리프레쉬 트리거 레지스터와,
    상기 리프레쉬 트리거 레지스터로부터 출력한 리프레쉬 트리거신호를 받아 리프레쉬 동작을 수행하고, 상기 읽기/쓰기 리퀘스트신호와 리프레쉬 트리거신호를 받아 워드라인 인에이블신호를 생성하는 메인펄스 제너레이터를 포함하는 것을 특징으로 하는 셀프 리프레쉬 동작을 갖는 반도체 메모리장치.
  2. 제1항에 있어서,
    상기 리프레쉬 보정부는, 1/2 tRC이전에 발생한 어드레스 스큐에 대한 ATD신호구간동안 리프레쉬 블록킹신호를 디스에이블함을 특징으로 하는 셀프 리프레쉬 동작을 갖는 반도체 메모리장치.
  3. 제1항에 있어서,
    상기 리프레쉬 보정부는, 리퀘스트 신호가 발생되는 1/2 tRC이후에 어드레스 스큐가 발생될 시 상기 ATD신호에 의해 리프레쉬 블록킹신호를 인에이블시킴을 특징으로 하는 어드레스 스큐에 의한 셀프 리프레쉬 동작을 갖는 반도체 메모리장치.
  4. 제1항에 있어서,
    상기 리프레쉬 보정부는, 리프레쉬 리큐스트와 읽기/쓰기 리퀘스트가 디스에이블 상태일 시 리프레쉬 트리거 인에이블 신호를 출력함을 특징으로 하는 셀프 리프레쉬 동작을 갖는 반도체 메모리장치.
  5. 제1항에 있어서,
    상기 리퀘스트 발생기는, 1/2 tRC 이전에 발생된 어드레스 스큐에 대해 상기 ATD신호 구간동안 디스에이블 되는 리프레쉬 블록킹신호를 생성함을 특징으로 하는 셀프 리프레쉬 동작을 갖는 반도체 메모리장치.
  6. 의사 스태틱 반도체 메모리장치의 리프레쉬 동작방법에 있어서,
    연속적인 어드레스 스큐가 발생할 시1/2 tRC 이전에 발생된 어드레스 스큐 대해 ATD신호구간동안 리프레쉬 블록킹신호를 디스에이블시켜 리프레쉬 트리거신호를 사용하여 셀어레이에 리프레쉬 동작을 하도록 하는 것을 특징으로 하는 의사 스태틱 반도체 메모리장치의 리프레쉬 동작방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100482365B1 (ko) * 2002-07-12 2005-04-13 삼성전자주식회사 의사 스태틱 랜덤 억세스 메모리 장치의 리플레쉬제어회로 및 그 제어방법
KR100482368B1 (ko) * 2002-08-28 2005-04-13 삼성전자주식회사 고속동작에서의 리프레쉬 페일을 최소화하기 위한리프레쉬 회로를 갖는 리프레쉬 타입 반도체 메모리장치

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