JP2907136B2 - スタティックｒａｍのテスト回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高抵抗負荷型の半
導体スタティックＲＡＭに関し、データ保持特性試験の
テスト回路に関する。

【０００２】

【従来の技術】一般に、低消費電力の分野で用いられる
半導体スタティックＲＡＭは、推奨動作電圧以下の概ね
２Ｖという低電圧にてメモリセルデータを保持するデー
タ保持特性が要求される。一般的なデータ保持特性試験
では、初めに推奨動作電圧にてメモリセルにデータ書き
込みを行い、一旦電源電圧を保証すべきデータ保持電圧
まで下げる。このとき“Ｈ”レベルを保持しているセル
ノード電位は、外部電源の低下には即座には追従せず、
セル固有の時定数により徐々に低下する。従って試験者
はセルノード電位が外部電源と同電位になると推測され
る時間だけ待った後、正規のデータ保持評価時間の間、
データ保持を行い、再び電源電圧を通常電圧に戻してセ
ルデータの読み出しを行い、良否判定する方法がとられ
る。

【０００３】しかし、この従来のデータ保持特性試験方
法では、電源電圧をデータ保持試験電圧まで下げてから
セルノード電位がこの外部電源電位まで下がるまでの時
間は、特に低温で概ね数秒という長い時間を要し、この
時間がテスト時間を長くする要因の一つとなっている。

【０００４】従来、このセルノード電位がデータ保持電
位まで低下するのに要する時間を短縮する技術が特開平
５−２５０８９９で提案されている。この発明において
提案された技術について図を用いて説明する。図４は、
テストモード判定回路と電源電圧降圧回路及び切換回
路、データ入力バッファ回路、高抵抗負荷型メモリセル
からなるデータ保持特性試験のテスト時間を短縮するテ
スト回路の実施例の回路図を示したものである。

【０００５】従来例では、低電源電圧により動作する半
導体スタティックＲＡＭのデータ保持試験時に初期デー
タの書き込み電圧を通常よりも低い電圧に切り換えて書
き込み、予めセルノードの電位をデータ保持保証電位に
しておくことにより、テスト時間の短縮を行っている。
メモリセルへの書き込み電圧はＰチャネル型トランジス
タＱ４１とＱ４２により制御され、テスト信号の入力を
受けて通常電源電圧と降圧された電圧とが切り換わる。
テスト信号が入力され、テストモード判定回路から
“Ｈ”レベルが出力されると、切り換え回路のＱ４１は
オフ、Ｑ４２はオンする。電源電圧降圧回路から出力さ
れる降圧電圧が、データ出力バッファの出力信号をゲー
ト信号とするインバータ回路ＩＶ６，ＩＶ７のＰチャネ
ル型トランジスタのソース電圧として与えられ、そのた
めインバータＩＶ６，ＩＶ７の“Ｈ”レベル出力は降圧
電圧となりメモリセルのビット線に伝達され、メモリセ
ルに書き込まれる。

【０００６】降圧電圧値は、セルノードに書き込まれる
電圧が最小データ保持電圧２Ｖになるように設定されて
おり、セルノードへの書き込み電圧を通常電圧よりも予
め低くすることにより、テスト時のセルノード電位を低
下させる必要をなくしテスト時間の短縮を行っている。

【０００７】また、テスト回路を用いずに外部電源電圧
の操作によりテスト時間を短縮する技術が、特開平５−
２９０５９９により提案されている。この発明において
提案された技術について図を用いて説明する。図５はメ
モリセルに供給される外部電源電圧とメモリセルの
“Ｈ”ノードの電位の遷移を示した図であり、ここで扱
うメモリセルは一般的な高抵抗負荷型のメモリセルとす
る。この従来例では、通常電源電圧にてメモリセルにデ
ータを書き込みを行った後、時間ｔａまでメモリセルへ
の供給電源電圧を最小データ保持電圧よりも低い電圧Ｖ
ｄにすることで、データ保持電圧に落としただけの場合
（破線で示す特性）よりもセルノード電位を急激に低下
させることができ、セルノード電位がデータ保持電位に
なるまでの低下に要する時間の短縮を行っている。

【０００８】

【発明が解決しようとする課題】従来の技術例のうち、
前者はテスト回路を用いてメモリセルへの書き込み電圧
を通常より低い２Ｖ程度の電圧で行うとなっているが、
低電圧にて書き込み可能であることが前提条件であり、
２Ｖでの低電圧動作が可能な製品以外には適用できなか
った。また、後者の外部電源電圧の操作によりデータ保
持特性試験のテスト時間を短縮する方法では、高抵抗負
荷素子などの製造上のバラツキにより、メモリセルのノ
ードの時定数が変化することを考慮する必要がある。

【０００９】セル電源電圧をデータ保持電圧以下に落と
した際にそのデバイスだけ、セルノードの時定数が通常
より小さかった場合には、セルノード電位がデータ保持
特性限界値を越えて低くなりすぎてセルデータが反転し
てしまう場合もありうるために、極端に電源ドロップの
レベルを低くすることはできない。又逆に、時定数が通
常以上に大きいセルを想定すれば、セルノードの電位低
下が不十分な場合も考えられるため、その後セル電源電
圧をデータ保持電圧に戻してから、セルノード電位がデ
ータ保持電位まで下がるまでの時間は、製造上バラツキ
のマージンを見込んで長くとる必要があった。

【００１０】

【課題を解決するための手段】本発明の半導体スタティ
ックＲＡＭにおけるデータ保持特性試験のテスト回路
は、テスト信号の入力を受けてテストモード信号を出力
する内部テスト信号発生回路とメモリセルと同一形状の
素子を用いてメモリセル特性と同じ時定数によりタイマ
ー時間が変化するタイマー回路とテストモード信号がネ
ガティブ時にはセル電源電圧として通常電源電圧Ｖｃｃ
を出力しテストモード信号がアクティブ時にはセルの電
源電圧をタイマー回路により決定される時間によりデー
タ保持電圧以下の電圧とデータ保持電圧とを切り換える
内部降圧回路から成る。

【００１１】従来、テストプログラムにより行っていた
推奨電源電圧でデータを書き込んだ後、セル電源電圧を
一旦データ保持電圧以下にまで落としたのち、データ保
持電圧に戻して“Ｈ”レベルを保持しているセルノード
電位の低下時間を短縮する試験方法をチップ内部に設け
たテスト回路により実施する。また、製造上のバラツキ
のためにメモリセルの時定数が変化してセルノード電位
の低下時間が変化した際に、タイマー回路にメモリセル
と同一形状の素子を用いることで、セルに供給する電源
電圧をデータ保持電圧以下に落とすタイマー時間をメモ
リセルと同じ時定数を持つ素子により決定し、セル電源
電圧をデータ保持電圧以下の電圧からデータ保持電圧に
戻す時にとるセルノード電位の値をほぼ一定に設定する
ことができる。従って、その後のセルノード電位をデー
タ保持電位に落とすまでに要する時間を短くでき、デー
タ保持特性試験のテスト時間を短縮することができると
いう特徴を有する。

【００１２】

【発明の実施の形態】本発明について図面を用いて説明
する。図１は本発明の一実施例を示す回路図であり、内
部テスト信号発生回路とタイマー回路、内部降圧回路、
及びメモリセルによって構成される。後述にて説明する
が、φ０はテスト信号入力端子であり、φ１はテストモ
ード信号、φ２はセル電源電圧選択信号、φｔｉｍｅｒ
はタイマー信号、Ｖｃｅｌｌはメモリセルの電源電圧値
を示す。メモリセルは、一般的な高抵抗負荷型セルを示
す。内部テスト信号発生回路は、テスト信号を受けてテ
ストモード信号φ１にアクティブレベルを出力する。

【００１３】テストモード信号φ１が入力に入り、内部
降圧回路に電源電圧選択信号φ２を出力するタイマー回
路は、インバータ回路ＩＶ１，ＩＶ２と高抵抗負荷素子
Ｒ１、Ｎチャネル型トランジスタＱ１、ＮＡＮＤ回路Ｎ
Ａ１によって構成される。ＩＶ１はテストモード信号φ
１を入力に、出力はＲ１に接続される。Ｒ１とＱ１のド
レイン及びＮＡ１の入力信号線とが接続される点をＮ１
とすると、Ｒ１はＩＶ１の出力線とＮ１との間に接続さ
れる。Ｑ１のゲートとソースはＧＮＤに短絡されてお
り、ドレインはＮ１に接続されφｔｉｍｅｒ信号に出力
される。ＮＡ１はテストモード信号φ１とφｔｉｍｅｒ
が入力に入り、出力はＩＶ２の入力に接続される。ＩＶ
２はＮＡ１の出力を入力に、出力は電源電圧選択信号線
φ２に接続される。

【００１４】ここでＲ１とＱ１はメモリセルと概ね同一
形状の素子により構成される。内部降圧回路は、テスト
モード信号φ１とタイマー回路から出力される電源電圧
選択信号φ２を受け、通常電流電圧とデータ保持電圧及
びデータ保持電圧以下の電圧とを切り換えてセルの電源
電圧に供給する働きをする。内部降圧回路は抵抗負荷素
子Ｒ２，Ｒ３，Ｒ４とＮチャネル型トランジスタＱ２，
Ｑ３及びＰチャネル型トランジスタＱ８により構成され
る。Ｑ８のドレインとＲ２の接続点をＮ２、Ｒ４とＲ３
の接続点をＮ３とすると、Ｑ８はゲートにテストモード
信号φ１が接続され、ソースはＶｃｃ電源、ドレインは
接続点Ｎ２に接続される。

【００１５】Ｑ２はゲートにテストモード信号φ１が接
続され、ソースはＧＮＤに、ドレインはＲ２に接続され
ている。Ｑ３はゲートに電源電圧選択信号φ２が接続さ
れ、ソースはＧＮＤに、ドレインはＲ３に接続される。
Ｒ２はＱ２のドレインと接点Ｎ２の間に、Ｒ３はＱ３の
ドレインと接点Ｎ３の間に、Ｒ４はＶｃｃ電源と接点Ｎ
３との間にそれぞれ接続される。また、接点Ｎ２とＮ３
間は接続されており、またＮ３はセルの電源線に接続さ
れている。

【００１６】図２は、本発明のテスト動作を説明するた
めに図１に示した回路の内部波形を図示したものであ
る。図中のｔ１はテストモード信号φ１が“Ｌ”から
“Ｈ”に変わってから、φｔｉｍｅｒ信号線電圧がＮＡ
１のＮチャネル型トランジスタのスレッショルド電圧以
下に落ちるまでの時間であり、時間ｔ２はｔ１経過後か
らセルノード電位がデータ保持電位まで低下するのに要
する時間である。また、電圧Ｖｂは、セルノード電位を
急激に落とすためにデータ保持電圧以下にまで落とすＶ
ｃｅｌｌ電圧を示しており、この値については後述にて
説明する。

【００１７】次に、この実施例の動作について説明す
る。通常テスト信号が入力されていない場合には、内部
テスト信号発生回路はテストモード信号φ１に“Ｌ”レ
ベルを出力している。Ｑ８とＱ２はφ１をゲート入力さ
れ、Ｑ８はオンしＱ２はオフする。また、タイマー回路
のＮＡ１はφ１が“Ｌ”レベルの時は“Ｈ”レベル出力
をしているため、ＩＶ２はφ２に“Ｌ”レベルを出力
し、よってＱ３はオフしている。この時、Ｑ２とＱ３は
共にオフしているため、接点Ｎ３のレベルはＶｃｃレベ
ルになり、セルの電源電圧には通常電源電圧Ｖｃｃが与
えられる。

【００１８】一方、テスト信号がテスト端子φ０に与え
られ内部テスト信号発生回路がφ１に“Ｈ”レベルを出
力すると、Ｑ８はオフし、Ｑ２はオンする。また、φ１
の“Ｈ”レベルを受けたＩＶ１の出力が“Ｌ”レベルに
なると、φｔｉｍｅｒレベルはＮチャネル型トランジス
タのセルノードに寄生するＣＲにより決定される時定数
により徐々に電位が落ち、図３の波形に示されるような
挙動をとる。φｔｉｍｅｒレベルがＮＡ１のＮチャネル
型トランジスタのＶｔ以下になるｔ１までの期間は、φ
ｔｉｍｅｒのレベルをＮＡ１は“Ｈ”レベルと判定して
おり、且つφ１は“Ｈ”レベルであるためＮＡ１は
“Ｌ”レベルを出力する。“Ｌ”レベルの入力を受けた
ＩＶ２は、φ２に“Ｈ”レベルを出力するのでＱ３はオ
ンする。

【００１９】このｔ１までの期間では、Ｑ２とＱ３が共
にオンしておりＮ３のレベルは、Ｒ２とＲ３及びＲ４の
抵抗分割比によって決まり、Ｖｂ＝（Ｒ２＊Ｒ３）／
（Ｒ４＊Ｒ２＋Ｒ２＊Ｒ３＋Ｒ４＊Ｒ３）＊Ｖｃｃ ・
・（１）の式で与えられる値になる。またｔ１経過後に
は、φｔｉｍｅｒレベルがＮＡ１のＮチャネル型トラン
ジスタのＶｔ以下であるため、ＮＡ１は“Ｈ”レベルを
出力し、よってＩＶ２の出力は“Ｌ”レベルをφ２に出
力し、Ｑ３はオフする。この時、Ｑ２はオンＱ３はオフ
しているので、セルに供給される電源電圧は、Ｒ４とＲ
２の抵抗分割比によって決まる値になる。

【００２０】この時のＮ３のレベルを最小データ保持電
圧値２Ｖにするためには、Ｒ４は、Ｒ４＝３／２＊Ｒ２
・・（２）の式で求まる値に設定される。ｔ１までの
期間にセルに供給される電圧Ｖｂを１Ｖ、Ｖｃｃ＝５Ｖ
とすると式（１），（２）から、Ｒ２，Ｒ３，Ｒ４の抵
抗比がＲ２：Ｒ３：Ｒ４＝１０：６：１５として求ま
る。

【００２１】以上の回路の動作からセル電源電圧値Ｖｃ
ｅｌｌとセルノード電位の遷移はテスト信号が入力され
る前後の期間で図３に示す値をとる。セル電源電圧にＶ
ｂの値が与えられるｔ１の間にセルノード電位は、Ｖｂ
＝１Ｖに向って急激に２Ｖ近くのレベルＶｃまで低下
し、ｔ１を経過した後、セル電源電圧にデータ保持電圧
２Ｖが与えられると、セルノード電位がデータ保持電位
になるまでの期間ｔ２の間にゆっくりと低下する。しか
し、ｔ１の時点ですでに２Ｖ近くまで下がっているた
め、この低下に要する時間ｔ２は小さくて良い。

【００２２】以上説明したように本発明によるテスト回
路では、タイマー回路を用いて一定時間ｔ１の間、セル
電源電圧を保持電圧以下Ｖｂにまで落とすことにより、
セルノード電位の低下に要する時間を短縮できる。ま
た、φｔｉｍｅｒ信号を出力するタイマー部にメモリセ
ルと同一形状の素子を用いることにより、製造上のバラ
ツキによってメモリセルの特性が変わることによって、
セルノードの時定数が変化しても、セルノードの時定数
とタイマー回路のＮチャネル型トランジスタＱ１の時定
数が同じである。従って、セル特性のズレに応じた方向
にｔ１の値も変化し、ｔ１経過後のセルの“Ｈ”ノード
の電位は製造上がばらついても常にほぼ同じ電位になる
ので、設計時にｔ１後のセルノードの電位Ｖｃをデータ
保持電位に非常に近い値に設定することができる。製造
上バラツキを考慮したホールド時間を設定する必要が無
いため、データ保持特性試験に要するテスト時間を短く
できる。また、本発明ではデータ保持試験の書き込みは
通常電圧にて行うため低電圧動作保証品に限定する必要
がないという効果もある。

【００２３】次に、本発明の第２の実施例について説明
する。図１に示す第１の実施例のテスト回路において
は、メモリセル特性と同じ特性を持たせるためにメモリ
セルと同一形状からなる高抵抗負荷素子とＮチャネル型
トランジスタをタイマー部に用いているが、Ｎチャネル
型トランジスタのドレインノードからＮＡＮＤ回路まで
の信号線に寄生する容量によりタイマー部の特性がメモ
リセル特性との間にズレが存在する。

【００２４】このズレを改善した本発明の第２の実施例
のテスト回路は、タイマー回路に設けるメモリセルと同
一形状からなる高抵抗負荷素子とＮチャネル型トランジ
スタを並列に接続することにより配線に寄生する容量の
影響を少なくしたものである。タイマー回路以外は第１
の実施例と同一構成である。この第２の実施例に用いる
タイマー回路の回路図を図３に示す。メモリセルと同一
形状を持つ高抵抗負荷とＮチャネル型トランジスタが並
列に接続され、Ｒ３１〜Ｒ３ｎまでの高抵抗の片側はＩ
Ｖ３の出力に並列に接続され、もう一方はＱ３１〜Ｑ３
ｎのドレインにそれぞれ接続される。Ｑ３１〜Ｑ３ｎの
Ｎチャネル型トランジスタのゲートとソースは全てＧＮ
Ｄに短絡され、Ｑ３１〜Ｑ３ｎのドレイン間はそれぞれ
接続されており、φｔｉｍｅｒに出力される。

【００２５】第２の実施例による回路を用いることによ
り、第１の実施例に比べてφｔｉｍｅｒはセル特性をさ
らに正確に示し、テストの安定性が増す効果がある。

【００２６】

【発明の効果】以上説明したように本発明では、半導体
スタティックＲＡＭのデータ保持特性試験のテスト回路
において、タイマー時間を決める素子にメモリセルと同
一形状の素子を用いることにより、製造上のバラツキに
応じて、自動的にセルノード電位低下のウェイト時間を
設定することが可能となり、従来、製造上のバラツキを
考慮してマージンを含んで長いテスト時間を設定してい
たデータ保持特性試験のテスト時間を短縮することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体スタティックＲ
ＡＭのデータ保持特性試験のテスト回路図。

【図２】図１の一実施例の動作を説明するための、試験
中の内部波形を示すグラフ。

【図３】本発明の第２の実施例を一例を示すタイマー回
路部の回路図。

【図４】従来の半導体スタティックＲＡＭのデータ保持
特性試験においてテスト回路を用いて行う場合のテスト
回路の等価回路図。

【図５】従来の半導体スタティックＲＡＭのデータ保持
特性試験において外部電源電圧を操作して試験を実施す
る場合の外部電源電圧と“Ｈ”レベルを保持しているセ
ルノードの遷移を示すグラフ。

【符号の説明】

ＩＶ１〜ＩＶ７ インバータ回路 ＮＡ１，ＮＡ２ ＮＡＮＤ回路 Ｑ１〜Ｑ７，Ｑ３１〜Ｑ３ｎ，Ｑ４４，Ｑ４６〜Ｑ４１
０ Ｎチャネル型トランジスタ Ｑ８，Ｑ４１〜Ｑ４３，Ｑ４５ Ｐチャネル型トラン
ジスタ Ｒ１〜Ｒ６，Ｒ３１〜Ｒ３ｎ，Ｒ４１，Ｒ４２ 抵抗
負荷

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 高抵抗負荷型メモリセルを有する半導体
   スタティックＲＡＭにおいて、任意の外部入力に応じて
   内部テスト信号を発生する内部テスト信号発生回路と、
   メモリセルとほぼ同一の構造を用いメモリセルノードと
   同一の時定数を有するタイマー回路と、前記タイマー回
   路により制御される内部降圧回路を有し、前記内部降圧
   回路の出力はメモリセルの電源に供給され、内部降圧電
   位は前記テスト信号活性後前記タイマー回路によって決
   まる一定期間の間外部電源電圧に比例した第１の降圧電
   位まで低下し、一定期間終了後は第２の降圧電位に変動
   することを特徴とするスタティックＲＡＭのテスト回
   路。
2. 【請求項２】 前記第１の降圧電位は前記第２の降圧電
   位よりも低いことを特徴とする請求項１記載のスタティ
   ックＲＡＭのテスト回路。
3. 【請求項３】 前記第２の降圧電位は２Ｖ以下であるこ
   とを特徴とする請求項１記載のスタティックＲＡＭのテ
   スト回路。
4. 【請求項４】 前記タイマー回路は複数の疑似メモリセ
   ルで構成されることを特徴とする請求項１記載のスタテ
   ィックＲＡＭのテスト回路。