CN103559908A - 振荡装置、振荡方法以及存储器装置 - Google Patents

振荡装置、振荡方法以及存储器装置 Download PDF

Info

Publication number
CN103559908A
CN103559908A CN201310395742.4A CN201310395742A CN103559908A CN 103559908 A CN103559908 A CN 103559908A CN 201310395742 A CN201310395742 A CN 201310395742A CN 103559908 A CN103559908 A CN 103559908A
Authority
CN
China
Prior art keywords
signal
oscillation
oscillator
circuit
cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310395742.4A
Other languages
English (en)
Inventor
富田浩由
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN103559908A publication Critical patent/CN103559908A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种振荡装置、振荡方法以及存储器装置。振荡装置包括以下部件：第一设定单元，输出振荡周期指定信号；计算单元，对振荡周期指定信号进行算术运算；以及振荡单元，产生具有基于经过所述算术运算后的振荡周期指定信号的周期的振荡信号。

Description

振荡装置、振荡方法以及存储器装置
本申请是申请日为2008年7月10日，题为“振荡装置、振荡方法以及存储器装置”，申请人为富士通半导体股份有限公司的发明专利申请No.200810126879.9的分案申请。
技术领域
本发明涉及振荡装置、振荡方法以及存储器装置。
背景技术
存储器包括振荡器，振荡器用于产生自更新(self-refresh)请求信号。遗憾地是，因为工艺变化，振荡器的振荡周期也有变化。因而不利的是，所需更新时间随半导体芯片的不同而变化。为了克服这个缺点，在试探测试中，改变每个半导体芯片更新请求信号的分频数。因此，更新请求信号的周期得到调整，以减少半导体芯片之间更新请求信号所需周期的变化。
存储器包括正常存储器单元和冗余存储器单元。在这种情况下出现的问题在于用冗余存储器单元代替正常存储器单元之前(下文中称为“冗余之前”)的第一试探测试和用冗余存储器单元代替正常存储器单元之后(下文中称为“冗余之后”)的第二试探测试之间的关系。在冗余之前的第一试探测试中，为了防止因为冗余之后的第二试探测试中不充分的更新操作造成的失效，必须将冗余之前的更新请求信号的周期设定得比冗余之后的更新请求信号的周期更长。但是，对于每个半导体芯片，难以用适当的余量将冗余之前的更新请求信号的周期设定得比冗余之后的更新请求信号的周期更长，这是因为不可能从外部得到随半导体芯片的不同而不同分频数。
日本专利特开No.2001-184860公开了一种具有自更新模式的半导体存储器装置。这种半导体存储器装置包括自更新期限改变器件，自更新期限改变器件接收预定的外部地址信号，基于预定的外部地址信号产生振荡周期控制信号，并根据振荡周期控制信号改变振荡电路的振荡周期，以改变自更新期限。
日本专利特开No.2006-4557公开了一种包括以下元件的半导体存储器装置。存储器阵列包括多个存储器单元，为了保持数据，每个存储器单元都需要更新操作。第一控制电路将预定数据写入存储器阵列的预定存储器单元(称为监视器单元)中。经过一个等于更新周期的时间间隔或者一个比更新周期短的预定时间间隔之后，第二控制电路从已经写入了预定数据的监视器单元中读取数据。第三控制电路将从监视器单元读取的数据与预定数据作比较，以测量误差数或误差率，并基于测得的误差数或误差率可变地控制更新周期。
发明内容
根据本发明的一个方案，提供一种振荡装置。这种振荡装置包括第一设定单元、计算单元以及振荡单元。第一设定单元输出振荡周期指定信号。计算单元对振荡周期指定信号进行算术运算。振荡单元产生振荡信号，所述振荡信号具有基于经过所述算术运算后的振荡周期指定信号的周期。
附图说明
图1是示出根据第一实施例的存储器装置的结构的方框图；
图2是说明存储器装置的操作的时序图；
图3包括曲线图，说明基于分频器获得的计数值在熔丝电路中设定分频数的方法；
图4是示出根据第二实施例的存储器装置的结构的方框图；
图5是示出根据第三实施例的存储器装置的结构的方框图；
图6是示出根据第四实施例的存储器装置的结构的方框图；
图7是示出控制电路和振荡器的电路图；
图8是示出另一控制电路和振荡器的电路图；
图9是示出另一控制电路和振荡器的电路图；
图10是示出根据第五实施例的存储器装置的结构的方框图；
图11是示出根据第六实施例的存储器装置的结构的方框图；
图12是示出存储器装置的结构的示意图；
图13是示出允许分频数在冗余之前的测试模式中具有余量的存储器装置的结构的示意图；以及
图14是示出允许分频数在冗余之前的测试模式中具有余量的另一存储器装置的结构的示意图。
具体实施方式
图12是示出存储器装置的结构的示意图。振荡装置1201产生更新请求信号S2。在测量模式中，测试电路1203指定分频数，并通过选择电路104将表示指定分频数的数据输出给分频器1206。振荡器1205输出振荡信号S1。分频器1206以指定的分频数将振荡信号S1分频，以输出更新请求信号S2。测量更新请求信号S2的周期并将用于校正所测周期中的变化的分频数写入熔丝电路1202。在正常模式中，熔丝电路1202通过选择电路1204将表示写入的分频数的数据输出给分频器1206。因此，振荡装置1201能够产生具有所需周期的更新请求信号S2。存储器1208存储数据。存储器控制电路1207响应于更新请求信号S2对存储器1208进行更新操作。
熔丝电路1202中分频数的设定必须能够在测试模式中被再现。此外，当冗余之前的分频数被设定为与冗余之后的分频数(在熔丝电路1202中设定)相比具有余量时，必须进行测试。
图13是示出用于在冗余之前的测试模式中提供分频数的余量的存储器装置的结构的示意图。下面描述图12和图13中的结构之间的区别。选择电路1301在冗余之前的测试模式中选择从外部提供的振荡信号SA1，并将所选择的信号输出作为振荡信号SA2。在冗余之后的测试模式中，选择电路1301选择从振荡器1205输出的振荡信号S1，并将所选择的信号输出作为振荡信号SA2。分频器1206将振荡信号SA2分频，以输出更新请求信号SA3。响应于更新请求信号SA3，存储器控制电路1207对存储器1208进行更新操作。
图14是示出用于在冗余之前的测试模式中提供分频数的余量的另一存储器装置的结构的示意图。下面描述图12和图14中的结构之间的区别。选择电路1401在冗余之前的测试模式中选择从外部提供的更新请求信号SB1，并将所选择的信号输出作为更新请求信号SB2。在冗余之后的测试模式中，选择电路1401选择从分频器1206输出的更新请求信号S2，并将所选择的信号输出作为更新请求信号SB2。响应于更新请求信号SB2，存储器控制电路1207对存储器1208进行更新操作。
图1是示出根据第一实施例的存储器装置的结构的方框图。图2是说明存储器装置的操作的时序图。振荡装置101包括熔丝电路102、测试电路103、选择电路104、振荡器105、分频器106、比较电路107以及加法电路111。振荡装置101产生更新请求信号S2。振荡装置101具有测量模式、测试模式和正常模式。下面描述振荡装置101的振荡方法。首先描述在测量模式中调整更新请求信号S2周期的方法。在测量模式中测试电路103输出表示分频数的数据。例如，能够从外部控制测试电路103输出的分频数。在测量模式中，选择电路104选择从测试电路103输出的分频数。熔丝电路102、测试电路103和选择电路104构成设定单元，用于设定分频器106的分频数。在测量模式中，加法电路111不进行加法运算或者加零。振荡器105和分频器106构成振荡单元。振荡器105响应于使能信号ST产生振荡信号S1。具体而言，当使能信号ST变成高电平时，振荡器105产生振荡信号并开始输出振荡信号S1。分频器(第一分频器)106包括计数器。分频器106通过选择电路104输出的分频数将振荡信号S1分频，以输出更新请求信号(第一分频信号)S2。此外，分频器106对输出作为振荡信号S1的脉冲数量(下文中称为振荡信号S1的振荡数量)进行计数，并输出计数值S3。此外，当使能信号ST变成高电平时，分频器106将计数值S3复位为零。当使能信号ST变成低电平时，分频器106停止计数并保持计数值S3。当使能信号ST变成低电平时，振荡器105可停止输出振荡信号S1。
使能信号ST处于高电平的周期(下文中称为高电平周期)例如为20μs。高电平周期可以改变。当使能信号ST处于高电平时，分频器106对振荡信号S1进行计数，以获得计数值S3。例如，对于使能信号ST处于高电平的长20μs的周期，计数值S3为24。分频器106(或者其中的计数器)可选择或者利用测试电路103指定的分频数(由来自加法电路111的第一信号指定的振荡数量)复位，或者不复位。在测量模式中，选择不复位。在测试模式和正常模式中，选择复位。测试电路103可输出大于24的分频数。振荡信号S1的周期表示为用使能信号ST的高电平周期(20μs)除以计数值S3获得的值。
当振荡数量范围为24到25时，计数值S3为24。遗憾的是，因为计数值S3是整数，所以出现误差。振荡信号S1的周期范围从20μs/24到20μs/25。在这种情况下，振荡信号S1周期的最大误差表示为20μs/24-20μs/25=20μs/(24×25)。
通过延长使能信号ST的高电平周期，能够缩小这个误差。例如，当使能信号ST的高电平周期被设定为200μs时，计数值S3大约为240，振荡信号S1周期的最大误差表示为200μs/240-200μs/241=200μs/(240×241)。因此，最大误差可以比高电平周期为20μs的情况小一个数量级。因此，在单次测量中能够高准确度地测量振荡信号S1的周期。
比较电路(比较器)107将计数值S3与基准值CNT作比较，输出比较结果信号S4。当计数值S3与基准值CNT一致时，比较结果信号S4表示一致，也就是充当一致信号。当计数值S3与基准值CNT不一致时，比较结果信号S4表示不一致，也就是充当不一致信号。可以例如经由地址线从外部提供表示基准值CNT的外部信号作为地址信号。输出电路108起输出缓冲器的作用，将比较结果信号S4输出到外部。改变基准值CNT，由此检测比较结果信号S4表示一致的基准值CNT。比较结果信号S4表示一致的基准值CNT被检测作为振荡信号S1的振荡数量，也就是计数值。
为了用外部地址作为基准值CNT来检测计数值S3，分频器106中的计数器构造为二进制计数器。在这种情况下，因为计数值S3为24，在二进制记数法中等于11000，所以可以通过将计数值S3与地址A10至A0(=LLL，LLLH，HLLL)作比较来检测计数值S3。在这种情况下，L(低电平)表示“0”，H(高电平)表示“1”。
图3示出说明基于分频器106获得的计数值来设定要写入熔丝电路102中的分频数的方法的曲线图。如上所述，能够检测分频器106的计数值S3。参照图3上方的曲线图，用使能信号ST的高电平周期除以计数值S3，从而获得振荡信号S1的振荡周期。随后，如图3下方的曲线图所示，用更新请求信号S2的所需周期除以振荡信号S1的振荡周期，从而获得分频数。所获得的分频数被写入熔丝电路102。包括激光熔丝电路或者电熔丝电路的熔丝电路存储分频数。
实际上，制定了示出分频器106的计数值S3与分频数之间关系的表格。利用该表格，基于分频器106的计数值S3来获得分频数。通过熔丝的烧断在熔丝电路102中设定分频数。
下面描述正常模式中产生更新请求信号S2的方法。熔丝电路102输出表示所写入的分频数的数据。在正常模式中，选择电路104选择从熔丝电路102输出的分频数。在正常模式中，加法电路111不进行加法运算或者加零。振荡器105响应于使能信号ST产生振荡信号。分频器106通过选择电路104输出的分频数将振荡信号S1分频，以产生更新请求信号S2。因此，能够产生具有所需周期的更新请求信号S2，并防止更新请求信号S2周期的变化。
例如要求更新操作的DRAM或者伪SRAM这样的存储器110存储数据。存储器控制电路(存储器控制器)109向应于更新请求信号S2对存储器110进行更新操作。更新操作是用于恢复电荷，使得DRAM中存储的数据不会丢失的操作。DRAM作为一种半导体存储器，通过将电荷存储在电容器中来保持信息。电荷将会随时间而减少。因此，当被搁置预定时间周期后，DRAM完全放电，DRAM中存储的信息丢失。为了防止信息丢失，DRAM需要以定期间隔进行更新操作，以恢复电荷。
存储器110具有多个正常存储器单元和多个冗余存储器单元。正常存储器单元和冗余存储器单元都充当存储数据的存储器单元。在测量模式与正常模式之间的测试模式中进行测试。
进行第一试探测试。第一试探测试要对冗余之前(也就是用冗余存储器单元代替正常存储器单元之前)的存储器装置进行。正常存储器单元和冗余存储器单元经受更新操作测试。在该测试中，用通过的冗余存储器单元代替失效的正常存储器单元。在第一试探测试之后可对熔丝电路102进行上述写入操作。
随后，进行第二试探测试。第二试探测试要对冗余之后(也就是用冗余存储器单元代替正常存储器单元之后)的存储器装置进行。正常存储器单元和代替后的冗余存储器单元经受更新操作测试。封装前要对包括半导体芯片的存储器装置进行第一和第二试探测试。
之后，进行最终测试。最终测试要对封装之后的存储器装置进行。正常存储器单元和代替后的冗余存储器单元经受更新操作测试。
在用于最终测试的测试模式中，使用与正常模式中周期相同的更新请求信号S2进行更新操作测试。例如，在最终测试模式和正常模式中，分频器106的分频数为20，更新请求信号S2的周期为420μs。在上述测量模式中，分频数“20”被写入熔丝电路102。因为选择电路104选择被写入熔丝电路102的分频数并且加法电路111不进行加法运算，所以分频器106用写入熔丝电路102的分频数进行分频。
在用于最终测试前的第二试探测试的测试模式中，在比最终测试更严格的条件下进行更新操作测试。如果在与最终测试相同的条件下进行第二试探测试，那么由于更新操作测试中的变化，勉强通过第二试探测试的存储器单元可能在最终测试中失效。为了避免这种不充分的测试，在比最终测试更严格的条件下进行作为第二试探测试的更新操作测试。具体而言，将第二试探测试中更新请求信号S2的周期设定为比最终测试中的长。更新请求信号S2的周期越长，更新周期就越长，从而增加了数据丢失的可能性。例如，在第二试探测试中，分频器106的分频数为21，更新请求信号S2的周期为450μs。熔丝电路102存储分频数“20”，选择电路104选择熔丝电路102中存储的分频数。加法电路111将计算因数NM(例如“1”)与熔丝电路102中存储的分频数(例如“20”)相加，并将所得分频数输出给分频器106。加法电路111实质上进行减法。分频器106利用从加法电路111输出的分频数(例如“21”)进行分频，并输出更新请求信号S2(周期例如为450μs)。
在用于第二试探测试前的第一试探测试的测试模式中，根据与上述相同的理由，在比第二试探测试更严格的条件下进行更新操作测试。具体而言，将第一试探测试中更新请求信号S2的周期设定为比第二试探测试中的长。例如，在第一试探测试中，分频器106的分频数为22，更新请求信号S2的周期为500μs。熔丝电路102存储分频数“20”，选择电路104选择熔丝电路102中存储的分频数。加法电路111将计算因数NM(例如“2”)与熔丝电路102中存储的分频数(例如“20”)相加，并将所得分频数输出给分频器106。分频器106利用从加法电路111输出的分频数(例如“22”)进行分频，并输出更新请求信号S2(周期例如为500μs)。
加法电路111进行计算使得冗余之前更新请求信号S2的周期比冗余之后更新请求信号S2的周期长。
如上所述，根据本实施例，在单次测量中能够高准确度地测量振荡信号S1的周期。有利的是，能够容易地防止更新请求信号S2周期的变化。
因为振荡器105产生的振荡信号S1的周期由于工艺变化而变化，所以熔丝电路102中存储的分频数随存储器装置中半导体芯片的不同而不同。在第一、第二试探测试中，加法电路111将计算因数NM作为适当的余量与熔丝电路102中存储的分频数相加。因此，即使熔丝电路102中存储的分频数随半导体芯片的不同而不同，也能够对每个半导体芯片的熔丝电路102中存储的分频数设定适当的余量。有利的是，能够适当地进行第一、第二试探测试。
图4是示出根据第二实施例的存储器装置的结构的方框图。通过对根据第一实施例的存储器装置(如图1所示)进一步设置高温设定单元401、低温设定单元402以及温度传感器403来获得根据本实施例的存储器装置(如图4所示)。下面描述本实施例与第一实施例之间的差异。优选地根据温度来改变更新请求信号S2的周期。因为存储器110中存储的电荷在高温下放电速度快，所以优选地将分频数设定为较小的值以缩短更新请求信号S2的周期。因为存储器110中存储的电荷在低温下放电速度慢，所以优选地将分频数设定为较大的值以延长更新请求信号S2的周期。因此，能够降低功耗。高温下较小的分频数被存入高温设定单元401。低温下较大的分频数被存入低温设定单元402。高温设定单元401和低温设定单元402都包括图1所示的熔丝电路102和测试电路103。温度传感器403检测温度。当温度传感器403测得的温度高于阈值时，选择电路104选择从高温设定单元401输出的分频数。当温度传感器403测得的温度低于阈值时，选择电路104选择从低温设定单元402输出的分频数。高温设定单元401、低温设定单元402和选择电路104构成设定单元，该设定单元用于根据温度传感器403测得的温度来设定分频器106的分频数。
首先，在高温(第一温度)下进行根据第一实施例的测量模式中的操作，以检测与振荡信号S1相关的计数值S3。随后，如参照图3所述，基于计数值S3获得高温下的分频数。在这种情况下，高温下更新请求信号S2的周期较短。之后分频数被写入高温设定单元401的熔丝电路102中。
随后，在低温(第二温度)下进行根据第一实施例的测量模式中的操作，以检测与振荡信号S1相关的计数值S3。随后，如参照图3所述，基于计数值S3获得低温下的分频数。在这种情况下，低温下更新请求信号S2的周期较长。之后分频数被写入低温设定单元402的熔丝电路102中。
在以上描述中，既测量了高温下的分频数，也测量了低温下的分频数。可以只测量高温下的分频数和低温下的分频数的其中任一个。例如，可以只测量高温下的分频数。通过将高温下的分频数乘以一个因数来获得低温下的分频数，所获得的值可存储在低温设定单元402中。在以上描述中提供两个温度范围，即高温范围和低温范围，并且在每个温度范围中设定分频数。可以在三个或更多的温度范围中设定分频数。
下面描述测试模式。第二实施例中的测试模式与第一实施例中的相同。在用于第一试探测试的测试模式中，当温度传感器403检测的温度高于阈值时，选择电路104选择从高温设定单元401的熔丝电路102输出的分频数。当温度传感器403检测的温度低于阈值时，选择电路104选择从低温设定单元402的熔丝电路102输出的分频数。加法电路111将计算因数NM(例如“2”)与从选择电路104输出的分频数(例如“20”)相加。分频器106通过从加法电路111输出的分频数(例如“22”)将振荡信号S1分频，并输出更新请求信号S2(周期例如为500μs)。
在用于第二试探测试的测试模式中，当温度传感器403检测的温度高于阈值时，选择电路104选择从高温设定单元401的熔丝电路102输出的分频数。当温度传感器403检测的温度低于阈值时，选择电路104选择从低温设定单元402的熔丝电路102输出的分频数。加法电路111将计算因数NM(例如“1”)与从选择电路104输出的分频数(例如“20”)相加。分频器106通过从加法电路111输出的分频数(例如“21”)将振荡信号S1分频，并输出更新请求信号S2(周期例如为450μs)。
在用于最终测试的测试模式中，当温度传感器403检测的温度高于阈值时，选择电路104选择从高温设定单元401的熔丝电路102输出的分频数。当温度传感器403检测的温度低于阈值时，选择电路104选择从低温设定单元402的熔丝电路102输出的分频数。加法电路111不进行加法运算，或者加零。分频器106通过从选择电路104输出的分频数(例如“20”)将振荡信号S1分频，并输出更新请求信号S2(周期例如为420μs)。
在正常模式中，振荡装置101以与第一实施例中相同的方式产生更新请求信号S2。当温度传感器403检测的温度高于阈值时，选择电路104选择从高温设定单元401的熔丝电路102输出的分频数。当温度传感器403检测的温度低于阈值时，选择电路104选择从低温设定单元402的熔丝电路102输出的分频数。加法电路111不进行加法运算，或者加零。分频器106通过从选择电路104输出的分频数(例如“20”)将振荡信号S1分频，并输出更新请求信号S2(周期例如为420μs)。
根据本实施例，能够以与第一实施例相似的方式在单次测量中高准确度地测量振荡信号S1的周期。有利的是，能够容易地防止更新请求信号S2周期的变化。
因为振荡器105产生的振荡信号S1的周期由于工艺变化而变化，所以每个熔丝电路102中存储的分频数随存储器装置中半导体芯片的不同而不同。在第一、第二试探测试中，加法电路111将计算因数NM作为适当的余量与熔丝电路102中存储的分频数相加。因此，即使熔丝电路102中存储的分频数随半导体芯片的不同而不同，也能够对每个半导体芯片的熔丝电路102中存储的分频数设定适当的余量。有利的是，能够适当地进行第一、第二试探测试。
图5是示出根据第三实施例的存储器装置的结构的方框图。通过对根据第一实施例的存储器装置(图1)进一步设置熔丝电路501、测试电路502、选择电路503、分频器504和温度传感器505来获得根据本实施例的存储器装置(图5)。振荡器105、分频器106和504构成振荡单元。下面描述本实施例与第一实施例之间的差异。
熔丝电路102、测试电路103和选择电路104构成第一设定单元，用于设定第一分频器106的分频数。熔丝电路501、测试电路502和选择电路503构成第二设定单元，用于设定第二分频器504的分频数。
熔丝电路102和测试电路103输出高温下的分频数。在测量模式中，选择电路104选择从测试电路103输出的分频数。分频器106对振荡信号S1的振荡数量进行计数，并输出计数值S3。以与第一实施例相似的方式，基于所检测的计数值S3获得高温下的分频数，并将所获得的分频数写入熔丝电路102。
熔丝电路501和测试电路502输出低温下的分频数。将写入熔丝电路102的分频数乘以一个因数而获得的分频数被写入熔丝电路501。在测量模式中，选择电路503选择从测试电路502输出的分频数。在正常模式中，选择电路503选择从熔丝电路501输出的分频数。选择电路503将所选择的分频数输出给分频器504。温度传感器505检测温度。当温度传感器505所检测的温度低于阈值时，分频器504用选择电路503输出的分频数将第一分频器106输出的更新请求信号(第一分频信号)S2分频，然后输出更新请求信号(第二分频信号)S5。当温度传感器505所检测的温度高于阈值时，分频器504输出更新请求信号S2作为更新请求信号S5。分频器504根据所检测的温度输出在高温下获得的更新请求信号或者在低温下获得的更新请求信号。在高温下，分频数小，更新请求信号S5周期短。在低温下，分频数大，更新请求信号S5周期长。存储器控制电路109响应于更新请求信号S5对存储器110进行更新操作。
以与第一实施例相同的方式，在测量模式、用于最终测试的测试模式以及正常模式中加法电路111不进行加法运算。在用于第一试探测试的测试模式中，加法电路111加入计算因数NM(例如“2”)。在用于第二试探测试的测试模式中，加法电路111加入计算因数NM(例如“1”)。
分频器504可以以与分频器106相似的方式对更新请求信号S2的振荡数量进行计数。比较电路107可以将分频器504所获得的计数值与基准值CNT作比较，并将比较结果信号输出给输出电路108。可以基于分频器504输出的计数值来获得低温下的分频数，并且可以以与第一实施例相似的方式将低温下的分频数写入熔丝电路501。
图6是示出根据第四实施例的存储器装置的结构的方框图。通过对根据第一实施例的存储器装置(图1)进一步设置控制电路601来获得根据本实施例的存储器装置(图6)。下面描述本实施例与第一实施例之间的差异。在第一实施例中，通过控制分频数来调整更新请求信号S2的周期。根据本实施例，通过控制恒定电流或恒定电压来调整更新请求信号S2的周期。
熔丝电路102和测试电路103通过选择电路104向加法电路111输出指定恒定电流或恒定电压的指定信号。以与第一实施例相同的方式，在测量模式、用于最终测试的测试模式以及正常模式中加法电路111不进行加法运算。在用于第一、第二试探测试的每一个的测试模式中，加法电路111将计算因数NM与作为选择电路104输出的指定信号所指定的恒定电流或恒定电压的值相加。
控制电路(控制器)601根据加法电路111输出的指定信号产生恒定电流或恒定电压。振荡器105以根据所产生的恒定电流或恒定电压的时间间隔产生振荡信号S1。振荡信号S1的周期根据恒定电流或恒定电压而改变。分频器106将振荡信号S1分频以输出更新请求信号S2，并对振荡信号S1计数以输出计数值S3。存储器装置的其它操作与第一实施例中的相同。
图7是示出控制电路601和振荡器105的电路图。控制电路601起恒定电压产生电路的作用。电流源701和可变电阻器702串联连接在电源电压与基准电势之间。比较器703输出表示可变电阻器702两端的电压与振荡器105两端的电压之间的比较结果的信号。p沟道MOS场效应晶体管704的源极连接电源电压，栅极连接比较器703的输出端子，漏极连接振荡器105。通过改变可变电阻器702的电阻能够控制提供给振荡器105的恒定电压。振荡器105以根据恒定电压的时间间隔产生振荡信号。
图8是示出另一控制电路601和振荡器105的电路图。控制电路601起恒定电流产生电路的作用。n沟道MOS场效应晶体管802的源极连接基准电势，栅极和漏极通过电流源801连接电源电压。另一n沟道MOS场效应晶体管803的源极连接基准电势，栅极连接晶体管802的栅极，漏极通过振荡器105连接电源电压。晶体管803的沟道宽度(栅极宽度)是晶体管802的沟道宽度的整数倍，并且可变。具体而言，晶体管803包括多个并联连接的晶体管元件。通过改变并联连接的晶体管元件的数量能够控制晶体管803的沟道宽度。通过改变晶体管803的沟道宽度能够控制提供给振荡器105的恒定电流。振荡器105以根据恒定电流的时间间隔产生振荡信号。
图9是示出另一控制电路601和振荡器105的电路图。控制电路601起恒定电流产生电路的作用。p沟道MOS场效应晶体管901的源极连接电源电压，栅极和漏极通过电流源903连接基准电势。p沟道MOS场效应晶体管902的源极连接电源电压，栅极连接晶体管901的栅极，漏极通过振荡器105连接基准电势。晶体管902的沟道宽度(栅极宽度)是晶体管901的沟道宽度的整数倍，并且可变。具体而言，晶体管902包括多个并联连接的晶体管元件。通过改变并联连接的晶体管元件的数量能够控制晶体管902的沟道宽度。通过改变晶体管902的沟道宽度能够控制提供给振荡器105的恒定电流。振荡器105以根据恒定电流的时间间隔产生振荡信号。
振荡器105包括连接成回路的多个反相器。控制电路601可控制恒定电流或恒定电压，还调整每个反相器节点处的电容，以确定振荡器105中每个反相器的延迟时间，从而控制振荡信号S1的周期。在这种情况下，熔丝电路102和测试电路103输出电容指定信号。
加法电路111进行计算使得冗余之前振荡信号S1的周期和更新请求信号S2的周期分别比冗余之后振荡信号S1的周期和更新请求信号S2的周期长。
根据本实施例，能够以与第一实施例相似的方式在单次测量中高准确度地测量振荡信号S1的周期。有利的是，能够容易地防止更新请求信号S2周期的变化。
因为振荡器105产生的振荡信号S1的周期由于工艺变化而变化，所以熔丝电路102中存储的分频数随存储器装置中半导体芯片的不同而不同。在第一、第二试探测试中，加法电路111将计算因数NM作为适当的余量与熔丝电路102中存储的分频数相加。因此，即使熔丝电路102中存储的分频数随半导体芯片的不同而不同，也能够对每个半导体芯片的熔丝电路102中存储的分频数设定适当的余量。有利的是，能够适当地进行第一、第二试探测试。
图10是示出根据第五实施例的存储器装置的结构的方框图。通过对根据第一实施例的存储器装置(图1)进一步设置熔丝电路1001、测试电路1002和选择电路1003来获得根据本实施例的存储器装置(图10)。下面描述本实施例与第一实施例之间的差异。
在测量模式和测试模式中，测试电路1002通过选择电路1003向加法电路111输出计算因数NM。当存储器装置通过测试时，将计算因数“0”写入熔丝电路1001。包括激光熔丝电路或者电熔丝电路的熔丝电路1001存储计算因数。在正常模式中，熔丝电路1001通过选择电路1003向加法电路111输出计算因数NM“0”。加法电路111将计算因数NM“0”与选择电路104输出的分频数相加。其它操作与第一实施例中的相同。
假定存储器装置在第一实施例的第二试探测试或最终测试中失效。在这种情况下，利用周期更短的更新请求信号S2，存储器装置可通过测试。此外，根据产品规格，更新请求信号S2的周期必须比预定值长，或者可以比该值短。因此，针对存储器装置是否可用作更新请求信号S2周期可以更短的产品进行再测试。如果存储器装置通过再测试，则将该存储器装置作为具有放宽的规格的产品装运。
在用于再测试的测试模式中，测试电路1002通过选择电路1003向加法电路输出负的计算因数NM(例如“-1”)。选择电路104将熔丝电路102中存储的分频数(例如“20”)输出给加法电路111。加法电路111将计算因数NM(例如“-1”)与熔丝电路102中的分频数(例如“20”)相加，输出较小的分频数(例如“19”)。分频器106用加法电路111输出的分频数将振荡信号S1分频，并输出周期较短的更新请求信号S2。在这种状态下，存储器110经受更新操作测试。如果存储器装置通过该测试，则将上述测试中使用的计算因数NM(例如“-1”)写入熔丝电路1001。熔丝电路1001充当计算因数输出单元，用于将计算因数NM作为固定值输出给加法电路111。
装运之后，存储器装置进入正常模式。在正常模式中，选择电路1003选择写入在熔丝电路1001中的计算因数，选择电路104选择写入在熔丝电路102中的分频数。加法电路111将熔丝电路1001中的计算因数NM与熔丝电路102中的分频数相加。分频器106用加法电路111输出的最终分频数将振荡信号S1分频，以产生周期较短的更新请求信号S2。
图11是示出根据第六实施例的存储器装置的结构的方框图。通过对根据第四实施例的存储器装置(图6)进一步设置熔丝电路1001、测试电路1002和选择电路1003来获得根据本实施例的存储器装置(图11)。下面描述本实施例与第四实施例之间的差异。本实施例通过将第五实施例应用于第四实施例而获得。
在测量模式和测试模式中，测试电路1002通过选择电路1003向加法电路111输出计算因数NM。当存储器装置通过测试时，将计算因数“0”写入熔丝电路1001。在正常模式中，熔丝电路1001通过选择电路1003向加法电路111输出计算因数NM“0”。加法电路111将计算因数NM“0”与作为选择电路104输出的指定信号所指定的恒定电流或恒定电压的值相加。其它操作与第四实施例中的相同。
以与第五实施例相似的方式，假定存储器装置在第二试探测试或最终测试中失效。关于存储器装置是否可用作更新请求信号S2周期可以更短的产品进行再测试。如果存储器装置通过再测试，则将存储器装置作为具有放宽的规格的产品装运。
在用于再测试的测试模式中，测试电路1002通过选择电路1003向加法电路111输出用于缩短振荡信号S1周期的计算因数NM。选择电路104将从熔丝电路102提供的指定恒定电流或恒定电压的指定信号输出给加法电路111。加法电路111将计算因数NM与指定信号所指定的恒定电流或恒定电压相加，并将所得到的指定信号输出给控制电路601。控制电路601基于加法电路111输出的指定信号，产生恒定电流或恒定电压。振荡器105基于所产生的恒定电流或恒定电压，产生周期较短的振荡信号S1。分频器106将振荡信号S1分频，以产生周期较短的更新请求信号S2。在这种状态下，存储器110经受更新操作测试。如果存储器装置通过该测试，则将上述测试中使用的计算因数NM写入熔丝电路1001。熔丝电路1001充当计算因数输出单元，用于将计算因数NM作为固定值输出给加法电路111。
装运之后，存储器装置进入正常模式。在正常模式中，选择电路1003选择写入在熔丝电路1001中的计算因数，选择电路104选择熔丝电路102输出的指定信号。加法电路111将熔丝电路1001中的计算因数NM与熔丝电路102输出的指定信号所指定的恒定电流或恒定电压相加。控制电路601基于加法电路111输出的所得到的指定信号产生恒定电流或恒定电压。振荡器105产生振荡信号S1，振荡信号S1具有基于所产生的恒定电流或恒定电压的周期。分频器106将振荡信号S1分频，以产生周期较短的更新请求信号S2。
在上述第一至第六实施例中，描述了加法电路111进行加法运算或减法运算的情况。可以使用进行乘法运算或除法运算的计算单元。在这种情况下，计算单元111利用计算因数NM对选择电路104输出的振荡周期指定信号所指定的振荡周期(或者由指定信号所指定的分频数、恒定电流或恒定电压)进行算术运算。因为对振荡周期指定信号进行算术运算，所以能够考虑到振荡信号周期的变化将适当的余量包括在振荡信号周期中。
上述实施例是用于实施本发明的实例。应理解的是，本发明并不限于这些实施例，对于本发明可做出各种变型和改型而不脱离本发明的精神和范围。
本申请基于2007年7月10日提交的在先日本专利申请No.2007-181366并要求其优先权，通过参考将其全部内容合并在本申请中。

Claims (8)

1.振荡装置，包括：
第一设定单元(102，103，104)，该第一设定单元(102，103，104)被配置为基于操作模式选择第一振荡周期指定信号；
计算单元(111)，该计算单元(111)通过使用一计算因数NM，基于所述操作模式对所述第一振荡周期指定信号进行算术运算，所述计算因数NM是根据所述操作模式设定的；以及
振荡单元(105，106，107)，该振荡单元(105，106，107)被配置为产生与基于经过所述算术运算后的计算后第一振荡周期指定信号的周期相应的第一振荡信号，其中
所述振荡单元包括：
控制器(601，901，902，903)，该控制器(601，901，902，903)产生基于所述计算后第一振荡周期指定信号的电流；
振荡器，该振荡器产生与基于所产生的电流的周期相应的第二振荡信号；以及
第一分频器，该第一分频器将所述第二振荡信号分频。
2.振荡装置，包括：
第一设定单元(102，103，104)，该第一设定单元(102，103，104)被配置为基于操作模式选择第一振荡周期指定信号；
计算单元(111)，该计算单元(111)通过使用一计算因数NM，基于所述操作模式对所述第一振荡周期指定信号进行算术运算，所述计算因数NM是根据所述操作模式设定的；以及
振荡单元(105，106，107)，该振荡单元(105，106，107)被配置为产生与基于经过所述算术运算后的计算后第一振荡周期指定信号的周期相应的第一振荡信号，其中
所述振荡单元包括：
控制器(601，701，702，703)，该控制器(601，701，702，703)产生基于所述计算后第一振荡周期指定信号的电压；
振荡器，该振荡器产生与基于所产生的电压的周期相应的第二振荡信号；以及
第一分频器，该第一分频器将所述第二振荡信号分频。
3.一种存储器系统，包括：
第一设定单元(102，103，104)，该第一设定单元(102，103，104)被配置为基于操作模式选择第一振荡周期指定信号；
计算单元(111)，该计算单元(111)通过使用一计算因数NM，基于所述操作模式对所述第一振荡周期指定信号进行算术运算，所述计算因数NM是根据所述操作模式设定的；
振荡单元(105，106，107)，该振荡单元(105，106，107)被配置为产生与基于经过所述算术运算后的计算后第一振荡周期指定信号的周期相应的第一振荡信号；
存储器，该存储器存储数据；以及
存储器控制器，该存储器控制器响应于所述振荡信号对所述存储器进行更新操作。
4.如权利要求3所述的存储器系统，其中所述存储器包括正常存储器单元和冗余存储器单元，并且
所述计算单元进行算术运算以使得所述振荡信号在正常存储器单元被冗余存储器单元代替之前的周期长于该正常存储器单元被该冗余存储器单元代替之后的周期。
5.一种用于振荡装置的振荡方法，包括：
基于操作模式从第一设定单元(102，103，104)输出第一振荡周期指定信号；
通过使用一计算因数NM，基于所述操作模式对所述第一振荡周期指定信号进行算术运算，所述计算因数NM是根据所述操作模式设定的；以及
产生与基于经过所述算术运算后的计算后第一振荡周期指定信号的周期相应的振荡信号。
6.如权利要求5所述的用于振荡装置的振荡方法，还包括：
通过振荡器产生振荡信号；以及
通过基于计算后振荡周期指定信号的分频数将所述振荡信号分频。
7.如权利要求5所述的振荡方法，还包括：
产生与基于计算后振荡周期指定信号的周期相应的振荡信号；以及
将所述振荡信号分频。
8.如权利要求5所述的用于振荡装置的振荡方法，还包括：
通过所述振荡器，在特定周期内产生第一振荡信号；
在所述特定周期内对所述第一振荡信号的振荡数量进行计数；
存储所述振荡数量；
根据所述振荡数量输出振荡周期指定信号；
对所述振荡周期指定信号进行算术运算；以及
产生具有基于计算后振荡周期指定信号的周期的第二振荡信号。
CN201310395742.4A 2007-07-10 2008-07-10 振荡装置、振荡方法以及存储器装置 Pending CN103559908A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007181366A JP5018292B2 (ja) 2007-07-10 2007-07-10 メモリ装置
JP2007-181366 2007-07-10

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN200810126879.9A Division CN101345080B (zh) 2007-07-10 2008-07-10 振荡装置、振荡方法以及存储器装置

Publications (1)

Publication Number Publication Date
CN103559908A true CN103559908A (zh) 2014-02-05

Family

ID=39864893

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200810126879.9A Active CN101345080B (zh) 2007-07-10 2008-07-10 振荡装置、振荡方法以及存储器装置
CN201310395742.4A Pending CN103559908A (zh) 2007-07-10 2008-07-10 振荡装置、振荡方法以及存储器装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200810126879.9A Active CN101345080B (zh) 2007-07-10 2008-07-10 振荡装置、振荡方法以及存储器装置

Country Status (5)

Country Link
US (1) US8027220B2 (zh)
EP (1) EP2015308B1 (zh)
JP (1) JP5018292B2 (zh)
KR (1) KR100954132B1 (zh)
CN (2) CN101345080B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053530B1 (ko) * 2009-07-31 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치의 온도 측정 범위 보정 회로
KR20150026227A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102433093B1 (ko) 2016-06-01 2022-08-18 에스케이하이닉스 주식회사 리프레쉬 제어 장치 및 이를 포함하는 메모리 장치
CN107767895B (zh) * 2016-08-23 2021-02-19 中电海康集团有限公司 一种可调节工作频率的存储器及其调节方法
US20190378564A1 (en) * 2018-06-11 2019-12-12 Nanya Technology Corporation Memory device and operating method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060023545A1 (en) * 2004-07-16 2006-02-02 Elpida Memory Inc. Refresh period generating circuit
CN1758374A (zh) * 2004-08-31 2006-04-12 株式会社东芝 半导体存储装置
US20060146628A1 (en) * 2004-12-30 2006-07-06 Cho Jin H Control circuit for refresh oscillator

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02105389A (ja) * 1988-10-13 1990-04-17 Matsushita Electron Corp ダイナミック型記憶装置
JP2661222B2 (ja) * 1988-12-19 1997-10-08 日本電気株式会社 パルス出力装置
JP2977346B2 (ja) * 1991-11-20 1999-11-15 株式会社 沖マイクロデザイン 半導体メモリ装置
JPH06259962A (ja) * 1991-11-20 1994-09-16 Oki Micro Design Miyazaki:Kk 半導体メモリ装置
JPH05189960A (ja) * 1992-01-10 1993-07-30 Sharp Corp 半導体記憶装置
JPH06232699A (ja) * 1993-02-03 1994-08-19 Mazda Motor Corp パルス発生装置
JPH0823266A (ja) * 1994-07-11 1996-01-23 Mitsubishi Electric Corp 電圧制御発振装置
JPH08139575A (ja) * 1994-11-14 1996-05-31 Oki Electric Ind Co Ltd パルス出力回路
JP3862306B2 (ja) * 1995-06-23 2006-12-27 三菱電機株式会社 半導体装置
JP3315842B2 (ja) * 1995-09-26 2002-08-19 富士通株式会社 半導体集積回路装置
JPH09171682A (ja) * 1995-12-21 1997-06-30 Nec Corp 半導体記憶装置及びその製造方法
JP2000341119A (ja) 1999-05-31 2000-12-08 Nec Corp クロック発振回路
JP2001014896A (ja) * 1999-06-24 2001-01-19 Mitsubishi Electric Corp 半導体記憶装置
JP4454083B2 (ja) * 1999-11-29 2010-04-21 株式会社ルネサステクノロジ 半導体記憶装置
JP3949331B2 (ja) * 1999-12-24 2007-07-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP3587144B2 (ja) * 2000-08-25 2004-11-10 松下電器産業株式会社 半導体記憶装置及びその検査方法
JP2003030983A (ja) * 2001-07-13 2003-01-31 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
US6891404B2 (en) 2002-06-11 2005-05-10 Infineon Technologies Auto-adjustment of self-refresh frequency
US7242223B1 (en) * 2003-03-10 2007-07-10 National Semiconductor Corporation Clock frequency monitor
JP4237109B2 (ja) 2004-06-18 2009-03-11 エルピーダメモリ株式会社 半導体記憶装置及びリフレッシュ周期制御方法
JP2009021707A (ja) * 2007-07-10 2009-01-29 Fujitsu Microelectronics Ltd 発振装置、その調整方法及びメモリ装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060023545A1 (en) * 2004-07-16 2006-02-02 Elpida Memory Inc. Refresh period generating circuit
CN1758374A (zh) * 2004-08-31 2006-04-12 株式会社东芝 半导体存储装置
US20060146628A1 (en) * 2004-12-30 2006-07-06 Cho Jin H Control circuit for refresh oscillator

Also Published As

Publication number Publication date
EP2015308A1 (en) 2009-01-14
US8027220B2 (en) 2011-09-27
JP5018292B2 (ja) 2012-09-05
KR20090005981A (ko) 2009-01-14
EP2015308B1 (en) 2011-10-19
JP2009020933A (ja) 2009-01-29
KR100954132B1 (ko) 2010-04-20
CN101345080A (zh) 2009-01-14
CN101345080B (zh) 2014-01-22
US20090016136A1 (en) 2009-01-15

Similar Documents

Publication Publication Date Title
CN101345081B (zh) 振荡装置、调节振荡装置的方法和存储器
KR100238997B1 (ko) 반도체장치 및 그 시험장치
KR100926621B1 (ko) 집적 회로, 집적 회로의 테스트 방법 및 집적 회로의테스트 결과 생성 방법
CN101345080B (zh) 振荡装置、振荡方法以及存储器装置
US7545699B2 (en) Semiconductor memory device with partial refresh function
JP2007037097A (ja) 第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法
JP2013131277A (ja) 半導体装置及びその製造方法
CN101741352A (zh) 频率随温度变化的振荡器
EP2202753B1 (en) Information processing system with longevity evaluation
JPH08315598A (ja) テスト機能内蔵メモリ集積回路
KR20040004099A (ko) 집적 회로 및 집적 회로 테스팅 방법
GB2403079A (en) Ferroelectric Memory with Dynamic Reference Voltage Adjustment
KR970051423A (ko) 반도체 메모리의 셀프 번인(Burn-in)회로
KR102165373B1 (ko) 동적 스태틱 랜덤 액세스 메모리 (ｓｒａｍ) 어레이 특징화
KR100808578B1 (ko) 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치
JP2016081547A (ja) 不揮発性記憶装置及び不揮発性記憶装置の制御方法
US20150078101A1 (en) Methods and apparatuses for alternate clock selection
KR100892725B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 주기 측정 회로
JP5338357B2 (ja) メモリ制御装置及びその遅延量測定方法
KR100894104B1 (ko) 셀프 리프래쉬 주기 측정 회로
JP3019371B2 (ja) 半導体集積回路装置
JPH0359876A (ja) ダイナミック型半導体メモリのリフレッシュ信号生成回路
KR20000046209A (ko) 셀프 리프레쉬 회로
JPS6132299A (ja) 半導体メモリ
JPS62251859A (ja) アドレスロ−ルコ−ル回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150601

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150601

Address after: Kanagawa

Applicant after: Co., Ltd. Suo Si future

Address before: Kanagawa

Applicant before: Fujitsu Semiconductor Co., Ltd.

WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140205

WD01 Invention patent application deemed withdrawn after publication