KR20000046209A - 셀프 리프레쉬 회로 - Google Patents

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Abstract

본 발명은 온도뿐만 아니라 전압 및 공정변화에 따라 그에 적절한 리프레쉬 주기를 결정하여 소비전력을 감소시키고 소자의 신뢰성을 개선시키는데 적당한 셀프 리프레쉬 회로를 제공하기 위한 것으로, 일입력단의 레퍼런스 전압과 다른 일측 입력단의 전압을 비교하는 비교부와, 상기 비교부를 인에이블 시키기 위한 인에이블 신호를 출력하는 인에이블 신호 출력부와, 상기 비교부의 일측 입력단에 연결되며 복수개의 셀 커패시터로 이루어진 셀 커패시터부와, 상기 비교부의 일측 입력단에 연결되며 복수개의 셀 트랜지스터들로 이루어져 상기 일측 입력단으로 인가되는 리키지 전류를 바이패스 시키는 리키지 경로부와, 상기 비교부의 일측 입력단을 일정레벨로 프리챠지시키는 프리챠지 회로부로 구성되어 셀프 리프레쉬 회로의 주기를 결정하고 보상하는 셀프 리프레쉬 주기 보상회로부; 상기 비교부의 출력신호와 셀프 리프레쉬 인에이블 신호 및 디스에이블 신호를 받아 로우 어드레스 인에이블 신호 및 어드레스를 발생하여 로우 리프레쉬 동작을 완료시킨 후, 상기 로우 리프레쉬 동작동안 외부 환경변화에 따른 리프레쉬 주기를 결정하기 위한 제어신호를 상기 셀프 리프레쉬 주기 보상회로부로 출력하는 셀프 리프레쉬 컨트롤부를 포함하여 구성된다.

Description

셀프 리프레쉬 회로
본 발명은 반도체 장치에 관한 것으로 특히, 리프레쉬 주기를 결정하는 셀 트랜지스터 및 셀 커패시터를 모델링하여 셀프 리프레쉬 주기를 결정하므로서 온도, 전압뿐만 셀 공정변화에 따른 리프레쉬 타임의 변화를 보상하도록하여 셀프 리프레쉬 전류를 최소화하기 위한 셀프 리프레쉬 회로에 관한 것이다.
통상, 셀 커패시터에는 전하의 형태로 데이터가 저장되는데, 커패시터가 완벽하지 않아 저장된 전하는 리키지 커런트에 의해 외부로 소멸된다.
따라서, 데이터가 완전히 소멸되기 이전에 데이터를 꺼내서 읽어보고 다시 써넣는 반복된 과정이 필요한데, 이를 리프레쉬 동작이라 하며 리프레쉬 동작을 위해 리프레쉬 회로가 필요하다.
일반적으로 리프레쉬 동작은 /RAS(Row Address Strobe)를 "H"에서 "L"로하여 로우 어드레스에 해당하는 워드라인을 온(On)시킨 뒤, 센스앰프를 활성화시킴으로써 이루어지는데, 밖으로 데이터의 출입이 없이 센스앰프만을 동작시키는 RAS-리프레쉬 방식과, 라이트 동작, 리드동작 동안에 리프레쉬 동작을 행하는 방식의 두 가지가 있다.
특정 메모리 셀에 한 번 리플레쉬 한 뒤 다시 리프레쉬할 때까지의 간격을 리프레쉬 타임이라 부르며, 디램의 전체 셀을 완전히 리프레쉬 하기 위해 필요한 /RAS신호의 수를 리프레쉬 사이클 이라 부른다.
리프레쉬 타임은 전체 메모리 셀의 데이터를 리드하기 직전까지의 시간으로 메모리 셀의 공정이나 셀의 크기 등에 관련된다.
이 값은 메모리의 세대에 따라 달라진다.
원칙적으로는 리프레쉬 동작에서는 컴퓨터가 디램을 사용할 수 없다. 4M 디램의 경우, 16ms동안 1024번의 리프레쉬 동작을 해야 하므로 리프레쉬 주기는 15.625㎲이다.
1회의 리프레쉬 동작에 소요되는 시간은 통상의 리드동작 사이클과 같으며, 이 시간이 지나면 다시 외부 컴퓨터가 디램을 사용할 수 있다.
리프레쉬 동작 때문에 디램을 사용하지 못하는 비율을 Busy Rate라고 부르며, 이 값은 작을수록 좋다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 구성도이다.
도 1에 도시된 바와 같이, 로우 어드레스를 받아들이는 로우 어드레스 버퍼부(11)와, 칼럼 어드레스를 받아들이는 칼럼 어드레스 버퍼부(12)와, 상기 로우 어드레스 버퍼부(11)에서 출력되는 어드레스를 디코딩하여 해당 워드라인을 선택하는 로우 디코더부(13)와, 상기 칼럼 어드레스 버퍼부(12)에서 출력되는 어드레스를 디코딩하여 해당 비트라인을 선택하는 칼럼 디코더부(14)와, 데이터를 저장하고 있는 메모리 셀 어레이부(15)와, 그리고 리프레쉬 회로부(16)로 구성된다.
여기서, 리프레쉬 회로부(16)는 리프레쉬 동작을 위한 제어신호를 발생하는 CBR디코더부(16a)와, 상기 CBR디코더부(16a)의 제어신호를 받아 상기 로우 어드레스 디코더부(13)의 입력 어드레스를 컨트롤하는 리프레쉬 카운터부(16b)와, 상기 CBR디코더부(16a)의 제어신호를 받아 리프레쉬 인에이블 신호를 출력하는 리프레쉬 인에이블 신호 출력부(16c)와, 상기 인에이블 신호가 입력되면 일정주기를 갖는 펄스를 발생하는 펄스 발생부(16d)와, 리프레쉬 모드시 복수개의 레퍼런스 전압을 발생하는 리프레쉬 전압 발생부(16e)와, 상기 리프레쉬 전압 발생부(16e)를 제어하는 리프레쉬 컨트롤부(16f)와, 상기 리프레쉬 컨트롤부(16f)의 제어신호에 따라 상기 리프레쉬 전압 발생부(16e)에서 출력되는 레퍼런스 전압이 온도에 의해 변화되는 정도를 감지하는 온도감지부(16g)와, 상기 온도 감지부(16g)에 의해 감지된 온도에 따라 상기 펄스발생부(16d)에서 출력되는 펄스의 주기를 조절하는 온도 조절부(16h)와, 상기 온도 조절부(16h)에 의해 주기가 조절된 펄스로부터 리프레쉬 주기를 결정하여 이를 상기 리프레쉬 카운터부(16b)로 전달하는 주파수 분주기(16i)를 포함하여 구성된다.
이와 같이 구성된 종래 반도체 메모리장치의 동작을 설명하면 다음과 같다.
널리 알려진 바와 같이, 메모리 셀 어레이부(15)에 저장된 데이터가 완전히 소멸되기 이전에 데이터를 꺼내서 읽어보고 다시 써넣는 반복된 과정인 리프레쉬 동작을 위해 리프레쉬 회로가 필요하다.
상기 리프레쉬 동작을 위해서는 먼저, CBR디코더부(16a)에서 현재 리프레쉬 모드임을 알리는 제어신호를 상기 리프레쉬 인에이블 신호 출력부(16c)로 전달한다.
이에 리프레쉬 인에이블 신호 출력부(16c)는 리프레쉬 인에이블 신호를 출력하게 되고, 이때부터 펄스 발생부(16d)는 일정주기를 갖는 펄스를 발생한다.
상기 일정주기의 펄스는 온도 조절부(16h)로 전달되어 상기 온도 감지부(16g)에 의해 감지된 온도에 따라 주기가 적절히 변경된다.
따라서, 상기 변경된 주기를 갖는 펄스는 주파수 분주기(16i)에 의해 리프레쉬 주기가 결정되어 진다.
이에 주파수 분주기(16i)에 의해 결정된 주기에 따라 상기 리프레쉬 카운터부(16b)가 동작하게 된다.
이와 같은 종래 리프레쉬 회로는 온도 감지부 및 온도 조절부를 이용하여 온도 변화에 따른 온도를 보상하여 리프레쉬 주기를 결정한 후, 주기에 따라 리프레쉬 동작을 수행하게 된다.
그러나 상기와 같은 종래 리프레쉬 회로는 다음과 같은 문제점이 있었다.
리프레쉬 동작시 리프레쉬 주기는 온도에만 대처할 수 있을 뿐, 전압이나 공정변화에는 대처하지 못하기 때문에 상기 전압 및 공정변화에 따른 적절한 주기가 결정되지 못하므로 리프레쉬 주기가 짧아질 경우, 과도한 전력소모를 초래한다.
또한, 리프레쉬 주기가 길어질 경우에는 셀의 불량을 유발하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로써, 온도뿐만 아니라 전압 및 공정변화에 따라 그에 적절한 리프레쉬 주기를 결정하여 소비전력을 감소시키고 소자의 신뢰성을 개선시키는데 적당한 셀프 리프레쉬 회로를 제공하는데 그 목적이 있다.
도 1은 종래 리프레쉬 회로를 이용한 반도체 메모리장치의 구성도
도 2는 본 발명의 셀프 리프레쉬 회로의 구성블록도
도 3은 도 2의 셀프 리프레쉬 컨트롤부의 상세구성도
도 4는 도 2의 셀 커패시터부의 상세구성도
도 5는 도 2의 리키지 경로부의 상세구성도
도 6은 도 2의 프리챠지 회로부의 상세구성도
도 7은 본 발명의 셀프 리프레쉬 회로의 동작타이밍도
도 8은 도 2의 셀프 리프레쉬 컨트롤부의 동작타이밍도
도면의 주요부분에 대한 부호의 설명
21 : 셀프 리프레쉬 주기 보상회로부 21a : 레퍼런스 전압 발생부
21b : 차동증폭기 인에이블 신호 출력부 21c : 셀 커패시터부
21d : 리키지 경로부 21e : 프리챠지 회로부
21f : 차동증폭기 22 : 셀프 리프레쉬 컨트롤부
22a : 기본주기 발생부 22b : 로우 인에이블 신호 출력부
22c : 로우 어드레스 발생부 22d : 분주기
상기의 목적을 달성하기 위한 본 발명의 셀프 리프레쉬 회로는 일입력단의 레퍼런스 전압과 다른 일측 입력단의 전압을 비교하는 비교부와, 상기 비교부를 인에이블 시키기 위한 인에이블 신호를 출력하는 인에이블 신호 출력부와, 상기 비교부의 일측 입력단에 연결되며 복수개의 셀 커패시터로 이루어진 셀 커패시터부와, 상기 비교부의 일측 입력단에 연결되며 복수개의 셀 트랜지스터들로 이루어져 상기 일측 입력단으로 인가되는 리키지 전류를 바이패스 시키는 리키지 경로부와, 상기 비교부의 일측 입력단을 일정레벨로 프리챠지시키는 프리챠지 회로부로 구성되어 셀프 리프레쉬 회로의 주기를 결정하고 보상하는 셀프 리프레쉬 주기 보상회로부; 상기 비교부의 출력신호와 셀프 리프레쉬 인에이블 신호 및 디스에이블 신호를 받아 로우 어드레스 인에이블 신호 및 어드레스를 발생하여 로우 리프레쉬 동작을 완료시킨 후, 상기 로우 리프레쉬 동작동안 외부 환경변화에 따른 리프레쉬 주기를 결정하기 위한 제어신호를 상기 셀프 리프레쉬 주기 보상회로부로 출력하는 셀프 리프레쉬 컨트롤부를 포함하여 구성된다.
이하, 본 발명의 셀프 리프레쉬 회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 셀프 리프레쉬 회로의 구성도로써, 크게 셀프 리프레쉬 주기 보상회로부(21)와, 셀프 리프레쉬 컨트롤부(22)로 구성된다.
여기서, 상기 셀프 리프레쉬 주기 보상회로부(21)는 복수개의 레퍼런스 전압을 발생하는 레퍼런스 전압 발생부(21a)와, 셀프 리프레쉬 인에이블 신호(SREN)를 받아 차동증폭기를 인에이블 시키기 위한 인에이블 신호(DAEN)를 출력하는 차동증폭기 인에이블 신호 출력부(21b)와, 복수개의 셀 커패시터로 이루어져 상기 차동증폭기의 일측 입력단(IN)에 연결되는 셀 커패시터부(21c)와, 복수개의 셀 트랜지스터로 이루어져 상기 차동증폭기의 일측 입력단(IN)에 연결되는 리키지 경로부(21d)와, 상기 셀프 리프레쉬 인에이블 신호(SREN)를 받아 상기 일측 입력단(IN)을 프리챠지 시키는 프리챠지 회로부(21e)와, 상기 일측 입력단(IN)으로 입력되는 신호와 상기 레버런스 전압 발생부(21a)에서 출력되는 신호를 입력한 후, 비교하여 그 차만큼 증폭하여 출력하는 차동증폭기(21f)로 구성된다.
한편, 셀프 리프레쉬 컨트롤부(22)는 도 3에 도시한 바와 같이, 입력되는 셀프 리프레쉬 인에이블 신호(SREN)와 셀프 리프레쉬 디스에이블 신호(SRDSBL)를 받아 기본 주기를 발생하는 기본 주기 발생부(22a)와, 셀프 리프레쉬 디스에이블 신호와 셀프 리프레쉬 인에이블 신호, 그리고 차동증폭기(21f)의 출력신호(A신호)를 받아 상기 기본 주기 발생부(22a)의 출력신호(M신호)를 분주하여 로우 인에이블 신호 출력부(22b)와 로우 어드레스 발생부(22c)로 출력하는 분주기(22d)로 구성된다.
이때, 상기 로우 어드레스 발생부(22c)는 상기 차동증폭기 인에이블 신호 출력부(21b)로 제어신호(B신호)를 출력한다.
한편, 도 4는 본 발명에 따른 셀 커패시터부의 구성도이다.
도 4에 도시한 바와 같이, 셀 커패시터부(21c)는 상기 차동증폭기(21f)의 일측 입력단(IN)과 실제 메모리 셀 어레이의 일 노드전압단(VCP)의 사이에 복수개의 커패시터(C1,C2,C3,…CN)들이 병렬적으로 구성된다.
도 5는 본 발명에 따른 리키지 경로부의 구성도로써, 상기 차동증폭기(21f)의 일측 입력단자(IN)와 비트라인 프리챠지 전압을 출력하는 비트라인 프리챠지 전압 출력단(VBLP) 사이에 복수개의 셀 트랜지스터(MN1,MN2,MN3,…MNn)들이 병렬적으로 구성되어 있다.
여기서, 상기 셀 트랜지스터(MN1,MN2,MN3,…MNn)들은 앤모스 트랜지스터로 이루어진다.
도 6은 본 발명에 따른 프리챠지 회로부의 구성도로써, 셀프 리프레쉬 인에이블 신호(SREN)와 상기 로우 어드레스 발생부(22c)에서 출력되는 제어신호(B신호)를 입력하여 논리연산하는 논리 게이트(61)와, 상기 논리 게이트(61)의 출력단에 연결된 펄스 발생부(62)와, 상기 펄스 발생부(62)에서 출력되는 펄스를 게이트 입력신호로 하는 프리챠지 전압(Vcc)을 상기 차동증폭기(21f)의 일측 입력단(IN)에 선택적으로 출력하는 트랜지스터(63)로 구성된다.
여기서, 상기 논리 게이트(61)는 오아 게이트(OR GATE)이고, 상기 트랜지스터(63)는 피모스 트랜지스터로 구성된다.
이와 같이 구성된 본 발명의 셀프 리프레쉬 회로의 동작을 도 7의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
도 7에 도시된 바와 같이, 셀프 리프레쉬 인에이블 신호(SREN)가 활성화되면, 상기 프리챠지 회로부(21e)의 펄스 발생부(62)에서 펄스 신호가 발생된다.
이 펄스 신호는 피모스 트랜지스터(63)의 게이트로 인가되어 상기 피모스 트랜지스터(63)를 턴-온시킨다.
따라서, 차동증폭기(21f)의 일측 입력단(IN)을 프리챠지 전압(Vcc)으로 프리챠지 시킨다.
이때, 차동증폭기 인에이블 신호 출력부(21)로부터 차동증폭기(21f)를 인에이블시키는 인에이블 신호(DAEN)가 입력되면 상기 일측 입력단의 전압이 상기 레퍼런스 전압 발생부(21a)에서 출력하는 레퍼런스 전압보다 큰 동안에 상기 차동증폭기(21f)의 출력신호(A신호)를 하이레벨로 유지시킨다.
상기 차동증폭기(21f)의 출력신호중 하이레벨인 구간은 상기 레퍼런스 전압이 입력되는 단자와 다른 일측 입력단자(IN)의 전압레벨의 차이에 의해 결정되는데, 상기 일측 입력단(IN)의 전압 변화는 상기 셀 커패시터부(21c)의 커패시터 수(數)와 상기 리키지 경로부(21d)의 셀 트랜지스터의 수(數)로 결정된다.
즉, 프리챠지 회로부(21e)에 의해 전원전압(Vcc) 레벨로 프리챠지된 차동증폭기(21f)의 일측 입력단(IN)에는 (C1+C2+C3+…+Cn)*Vcc의 총전하가 존재하고 이 전하는 상기 차동증폭기(21f)의 일측 입력단(IN)에 연결된 셀 트랜지스터의 리키지 전류에 의해 소모되게 된다.
그러므로 차동증폭기(21f)의 출력단의 하이레벨의 구간 t1은 다음과 같은 식에 의해 정해진다.
즉,
이때, 상기 I는 총 리키지 전류이다.
이와 같은 과정을 통해 차동증폭기(21f)의 출력전압이 발생하면 로우 인에이블 신호 출력부(22b)에 의해 Rasb신호가 생성되고 로우 어드레스 발생부(22c)에서 로우 어드레스가 발생된다.
여기서, Rasb의 주기는 상기 차동증폭기(21f)로부터 출력되는 신호(A신호)의 하이레벨의 구간과 동일하고 이는 도 8에서 나타낸 바와 같이, 기본 주기 발생부(22a)의 출력(M신호)은 셀프 리프레쉬 인에이블신호(SREN)에 의해 발생을 시작하여 셀프 리프레쉬 디스에이블 신호가 발생할 때까지 계속해서 일정주기를 발생한다.
이에 분주기(22d)의 출력신호(N신호)는 상기 차동증폭기(21f)의 출력신호중 하이구간만큼의 주기로 발생한다.
상기 분주기(22d)의 출력신호에 의해 로우 인에이블 신호 출력부(22b)에서 Rasb신호가 발생하고, 상기 분주기(22d)의 출력신호가 하이레벨에서 로우레벨로 되면서 로우 어드레스가 증가된다.
이렇게하여 모든 로우(Row)를 리프레쉬를 완료하고 나면, 즉 Radr이 최상위 어드레스에서 최하위 어드레스로 변한 상태에서 상기 분주기(22d)로부터 출력신호(N신호)가 발생하면, 로우 어드레스 발생부(22c)로부터 상기 차동증폭기 인에이블 신호 출력부(21b)로 제어신호(B신호)를 출력되어 다시 리프레쉬 주기를 결정하게 된다.
그 이유는 모든 로우를 한 번 리프레쉬를 수행하는데 수십에서 수백ms가 소요되므로 이 동안에 변경된 외부 환경 변화에 대하여 피드백을 받아 다시 리프레쉬 주기를 결정하기 위함이다.
이상 상술한 바와 같이, 본 발명의 셀프 리프레쉬 회로는 다음과 같은 효과가 있다.
리프레쉬 주기를 결정하는 셀 트랜지스터 및 셀 커패시터를 모델링한 후, 이를 이용하여 리프레쉬 주기를 결정하므로서, 온도 및 전압변화 뿐만 아니라 공정변화에 따른 리프레쉬 타임의 변화를 보상할 수 있다.
따라서, 리프레쉬 동작시 가장 적절한 리프레쉬 주기가 결정됨으로써, 셀프 리프레쉬 전류를 최소화할 수 있어 저전압 제품에 적용하는 것이 가능하다.

Claims (6)

  1. 일입력단의 레퍼런스 전압과 다른 일측 입력단의 전압을 비교하는 비교부와, 상기 비교부를 인에이블 시키기 위한 인에이블 신호를 출력하는 인에이블 신호 출력부와, 상기 비교부의 일측 입력단에 연결되며 복수개의 셀 커패시터로 이루어진 셀 커패시터부와, 상기 비교부의 일측 입력단에 연결되며 복수개의 셀 트랜지스터들로 이루어져 상기 일측 입력단으로 인가되는 리키지 전류를 바이패스 시키는 리키지 경로부와, 상기 비교부의 일측 입력단을 일정레벨로 프리챠지시키는 프리챠지 회로부로 구성되어 셀프 리프레쉬 회로의 주기를 결정하고 보상하는 셀프 리프레쉬 주기 보상회로부,
    상기 비교부의 출력신호와 셀프 리프레쉬 인에이블 신호 및 디스에이블 신호를 받아 로우 어드레스 인에이블 신호 및 어드레스를 발생하여 로우 리프레쉬 동작을 완료시킨 후, 상기 로우 리프레쉬 동작동안 외부 환경변화에 따른 리프레쉬 주기를 결정하기 위한 제어신호를 상기 셀프 리프레쉬 주기 보상회로부로 출력하는 셀프 리프레쉬 컨트롤부를 포함하여 구성되는 것을 특징으로 하는 셀프 리프레쉬 회로.
  2. 제 1 항에 있어서, 상기 셀프 리프레쉬 컨트롤부는 셀프 리프레쉬 인에이블 신호 및 디스에이블 신호를 받아 기본 주기를 발생하는 기본주기 발생부와, 상기 비교부의 출력신호와 상기 셀프 리프레쉬 인에이블 신호 및 디스에이블 신호를 받아 상기 기본주기 발생부의 출력신호를 분주하는 분주기와, 상기 셀프 리프레쉬 인에이블 신호 및 디스에이블 신호 그리고 분주기의 출력신호에 의해 로우 리프레쉬 인에이블 신호를 출력하는 로우 인에이블 신호 출력부와, 상기 셀프 리프레쉬 인에이블 신호 및 디스에이블 신호 그리고 분주기의 출력신호에 의해 로우 어드레스 및 상기 인에이블 신호 출력부로 제어신호를 출력하는 로우 어드레스 발생부를 포함하여 구성되는 것을 특징으로 하는 셀프 리프레쉬 회로.
  3. 제 1 항에 있어서, 상기 프리챠지 회로부는 셀프 리프레쉬 인에이블 신호와 상기 셀프 리프레쉬 컨트롤부에서 상기 인에이블 신호 출력부로 출력되는 제어신호를 논리연산하는 논리 게이트와, 상기 논리게이트 출력신호를 받아 일정 주기의 펄스를 발생하는 펄스 발생부와, 상기 펄스 발생부의 출력신호에 따라 온/오프가 결정되어 상기 비교부의 다른 일측 입력단에 프리챠지 전압을 선택적으로 출력하는 트랜지스터로 구성되는 것을 특징으로 하는 셀프 프리챠지 회로.
  4. 제 1 항에 있어서, 상기 셀 커패시터부는 복수개의 커패시터들이 병렬적으로 구성되며 그 중 일측은 상기 비교부의 다른 일측단에 연결되고, 또다른 일측은 메모리 셀 어레이부의 노드전압단과 연결되는 것을 특징으로 하는 셀프 리프레쉬 회로.
  5. 제 1 항에 있어서, 상기 리키지 경로부는 복수개의 셀 트랜지스터들이 병렬적으로 구성되며 그중 드레인은 상기 비교부의 일측 입력단과 연결되고, 다른 일측은 비트라인 프리챠지 전압 출력단에 연결되는 것을 특징으로 하는 셀프 리프레쉬 회로.
  6. 제 1 항에 있어서, 상기 로우 리프레쉬 동작이 완료된 후, 셀프 리프레쉬 컨트롤부에서 출력되는 제어신호는 상기 셀프 리프레쉬 주기 보상회로부의 인에이블 신호 출력부로 인가되어 비교부의 출력을 제어하는 것을 특징으로 하는 셀프 리프레쉬 회로.
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* Cited by examiner, † Cited by third party
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KR20030010466A (ko) * 2001-06-07 2003-02-05 미쓰비시덴키 가부시키가이샤 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치
KR100413761B1 (ko) * 2001-05-31 2003-12-31 삼성전자주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법

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