JP4454083B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、セルフリフレッシュモードを有する半導体記憶装置に関する。
【0002】
【従来の技術】
図10は、従来のダイナミックランダムアクセスメモリ(以下、DRAMと称す)の全体構成を示すブロック図である。図10を参照して、このDRAMは、POR(Power On Reset)回路31、セルフリフレッシュ回路32、クロック発生回路33、行/列アドレスバッファ34、行デコーダ35、列デコーダ36、メモリマット37、データ入力バッファ40およびデータ出力バッファ41を備え、メモリマット37はメモリアレイ38およびセンスアンプ+入出力制御回路39を含む。
【0003】
POR回路31は、外部電源電位VCCおよび外部接地電位VSSが与えられたことに応じて、DRAMをリセットするための信号/PORを出力する。セルフリフレッシュ回路32は、外部制御信号/RAS,/CASによってセルフリフレッシュの実行が指示されたことに応じて、行アドレス信号RA0〜RAm(ただし、mは0以上の整数である)を予め定められた周期でインクリメントする。クロック発生回路33は、外部制御信号/RAS,/CAS,/WEに基づいて所定の動作モードを選択し、DRAM全体を制御する。
【0004】
行/列アドレスバッファ34は、外部アドレス信号A0〜Amに基づいて行アドレス信号RA0〜RAmおよび列アドレス信号CA0〜CAmを生成し、生成した信号RA0〜RAmおよびCA0〜CAmをそれぞれ行デコーダ35および列デコーダ36に与える。
【0005】
メモリアレイ38は、それぞれが1ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0006】
行デコーダ35は、行/列アドレスバッファ34またはセルフリフレッシュ回路32から与えられた行アドレス信号RA0〜RAmに従って、メモリアレイ38の行アドレスを指定する。列デコーダ36は、行/列アドレスバッファ34から与えられた列アドレス信号CA0〜CAmに従って、メモリアレイ38の列アドレスを指定する。
【0007】
センスアンプ+入出力制御回路39は、行デコーダ35によって指定された行アドレスのメモリセルのデータを読出すとともに、列デコーダ36によって指定された列アドレスのメモリセルをデータ入出力線対IOPの一方端に接続する。データ入出力線対IOPの他方端は、データ入力バッファ40およびデータ出力バッファ41に接続される。データ入力バッファ40は、書込モード時に、外部から入力されたデータD0〜Dn(ただし、nは0以上の整数である)をデータ入出力線対IOPを介して選択されたメモリセルに与え、そのメモリセルのデータを書換える。データ出力バッファ41は、読出モード時に、外部制御信号/OEに応答して、選択されたメモリセルからの読出データQ0〜Qnを外部に出力する。
【0008】
図11は、図10に示したDRAMのメモリマット37の構成を示す回路ブロック図である。ただし、1ビットのデータDQ0に対応する部分のみが示されている。
【0009】
図11において、メモリアレイ38は、行列状に配列された複数のメモリセルMCと、各行に対して設けられたワード線WLと、各列に対応して設けられたビット線対BL,/BLとを含む。各メモリセルMCは、アクセス用のNチャネルMOSトランジスタと情報記憶用のキャパシタとを含む周知のものである。ワード線WLの一方端は、行デコーダ35に接続される。
【0010】
センスアンプ+入出力制御回路39は、各列に対応して設けられた列選択線CSL、列選択ゲート42、センスアンプ43およびイコライザ44を含む。列選択ゲート42は、それぞれビット線BL,/BLとデータ入出力線IO,/IOとの間に接続された2つのNチャネルMOSトランジスタを含む。2つのNチャネルMOSトランジスタのゲートは、列選択線CSLを介して列デコーダ36に接続される。列デコーダ36によって列選択線CSLが選択レベルの「H」レベルに立上げられると、2つのNチャネルMOSトランジスタが導通してビット線対BL,/BLとデータ入出力線対IO,/IOとが接続される。
【0011】
センスアンプ43は、センスアンプ活性化信号S0N,ZS0Pがそれぞれ「H」レベルおよび「L」レベルになったことに応じて、ビット線対BL,/BL間の微少電位差を電源電圧VCCに増幅する。イコライザ44は、ビット線イコライズ信号BLEQが活性化レベルの「H」レベルになったことに応じて、ビット線BLと/BLの電位をビット線電位VBLにイコライズする。
【0012】
次に、図10および図11で示したDRAMの動作について説明する。書込モード時は、列デコーダ36によって列アドレス信号CA0〜CAmに応じた列の列選択線CSLが選択レベルの「H」レベルに立上げられ、その列の列選択ゲート42が導通する。
【0013】
データ入力バッファ40は、信号/WEに応答して、外部から与えられた書込データをデータ入出力線対IO,/IOを介して選択された列のビット線対BL,/BLに与える。書込データはビット線BL,/BL間の電位差として与えられる。次いで行デコーダ35によって行アドレス信号RA0〜RAmに応じた行のワード線WLが選択レベルの「H」レベルに立上げられ、その行のメモリセルMCのNチャネルMOSトランジスタが導通する。選択されたメモリセルMCのキャパシタには、ビット線BLまたは/BLの電位に応じた量の電荷が貯えられる。
【0014】
読出モード時は、まずビット線イコライズ信号BLEQが「L」レベルに立下げられてビット線BL,/BLのイコライズが停止され、行デコーダ35によって行アドレス信号RA0〜RAmに対応する行のワード線WLが選択レベルの「H」レベルに立上げられる。ビット線BL,/BLの電位は、活性化されたメモリセルMCのキャパシタの電荷量に応じて微少量だけ変化する。
【0015】
次いで、センスアンプ活性化信号S0N,ZS0Pがそれぞれ「H」レベルおよび「L」レベルとなり、センスアンプ43が活性化される。ビット線BLの電位がビット線/BLの電位よりも微少量だけ高いときは、ビット線BLの電位が「H」レベルまで引上げられ、ビット線/BLの電位が「L」レベルまで引下げられる。逆に、ビット線/BLの電位がビット線BLの電位よりも微少量だけ高いときは、ビット線/BLの電位が「H」レベルまで引上げられ、ビット線BLの電位が「L」レベルまで引下げられる。
【0016】
次いで列デコーダ36によって列アドレス信号CA0〜CAmに対応する列の列選択線CSLが選択レベルの「H」レベルに立上げられ、その列の列選択ゲート42が導通する。選択された列のビット線対BL,/BLのデータが列選択ゲート42およびデータ入出力線対IO,/IOを介してデータ出力バッファ41に与えられる。データ出力バッファ41は、信号/OEに応答して、読出データを外部に出力する。
【0017】
また、セルフリフレッシュモード時では、セルフリフレッシュ回路32で生成された行アドレス信号RA0〜RAmが行/列アドレスバッファ34からの行アドレス信号RA0〜RAmの代わりに行デコーダ35に与えられる。行デコーダ35は、セルフリフレッシュ回路32からの行アドレス信号RA0〜RAmに従って、メモリアレイ38の複数のワード線WLのうちのいずれかのワード線WLを選択レベルの「H」レベルにする。読出モード時と同様に、行デコーダ35に同期してセンスアンプ34およびイコライザ44が駆動され、各メモリセルMCからビット線対BL,/BL間に一旦読出されたデータがそのメモリセルMCに再書込される。セルフリフレッシュ回路32からの行アドレス信号RA0〜RAmは、所定の周期でインクリメントされる。したがって、セルフリフレッシュの停止が指示されるまで、メモリアレイ38に含まれる複数行のメモリセルMCのデータが1行単位で順次リフレッシュされる。
【0018】
図12は、セルフリフレッシュ回路32の構成を示すブロック図である。図12において、このセルフリフレッシュ回路32は、CBR判定路51、基本周期発生回路52、REFS発生回路53、内部RAS発生回路54および内部アドレス発生回路55を含む。CBR判定回路51は、信号/CAS,/RASがCBR(/CAS befor /RAS)のタイミングで入力されたこと、すなわち信号/CASが活性化レベルの「L」レベルに立下がった後に信号/RASが活性化レベルの「L」レベルに立下がったことに応じて内部制御信号CBRを活性化レベルの「H」レベルに立上げる。基本周期発生回路52は、信号CBRが活性化レベルの「H」レベルに立上げられたことに応じて活性化され、一定周期のクロック信号PHYSおよびその相補クロック信号/PHYSを出力する。
【0019】
REFS発生回路53は、図13に示すように、直列接続された複数段(図では5段)の分周器61〜65と、それぞれ分周器61〜65に対応して設けられた5つのヒューズ71〜75と、パルス発生器76とを含む。
【0020】
分周器61〜65は、それぞれ、信号ST,RSTによってリセットされ、入力クロック信号PHYS,/PHYS;TN1,/TN1;…;TN4,/TN4の2倍の周期のクロック信号TN1,/TN1;…;TN5,/TN5を出力する。
【0021】
たとえば最終段の分周器65は、図14に示すように、インバータ81,82、NチャネルMOSトランジスタ83〜92およびキャパシタ93,94を含む。インバータ81はノードN81とN82の間に接続され、インバータ82はノードN82とN81の間に接続される。インバータ81と82はラッチ回路を構成する。NチャネルMOSトランジスタ83,84は、それぞれ接地電位VSSのラインとノードN81,N82の間に接続され、各々のゲートはそれぞれ信号ST,RSTを受ける。ノードN81,N82に現れる信号が出力クロック信号/TN5,TN5となる。
【0022】
NチャネルMOSトランジスタ85およびキャパシタ93とNチャネルMOSトランジスタ86およびキャパシタ94は、それぞれノードN81,N82と接地電位VSSのラインとの間に直列接続される。NチャネルMOSトランジスタ85,86のゲートは、ともに前段の分周器64の出力クロック信号/TN4を受ける。
【0023】
NチャネルMOSトランジスタ87,89とNチャネルMOSトランジスタ88,90は、それぞれノードN81,N82と接地電位VSSのラインとの間に直列接続される。NチャネルMOSトランジスタ87,88のゲートは、ともにクロック信号TN4を受ける。NチャネルMOSトランジスタ89,90のゲートは、それぞれNチャネルMOSトランジスタ85,86とキャパシタ93,94の間のノードN85,N86に接続される。NチャネルMOSトランジスタ91,92は、それぞれノードN85,N86と接地電位VSSのラインとの間に接続され、各々ゲートはともに接地電位VSSのラインに接続される。NチャネルMOSトランジスタ91,92は、ノードN85,N86に流入したサージ電流を流出させるために設けられている。
【0024】
次に、この分周器65の動作について説明する。まず、信号RST,STがそれぞれ「H」レベルおよび「L」レベルにされて信号TN4,TN5が「L」レベルにリセットされる。このとき、信号/TN4が「H」レベルであるので、NチャネルMOSトランジスタ85,86が導通してノードN85,N86がそれぞれ「H」レベルおよび「L」レベルになり、NチャネルMOSトランジスタ89が導通してそのドレイン(ノードN87)が「L」レベルになるとともに、NチャネルMOSトランジスタ90が非導通になってそのドレイン(ノードN88)がフローティング状態になる。
【0025】
次いで、信号TN4が「H」レベルに立上がると、NチャネルMOSトランジスタ87,88が導通するとともにNチャネルMOSトランジスタ85,86が非導通となり、ノードN81,82すなわち信号/TN5,TN5がそれぞれ「L」レベルおよび「H」レベルになる。
【0026】
次に、信号TN4が「L」レベルに立下がると、NチャネルMOSトランジスタ87,88が非導通になるとともにNチャネルMOSトランジスタ85,86が導通し、ノードN85,N86がそれぞれ「L」レベルおよび「H」レベルになり、NチャネルMOSトランジスタ89が非導通になってノードN87がフローティング状態になるとともに、NチャネルMOSトランジスタ90が導通してノードN88が「L」レベルになる。このとき信号TN5,/TN5のレベルはそれぞれ「H」レベルおよび「L」レベルのまま変化しない。
【0027】
次いで、信号TN4が「H」レベルに立上がると、NチャネルMOSトランジスタ87,88が導通するとともにNチャネルMOSトランジスタ85,86が非導通となり、ノードN81,N82すなわち信号/TN5,TN5がそれぞれ「H」レベルおよび「L」レベルになる。したがって、この分周器65によれば、入力クロック信号TN4,/TN4の2倍の周期のクロック信号TN5,/TN5が生成される。他の分周器61〜64も分周器65と同じ構成である。
【0028】
図13に戻って、分周器61〜65で生成されたクロック信号/TN1〜/TN5はそれぞれヒューズ71〜75の一方電極に与えられ、ヒューズ71〜75の他方電極はともにパルス発生器76の入力ノード76aに接続される。
【0029】
パルス発生器76は、図15に示すように、直列接続された奇数段(図では3段)のインバータ95を含む遅延回路96とORゲート97とを備える。入力ノード76aは、遅延回路96を介してORゲート97の一方入力ノードに接続されるとともに、ORゲート97の他方入力ノードに直接接続される。ORゲート97の出力信号が信号REFSとなる。
【0030】
入力ノード76aが「H」レベルの場合は、遅延回路96の出力信号が「L」レベルとなり、信号REFSは「H」レベルとなっている。入力ノード76aが「L」レベルにされると、信号REFSは「L」レベルに立下がる。遅延回路96の遅延時間経過後に遅延回路96の出力信号が「H」レベルになり、信号REFSが「H」レベルに立上がる。したがって、パルス発生器76は、入力信号の立下がり時に応答して所定パルス幅の負パルスを出力する。
【0031】
図16は、図13〜図15で示したREFS発生回路53の動作を示すタイムチャートである。分周器61〜65は、それぞれ入力クロック信号PHYS,/PHYS;TN1,/TN1;…;TN4,/TN4の2倍の周期のクロック信号TN1,/TN1;…;TN5,/TN5を出力する。
【0032】
ウェハ状態でリフレッシュの出力に応じてセルフリフレッシュ周期が決定され、それに応じたヒューズ(たとえば74)以外のヒューズ(この場合は71〜73,75)が切断される。これにより、クロック信号/TN1〜/TN5のうちの選択されたクロック信号/TN4のみがヒューズ74を介してパルス発生器76に入力される。パルス発生器76の出力信号REFSは、クロック信号/TN4の立下がりエッジに応答して所定パルス幅だけ「L」レベルとなる。
【0033】
図12に戻って、内部RAS発生回路54は、信号REFSに応答して信号/RASS,/RAS′を生成する。信号/RASSは、図17に示すように、信号REFSの立上がりエッジに応答して、所定パルス幅だけ「L」レベルになる。信号/RAS′は、信号REFSの立下がりエッジに応答して「H」レベルに立上がり、信号REFSの立上がりエッジに応答して所定パルス幅だけ「L」レベルに立下がる。なお、信号REFSのパルス幅は、クロック信号PHYS,/PHYSの1/2周期となっている。
【0034】
図12に戻って、内部アドレス発生回路55は、m+1ビットのカウンタであり、信号CBRが活性化レベルの「H」レベルになったことに応じて活性化され、信号/RASSのパルス数をカウントして行アドレス信号RA0〜RAmを出力する。したがって、行アドレス信号RA0〜RAmは信号/RASSが「L」レベルに立下がるごとにインクリメントされる。セルフリフレッシュモード時は、行/列アドレスバッファ34からの行アドレス信号RA0〜RAmの代わりに、内部アドレス発生回路55で生成された行アドレス信号RA0〜RAmが行デコーダ35に与えられる。
【0035】
【発明が解決しようとする課題】
従来のDRAMは以上のように構成されていたので、ウェハ状態でセルフリフレッシュ周期を一旦設定した後はセルフリフレッシュ周期を変更することができなかった。このため、セルフリフレッシュ周期を設定した後のプロセス変動によってリフレッシュの実力が低下した場合は、そのDRAMはリフレッシュ不良を起こし不良品になるという問題があった。
【0036】
それゆえに、この発明の主たる目的は、セルフリフレッシュ周期の再設定を行なうことが可能な半導体記憶装置を提供することである。
【0037】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、セルフリフレッシュモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリアレイと、セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路と、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第1のヒューズを含む第1の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第2の選択回路と、クロック発生回路によって生成された複数のクロック信号を受け、第2の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第1の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期して、メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とを備えたものである。
【0038】
ここで、第2の選択回路は、それぞれが複数のクロック信号に対応して設けられ、各々の一方電極がともに基準電位のラインに接続された複数の第2のヒューズと、各第2のヒューズに対応して設けられて対応の第2のヒューズの他方電極に接続され、予め定められた電位を印加して対応の第2のヒューズを切断するための外部端子と、第1の外部活性化信号が入力されたことに応じて活性化され、複数の第2のヒューズのうちの切断された第2のヒューズに対応するクロック信号を選択する論理回路とを含む。
好ましくは、第1の選択回路の複数の第1のヒューズの一方電極は、それぞれ複数のクロック信号を受け、ゲート回路は、各第1のヒューズに対応して設けられて対応の第1のヒューズに並列接続され、第2の選択回路によって対応の第1のヒューズに対応するクロック信号が選択されたことに応じて導通する第1のトランジスタと、各第1のヒューズに対応して設けられて対応の第1のヒューズに直列接続され、第2の選択回路によって対応の第1のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第2のトランジスタとを含む。
【0039】
この発明に係る他の半導体記憶装置は、セルフリフレッシュモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリアレイと、セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路と、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第1のヒューズを含む第1の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第2の選択回路と、クロック発生回路によって生成された複数のクロック信号を受け、第2の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第1の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期して、メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とを備えたものである。
【0040】
ここで、第1の選択回路の複数の第1のヒューズの一方電極は、それぞれ複数のクロック信号を受け、ゲート回路は、各第1のヒューズに対応して設けられて対応の第1のヒューズに並列接続され、第2の選択回路によって対応の第1のヒューズに対応するクロック信号が選択されたことに応じて導通する第1のトランジスタと、各第1のヒューズに対応して設けられて対応の第1のヒューズに直列接続され、第2の選択回路によって対応の第1のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第2のトランジスタとを含む。
好ましくは、第2の選択回路は、第2の外部活性化信号が入力されたことに応じて活性化され、複数の外部アドレス信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択するアドレス判定回路を含む。
【0041】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1によるDRAMの全体構成を示す図であって、図10と対比される図である。図1において、このDRAMが図10のDRAMと異なる点は、チューニング用端子1a〜1fおよびセルフチューニング回路2が追加され、セルフリフレッシュ回路32がセルフリフレッシュ回路3で置換されている点である。
【0042】
セルフチューニング回路2は、図2に示すように、抵抗素子4a〜4e、ヒューズ5a〜5eおよびEX−ORゲート6a〜6eを含む。抵抗素子4a〜4eは、それぞれ電源電位VCCのラインと端子1a〜1eとの間に接続される。ヒューズ5a〜5eは、それぞれ端子1a〜1eと接地電位VSSのラインとの間に接続される。端子1a〜1eは、それぞれEX−ORゲート6a〜6eの一方入力ノードに接続される。端子1fは、EX−ORゲート6a〜6eの他方入力ノードに接続される。チューニング用端子1a〜1eに現れる信号が信号SF1,SF2,SF4,SF8,SF16となり、EX−ORゲート6a〜6eの出力信号が信号φ1,φ2,φ4,φ8,φ16となる。
【0043】
図3は、セルフリフレッシュ回路3に含まれるREFS発生回路7の構成を示す回路ブロック図であって、図13と対比される図である。図3において、このREFS発生回路7が図13のREFS発生回路53と異なる点は、NチャネルMOSトランジスタ8a〜8eおよびPチャネルMOSトランジスタ9a〜9eが追加されている点である。NチャネルMOSトランジスタ8a〜8eは、それぞれヒューズ71〜75に並列接続され、各々のゲートはそれぞれ信号SF1,SF2,SF4,SF8,SF16を受ける。PチャネルMOSトランジスタ9a〜9eは、それぞれヒューズ71〜75の他方電極とパルス発生器76の入力ノード76aとの間に介挿され、各々のゲートがそれぞれ信号φ1,φ2,φ4,φ8,φ16を受ける。
【0044】
次に、図1〜図3で示したDRAMのセルフリフレッシュ周期のチューニング方法について説明する。ここでは、ウェハ状態においてヒューズ71〜73,75を切断し、クロック信号/TN4の周期でセルフリフレッシュが行われるように設定したが、パッケージに収納した後にリフレッシュの実力が低下していることが判明したため、クロック信号/TN3の周期でセルフリフレッシュを行われるように再設定する場合について説明する。
【0045】
初期状態においては、チューニング用端子1a〜1eには何ら外部信号は与えられず、チューニング用端子1fの電位すなわち信号φTは「L」レベルにされる。これにより、信号SF1〜SF16,φ1〜φ16はともに「L」レベルになってREFS発生回路7のNチャネルMOSトランジスタ8a〜8eが非導通になるとともにPチャネルMOSトランジスタ9a〜9eが導通し、分周器64の出力クロック信号/TN4がヒューズ74およびPチャネルMOSトランジスタ9dを介してパルス発生器76に入力される。
【0046】
セルフリフレッシュの実力が低下していない場合は、この状態で使用される。ここでは、セルフリフレッシュの実力が低下しているため、クロック信号/TN3の周期でセルフリフレッシュが行われるように再設定するものとする。
【0047】
まず、図4に示すように、チューニング用端子1cにスーパーVCCレベルSVIHを印加してヒューズ5cを切断するとともに、信号φTを「H」レベルにする。これにより、信号SF4が「H」レベルになり、信号SF1,SF2,SF8,SF16が「L」レベルになって、REFS発生回路7のNチャネルMOSトランジスタ8cが導通しNチャネルMOSトランジスタ8a,8b,8d,8eが非導通になる。また、信号φ4が「L」レベルになり、信号φ1,φ2,φ8,φ16が「H」レベルになってREFS発生回路7のPチャネルMOSトランジスタ9cが導通しPチャネルMOSトランジスタ9a,9b,9d,9eが非導通になる。したがって、分周器63の出力クロック信号/TN3がNチャネルMOSトランジスタ8cおよびPチャネルMOSトランジスタ9cを介してパルス発生器76の入力され、クロック信号/TN3の周期でセルフリフレッシュが行なわれる。他の構成および動作は従来のDRAMと同じであるので、その説明は繰返さない。
【0048】
この実施の形態では、ウェハ状態でセルフリフレッシュの周期を設定した後に、プロセス変動によってセルフリフレッシュの実力が低下した場合でも、DRAMチップをパッケージに収納した製品状態でセルフリフレッシュの周期を再設定できるので、セルフリフレッシュの実力が低下したDRAMを救済することができる。
【0049】
[実施の形態2]
図5は、この発明の実施の形態2によるDRAMの全体構成を示す図であって、図1と対比される図である。図5を参照して、このDRAMが図1のDRAMと異なる点は、チューニング用端子1a〜1fおよびセルフチューニング回路2の代わりにテストモード回路11が設けられている点である。
【0050】
テストモード回路11は、図6に示すように、WCBR判定回路12およびアドレス判定回路13を含む。WCBR判定回路12は、図7に示すように、外部制御信号/RAS,/CAS,/WEがWCBR(/WE and /CAS befor /RAS)のタイミングで入力されたこと、すなわち外部制御信号/CAS,/WEが活性化レベルの「L」レベルに立下げられた後に外部制御信号/RASが活性化レベルの「L」レベルに立下げられたことに応じて信号WCBRを活性化レベルの「H」レベルにする。また、WCBR判定回路12は、信号/RAS,/CAS,/WEがROR(/RAS Only Refresh)のタイミングで入力されたこと、すなわち信号/RAS,/CAS,/WEがともに「H」レベルになった後に信号/RASのみが「L」レベルになったことに応じて信号WCBRを非活性化レベルの「L」レベルにする。
【0051】
アドレス判定回路13は、信号WCBRが活性化レベルの「H」レベルになったことに応じて活性化され、図7に示すように、予め定められたアドレス信号A0〜Am(たとえばA0=H,A1〜Am=L)が与えられたことに応じて、信号SF1,SF2,SF4,SF8,SF16のうちのいずれかの信号(たとえばSF4)のみを「H」レベルにするとともに、信号φ1,φ2,φ4,φ8,φ16のうちのその信号SF4に対応する信号φ4以外の信号φ1,φ2,φ8,φ16を「H」レベルにする。信号SF1,SF2,SF4,SF8,SF16の各々には、予め固有のアドレス信号A0〜Amが割当てられている。信号SF1〜SF16,φ1〜φ16は、セルフリフレッシュ回路3に与えられる。
【0052】
したがって、この実施の形態2でも、ウェハ状態で一旦設定したセルフリフレッシュ周期を製品状態で変更することができる。ただし、この実施の形態2では、信号WCBRが「H」レベルになったときのみセルフリフレッシュ周期が変更され、信号WCBRが「L」レベルの場合はセルフリフレッシュ周期は変更されない。
【0053】
図8は、実施の形態2の変更例によるDRAMの全体構成を示す図であって、図5と対比される図である。このDRAMが図5のDRAMと異なる点は、セルフリフレッシュ回路3がチューニング用端子1a〜1fおよびセルフリフレッシュ+チューニング回路14と置換されている点である。
【0054】
セルフリフレッシュ+チューニング回路14は、図9に示すように、セルフチューニング回路2、セルフリフレッシュ回路3および切換回路15を含む。セルフチューニング回路2およびセルフリフレッシュ回路3は、実施の形態1で説明したものと同じである。切換回路15は、信号WCBRが「H」レベルの場合はテストモード回路11で生成された信号SF1〜SF16,φ1〜φ16をセルフリフレッシュ回路3に与え、信号WCBRが「L」レベルの場合はセルフチューニング回路2で生成された信号SF1〜SF16,φ1〜φ16をセルフリフレッシュ回路3に与える。
【0055】
したがって、この変更例によれば、セルフリフレッシュの実力が低下した場合にテストモード回路11を用いてセルフリフレッシュ周期を仮設定してリフレッシュの実力を評価し、その評価結果に基づいてチューニング用端子1a〜1fを用いてセルフリフレッシュ周期を最適値に設定することができる。
【0056】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0057】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第1のヒューズを含む第1の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第2の選択回路と、複数のクロック信号を受け、第2の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第1の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とが設けられる。したがって、第1の選択回路の第1のヒューズを切断してセルフリフレッシュ周期を設定した後にリフレッシュの実力が低下した場合でも、外部信号を第2の選択回路に与えることによってセルフリフレッシュ周期を再設定することができ、リフレッシュ不良の半導体記憶装置を救済することができる。
【0058】
また、第2の選択回路は、それぞれ複数のクロック信号に対応して設けられた複数の第2のヒューズと、各第2のヒューズに対応して設けられ、所定電位を印加して対応の第2のヒューズを切断するための外部端子と、第1の外部活性化信号によって活性化され、切断された第2のヒューズに対応するクロック信号を選択する論理回路とを含む。したがって、所望のクロック信号に対応する第2のヒューズを切断し、第1の外部活性化信号を与えることによって所望のクロック信号を選択できる。
【0059】
また、この発明に係る他の半導体記憶装置では、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第1のヒューズを含む第1の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第2の選択回路と、複数のクロック信号を受け、第2の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第1の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とが設けられる。したがって、第1の選択回路の第1のヒューズを切断してセルフリフレッシュ周期を設定した後にリフレッシュの実力が低下した場合でも、外部信号を第2の選択回路に与えることによってセルフリフレッシュ周期を再設定することができ、リフレッシュ不良の半導体記憶装置を救済することができる。
【0060】
また、複数の第1のヒューズの一方電極はそれぞれ複数のクロック信号を受け、ゲート回路は、各第1のヒューズに対応して設けられて対応の第1のヒューズに並列接続され、第2の選択回路によって対応の第1のヒューズに対応するクロック信号が選択されたことに応じて導通する第1のトランジスタと、各第1のヒューズに対応して設けられて対応の第1のヒューズに直列接続され、第2の選択回路によって対応の第1のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第2のトランジスタとを含む。したがって、ゲート回路を容易に構成できる。
好ましくは、第2の選択回路は、第2の外部活性化信号が入力されたことに応じて活性化され、複数の外部アドレス信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択するアドレス判定回路を含む。この場合は、第2の外部活性化信号と所望のクロック信号に予め割当てられた複数の外部アドレス信号とを与えることによって所望のクロック信号を選択することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるDRAMの全体構成を示すブロック図である。
【図2】 図1に示したセルフチューニング回路の構成を示す回路図である。
【図3】 図1に示したセルフリフレッシュ回路に含まれるREFS発生回路の構成を示す回路ブロック図である。
【図4】 図1〜図3に示したDRAMのセルフリフレッシュ周期の再設定方法を示すタイムチャートである。
【図5】 この発明の実施の形態2によるDRAMの全体構成を示すブロック図である。
【図6】 図5に示したテストモード回路の構成を示すブロック図である。
【図7】 図5および図6に示したDRAMのセルフリフレッシュ周期の再設定方法を示すタイムチャートである。
【図8】 実施の形態2の変更例を示すブロック図である。
【図9】 図8に示したセルフリフレッシュ+チューニング回路の構成を示すブロック図である。
【図10】 従来のDRAMの全体構成を示すブロック図である。
【図11】 図10に示したメモリマットの構成を示す回路ブロック図である。
【図12】 図10に示したセルフリフレッシュ回路の構成を示すブロック図である。
【図13】 図12に示したREFS発生回路の構成を示す回路ブロック図である。
【図14】 図13に示した分周器の構成を示す回路図である。
【図15】 図13に示したパルス発生器の構成を示す回路図である。
【図16】 図13〜図15で示したREFS発生回路の動作を示すタイムチャートである。
【図17】 図12に示した内部RAS発生回路の動作を示すタイムチャートである。
【符号の説明】
1a〜1f チューニング用端子、2 セルフチューニング回路、3,32 セルフリフレッシュ回路、4a〜4e 抵抗素子、5a〜5e,71〜75 ヒューズ、6a〜6e EX−ORゲート、8a〜8e,83〜92 NチャネルMOSトランジスタ、9a〜9e PチャネルMOSトランジスタ、11 テストモード回路、12 WCBR判定回路、13 アドレス判定回路、14 セルフリフレッシュ+チューニング回路、15 切換回路、31 POR回路、33クロック発生回路、34 行/列アドレスバッファ、35 行デコーダ、36列デコーダ、37 メモリマット、38 メモリアレイ、39 センスアンプ+入出力制御回路、40 データ入力バッファ、41 データ出力バッファ、42 列選択ゲート、43 センスアンプ、44 イコライザ、51 CBR判定回路、52 基本周期発生回路、53 REFS発生回路、54 内部RAS発生回路、55 内部アドレス発生回路、61〜65 分周器、76 パルス発生器、81,82,96 インバータ、93,94 キャパシタ、96 遅延回路、97 ORゲート。
Claims (4)
- セルフリフレッシュモードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
前記セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路、
前記複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第1のヒューズを含む第1の選択回路、
外部信号に従って前記複数のクロック信号のうちのいずれかのクロック信号を選択する第2の選択回路、
前記クロック発生回路によって生成された複数のクロック信号を受け、前記第2の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は前記第1の選択回路によって選択されたクロック信号を通過させるゲート回路、および
前記ゲート回路を通過したクロック信号に同期して、前記メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を備え、
前記第2の選択回路は、
それぞれが前記複数のクロック信号に対応して設けられ、各々の一方電極がともに基準電位のラインに接続された複数の第2のヒューズ、
各第2のヒューズに対応して設けられて対応の第2のヒューズの他方電極に接続され、予め定められた電位を印加して対応の第2のヒューズを切断するための外部端子、および
第1の外部活性化信号が入力されたことに応じて活性化され、複数の第2のヒューズのうちの切断された第2のヒューズに対応するクロック信号を選択する論理回路を含む、半導体記憶装置。 - 前記第1の選択回路の前記複数の第1のヒューズの一方電極は、それぞれ前記複数のクロック信号を受け、
前記ゲート回路は、
各第1のヒューズに対応して設けられて対応の第1のヒューズに並列接続され、前記第2の選択回路によって対応の第1のヒューズに対応するクロック信号が選択されたことに応じて導通する第1のトランジスタ、および
各第1のヒューズに対応して設けられて対応の第1のヒューズに直列接続され、前記第2の選択回路によって対応の第1のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第2のトランジスタを含む、請求項1に記載の半導体記憶装置。 - セルフリフレッシュモードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
前記セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路、
前記複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第1のヒューズを含む第1の選択回路、
外部信号に従って前記複数のクロック信号のうちのいずれかのクロック信号を選択する第2の選択回路、
前記クロック発生回路によって生成された複数のクロック信号を受け、前記第2の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は前記第1の選択回路によって選択されたクロック信号を通過させるゲート回路、および
前記ゲート回路を通過したクロック信号に同期して、前記メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を備え、
前記第1の選択回路の前記複数の第1のヒューズの一方電極は、それぞれ前記複数のクロック信号を受け、
前記ゲート回路は、
各第1のヒューズに対応して設けられて対応の第1のヒューズに並列接続され、前記第2の選択回路によって対応の第1のヒューズに対応するクロック信号が選択されたことに応じて導通する第1のトランジスタ、および
各第1のヒューズに対応して設けられて対応の第1のヒューズに直列接続され、前記第2の選択回路によって対応の第1のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第2のトランジスタを含む、半導体記憶装置。 - 前記第2の選択回路は、第2の外部活性化信号が入力されたことに応じて活性化され、複数の外部アドレス信号に従って前記複数のクロック信号のうちのいずれかのクロック信号を選択するアドレス判定回路を含む、請求項1から請求項3までのいずれかに記載の半導体記憶装置。
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