CN1758374A

CN1758374A - 半导体存储装置

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Publication number: CN1758374A
Application number: CN200510096687.4A
Authority: CN
Inventors: 大泽隆
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-08-31
Filing date: 2005-08-31
Publication date: 2006-04-12
Anticipated expiration: 2025-08-31
Also published as: US20070258294A1; US20060044911A1; EP1630818A1; CN100508059C; US7251179B2; JP2006073062A; DE602005024905D1; EP1630818B1; US7430041B2

Abstract

根据本发明的一种实施方案的半导体存储装置包括：需要刷新操作的存储单元；以及当用于从存储单元读出或写入到存储单元中的外部存取被请求时挂起刷新操作的刷新控制电路。

Description

半导体存储装置

相关申请的交叉引用

本申请基于2004年8月31日提交的在先日本专利申请2004-253070号并要求其优先权益，在此引用其全部内容作为参考。

技术领域

本发明涉及包括需要刷新操作的存储单元的半导体存储装置。

背景技术

关于由一个晶体管和包括沟槽式电容器或堆叠式电容器的一个电容器构成的常规DRAM单元，有这样的担忧，即随着它变得更细它的制造可能变得困难。作为将来DRAM存储单元的候选，新的存储单元FBC(浮体单元)被提出(参见日本专利申请公开2003-68877和2002-246571号)。在FBC中，多数载流子在SOI(绝缘体硅)等上所形成的FET(场效应晶体管)的浮体中形成，以便存储信息。

在FBC中，用于存储一个位信息的元件单元仅由一个MISFET(金属绝缘体半导体场效应晶体管)构成。因此，一个单元的占用面积很小，并且具有大容量的存储元件可以在有限硅面积上形成。人们认为FBC可以有助于存储容量的增加。

PD-SOI(部分耗尽-SOI)上所形成的FBC的写和读的原理可以通过取N型MISFET作为例子如下描述。状态“1”定义为有较多空穴的状态。相反地，空穴的数量较少的状态定义为“0”。

MISFET包括在SOI上形成的nFET。它的源极连接到GND(0V)并且它的漏极连接到位线(BL)，而它的栅极连接到字线(WL)。它的体在电漂浮。

为了将“1”写入到FBC中，晶体管在饱和状态下工作。例如，字线WL被偏置到1.5V，并且位线BL被偏置到1.5V。在这种状态下，通过碰撞电离，大量的电子空穴对在漏极附近产生。在它们之中，电子被吸引到漏极端。但是，空穴被存储到具有低电势的体中。体电压达到平衡状态，其中通过碰撞电离生成空穴的电流平衡体和源极之间的p-n结的正向电流。体电压大约为0.7V。

现在将描述写数据“0”的方法。为了写“0”，位线BL降低到负电压。例如，位线BL降低到-1.5V。作为该操作的结果，体中的p区和连接到位线BL的n区被极大地正向偏置。因此，存储于体中的大部分空穴发射到n区中。作为结果发生的空穴的数量已减少的状态是“0”状态。对于数据读出，通过以下操作来实施“1”和“0”之间的区分，即把字线WL设置到例如1.5V并把位线BL设置到低至例如0.2V的电压，在线性区中操作晶体管，以及通过使用晶体管的阈值电压(Vth)依赖于存储于体中的空穴数量的差异而不同的效应(体效应)检测电流差。该例子中在读出时位线电压设置成低至0.2V的电压的原因如下：如果位线电压做得很高并且晶体管偏置到饱和状态，那么有这样的担忧即应当读作“0”的数据可能因为碰撞电离而被认为是“1”，从而“0”不能正确地检测。

FBC存储与多数载流子的数量的差异有关的信息。当数据被保持时，字线用接地单元的源极设置到负值。在“1”状态和“0”状态两者中，因为体的电势通过使用字线和体之间的电容偶合而设置到负值，体和源极之间的p-n结以及体和漏极之间的p-n结被反向偏置。这样，在体和源极之间流动的电流以及在体和漏极之间流动的电流被抑制到低的值。

因为有轻微的反向偏置电流跨越每个PN结，但是空穴一点一点地流入到体内。因为栅极设置到与漏极相比的负电势，也有GIDL(栅极诱导漏极泄漏)所引起的流向体的空穴流。因为数据“1”是最初空穴的数量很大时的状态，因此它足以补充在常规读/写操作中体电势升高到正值时溢出的空穴。对于数据“0”，但是用于在某个固定时段内汲出空穴的刷新操作变得必要。

与常规的1T(晶体管)-1C(电容器)型DRAM单元相比，因为使用SOI衬底FBC的P-N结区域很小，并且漏电流可以抑制到相当小的值。但是，在FBC中用于存储电荷的电容小于1fF，而在常规1T-1C型DRAM单元中它是几十fF。因此，数据保持时间变得比DRAM中的要短是不可避免的。因此，有这样的缺点，即刷新的频率变得很高，并且用于实施读/写操作的外部存取周期被该量所限制。

在包括常规1T-1C型单元的VSRAM(虚拟静态RAM)中，如果从外部实施读/写操作并且出现与内部刷新操作的竞争，读/写操作必须保持等待直到刷新操作完成(参见K.Sawada等人的“具有虚拟静态RAM模式的30μA数据保持伪静态RAM”，IEEE固态电路第23卷)。原因是因为1T-1C单元是破坏性读出单元。换句话说，一旦WL被激活并且数据开始读出，如果出现中断而没有放大数据以及完成重写操作，那么单元数据被破坏。这导致这样的缺点，即如果VSRAM通过使用1T-1C型DRAM构成，随机存取时间和随机写时间被延长到两倍或更多。

发明内容

根据本发明的一种实施方案的半导体存储装置，包括：

需要刷新操作的存储单元；以及

当从存储单元读出或写入到存储单元的外部存取被请求时挂起刷新操作的刷新控制电路。

附图说明

图1是显示根据本发明的实施方案的半导体存储装置的内部配置的电路图。

图2是显示在图1的半导体装置中提供的读出放大器1的内部配置的详细电路图。

图3是显示读出核心单元11的内部配置的详细电路图。

图4是显示根据本实施方案的半导体存储装置的一般配置的框图。

图5是显示刷新间隔定时器31的内部配置的一个例子的电路图。

图6是显示tRAS定时器32的内部配置的一个例子的电路图。

图7是显示地址计数器33的内部配置的一个例子的框图。

图8是显示分频器电路85的内部配置的一个例子的电路图。

图9是显示刷新控制器34的内部配置的一个例子的电路图。

图10是显示行地址开关37的内部配置的一个例子的电路图。

图11是显示行解码器39的内部配置的一个例子的电路图。

图12是显示RINT发生器35的内部配置的一个例子的电路图。

图13是在当外部信号BRAS激活时给出刷新请求的情况下的操作时序图。

图14是在当外部信号BRAS处于高电平(预充电状态)时给出刷新请求信号REFREQ但其后外部信号BRAS立即变成低电平的情况下的操作时序图。

图15是在当外部信号BRAS处于高电平(预充电状态)时给出刷新请求信号REFREQ并且预充电状态持续直到刷新操作完成的情况下的操作时序图。

图16是在刷新操作中间由常规读操作引起中断的情况下的操作时序图。

图17是显示根据第二实施方案的半导体存储装置的一般配置的框图。

图18是显示间隔定时器及控制器145的内部配置的一个例子的框图。

图19是由图18中所示的间隔定时器及控制器产生的信号的时序图。

具体实施方式

在下文中，将参考附图来描述本发明的实施方案。

(第一实施方案)

图1是显示根据本发明的实施方案的半导体存储装置的内部配置的电路图。图2是显示在图1的半导体装置中提供的读出放大器1的内部配置的详细电路图。图3是显示读出核心单元11的内部配置的详细电路图，它是图2中所示的读出放大器1的核心部分。

图1中所示的半导体存储装置包括大致并排布置在中央的多个读出放大器1，以及布置在读出放大器1的两侧的单元阵列2。虽然在图1中省略了，根据本实施方案的半导体存储装置包括读/写控制电路。

如图1中所示，单元阵列2包括布置在读出放大器1的左侧或右侧的256个字线。虽然没有说明，单元阵列2包括1024对位线。换句话说，布置1024个读出放大器1。FBC 3分别布置在偶数字线和各个位线的真线的交叉点以及奇数字线和各个位线的补线的交叉点附近。这样，图1中所示的半导体存储装置具有折曲位线方案的单元布局。

布置在读出放大器1的左侧和右侧的单元阵列2的每个包括将位线短接到FBC 3的源极电势的位线均衡晶体管4，以及虚设单元5。位线均衡晶体管4连接到均衡信号线EQLL0、EQLL1、EQLR0和EQLR1跟位线的交叉点附近。虚设单元5连接到虚设字线DWLL0、DWLL1、DWLR0和DWLR1跟位线的交叉点附近。在FBC 3的读操作之前，数据“1”和“0”在字线方向上由随后将描述的电路交替地写入到虚设单元5中。

NMOS晶体管6连接在包含于位线对中的一根线和包含于相邻位线对中的一根线之间。信号AVL0、AVR0，AVL1和AVR1提供到NMOS晶体管6的栅极。

如图2中所示，由NMOS晶体管构成的传输门15连接在每个位线和读出核心11之间。这些传输门15由ФTL和ФTR切换到导通或关闭。在下文中，位于关于传输门15的读出放大器1这一侧的通路称作读出节点SN0、BSN0、SN1和BSN1。

每个CMOS传输门12切换以将读出节点交叉连接到位线。传输门12中的NMOS晶体管由信号FBL0、FBL1、FBR0和FBR1控制，而传输门12中的PMOS晶体管由信号BFBL0、BFBL1、BFBR0和BFBR1控制。

晶体管13连接到位线BLL0、BBLL0、BLR0和BBLR0的每个，以将位线偶合到地电势VBLL。“0”通过晶体管13写入到连接到位线BLL0、BBLL0、BLR0和BBLR0的虚设单元5中。晶体管14连接到相邻位线BLL1、BBLL1、BLR1和BBLR1的每个，以将位线偶合到电源电压VBLH。“1”通过晶体管14写入到连接到位线BLL1、BBLL1、BLR1和BBLR1的虚设单元5中。

例如，现在假设位于读出放大器1的左侧的单元阵列2中的WLL0被激活。在该情况下，虚设位线DWLL1和信号AVL1也同时被激活。结果，FBC 3偶合到位线BLL0和BLL1。同时，具有“0”写入其中的虚设单元5偶合到位线BBLL0，并且具有“1”写入其中的虚设单元5偶合到位线BBLL1。并且晶体管6导通，位线BBLL0和BBLL1彼此短接。因此，流过两个虚设单元的电流被平均。其等效于“1”和“0”单元电流之间的中间电流流过位线BBLL0和BBLL1。在“0”单元的情况下，因此在读出节点SN0和SN1上的电势变得比在读出节点BSN0和BSN1上的高。在“1”单元的情况下，读出节点SN0和SN1的电势变得比读出节点BSN0和BSN1的低。当这些电势差已足够地壮大时，信号BSAN变成低电平，并且信号SAP变成高电平。

如图3中所示，读出核心单元11包括由电流反射镜电路构成的电流负载电路21，以及连接到一对位线SN0和BSN0的动态闩锁电路22和23。信号BSAN输入到构成动态闩锁电路22的两个NMOS晶体管之间的连接节点上。信号SAP输入到构成动态闩锁电路23的两个PMOS晶体管之间的连接节点上。当这对读出节点SN0和BSN0或者SN1和BSN1之间的电势差已足够壮大时，动态闩锁电路22和23实施闩锁操作。

已发现FBC 3不是完全的非破坏性读出单元。原因是因为存在电荷泵现象。如果重复晶体管的通断操作，即多次实施在栅极处的所谓泵操作，栅极硅表面上的反转状态和积聚状态交替地重复，并且在硅表面和SiO₂之间的界面处空穴逐渐地消失。这就是电荷泵现象。

由于反转和积聚之间的一个状态改变而消失的空穴的数量取决于在Si-SiO₂界面处的界面电平的密度Nit。例如，假设Nit＝1×10¹⁰cm^-2并且单元晶体管的W(沟道宽度)/L(沟道长度)＝0.1μm/0.1μm，Si-SiO₂界面的面积变成1.0×10¹⁰cm²每单元，从而每单元界面电平的数值平均来说变成大约为1。当数据是“1”或“0”时，存储于一个FBC 3中的空穴的数量具有大约1,000的差异。如果字线WL受到泵吸大约1,000次，因此数据“1”完全改变成数据“0”。

实际上，如果字线WL受到泵吸大约500次，那么数据“1”的读出裕度失去，并且可能出现失败的风险变得很高。因此，FBC 3既不是破坏性读出单元也不是完全的非破坏性读出单元。FBC 3可以说是“准非破坏性读出单元”。

但是，FBC 3中的数据不是仅由一个读操作破坏。因此，允许外部读或写操作中断刷新操作。这意味着外部存取可以具有高于VSRAM中的内部刷新操作的优先级(当与刷新操作竞争时)。因此，有可能设计VSRAM，其性能等价于其中不实施自刷新操作的FBC 3存储器的存取时间和写时间。

图4是显示根据本实施方案的半导体存储装置的一般配置的框图。图4中所示的半导体存储装置包括实施时间测量以便规定FBC 3的刷新操作和下一个刷新操作之间的间隔时段的刷新间隔定时器31，实施时间测量以便规定刷新操作所需的tRAS时段的tRAS定时器32，产生待刷新的FBC 3的地址的地址计数器33，控制刷新操作和外部存取操作的刷新控制器34，产生随后描述的控制信号RINT的RINT发生器35，行地址缓冲器36，行地址开关37，控制行地址的行通路控制器38，行解码器39，列地址缓冲器40，列及数据通路控制器41，列解码器42，数据输入-输出缓冲器43，以及DQ缓冲器44。

图5是显示刷新间隔定时器31的内部配置的一个例子的电路图。图5中所示的定时器包括偏置电路51，环形振荡器52以及输出电路53。偏置电路51包括具有电流反射镜连接的其中其栅极短接到其漏极的PMOS晶体管54，具有电流反射镜连接的其栅极以同样方式短接到其漏极的NOMS晶体管55，以及连接在PMOS晶体管54的漏极和NMOS晶体管55的漏极之间的电阻器56。

环形振荡器52包括串联连接的五级逻辑反转电路57。位于最后级的逻辑反转电路57的输出反馈到位于第一级的逻辑反转电路57的输入。逻辑反转电路的每个包括串联连接在电源电压和地电压之间的PMOS晶体管58、PMOS晶体管59、NMOS晶体管60以及NMOS晶体管61。

偏置电路51中的PMOS晶体管54连同环形振荡器52中的PMOS晶体管58和PMOS晶体管62至65一起构成电流反射镜电路。偏置电路51中的NMOS晶体管55连同环形振荡器52中的NMOS晶体管61和NMOS晶体管66至69一起构成电流反射镜电路。因此，在幅度上与流过偏置电路51的电流相等的电流流过环形振荡器52中的PMOS晶体管58和62至65以及NMOS晶体管61和66至69。

输出电路53包括将环形振荡器52的输出RFECT反转的反相器70，串联连接的五级反相器71至75，以及在布置于最后级的反相器75的输出和反相器70的输出上实施NOR操作的NOR电路76。

NOR电路76在通过将环形振荡器52的输入-输出信号REFCT反转而获得的信号BREFCT和通过用反相器71至75反转信号BREFCT而获得的信号上实施NOR操作。

刷新间隔定时器31使与流过偏置电路51的电流相等的电流流过环形振荡器52的各级。因此，可以实施不依赖于MOSFET的器件特性的色散的高精度时间测量。从该定时器31输出的信号REFREQ是具有所测量的时间作为其周期的正脉冲。

图6是显示tRAS定时器32的内部配置的一个例子的电路图。图6中所示的tRAS定时器32包括串联连接的反相器81、延迟电路82以及反相器83。tRAS定时器32输出通过将指示刷新操作的信号REFRESH延迟时间τ3而获得的信号REFTRAS。自信号REFRESH变成高电平直到信号REFTRAS变成高电平的时段可以认为是典型地是外部信号的信号BRAS被激活(处于低电平)的时段，即正实施刷新操作的时段。换句话说，tRAS定时器32测量刷新操作所需的时间τ3。

图7是显示地址计数器33的内部配置的一个例子的框图。如图7中所示，地址计数器33包括串联连接的多个分频器电路85。每个分频器电路85的输出逻辑在其输入信号的下降沿改变。每个分频器电路85输出通过将其输入信号二分频而获得的分频信号。

图8是显示分频器电路85的内部配置的一个例子的电路图。如图8中所示，分频器电路85包括具有由信号BCi-1处于低电平且信号Ci-1处于高电平的逻辑切换的输出逻辑的逻辑反转电路91，具有由信号Ci-1处于低电平且信号BCi-1处于高电平的逻辑切换的输出逻辑的逻辑反转电路92，具有由信号Ci-1处于低电平且BCi-1处于高电平的逻辑切换的输出逻辑的逻辑反转电路93，具有由信号BCi-1处于低电平且信号Ci-1处于高电平的逻辑切换的输出逻辑的逻辑反转电路94，以及反相器95至97。逻辑反转电路的每个包括连接在电源端和接地端之间的PMOS晶体管、PMOS晶体管、NMOS晶体管和NMOS晶体管。

图9是显示刷新控制器34的内部配置的一个例子的电路图。图9中所示的刷新控制器34包括每个包括两个交叉连接的NAND电路的触发器101和102，反相器103至107，以及NAND电路109和110。

图10是显示行地址开关37的内部配置的一个例子的电路图。行地址开关37包括反相器111和112，OR电路113至116，NAND电路117和118，以及反相器119和120。

图11是显示行解码器39的内部配置的一个例子的电路图。行解码器39包括串联连接在当将数据写入存储单元中时提供到字线上的电压VWLHW和当保持数据时提供到字线上的电压VWLL之间的PMOS晶体管121和四个NMOS晶体管122至125，串联连接到PMOS晶体管121和NMOS晶体管122之间的连接节点的三个反相器126至128，以及连接在该连接节点和电压VWLHW之间的PMOS晶体管129。

假设当外部信号BRAS处于高电平(FBC 3的预充电状态)时输出由正脉冲构成的刷新请求信号REFREQ，信号BRAS的反信号REXT处于低电平，从而从图9中所示的刷新控制器34输出的刷新信号REFRESH变成高电平。结果启动刷新操作。

如果自刷新信号变成高电平以后时间τ3流逝，那么图6中所示的tRAS定时器32的输出信号REFTRAS变成高电平，并且图9中所示的刷新控制器中的后级触发器102复位。结果，刷新信号REFRESH下降到低电平，并且刷新操作完成。

如果在时间τ3流逝之前外部信号BRAS下降到低电平，即(如果在刷新操作过程中由常规的读/写操作引起中断)，那么外部信号BRAS的反信号REXT变成高电平。结果，图9中所示的刷新控制器34中的后级触发器102复位，并且刷新信号REFRESH变成低电平。换句话说，如果在刷新操作的中间由常规操作引起中断，那么刷新操作被强行挂起。并且NAND电路110的输出由信号REXT的反信号强行设置到高电平，以便即使延迟时间τ3流逝防止刷新控制器34中的前级触发器101的输出被复位，并且图6中所示的tRAS定时器32的输出信号REFTRAS变成高电平。

如果其后常规的读/写操作完成，并且外部信号BRAS再次变成高电平，那么其反信号REXT变成低电平。此时，图6中所示的tRAS定时器32的输出信号REFTRAS处于低电平。因此，图9中所示的刷新控制器34中的后级触发器102复位，并且刷新信号REFRESH升高。结果，已挂起的刷新操作重新启动。

此时，通过将图7中所示的地址计数器33的输出经由图10中所示的行地址开关37输入到图11中所示的行解码器39来选择刷新操作的字线。

图7中所示的地址计数器33响应于从图9中所示的刷新控制器34中的前级触发器101输出的信号CTR和BCTR实施计数操作。即使在刷新操作过程中由常规的读/写操作引起中断，但是前级触发器101不复位，因此信号CTR和BCTR的逻辑不改变，并且地址计数器33不升值。

如果刷新操作由于中断而挂起，然后刷新操作被重新开始，因此，那么选择的字线与中断之前的字线相同，并且刷新操作可以从挂起地址正确地实施。

如果刷新操作正常完成而没有由常规读/写操作引起的中断，那么图9中所示的刷新控制器34中的前级和后级触发器都不复位。结果，信号CTR和BCTR的逻辑改变，并且图7中所示的地址计数器33升值。在下一个刷新操作时，装置准备刷新新的字线。

输入到前级触发器101的信号BPRST是这样的信号，其在电源导通之后立即保持低电平以便防止当触发器101的两个输入都处于高电平时输出变成不明确，并且在触发器101的输出已变成所需值之后升高到高电平。

图12是显示RINT发生器35的内部配置的一个例子的电路图。RINT发生器35包括延迟电路131至133，AND电路134和134，以及NOR电路136和137。信号RINT通过使用外部信号BRAS的反信号REXT和刷新信号REFRESH来产生。

信号REXT变成高电平，然后信号RINT在延迟时间τ1+τ2之后升高。在下文中，将描述为什么时间τ1+τ2是必要的原因。现在假设刷新操作被启动，并且字线被激活，然后由常规读/写操作(在下文中称作常规操作)引起中断。此时，被激活的字线取消激活，并且与常规操作对应的字线被激活以便实施常规操作。当在常规操作完成之后再次激活刷新操作的字线时，需要正确地切换行解码器39。

典型地，如图11中所示，行解码器39包括动态NAND电路。下面的处理顺序是重要的，即所有地址设置到低电平，然后信号PRCH设置到低电平，然后解码器电路正确地预充电，然后输入下一个地址，并且字线被激活。

即使在图12中所示的RINT发生器35中信号REXT(低到高)和REFRESH(高到低)几乎同时切换，因此从高电平改变到低电平的信号立即传播并且信号RINT变成低电平。其后，在等待时间(τ1+τ2)之后，信号RINT升高到高电平，其中τ1是在行地址复位以前所用的时间或在信号PRCH变成低电平以前所用的时间，并且τ2是在行解码器39正确地预充电之前所用的时间或信号PRCH所需要的脉冲宽度的时间。这种操作由图12中所示的电路配置来实现。

作为常规读/写操作和刷新操作之间的竞争的时序，图13至15中所示的三种情况是可想到的。

图13是在当外部信号BRAS激活时给出刷新请求的情况下的操作时序图。即使当外部信号BRAS的反信号REXT处于高电平时给出刷新请求信号REFREQ，刷新控制器34中的后级触发器102不复位。因此，刷新信号REFRESH保持处于低电平。

因为前级触发器101被设置，当信号REXT已变成低电平时(当外部信号BRAS不激活时)，后级触发器102被设置，并且刷新信号REFRESH变成高电平。如果其后刷新所需的时间tRAS τ3流逝，刷新操作完成。

图14是在当外部信号BRAS处于高电平(预充电状态)时给出刷新请求信号REFREQ但其后外部信号BRAS立即变成低电平(激活状态)的情况下的操作时序图。因为在该情况下，当外部信号BRAS的反信号REXT处于低电平时给出刷新请求信号REFREQ，刷新信号REFRESH立即变成高电平。因为在刷新操作所需的tRAS时间τ3流逝之前外部信号BRAS变成激活，但是图9中所示的刷新控制器34中的后级触发器102复位，并且刷新信号REFRESH下降到低电平。

如果其后外部信号BRAS被带入到预充电状态，并且信号REXT变成低电平，那么图9中所示的刷新控制器34中的后级触发器102再次复位，并且刷新信号REFRESH升高。在刷新操作所需的tRAS时间τ3已流逝之后，刷新操作完成。

从刷新操作被挂起直到刷新操作重新启动，图9中所示的刷新控制器34中的前级触发器101继续被设置。因此，促使图7中所示的地址计数器33升值的信号CTR保持处于高电平。因此，当刷新操作挂起时所选择的字线与当刷新操作重新开始时所选择的字线相同。即使刷新操作挂起一次，可以从刷新操作被挂起时的地址正确地实施刷新操作。

如果当外部信号BRAS的反信号REXT处于低电平时输出请求信号REFREQ，那么刷新信号REFRESH变成高电平。因为在刷新操作所需的tRAS时间τ3内外部信号BRAS没有变成激活，刷新操作正常完成。在其后外部信号BRAS变成激活并且常规读/写操作完成之后，刷新操作不像图14中所示的情况那样启动。

图16是在刷新操作的中间由常规读操作引起中断的情况下的操作时序图。刷新操作的字线在时间t1激活，并且外部信号BRAS在时间t2变成低电平(激活状态)。结果，字线被立即取消激活，并且常规读操作的字线在时间t3被激活。在时间t4位线BL和BBL之间的电势差逐渐变大。在时间t5，数据线DOUT上的电势差也逐渐变大并且实施数据读出。

在读操作完成之后，在时间t6外部信号BRAS升高到高电平(预充电状态)。结果，常规读出的字线在时间t7被取消激活。其后，挂起的刷新操作的字线在时间t8再次被激活。

因此，如果在第一实施方案中常规的读/写请求在刷新操作的中间给出，刷新操作被挂起以实施常规的读写操作，并且在常规的读写操作完成之后重新启动刷新操作。因此，不用担忧外部存取速度可能被刷新操作所限制，因此快速操作变得可能。

顺便提及，第一实施方案不能应付在响应于所给出的刷新请求REFREQ而启动的刷新操作还没有完成之前给出下一个刷新请求的情况。因此，外部信号BRAS连续激活的时间被限制于(刷新间隔tREF+2×tRAS(ref))或更小。这里，刷新间隔tREF是由图5中所示的刷新间隔定时器31规定的间隔，并且它是刷新操作的启动和刷新操作的下一次启动之间的时间。时间tRAS(ref)是由图6中所示的tRAS定时器32规定的刷新操作所用的时间间隔τ3。

典型地，刷新间隔tREF是几个μ秒并且tRAS是几十秒。因此，外部信号BRAS连续激活的时间近似地由刷新间隔所限制。外部信号BRAS保持激活的间隔小于至多几个μ秒。

在本实施方案中，具有大约1Mbit的存储容量的半导体存储装置被构想，并且每个具有512Kbit容量的单元阵列2布置于读出放大器1的左侧和右侧。但是，阵列2的集成度和配置并不局限于所说明的那些。几十保持同样的1Mbit的存储容量，例如每个具有256Kbit存储容量的四个单元阵列2可以提供。

(第二实施方案)

在第二实施方案中，外部信号BRAS可以保持激活的时间变得尽可能长。

图17是显示根据第二实施方案的半导体存储装置的一般配置的框图。图17中所示的半导体存储装置包括可以独立存取的四个单元阵列2。每个单元阵列2具有256kbit的存储容量，并且作为整体芯片具有1Mbit的存储容量。单元阵列由行地址A8R和A8L区分。单元阵列2由RINT0发生器141、RINT1发生器142，RINT2发生器143以及RINT3发生器144驱动。单元阵列2具有它们自己的读出放大器1。每个单元阵列2可以单独地实施读/写操作和刷新操作。

在图17中，为了简单列通路和数据通路的电路被省略了。

在本实施方案中，不确定作为整体整个芯片是否处于预充电状态，但是确定每个单元阵列2是否处于预充电状态，并且对于每个单元阵列2单独实施刷新操作。因此，对外部信号BRAS连续变成激活的可允许时间tRAS(rw)的限制减轻为tRAS(rw)＜tREF×n+tRAS(ref)×2，而这在第一实施方案中是tRAS(rw)＜tREF+tRAS(ref)×2。在这里，tRAS(ref)是刷新操作所需的时间，并且n是单元阵列2的个数。

在图17中所示的半导体存储装置中，图4中所示的刷新间隔定时器31和刷新控制器34结合成一体作为间隔定时器及控制器145。间隔定时器及控制器145、行地址缓冲器36以及行地址缓冲器控制器146被单元阵列2共享。

另一方面，tRAS定时器32、地址计数器33、RINT发生器141至144、行地址开关37、行通路控制器38以及行解码器39对于每个单元阵列2而提供。

图18是显示间隔定时器及控制器145的内部配置的一个例子的框图。图19是由图18中所示的间隔定时器及控制器产生的信号的时序图。

如图18中所示，间隔定时器及控制器145包括级联连接的两个分频器电路151。这些分频器电路151的每个由例如与图8中所示的那些类似的电路构成。这些分频器电路151的每个将其输入信号二分频，并输出作为结果得到的信号。因此，间隔定时器及控制器145产生具有REFCT的周期两倍周期的信号REFCT1，以及具有REEFCT的周期四倍周期的信号REFCT2。

间隔定时器及控制器145包括通过使用这些分频信号实施逻辑操作的NAND门152至155以及反相器156至159。如图19中所示，这四个反相器产生具有等于刷新请求REFREQ的周期四倍周期的并且布置成依次相继一个周期的信号REFREQ0、REFREQ1、REFREQ2以及REFREQ3。

因此，在第二实施方案中，提供多个单元阵列并且使得可以在每个单元阵列2上单独实施刷新操作或常规读/写操作。因此，对外部信号BRAS连续变成激活的时间tRAS(rw)的限制显著地减轻。换句话说，tRAS(rw)可以通过单元阵列2的个数变长，这由表达式tRAS(rw)＜tREF×n+tRAS(ref)×2表示。因此可以提供比第一实施方案更好地便于使用的存储器。

如果单元阵列2由第一和第二实施方案中的FBC 3所构成，那么仅需要对存储数据“0”的FBC 3实施刷新操作，而不需要对存储数据“1”的FBC 3实施刷新操作。因为数据“0”可以比数据“1”快得多地写入(刷新操作)，刷新操作所需的周期时间可以做得比常规的读/写操作(常规操作)所需的时间短得多。因此，对常规操作时外部信号BRAS的预充电时间的最小规定的限制可以显著地减轻。并且对本发明VSRAM的tRAS和tRP的时序规定可以与不具有VSRAM功能的常规DRAM的那些几乎相同。

Claims

1.一种半导体存储装置，包括：

需要刷新操作的存储单元；以及

2.根据权利要求1的半导体存储装置，其中当刷新操作根据外部存取请求而挂起时，在外部存取已完成之后直到下一个刷新操作开始之前的时段中刷新控制电路完成所挂起的刷新操作。

3.根据权利要求1的半导体存储装置，其中当刷新操作根据外部存取请求而挂起时，刷新控制电路从挂起地址继续开始刷新操作，然后刷新操作被重新启动。

4.根据权利要求1的半导体存储装置，还包括：

测量刷新操作开始之后直到随后下一个刷新操作开始之前的第一时段的第一时间测量单元；

测量刷新操作所需的第二时段的第二时间测量单元；以及

产生刷新操作的存储单元地址的地址生成器，

其中刷新控制电路基于第一和第二时间测量单元的输出和外部存储请求信号来控制刷新操作的时序。

5.根据权利要求4的半导体存储装置，其中当刷新操作被外部存取挂起时，地址生成器挂起新地址的产生。

6.根据权利要求4的半导体存储装置，其中第一时间测量单元包括：

环形振荡器；

提供偏置电压或偏置电流给环形振荡器的偏置电路；以及

基于环形振荡器的输出信号产生用于调节第一时段的信号的输出电路。

7.根据权利要求4的半导体存储装置，其中刷新控制电路输出调节待刷新存储单元的刷新时序的计数指示信号；以及

地址生成器具有多个串联连接的分频器电路，根据所述计数指示信号生成刷新地址。

8.根据权利要求1的半导体存储装置，其中刷新控制电路输出指示刷新时段的信号。

9.根据权利要求1的半导体存储装置，还包括：

基于外部存取请求信号和刷新请求信号产生用于调节刷新时段的时序的刷新时序调节信号的刷新时序调节电路，

其中刷新控制电路基于刷新时序调节信号控制刷新操作。

10.根据权利要求9的半导体存储装置，其中关于当外部存取请求信号激活时刷新请求信号变成激活的情况、在刷新操作过程中外部存取请求信号变成激活的情况，以及在完成刷新操作之后外部存取请求变成激活的情况，刷新时序调节电路产生刷新时序调节信号。

11.根据权利要求1的半导体存储装置，还包括：

每个具有其自己的刷新控制电路并且能够单独实施刷新、每个具有多个存储单元的多个单元阵列，

其中刷新控制电路单独确定相关单元阵列的工作状态并且控制是否实施单元阵列的刷新。

12.根据权利要求11的半导体存储装置，还包括布置在彼此相邻的两个单元阵列之间并读出从存储单元中读出的数据的读出放大器。

13.根据权利要求1的半导体存储装置，其中存储单元是FBC(浮体单元)。

14.一种刷新方法，包括：

当用于从存储单元中读出或写入到存储单元中的外部存取被请求时挂起刷新操作；以及

在外部存取已完成之后直到下一个刷新操作开始之前的时段中完成所挂起的刷新操作。

15.根据权利要求14的刷新方法，其中当刷新操作根据外部存取请求而挂起并且随后刷新操作被重新启动时，从挂起地址继续实施刷新操作。

16.根据权利要求14的刷新方法，还包括：

测量在刷新操作开始之后直到随后下一个刷新操作开始之前的第一时段；

测量刷新操作所需的第二时段；以及

产生刷新操作的存储单元的地址，

其中基于测量第一时段的结果、测量第二时段的结果以及外部存取请求信号来控制刷新操作的时序。

17.根据权利要求14的刷新方法，

其中当执行刷新的控制时，输出指示刷新时段的信号。

18.根据权利要求14的刷新方法，

基于外部存取请求信号和刷新请求信号产生用于调节刷新时段的时序的刷新时序调节信号，

其中基于刷新时序调节信号控制刷新操作。

19.根据权利要求14的刷新方法，

提供能够单独实施刷新的多个单元阵列，每个单元阵列具有多个存储单元，

其中每个单元阵列的工作状态单独确定，并且单独控制是否实施单元阵列的刷新。

20.根据权利要求14的刷新方法，其中存储单元是FBC(浮体单元)。