CN111243643A - 非易失性存储器装置及控制挂起其命令执行的方法 - Google Patents

非易失性存储器装置及控制挂起其命令执行的方法 Download PDF

Info

Publication number
CN111243643A
CN111243643A CN202010095151.5A CN202010095151A CN111243643A CN 111243643 A CN111243643 A CN 111243643A CN 202010095151 A CN202010095151 A CN 202010095151A CN 111243643 A CN111243643 A CN 111243643A
Authority
CN
China
Prior art keywords
command
memory device
volatile memory
chip information
erase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010095151.5A
Other languages
English (en)
Other versions
CN111243643B (zh
Inventor
郭东勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN202010095151.5A priority Critical patent/CN111243643B/zh
Publication of CN111243643A publication Critical patent/CN111243643A/zh
Application granted granted Critical
Publication of CN111243643B publication Critical patent/CN111243643B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供了非易失性存储器装置及控制挂起其命令执行的方法。非易失性存储器装置包括存储器单元阵列、行解码器、页面缓冲器和控制逻辑。存储器单元阵列包括与位线和字线连接的存储器单元，存储器单元阵列被构造为存储数据。行解码器被构造为选择性地激活存储器单元阵列的串选择线、接地选择线和字线。页面缓冲器被构造为暂时地存储外部数据并且在编程操作期间根据存储的数据将预定的电压施加到位线上，并且被构造为在读取操作或验证操作期间使用位线来感测出存储在所选存储器单元中的数据。控制逻辑被构造为控制行解码器和页面缓冲器。在执行命令期间，当接收到对各命令的执行的挂起请求时，芯片信息被备份到与控制逻辑分离的存储空间。

Description

非易失性存储器装置及控制挂起其命令执行的方法
本申请是基于2013年8月8日提交的、申请号为201310344095.4、发明创造名称为“非易失性存储器装置及控制挂起其命令执行的方法”的中国专利申请的分案申请。
相关申请的交叉引用
本申请要求于2012年8月8日在韩国知识产权局提交的韩国专利申请No.10-2012-0086926的优先权，其内容通过引用方式整体并入于此。
技术领域
本发明构思的实施例涉及存储器装置，更具体地涉及非易失性存储器装置及对其命令执行进行控制的方法。
背景技术
尽管一般都缩小了尺寸，但半导体产品仍需要处理大量的数据。因此，应该增加用于所述半导体产品的存储器装置的操作速度和集成度。为了满足该需求，已经开发了包括三维布置的存储器单元的三维(3D)半导体存储器装置。近来，已经提出了其存储器单元具有垂直沟道结构的垂直NAND闪速存储器装置。
发明内容
本发明构思的实施例提供了一种能够安全地对各命令的执行进行挂起和恢复的非易失性存储器装置。本发明构思的实施例还提供了一种包括该非易失性存储器装置的存储器系统。本发明构思的实施例还提供了一种对能够安全地进行挂起和恢复各命令的执行的非易失性存储器装置的命令执行进行控制的方法。
本发明构思的技术目标不限于本公开。基于以下描述，其他目标对本领域的技术人员而言可以变得显而易见。
根据本发明的一个方面，非易失性存储器装置包括存储器单元阵列、行解码器、页面缓冲器和控制逻辑。存储器单元阵列包括与字线和位线连接的存储器单元，该存储器单元阵列被构造为存储数据。行解码器被构造为选择性地激活存储器单元阵列的串选择线、接地选择线和字线。页面缓冲器被构造为暂时存储外部数据并在编程操作期间根据所存储的数据将预定的电压施加到位线上，并且被构造为在读取操作或验证操作期间使用位线感测出存储在所选存储器单元中的数据。控制逻辑被构造为控制行解码器和页面缓冲器。在执行命令期间，当接收到对命令的执行的挂起请求时，将命令的执行被挂起时所提供的芯片信息备份到与控制逻辑分离的存储空间。
当接收到对命令的执行的恢复请求时，可以取回存储在所述存储空间中的芯片信息，并且基于所取回的芯片信息来恢复芯片状态。命令的执行可以包括执行擦除命令或编程命令。
存储空间可以包括非易失性存储器装置外部的外部存储装置或存储器控制器。当给出对命令的执行的挂起请求时，控制逻辑可以通过输入/输出电路将命令的执行被挂起时所提供的芯片信息存储在存储器控制器或外部存储装置中，而当给出对命令的执行的恢复请求时，控制逻辑可以通过输入/输出电路从存储器控制器或外部存储装置中取回芯片信息，并基于所取回的芯片信息来恢复芯片状态。
非易失性存储器装置还包括缓冲电路，其被构造为当给出对命令的执行的挂起请求时，从控制逻辑接收命令的执行被挂起时所提供的芯片信息，以缓存芯片信息，从而将所缓存的芯片信息提供给输入/输出电路，而当给出对命令的执行的恢复请求时，从输入/输出电路取回芯片信息，以缓存芯片信息，从而将所缓存的芯片信息提供给控制逻辑。
存储空间可以包括非易失性存储器装置中所包含的存储器单元阵列。当给出对命令的执行的挂起请求时，控制逻辑通过页面缓冲器将命令的执行被挂起时所提供的芯片信息存储在存储器单元阵列中，而当给出对命令的执行的恢复请求时，控制逻辑通过页面缓冲器从存储器单元阵列取回芯片信息，并基于所取回的芯片信息来恢复芯片状态。
非易失性存储器装置还可以包括缓冲电路，其被构造为当给出对命令的执行的挂起请求时，从控制逻辑接收命令的执行被挂起时所提供的芯片信息，以缓存该芯片信息，从而将所缓存的芯片信息提供给页面缓冲器，而当给出对命令的执行的恢复请求时，从页面缓冲器取回芯片信息，以缓存该芯片信息，从而将所缓存的芯片信息提供给控制逻辑。
非易失性存储器装置还可以包括缓冲电路，其被构造为存储命令的执行被挂起时所提供的芯片信息。非易失性存储器装置可以是垂直NAND闪速存储器装置。
芯片信息包括以下中的至少一个：擦除脉冲电压、高电压脉冲、驱动磁芯的时间、执行擦除操作的循环次数、擦除模式中包括的单元操作、以及对存储器芯片的验证结果。
根据本发明构思的另一方面，提供了一种对非易失性存储器装置的擦除操作进行控制的方法。该方法包括：进行包括正常擦除操作的命令的执行；确定是否输入挂起命令；当输入了挂起命令时，将所述命令的执行挂起；将命令的执行被挂起时所提供的芯片信息从控制逻辑备份到外部存储装置；进行除擦除操作以外的操作；将芯片信息从外部存储装置恢复到控制逻辑；以及响应于擦除开始命令，进行恢复擦除操作。
根据发明构思的另一方面，提供了一种对非易失性存储器装置的擦除操作进行控制的方法。该方法包括：进行包括正常擦除操作的命令的执行；确定是否输入挂起命令；当输入了挂起命令时，将所述命令的执行被挂起时所提供的芯片信息从控制逻辑备份到与控制逻辑分离的存储空间；将所述命令的执行挂起；进行除正常擦除操作以外的操作模式；响应于恢复擦除开始命令，进行恢复擦除操作；以及将命令的执行被挂起时所提供的芯片信息从存储空间恢复到控制逻辑。
附图说明
根据以下结合附图的具体描述将会更加清楚地理解本发明构思的示例性实施例，其中在所有不同的视图中，相似的参考字符表示相同的部件。附图不一定是按比例绘制的，而是将重点放在示出本发明构思的原理。在附图中，
图1是根据本发明构思的一个实施例的包括非易失性存储器装置的存储器系统的框图。
图2是根据本发明构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。
图3是根据本发明构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。
图4是根据本发明构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。
图5是根据本发明构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。
图6是根据本发明构思的另一实施例的包括非易失性存储器装置的存储器系统的框图。
图7是根据本发明构思的一个实施例的非易失性存储器装置的结构的透视图。
图8是根据本发明构思的一个实施例的图7中示出的非易失性存储器装置的单元区域的透视图。
图9和图10是示出了根据本发明构思的实施例的图8的单元区域中包括的单元晶体管的示例的透视图。
图11是根据本发明构思的一个实施例的图7中示出的非易失性存储器装置的存储器单元阵列的一个示例的电路图。
图12和图13是示出了根据本发明构思的实施例的非易失性存储器装置的擦除操作的流程图。
图14和图15是示出了根据本发明构思的一个实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。
图16和图17是示出了根据本发明构思的另一实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。
图18和图19是示出了根据本发明构思的另一实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。
图20至图22示出了根据本发明构思的实施例的每个均包括非易失性存储器装置的存储器模块。
图23是根据本发明构思的一个实施例的包括非易失性存储器装置的具有层叠结构的半导体装置的示意性透视图。
图24是根据本发明构思的一个实施例的包括非易失性存储器装置的存储器系统的框图。
图25是根据本发明构思的另一实施例的包括非易失性存储器装置和光链路的存储器系统的框图。
图26是根据本发明构思的一个实施例的包括闪速存储器装置的信息处理系统的框图。
图27是根据本发明构思的另一实施例的包括闪速存储器装置的信息处理系统的框图。
具体实施方式
现在将参照附图更加全面地描述各种实施例，附图中示出了本发明构思的示例性实施例。但是，本发明构思可以被实施为很多不同的形式，而不应将其解释为限制于本文所阐述的实施例。相反，这些实施例的提供使得本公开全面且完整，并且这些实施例将向本领域的技术人员全面地表达本发明构思的构思。但是，应该理解的是，不旨在将本发明构思的示例性实施例限制于所公开的特定形式，相反，本发明构思的示例性实施例将包括落入本发明构思的精神和范围内的变形、等价物、以及替换物。在附图中，为了清晰起见，层和区域的尺寸和相对尺寸可能被夸大，并且相同的附图标记始终表示相同的元件。
要理解的是，尽管在本文中术语“第一”、“第二”、“第三”
等可以被用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不偏离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以表述为第二元件、组件、区域、层或部分。
要理解的是，当元件或层被称为被“连接至”或“耦合至”另一元件或层时，该元件可以是直接与另一元件或层连接或者可能有中间元件存在。相反，当元件被称为“直接在…上”、“直接连接至”或“直接耦合至”另一元件或层时，没有中间元件或层存在。应该类似地理解描述元件或层之间关系的其他短语，例如，“在…之间”、“靠近…之间”、“与…相邻”、以及“直接与…相邻”。相同的标号始终表示相同的元件。
本文中使用的术语是仅为了描述特定的实施例的目的，并不旨在限制本发明构思。正如本文所使用的，单数形式“一个”和“该”旨在也包括复数形式，除非文中另有清楚的表明。还要理解的是，当在本说明书中使用术语“包括”和/或“包含”时，指定存在所述特征、整体、步骤、操作、元件、组件、和/或其组合，但不排除一个或更多其他特征、整体、步骤、操作、元件、组件、和/或其组合的存在或附加。术语“示例性的”被用于指代或涉及示例。
除非另作定义，本文中使用的所有术语(包括技术术语和科学术语)具有与本领域的技术人员通常的理解相同的意思。还要理解的是，诸如通用字典中定义的术语之类的术语应该被解释为其具有的意思与其在相关领域的环境中的意思一致，而不会被解释为理想化或过于正式的意义，除非本文中清楚地作出定义。
当本发明构思的实施例可以被修改时，可以按照与所示出的流程图不同的顺序来执行框中指定的功能和操作。例如，根据相关的功能或操作，连续的两个框中指定的功能和操作实际上可以被实质上同时执行，或者可以以相反的顺序执行。
在下文中，将参照附图来描述本发明构思的各种示例性实施例。
图1是根据本发明构思的一个实施例的包括非易失性存储器装置100的存储器系统1000的框图。
参照图1，存储器系统1000包括非易失性存储器装置100、存储器控制器200、以及外部存储装置300。非易失性存储器装置100包括存储器单元阵列110a和110b、行解码器120、页面缓冲器130a和130b、控制逻辑140、高压(HV)产生器150以及输入/输出(IO)电路170。
每个存储器单元阵列110a和110b可以包括与字线和位线连接的存储器串(memorystring)，并且可以存储数据。控制逻辑140产生控制代码，并且将控制代码提供给HV产生器150。控制逻辑140也控制页面缓冲器130a和130b以及行解码器120的操作。HV产生器150接收来自控制逻辑140的控制代码，并且响应于控制代码而产生高电压Vpp和编程电压Vpgm。
行解码器120选择性地激活存储器单元阵列110a和110b的串选择线、接地选择线以及字线。同样，行解码器120根据地址信号来产生字线驱动信号、串选择电压和接地选择电压，并且将字线驱动信号、串选择电压和接地选择电压分别提供给字线、串选择线和接地选择线。
在编程操作期间，页面缓冲器130a和130b暂时存储外部数据，并且根据存储的数据将例如电源电压或接地电压之类的特定电压施加到存储器单元阵列110a和110b的每个位线。在读取或验证操作期间，页面缓冲器130a和130b感测出通过位线选出的存储器单元中存储的数据。在读取操作期间，页面缓冲器130a和130b感测出的数据通过IO电路170输出到外部(未示出)。非易失性存储装置100通过IO电路170利用存储器控制器200来发送/接收地址信号、控制信号和数据。
当在执行包括擦除命令的命令期间例如从主机(未示出)向非易失性存储器装置100给出对命令的执行的挂起请求时，响应的非易失性存储器装置100将命令的执行被挂起时所提供的芯片信息备份到非易失性存储器装置100外部的外部存储装置300中。芯片信息可以包括关于擦除操作和/或其他命令的信息，例如，擦除脉冲电压、存储器芯片中使用的高压脉冲、驱动磁芯的时间、执行擦除操作的循环次数、擦除模式中包括的单元操作、以及当命令的执行被挂起时验证存储器芯片的结果。当从主机对非易失性存储器装置100给出对命令的执行的恢复请求时，响应的非易失性存储器装置100取回存储在外部存储装置300中的芯片信息并基于取回的芯片信息来恢复芯片状态。
当给出对命令的执行的挂起请求时，控制逻辑140通过IO电路170和存储器控制器200将命令的执行被挂起时所提供的芯片信息存储在外部存储装置300中。当给出对命令的执行的恢复请求时，控制逻辑140通过存储器控制器200和IO电路170从外部存储装置300中取回芯片信息，并且根据取回的芯片信息恢复芯片状态。图1示出了控制逻辑140与存储装置300之间的备份路径P_BU和恢复路径P_RES。
非易失性存储器装置100可以是垂直NAND闪速存储器装置。非易失性存储器装置100可以包括存储器单元阵列110a和110b，存储器单元阵列110a和110b的每一个均具有包括与位线连接的存储器串的垂直沟道结构。
图2是根据本发明构思的另一实施例的包括非易失性存储装置100a的存储器系统1000a的框图。与图1的非易失性存储器装置100相比，图2的非易失性存储器装置100a还包括缓冲电路175。
图2的存储器系统1000a通过非易失性存储装置100a中包括的缓冲电路175将命令的执行被挂起时所提供的芯片信息存储在外部存储装置300中，并且通过缓冲电路175取回存储在外部存储装置300中的芯片信息，这与图1中的存储器系统不同。
图3是根据本发明的另一实施例的包括非易失性存储器装置100的存储器系统2000的框图。
参照图3，存储器系统2000包括非易失性存储器装置100和存储器控制器200a。存储器控制器200a包括缓冲电路202。
若在执行包括擦除命令的命令期间，从主机(未示出)对非易失性存储装置100给出对命令的执行的挂起请求，则非易失性存储器装置100将命令的执行被挂起时所提供的芯片信息备份到非易失性存储器装置100外部的存储器控制器200a中。当给出对命令的执行的恢复请求时，非易失性存储器装置100取回存储在存储器控制器200a中的芯片信息，并且基于取回的芯片信息来恢复芯片状态。芯片信息可以存储在存储器控制器200a的缓冲电路202中。
图4是根据本发明构思的另一实施例的包括非易失性存储器装置100b的存储器系统3000的框图。与图1的非易失性存储器装置100相比，在图4的存储器系统中，非易失性存储器装置100b还包括缓冲电路175a。
在图4的存储器系统3000中，若在执行命令期间，给出对命令的执行的挂起请求，则控制逻辑140将命令的执行被挂起时所提供的芯片信息存储在非易失性存储器装置100b中包括的与控制逻辑140分离的缓冲电路175a中。当给出对命令的执行的恢复请求时，控制逻辑140取回存储在缓冲电路175a中的芯片信息，并且根据取回的芯片信息来恢复芯片状态。
图5是根据本发明构思的另一实施例的包括了非易失性存储器装置100c的存储器系统4000的框图。
参照图5，存储器系统4000包括非易失性存储器装置100c和存储器控制器200b。非易失性存储器装置100c还包括存储器单元阵列210a和210b、行解码器120、页面缓冲器130a和130b、控制逻辑140、HV产生器150、IO电路170a、以及缓冲电路175b。
若在执行包括擦除命令的命令期间，从主机(未示出)给出对命令的执行的挂起请求，则非易失性存储器装置100c将命令的执行被挂起时所提供的芯片信息备份到非易失性存储器装置100c中包括的存储器单元阵列210a中。若从主机给出对命令的执行的恢复请求，非易失性存储器装置100c则取回存储在存储器单元阵列210a中的芯片信息，并且根据取回的芯片信息来恢复芯片状态。
若给出对命令的执行的挂起请求，控制逻辑140则通过缓冲电路175b和页面缓冲器130a将命令的执行被挂起提供的芯片信息存储在存储器单元阵列210中。若给出对命令的执行的恢复请求，控制逻辑140则通过页面缓冲器130a和缓冲电路175b取回存储在存储器单元阵列210a中的芯片信息，并且基于取回的芯片信息来恢复芯片状态。图5示出了控制逻辑140和存储器单元阵列210a之间的备份路径P_BU和恢复路径P_RES。
尽管图5示出了芯片信息被存储在存储器单元阵列210a中的情况，但若在执行包括擦除命令的命令期间，从主机给出对命令的执行的挂起请求，非易失性存储器装置100c可以将当命令的执行被挂起时提供的芯片信息备份在非易失性存储器装置100c中包括的存储器单元阵列210b中。同样地，若从主机给出对命令的执行的恢复请求，非易失性存储器装置100c则取回存储在存储器单元阵列210b中的芯片信息，并且根据取回的芯片信息来恢复芯片状态。当给出对命令的执行的挂起请求时，控制逻辑140可以通过缓冲电路175b和页面缓冲器130b来存储当命令的执行被挂起时所提供的芯片信息，并且当给出对命令的执行的恢复请求时，控制逻辑140可以通过缓冲电路175b和页面缓冲器130b取回存储在存储器单元阵列210b中的芯片信息，并且根据取回的芯片信息来恢复芯片状态。
图6是根据本发明构思的另一实施例的包括了非易失性存储器装置100d的存储器系统5000的框图。
参照图6，存储器系统5000包括非易失性存储器装置100d和存储器控制器200b。非易失性存储器装置100d包括存储器单元阵列210a和210b、行解码器120、页面缓冲器130a和130b、控制逻辑140、HV产生器150、以及IO电路170a。
若在执行包括擦除命令的命令期间，从主机(未示出)给出对命令的执行的挂起请求，则非易失性存储器装置100d将命令的执行被挂起时所提供的芯片信息备份到非易失性存储器装置100d中包括的存储器单元阵列210a中。若从主机给出对命令的执行的恢复请求，则非易失性存储器装置100d取回存储在存储器单元阵列210a中的芯片信息，并且根据取回的芯片信息来恢复芯片状态。
当给出对命令的执行的挂起请求时，控制逻辑140通过页面缓冲器130a将命令的执行被挂起时所提供的芯片信息存储在存储器单元阵列210a中，而当给出对命令的执行的恢复请求时，控制逻辑140通过页面缓冲器130a取回存储在存储器单元阵列210a中的芯片信息，并且根据取回的芯片信息来恢复芯片状态。图6示出了控制逻辑140和存储器单元阵列210a之间的备份路径P_BU和恢复路径P_RES。
尽管图6示出了芯片信息被存储在存储器单元阵列210a中的情况，但若在执行包括擦除命令的命令期间，从主机给出对命令的执行的挂起请求，则非易失性存储器装置100d可以将命令的执行被挂起时所提供的芯片信息备份到非易失性存储器装置100d中包括的存储器单元阵列210b中。同样地，若从主机给出对命令的执行的恢复请求，则非易失性存储器装置100d可以取回存储在存储器单元阵列210b中的芯片信息并且根据取回的芯片信息来恢复芯片状态。当给出对命令的执行的挂起请求时，控制逻辑140可以通过页面缓冲器130b将命令的执行被挂起时所提供的芯片信息存储在存储器单元阵列210b中，而当给出对命令的执行的恢复请求时，控制逻辑140可以通过页面缓冲器130b取回存储在存储器单元阵列210b中的芯片信息，并且根据取回的芯片信息来恢复芯片状态。
图7是根据本发明构思的实施例的非易失性存储器装置1的透视图。
参照图7，非易失性存储器装置1包括：单元区域2，其包括存储器单元；以及外围区域3，其包括用于操作存储器单元的外围电路。
在单元区域2中，沿着Z方向在半导体衬底20上垂直层叠多个板型控制栅27以形成X-Y平面。还有，下部选择栅23布置在控制栅27的下方，多个上部选择栅25布置在控制栅27之上，多个位线21堆叠在上部选择栅25上并在Y方向上延伸，以及多个有源柱(activepillar)29沿着Z方向在半导体衬底20上垂直延伸。每个有源柱29从半导体衬底20延伸到位线21，同时穿过下部选择栅23和上部选择栅25以及控制栅27，并且可以由此被用作沟道。例如，半导体衬底20可以是P型硅衬底。有源柱29可以由用于形成半导体衬底20的材料形成，并且可以是与半导体衬底20相同的导电类型。半导体衬底20可以包括导电类型与半导体衬底20不同的源极区域20s，例如，源极区域20s的导电类型为N型。
外围区域3包括用于将上部选择栅25连接至上部选择线驱动电路(未示出)的多个第一线32、用于将控制栅27连接至字线驱动电路(未示出)的多个第二线33、以及用于将下部选择栅23连接至下部选择线驱动电路(未示出)的第三线34。第一线32和上部选择栅25之间设有多个第一接触插塞32a以电连接第一线32与上部选择栅25。第二线33和控制栅27之间设有多个第二接触插塞33a以电连接第二线33和控制栅27。第三线34和下部选择栅23之间设有第三接触插塞34a以电连接第三线34和下部选择栅23。
下部选择栅23和上部选择栅25中的一个可以具有形成X-Y平面的板形，另一个可以具有在X方向上延伸的分离的线形。例如，在所描述的实施例中，下部选择栅23具有形成X-Y平面的板形，上部选择栅25具有在X方向上延伸的分离的线形。作为另一示例，下部选择栅23和上部选择栅25均具有在X方向上延伸的分离的线形。
可以以阶梯状的方式来布置下部选择栅23、上部选择栅25、以及控制栅27。阶梯状的方式使多个字线焊盘37能够限定多个第二接触插塞33a分别连接至多个控制栅27的区域。在所描述的实施例中，字线焊盘37没有被多个控制栅27中的上一个控制栅27覆盖，由此可以被限定为暴露的表面。阶梯状的方式可以在控制栅27的左右侧处实现。
图8是根据本发明构思的一个实施例的图7中示出的非易失性存储器装置1的单元区域的透视图。图9和图10是示出了根据本发明构思的实施例的图8的单元区域中包括的单元晶体管28的示例的透视图。
参照图8，每个有源柱29和多个控制栅27限定了多个存储器晶体管28。同样，有源柱29和下部选择栅23限定了下部选择晶体管24，以及有源柱29和上部选择栅25限定了上部选择晶体管26。在实施例中，非易失性存储器装置1可以是NAND闪速存储器，其中由一个有源柱29形成的多个存储器晶体管28以及上部选择晶体管26和下部选择晶体管24串联连接，以形成一个单元串22。在描述的实施例中，一个单元串22包括四个存储器晶体管28，但是根据所需的存储器容量和其他设计考虑，一个单元串22中包括的存储器晶体管28的数量不限于四个，而可以是任何数量，例如，8个、16个、或者32个。有源柱29可以每个均具有圆柱形，其截面具有圆形，但不限于此。例如，有源柱29每个均可以具有细长的矩形形状，其截面为正方形。
例如，在有源柱29中存储器晶体管28以及上部选择晶体管26和下部选择晶体管24可以是不包括源极/漏极区域的耗尽型晶体管。作为另一示例，在有源柱29中存储器晶体管28以及上部选择晶体管26和下部选择晶体管24可以是包括源极/漏极区域的增强型晶体管。
有源柱29可以均具有穿过控制栅27的Z方向上的轴。因此，控制栅27与有源柱29的交叉点可以是三维分布的。在三维分布的交叉点处形成根据实施例的存储器晶体管28。
参照图9，包括电荷存储膜的栅极绝缘膜30插在每个有源柱29与控制栅27之间。电荷存储膜能够捕获电荷。例如，若栅极绝缘膜30包括层叠了氧化硅膜、氮化硅膜(或氮氧化硅膜)以及氧化硅膜的ONO膜，则电荷可以被捕获并保持在氮化硅膜(或氮氧化硅膜)中。作为另一示例，电荷存储膜可以包括由导体形成的浮栅。
参照图10，每个有源柱29具有其中带有绝缘体39的外壳。绝缘体39可以具有柱状。由于绝缘体39占据在有源柱29中，有源柱29的厚度可以小于图9中示出的有源柱29的厚度，由此减小载流子的捕获位点(trap site)。
再次参照图8，每个上部选择晶体管26和下部选择晶体管24可以具有图9或图10所示的结构。例如，上部选择晶体管26和下部选择晶体管24中包括的栅极绝缘膜30可以由氧化硅膜或氮化硅膜形成。
图11是根据本发明构思的实施例的图7中示出的非易失性存储器装置1的存储器单元阵列的一个示例的电路图。
参照图7和图11，在非易失性存储器装置1中，控制栅27对应于字线WL0至WL3，上部选择栅25对应于串选择线SSL0至SSL2，下部选择栅23对应于接地选择线GSL，以及半导体衬底20的源极区域20s对应于共源线CSL。单元串22可以与位线BL0至BL2中的每一个连接。
每个控制栅27可以具有二维伸展的平板型结构。因此，字线WL0至WL3的每一个可以具有平面结构，并且可以实质上垂直于单元串22。存储器晶体管28可以三维地分布在字线WL0至WL3上。
由于在所描述的实施例中，上部选择栅25形成X方向上延伸的分离的线结构，因此串选择线SSL0至SSL2在X方向上穿过位线BL0至BL2。布置在Y方向上的串选择线SSL0至SSL2分别与布置在X方向上的位线BL0至BL2电连接。因此，可以在多个单元串22中单独地选中一个单位串22。
由于在所描述的实施例中，下部选择栅23具有二维伸展的平板型结构，因此接地选择线GSL具有实质上垂直于单元串22的平面结构。接地选择线GSL可以控制有源柱29和半导体衬底20之间的电连接。
可以通过在所选的字线WL和有源柱29之间设置电压差并且将电荷注入电荷存储膜(未示出)，来执行根据实施例的非易失性存储器装置1的编程操作。例如，可以基于福勒诺德海姆遂穿(Fowler-Nordheim tunneling)通过将编程电压Vprog施加到所选的字线WL上使得电子可以从有源柱29注入到属于该字线WL的要被编程的存储器晶体管28中所包括的电荷存储膜中，由此来执行编程操作。施加在所选字线WL上的编程电压Vprg有可能对属于未选择字线WL的存储器晶体管28进行编程。为了防止这种情况，可以使用升压技术(boosting technique)来防止不期望的编程。
在非易失性存储器装置1的读取操作中，例如，将与要被读取的存储器晶体管28连接的字线WL的电压设置为零，并将读取电压Vread施加到其他字线WL。因此，根据要被读取的存储器晶体管28的阈值电压Vth是否小于或大于0伏特来确定位线BL是否充有电流。因此，通过感测流过位线BL的电流可以从存储器晶体管28中读出数据。
可以通过使用栅致漏极泄漏(GIDL)电流来在块单元中执行非易失性存储器装置1的擦除操作。例如，通过将擦除电压Verase施加到图7的所选位线BL和半导体衬底20上来增加有源柱29的电位。在该情况下，有源柱29的电位可以稍微延迟然后增加。有源柱29的电位的增加导致下部选择栅23的终端产生GIDL电流，并且GIDL电流产生的电子和空穴分别被释放到半导体衬底20和有源柱29。因此，实质与擦除电压Verase相等的电位被传递到存储器晶体管28的沟道，即，有源柱29。在该情况下，当所选字线WL的电位被设置为0伏特时，存储器晶体管28中累积的电子从存储器晶体管28被释放出，由此从存储器晶体管28中擦除数据。与未选择块连接的字线WL可以被悬浮(float)以防止对未选择块的操作。
以上已经描述了操作非易失性存储器装置1的方法，以提供本发明构思的技术思路的示例。因此本发明构思的技术特征不限于此。本发明构思的变形对本领域的技术人员是显而易见的，由此在不偏离本教导的范围的情况下，可以按各种方式来修改与该方法相关的发明构思的技术特征。
图12和图13是示出了根据本发明构思的实施例的非易失性存储器装置的擦除操作的流程图。
参照图12，控制非易失性存储器装置的擦除操作的方法可以包括以下：
(1)输入“擦除开始”命令(操作S1)；
(2)输入块地址(操作S2)；
(3)输入“擦除确认”命令(操作S3)；
(4)输入擦除参数的初始值Vers＝Vinitial,ΔVers＝ΔVers1以及EC＝0(操作S4)；
(5)确定是否输入“挂起”命令(操作S5)；
(6)当确定没有输入挂起命令时确定是否完成块擦除(操作S6)；
(7)当确定完成了块擦除时结束该方法，而当确定没有完成块擦除时通过返回到操作S5来继续执行块擦除(操作S7)；
(8)当在操作S5中确定输入了挂起命令时，检查“挂起”指针(操作S8)；
(9)当“挂起”指针没有位于期望位置时，继续检查“挂起”指针，并且当“挂起”指针位于期望位置时执行“挂起”命令(操作S9)，对各命令的执行进行挂起；
(10)将命令的执行被挂起时所提供的芯片信息从控制逻辑备份到与控制逻辑分离的存储空间(操作S10)；
(11)执行编程、读取或擦除操作(步骤S11)；
(12)将命令的执行被挂起时所提供的芯片信息从存储空间恢复到控制逻辑(操作S12)；
(13)输入“擦除开始”命令(操作S13)；
(14)输入块地址(操作S14)；
(15)输入“擦除确认”命令(操作S15)；以及
(16)输入擦除参数的初始值Vers＝Vinitialx,ΔVers＝ΔVersx和EC＝x(操作S16)，然后返回到操作S5。
在图12的流程图的操作S10中，与控制逻辑分离的存储空间可以是非易失性存储器装置外部的存储装置。例如，存储空间可以是：易失性存储器芯片，例如，动态随机存取存储器(DRAM)或者静态随机存取存储器(SRAM)；非易失性存储器芯片，例如，闪速存储器、相变存储器(PRAM)、磁随机存取存储器(MRAM)、或者电阻式随机存取存储器(RRAM)、或者以上各存储器的组合。根据本发明构思的实施例的包括非易失性存储器装置的存储器系统可以通过向非易失性存储器装置提供特定命令，从而将芯片信息从控制逻辑备份到外部存储装置。
同样在图12的流程图的操作S10中，存储空间可以是与控制逻辑分离的包括在非易失性存储器装置中的存储器单元阵列或缓冲电路。
在图12的流程图的操作S12中，根据本发明构思的实施例的包括非易失性存储器装置的存储器系统可以通过向非易失性存储器装置提供特定命令，从而将芯片信息从外部存储装置恢复到控制逻辑。
在图12中，例如，命令的执行被挂起时所提供的芯片信息可以包括关于以下的信息：命令的执行被挂起时的擦除脉冲电压、存储器芯片中使用的高压脉冲、驱动磁芯的时间、执行擦除操作的循环次数、擦除模式中包括的单元操作、以及对存储器芯片的验证结果。例如，擦除操作模式中包括的单元操作可以包括诸如这样的操作：“擦除”执行、“擦除”设置、“擦除”复原、“验证”读取、以及后编程。
参照图13，非易失性存储器装置的擦除操作可以包括以下：
(1)输入“擦除开始”命令(操作S1)；
(2)输入块地址(操作S2)；
(3)输入“擦除确认”命令(操作S3)；
(4)输入擦除参数的初始值Vers＝Vinitial,ΔVers＝ΔVers1以及EC＝0(操作S4)；
(5)确定是否输入“挂起”命令(操作S5)；
(6)当确定没有输入“挂起”命令时确定是否完成块擦除(操作S6)；
(7)当确定完成了块擦除时结束该方法，而当确定没有完成块擦除时通过返回到操作S5来继续执行块擦除(操作S7)；
(8)当在操作S5中确定输入了挂起命令时，检查“挂起”指针(操作S8)；
(9)当“挂起”指针没有位于期望位置时，继续检查“挂起”指针，并且当“挂起”指针位于期望位置时将芯片信息从控制逻辑备份到与控制逻辑分离的存储空间中(操作S21)；
(10)执行“挂起”命令(操作S22)，对各命令的执行进行挂起；
(11)执行编程、读取或擦除操作(步骤S23)；
(12)输入“恢复擦除开始”命令(操作S24)；
(13)输入块地址(操作S25)；
(14)输入“擦除确认”命令(操作S26)；
(15)将芯片信息从存储空间恢复到控制逻辑(操作S27)；以及
(16)输入擦除参数的初始值Vers＝Vinitialx,ΔVers＝ΔVersx和EC＝x(操作S28)，然后返回到操作S5。
在图13的流程图的操作S21中，存储空间可以是与控制逻辑分离的包括在非易失性存储器装置中的存储器单元阵列或缓冲电路。
在图13的流程图的操作S27中，当“恢复擦除开始”命令输入到根据本发明构思的包括非易失性存储器装置的存储器系统时，芯片信息可以自动地从与控制逻辑分离的包括在非易失性存储器装置中的存储器单元阵列或缓冲电路恢复到控制逻辑。
尽管图12和图13示出了非易失性存储器装置的擦除操作，本发明构思也可以适用于执行诸如“编程”命令和“读取”命令之类的除擦除命令以外的命令的方法。
图14和图15是根据本发明构思的实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。
图14示出了“擦除挂起”模式的时间内的输入/输出(I/O)信号IOx、信号RnBx的波形、缓冲电路的寄存器数据值、以及控制逻辑的寄存器数据值。图15示出了“擦除恢复”模式的时间内的I/O信号IOx、信号RnBx的波形、缓冲电路的寄存器数据值、以及控制逻辑的寄存器数据值。
参照图14，I/O信号IOx包括“擦除”命令、“挂起”命令、“状态”命令、以及“芯片信息输出”命令。当信号RnBx为逻辑低时输入“挂起”命令。当信号RnBx为逻辑高时输入“擦除”命令、“状态”命令和“芯片信息输出”命令。“状态”命令可以包括“擦除验证”结果。响应于“芯片信息输出”命令，非易失性存储器装置将芯片信息从控制逻辑备份到外部存储装置。
缓冲电路的寄存器数据值保持为“0”。在挂起操作的初始阶段期间控制逻辑的寄存器数据值设置为“0”，在开始第一循环Loop1时变为“1”。“挂起”点位于第一循环Loop1的末端。在图14和图15中，缓冲电路和控制逻辑的寄存器中所指示的“x”表示“不关心”的条件。
在“擦除挂起”模式(图14)和“擦除恢复”模式(图15)之间的部分中，非易失性存储器装置的目标存储器块可以在读取/编程/擦除/芯片断电模式下操作，而其他块可以在“恢复擦除”模式下操作。
参照图15，I/O信号IOx包括“芯片信息输入”命令和“擦除”命令(或者“恢复擦除”命令)。当信号RnBx为逻辑高时，输入“芯片信息输入”命令和“擦除”命令。响应于“芯片信息输入”命令，非易失性存储器装置将芯片信息从外部存储装置恢复到控制逻辑。
缓冲电路的寄存器数据值被设置为“1”，当信号RnBx从逻辑低变换到逻辑高时，变为“0”。当信号RnBx从逻辑高变换到逻辑低时，控制逻辑的寄存器数据值顺序地变为“2”、“3”和“4”。分别与“2”、“3”和“4”的寄存器数据值对应地执行第二循环Loop2、第三循环Loop3以及第四循环Loop4。
图16和图17是示出了根据本发明构思的另一实施例的非易失性存储器装置的对擦除操作进行挂起处理和恢复处理的时序图。
图16示出了“擦除挂起”模式的时间内的I/O信号IOx、信号RnBx的波形、缓冲电路的寄存器数据值、以及控制逻辑的寄存器数据值。图17示出了“擦除恢复”模式的时间内的I/O信号IOx、信号RnBx的波形、缓冲电路的寄存器数据值、以及控制逻辑的寄存器数据值。
参照图16，I/O信号IOx包括“擦除”命令和“挂起”命令。当信号RnBx为逻辑低时输入“挂起”命令，而当信号RnBx为逻辑高时输入“擦除”命令。非易失性存储器装置可以将芯片信息从控制逻辑备份到与控制逻辑分离的包括在非易失性存储器装置中的缓冲电路中。
在挂起操作的初始阶段期间，控制逻辑的寄存器数据值保持为“0”，然后在第一循环Loop1变为“1”。“挂起”点位于第一循环Loop1的末端。在图16和图17中，缓冲电路和控制逻辑的寄存器中所指示的“x”表示“不关心”的条件。当信号RnBx为逻辑低并且“挂起”点出现时，芯片信息从控制逻辑备份到非易失性存储器装置中包括的缓冲电路中。缓冲电路的寄存器数据值被设置为“0”，在第一循环Loop1以后的“挂起”点处变为“1”。
在“擦除挂起”模式(图16)和“擦除恢复”模式(图17)之间的部分，非易失性存储器装置的目标存储器块可以在读取/编程/擦除/芯片断电模式下操作，其它块可以在“恢复擦除”模式下操作。
参照图17，I/O信号IOx包括“擦除”命令。当信号RnBx为逻辑高时输入“擦除”命令。在非易失性存储器装置中，根据“擦除”命令，芯片信息可以自动从非易失性存储器装置中包括的缓冲电路恢复到控制逻辑。
缓冲电路的寄存器数据值保持为“1”，而当信号RnBx从逻辑低变换为逻辑高时变为“0”。当信号RnBx从逻辑高变换为逻辑低时，控制逻辑的寄存器数据值顺序地变化为“2”、“3”和“4”。分别与“2”、“3”和“4”的寄存器数据值相对应地执行第二循环Loop2、第三循环Loop3和第四循环Loop4。
图18和图19是示出了根据本发明构思的另一实施例的对非易失性存储器装置的擦除操作进行挂起处理和恢复处理的时序图。
图18示出了在“擦除挂起”模式的时间内的I/O信号IOx、信号RnBx的波形、缓冲电路的寄存器数据值、以及控制逻辑的寄存器数据值。图19示出了在“擦除恢复”模式的时间内的I/O信号IOx、信号RnBx的波形、缓冲电路的寄存器数据值、以及控制逻辑的寄存器数据值。
参照图18，I/O信号IOx包括“擦除”命令和“挂起”命令。当信号RnBx为逻辑低时输入“挂起”命令，当信号RnBx为逻辑高时输入“擦除”命令。在非易失性存储器装置中，芯片信息可以从控制逻辑备份到非易失性存储器装置中包括的与控制逻辑分离的存储器单元中。例如，存储器单元可以是NAND闪速存储器。
在挂起操作的初始阶段期间控制逻辑的寄存器数据值被设置为“0”，在开始第一循环Loop1时变为“1”。“挂起”点位于第一循环Loop1的末端。在图18和图19中，缓冲电路和控制逻辑中所指示的“x”表示“不关心”的条件。当信号RnBx为逻辑低并且出现“挂起”点时，芯片信息从控制逻辑备份到非易失性存储器装置的存储器单元阵列中。缓冲电路的寄存器数据值被设置为“0”，而在第一循环Loop1之后的“挂起”点处变为“1”。
在“擦除挂起”模式(图18)和“擦除恢复”模式(图19)之间的部分，非易失性存储器装置的目标存储器块可以在读取/编程/擦除/芯片断电模式下操作，其它块可以在“恢复擦除”模式下操作。
参照图19，I/O信号IOx包括“擦除”命令。当信号RnBx为逻辑高时输入“擦除”命令。在非易失性存储器装置中，响应于“擦除”命令，芯片信息可以从非易失性存储器装置中包括的存储器单元阵列恢复到控制逻辑。
当信号RnBx从逻辑高变换到逻辑低时缓冲电路的寄存器数据值被设置为“1”，而当信号RnBx从逻辑低变为逻辑高时变为“0”。在恢复芯片信息以前，控制逻辑在信号RnBx从逻辑高变换为逻辑低时出现的“单元读取”操作期间从存储器单元阵列读取芯片信息。在信号RnBx从逻辑高变换为逻辑低以后，控制逻辑的寄存器数据值在“单元读取”操作以后顺序地变为“2”、“3”和“4”。分别与“2”、“3”和“4”的寄存器数据值对应地执行第二循环Loop2、第三循环Loop3和第四循环Loop4。
图20至图22示出了根据本发明构思的实施例的每个均包括非易失性存储器装置的存储器模块。
参照图20，存储器模块6100包括印刷电路板6110、非易失性存储器芯片6120、以及连接器6130。每个非易失性存储器芯片6120均可以与印刷电路板6110的上表面和下表面中的一个结合。连接器6130通过导电线(未示出)与非易失性存储器芯片6120连接。同样，连接器6130可以与外部主机(未示出)的插槽连接。
参照图21，存储器模块6200包括印刷电路板6210、非易失性存储器芯片6220、连接器6230、以及缓冲器6240。每个缓冲器6240被布置在其中一个非易失性存储器芯片6220与连接器6230之间。非易失性存储器芯片6220和缓冲器6240可以安装在印刷电路板6210的上表面和下表面。安装在印刷电路板6210的上表面和下表面的非易失性存储器芯片6220和缓冲器6240可以通过通孔连接。
参照图22，存储器模块6300包括印刷电路板6310、非易失性存储器芯片6320、连接器6330、缓冲器6340、以及控制器6350。每个缓冲器6340布置在非易失性存储器芯片6320中的一个与连接器6330之间，并且控制器6350安装在非易失性存储器芯片6320之间。非易失性存储器芯片6320和缓冲器6340可以安装在印刷电路板6310的上表面和下表面。安装在印刷电路板6310的上表面和下表面上的非易失性存储器芯片6320和缓冲器6340可以通过通孔连接。
图23是示出了根据本发明构思的实施例的具有包括了多个半导体层LA1至LAn的层叠结构的半导体装置6400的示意图。例如，半导体层LA1至LAn可以被包括在图20至图22的存储器模块6100至6300的每个非易失性存储器芯片中。
在半导体装置6400中，层叠结构的半导体层LA1至LAn通过硅通孔(TSV)6420连接。每个半导体层LA1至LAn可以包括存储器单元阵列，存储器单元阵列具有包括与位线连接的存储器串的存储器单元阵列的垂直沟道结构。
图24是根据本发明构思的实施例的包括磁阻随机存取存储器(MRAM)的存储器系统6500的框图。
参照图24，存储器系统6500包括存储器控制器6510和闪速存储器装置6520。存储器控制器6510产生地址信号ADD和命令CMD，并且通过总线将地址信号ADD和命令CMD提供给闪速存储器装置6520。通过总线将数据DQ从存储器控制器6510发送到闪速存储器装置6520和/或从闪速存储器装置6250发送到存储器控制器6510。
闪速存储器装置6520可以是根据本发明构思的实施例的闪速存储器装置。当在执行包括擦除命令的命令期间，主机(未示出)给出对命令的执行的挂起请求时，闪速存储器装置6520将命令的执行被挂起时所提供的芯片信息备份到与闪速存储器装置6520的控制逻辑分离的存储空间。当主机给出对命令的执行的恢复请求时，闪速存储器装置6520取回存储在与控制逻辑分离的存储空间中的芯片信息，并基于取回的芯片信息来恢复芯片状态。因此，包括闪速存储器装置6520的存储器系统6500能够安全地对各命令的执行进行挂起和恢复。
图25是根据本发明构思的另一实施例的包括光链路6610a和6610b以及闪速存储器装置6630的存储器系统6600的框图。
参照图25，存储器系统6600包括控制器6620、闪速存储器装置6630、以及用于相互连接控制器6620和闪速存储器装置6630的光链路6610a和6610b。控制器6620包括控制单元6621、第一发送单元6622、以及第一接收单元6623。
控制单元6621将控制信号SN1发送到第一发送单元6622。第一发送单元6622包括第一光调制器6622_1。第一光调制器6622_1将作为电信号的控制信号SN1转换为第一光发送信号OTP1，并且将第一光发送信号OTP1发送到光链路6610a。
第一接收单元6623包括第一光解调器6623_1。第一光解调器6623_1将通过光链路6610b接收的第二光接收信号OPT2’转换为作为电信号的数据信号SN2，并将数据信号SN2发送到控制单元6621。
闪速存储器装置6630包括第二接收单元6631、存储器单元阵列6632、以及第二发送单元6633。第二接收单元6631包括第二光解调器6631_1。第二光解调器6631_1将通过光链路6610a接收到的第一光接收信号OPT1’转换为作为电信号的控制信号SN1，并将控制信号SN1发送到存储器单元阵列6632。
在控制信号SN1的控制下数据被写入存储器单元阵列6632。同样，数据信号SN2从存储器单元阵列6632输出，并被发送到第二发送单元6633。第二发送单元6633包括第二光调制器6633_1。第二光调制器6633_1将作为电信号的数据信号SN2转换为第二光数据信号OPT2，并将第二光数据信号OPT2发送到光链路6610b。
闪速存储器装置6630可以是根据本发明构思的实施例的闪速存储器装置。当在执行包括擦除命令的命令期间，主机(未示出)给出对命令的执行的挂起请求时，闪速存储器装置6630将命令的执行被挂起时所提供的芯片信息备份到与闪速存储器装置6630的控制逻辑分离的存储空间中。当主机给出对命令的执行的恢复请求时，闪速存储器装置6630取回存储在与控制逻辑分离的存储空间中的芯片信息，并基于取回的芯片信息来恢复芯片状态。因此，包括闪速存储器装置6630的存储器系统6600能够安全地对各命令的执行进行挂起和恢复。
图24和图25中示出的存储器系统6500和6600可以均包括固态驱动器(SSD)。
图26示出了根据本发明构思的实施例的包括闪速存储器装置6711的计算机系统6700的框图。
参照图26，信息处理系统6700包括通过系统总线6760电连接的存储器系统6710、调制解调器6720、中央处理单元(CPU)6750、RAM 6740、以及用户接口6730。存储器系统6710包括闪速存储器装置6711和存储器控制器6712。闪速存储器装置6711存储CPU 6750处理的数据或从外部输入的数据。例如，信息处理系统6700可以是移动设备或台式电脑。
闪速存储器装置6711可以是根据本发明构思的实施例的闪速存储器装置。当在执行包括擦除命令的命令期间，主机(未示出)发出了对命令的执行的挂起请求时，闪速存储器装置6711将命令的执行被挂起时所提供的芯片信息备份到与控制逻辑分离的存储空间中。当主机给出对命令的执行的恢复请求时，闪速存储器装置6711取回存储在与控制逻辑分离的存储空间中的芯片信息，并基于取回的芯片信息来恢复芯片状态。因此，包括闪速存储器装置6711的存储器系统6710能够安全地对各命令的执行进行挂起和恢复。
尽管在图26中未示出，对本领域的技术人员显而易见的是，信息处理系统6700还可以包括各种附加特征，例如，应用芯片组、相机图像处理器、I/O装置等。
图27是根据本发明构思的实施例的包括闪速存储器装置6810的信息处理系统6800的框图。
参照图27，闪速存储器装置6810可以安装在信息处理系统6800中，例如该信息处理系统可以是移动设备或台式电脑。除了闪速存储器装置6810，信息处理系统6800还包括通过系统总线6860电连接的CPU 6850和用户接口6830。
闪速存储器装置6810可以是根据本发明构思的实施例的闪速存储器装置。当在执行包括擦除命令的命令期间，主机(未示出)给出对命令的执行的挂起请求时，闪速存储器装置6810将命令的执行被挂起时所提供的芯片信息备份到与闪速存储器装置6810的控制逻辑分离的存储空间中。当主机给出对命令的执行的恢复请求时，闪速存储器装置6810取回存储在与控制逻辑分离的存储空间中的芯片信息，并基于取回的芯片信息来恢复芯片状态。因此，包括闪速存储器装置6810的信息处理系统6800能够安全地对各命令的执行进行挂起和恢复。
根据本发明构思的以上实施例，例如，可以防止在执行命令的期间，当垂直NAND闪速存储器装置的擦除时间增加时导致的错误的出现。例如，当擦除命令的执行被挂起时提供的芯片信息可以备份到与控制逻辑分离的存储空间，并且当擦除命令的执行被恢复时可以基于存储的芯片信息来恢复芯片状态。
尽管上述描述重点在于针对非易失性存储器装置的擦除命令的执行进行的挂起处理和恢复处理，但在不偏离本教导的范围的情况下，本发明构思也可以适用于对任何其他命令的执行进行的挂起处理或恢复处理，例如，编程命令、读取命令等。本发明可以应用于半导体装置，尤其是非易失性存储器装置和包括非易失性存储器装置的存储器系统。
当向非易失性存储器装置给出对命令的执行的挂起请求时，根据本发明构思的任何实施例的非易失性存储器装置可以将命令的执行被挂起时所提供的芯片信息备份到与非易失性存储器装置的控制逻辑分离的存储空间。当给出对命令的执行的恢复请求时，非易失性存储器装置取回存储在存储空间中的芯片信息，并基于取回的芯片信息来恢复芯片状态。因此，非易失性存储器装置能够防止在执行命令期间的错误。
尽管已经参照说明性实施例描述了本发明构思，但对本领域的技术人员显而易见的是，在不偏离本发明构思的精神和范围的情况下可以作出各种变形和修改。因此，应当理解的是，上述实施例不是限制性的而是说明性的。因此，所有的变型都将包括在本发明的教导和权利要求书的范围内。

Claims (15)

1.一种操作存储器系统的方法，其中所述存储器系统包括：控制器和包括第一存储器单元阵列的非易失性存储器装置，所述第一存储器单元阵列包括通过共同的第一位线共享第一页面缓冲器的多个存储器块，所述方法包括：
所述控制器向所述非易失性存储器装置提供第一命令和第一地址；
所述非易失性存储器装置对所述第一存储器单元阵列的所述多个存储器块之中的与所述第一地址相对应的第一存储器块执行与所述第一命令相对应的操作，所述第一存储器块包括连接到共同的所述第一位线的多个单元串，所述多个单元串中的每个单元串包括多个非易失性存储器单元，所述多个非易失性存储器单元串联连接并在垂直于衬底的方向上堆叠在所述衬底上或堆叠在所述衬底上方，所述多个单元串连接到共同的字线；
所述非易失性存储器装置接收由所述控制器提供的挂起命令；
所述非易失性存储器装置响应于所述挂起命令而挂起所述操作；
所述控制器向所述非易失性存储器装置提供芯片信息输出命令；
所述非易失性存储器装置响应于所述芯片信息输出命令，向所述控制器提供芯片信息，所述芯片信息指示所述操作的挂起点并指示所述第一命令被挂起；
所述控制器向所述非易失性存储器装置提供读取命令和第二地址；
所述非易失性存储器装置响应于所述读取命令经由所述第一位线从所述第一存储器单元阵列的所述多个存储器块之中的与所述第二地址相对应的第二存储器块中读取数据；
将所述数据存储在所述第一页面缓冲器中；
将存储在所述第一页面缓冲器中的所述数据输出到所述控制器；
在输出所述数据之后，向所述非易失性存储器装置提供所述芯片信息和恢复命令；以及
所述非易失性存储器装置响应于所述芯片信息和所述恢复命令恢复被挂起的操作，其中所述第一命令是编程命令或擦除命令，
其中，所述芯片信息包括与所述操作的所述挂起点相对应的擦除电压电平、编程电压电平、擦除循环次数或编程循环次数中的至少一个。
2.根据权利要求1所述的方法，其中，
所述多个单元串中的每个单元串包括串选择晶体管和接地选择晶体管，
所述串选择晶体管连接在所述多个非易失性存储器单元和所述第一位线之间，并且
所述接地选择晶体管连接在所述多个非易失性存储器单元和源极线之间。
3.根据权利要求2所述的方法，其中，
所述多个单元串中的每个单元串的所述串选择晶体管连接到多个串选择线中的相应的串选择线，并且
所述多个单元串的所述接地选择晶体管连接到共同的接地选择线。
4.根据权利要求1所述的方法，其中，所述非易失性存储器装置包括连接到所述字线的行解码器和经由第二位线连接到第二页面缓冲器的第二存储器单元阵列，并且所述行解码器被布置在所述第一存储器单元阵列和所述第二存储器单元阵列之间。
5.一种操作存储器系统的方法，其中所述存储器系统包括控制器和非易失性存储器装置，所述方法包括：
所述控制器向所述非易失性存储器装置提供第一命令；
所述非易失性存储器装置对第一存储器单元阵列执行与所述第一命令相对应的操作，所述第一存储器单元阵列包括连接到共同的第一位线的多个单元串，所述多个单元串中的每个单元串包括多个非易失性存储器单元，所述多个非易失性存储器单元串联连接并在垂直于衬底的方向上堆叠在所述衬底上或堆叠在所述衬底上方，所述多个单元串连接到共同的字线，所述第一存储器单元阵列经由共同的所述第一位线共享第一页面缓冲器；
所述非易失性存储器装置响应于由所述控制器提供的挂起命令而挂起所述操作；
所述非易失性存储器装置响应于所述挂起命令，使用所述第一页面缓冲器将芯片信息备份到所述第一存储器单元阵列，所述芯片信息指示所述操作的挂起点并指示所述第一命令被挂起；
所述控制器向所述非易失性存储器装置提供读取命令；
所述非易失性存储器装置响应于所述读取命令，经由所述第一位线从所述存储器单元阵列读取数据；
将所述数据存储在所述页面缓冲器中；
将存储在所述页面缓冲器中的所述数据输出到所述控制器；
在输出所述数据之后，向所述非易失性存储器装置提供恢复命令；
所述非易失性存储器装置响应于所述恢复命令，经由所述第一位线使用所述第一页面缓冲器取回存储在所述第一存储器单元阵列中的芯片信息；
基于所取回的芯片信息来恢复芯片状态；以及
所述非易失性存储器装置响应于所述恢复命令，基于所述芯片状态恢复被挂起的操作，其中，所述第一命令是编程命令或擦除命令，
其中，所述芯片信息包括与所述操作的所述挂起点相对应的擦除电压电平、编程电压电平、擦除循环次数和编程循环次数中的至少一个。
6.根据权利要求5所述的方法，其中
所述多个单元串中的每个单元串包括串选择晶体管和接地选择晶体管，
所述串选择晶体管连接在所述多个非易失性存储器单元和所述第一位线之间，并且
所述接地选择晶体管连接在所述多个非易失性存储器单元和源极线之间。
7.根据权利要求6所述的方法，其中，
所述多个单元串中的每个单元串的所述串选择晶体管连接到多个串选择线中的相应的串选择线，并且
所述多个单元串的所述接地选择晶体管连接到共同的接地选择线。
8.根据权利要求5所述的方法，其中，所述非易失性存储器装置包括连接到所述字线的行解码器和经由第二位线连接到第二页面缓冲器的第二存储器单元阵列，并且所述行解码器被布置在所述第一存储器单元阵列和所述第二存储器单元阵列之间。
9.一种非易失性存储器系统，包括：
存储器控制器，其被构造为提供操作命令、挂起命令以及恢复命令；和
非易失性存储器装置，其包括：
第一存储器单元阵列，其包括连接到共同的第一位线的多个单元串，所述多个单元串中的每个单元串包括多个非易失性存储器单元，所述多个非易失性存储器单元串联连接并在垂直于衬底的方向上堆叠在所述衬底上或堆叠在所述衬底上方，所述多个单元串连接到多个字线；
第一页面缓冲器，所述第一存储器单元阵列经由所述第一位线共享所述第一页面缓冲器；以及
高电压发生器，其被构造为在编程操作期间产生施加到所述多个字线中的所选字线的编程电压，并且在擦除操作期间产生施加到所述第一存储器单元阵列的擦除电压，
其中，
所述非易失性存储器装置被构造为：
响应于对所述第一存储器单元阵列的所述操作命令，执行操作，
响应于所述挂起命令而挂起所述操作，
响应于由所述存储器控制器提供的芯片信息输出命令，将芯片信息备份到所述存储器控制器，或者响应于所述挂起命令，将所述芯片信息备份到所述第一存储器单元阵列，
当所述操作被挂起时，使用所述第一页面缓冲器经由所述第一位线执行读取操作，
从所述第一存储器单元阵列或所述存储器控制器中取回所述芯片信息，
基于所取回的芯片信息来恢复芯片状态，以及
响应于所述恢复命令，基于所恢复的芯片状态来恢复被挂起的操作，
所述操作是编程操作或擦除操作，
所述芯片信息指示所述操作的挂起点并指示所述操作命令被挂起；以及
所述高电压发生器在所恢复的操作期间基于所述恢复的芯片状态来产生所述编程电压或所述擦除电压，
其中，所述非易失性存储器装置包括第二存储器单元阵列，所述第二存储器单元阵列经由第二位线连接到第二页面缓冲器，并且所述行解码器被布置在所述第一存储器单元阵列和所述第二存储器单元阵列之间。
10.根据权利要求9所述的非易失性存储器系统，其中，所述多个单元串中的每个单元串包括串选择晶体管和接地选择晶体管，所述串选择晶体管连接在所述多个非易失性存储器单元与所述位线之间，并且所述接地选择晶体管连接在所述多个非易失性存储器单元和源极线之间。
11.根据权利要求10所述的非易失性存储器系统，其中，所述多个单元串中的每个单元串的所述串选择晶体管连接到多个串选择线中的相应的串选择线，并且所述多个单元串的所述接地选择晶体管连接到共同的接地选择线。
12.一种非易失性存储器系统，包括：
存储器控制器，其被构造为提供挂起命令和恢复命令；和
非易失性存储器装置，其包括：
第一存储器单元阵列，其包括连接到共同的第一位线的多个单元串，所述多个单元串中的每个单元串包括多个非易失性存储器单元，所述多个非易失性存储器单元串联连接并在垂直于衬底的方向上堆叠在所述衬底上或堆叠在所述衬底上方，所述多个单元串连接到共同的字线；
第一页面缓冲器，所述第一存储器单元阵列经由所述第一位线共享所述第一页面缓冲器；以及
控制逻辑，其被构造为控制被施加到所述第一存储器单元阵列的擦除电压的电平、向所述第一存储器单元阵列施加所述擦除电压的时间以及擦除验证操作，其中，所述非易失性存储器装置被构造为：
对所述第一存储器单元阵列执行擦除操作，
响应于所述挂起命令而挂起所述擦除操作并将芯片信息备份到所述第一存储器单元阵列，或者响应于由所述存储器控制器提供的芯片信息输出命令将所述芯片信息备份到所述存储器控制器，
当所述擦除操作被挂起时，使用所述第一页面缓冲器经由所述第一位线对所述第一存储器单元阵列执行编程操作，
基于被备份到所述存储器单元阵列或所述存储器控制器的所述芯片信息恢复芯片状态，以及
响应于所述恢复命令，基于所恢复的芯片状态来恢复被挂起的擦除操作；
所述芯片信息指示所述擦除操作的挂起点，
所述控制逻辑在所恢复的擦除操作期间基于所恢复的芯片状态控制所述擦除电压的电平、施加所述擦除电压的时间和所述擦除验证操作中的至少一个。
13.根据权利要求12所述的非易失性存储器系统，其中，所述多个单元串中的每个单元串包括串选择晶体管和接地选择晶体管，所述串选择晶体管连接在所述多个非易失性存储器单元与所述第一位线之间，并且所述接地选择晶体管连接在所述多个非易失性存储器单元和源极线之间。
14.根据权利要求13所述的非易失性存储器系统，其中，所述多个单元串中的每个单元串的所述串选择晶体管连接到多个串选择线中的相应的串选择线，并且所述多个单元串的所述接地选择晶体管连接到共同的接地选择线。
15.根据权利要求12所述的非易失性存储器系统，其中，所述非易失性存储器装置包括第二存储器单元阵列，所述第二存储器单元阵列经由第二位线连接到第二页面缓冲器，并且行解码器被布置在所述第一存储器单元阵列与所述第二存储器单元阵列之间。
CN202010095151.5A 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法 Active CN111243643B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010095151.5A CN111243643B (zh) 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020120086926A KR102083490B1 (ko) 2012-08-08 2012-08-08 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법
KR10-2012-0086926 2012-08-08
CN201310344095.4A CN103578554B (zh) 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法
CN202010095151.5A CN111243643B (zh) 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201310344095.4A Division CN103578554B (zh) 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法

Publications (2)

Publication Number Publication Date
CN111243643A true CN111243643A (zh) 2020-06-05
CN111243643B CN111243643B (zh) 2024-03-15

Family

ID=49999301

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010095151.5A Active CN111243643B (zh) 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法
CN201310344095.4A Active CN103578554B (zh) 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201310344095.4A Active CN103578554B (zh) 2012-08-08 2013-08-08 非易失性存储器装置及控制挂起其命令执行的方法

Country Status (6)

Country Link
US (1) US9928165B2 (zh)
JP (1) JP6293434B2 (zh)
KR (1) KR102083490B1 (zh)
CN (2) CN111243643B (zh)
DE (1) DE102013107715A1 (zh)
TW (1) TWI602197B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102882386B (zh) * 2011-07-12 2015-09-30 南京博兰得电子科技有限公司 一种ac/dc变换装置及其控制方法
KR101155451B1 (ko) 2011-08-31 2012-06-15 테세라, 인코포레이티드 Ｄｒａｍ 보안 소거
US9257182B2 (en) * 2012-12-21 2016-02-09 Micron Technology, Inc. Memory devices and their operation having trim registers associated with access operation commands
US9373405B2 (en) * 2013-11-27 2016-06-21 Cypress Semiconductors Corporation Auto resume of irregular erase stoppage of a memory sector
KR102187637B1 (ko) 2014-02-03 2020-12-07 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 소거 방법
JP2015204126A (ja) 2014-04-16 2015-11-16 株式会社東芝 半導体記憶装置
US9582201B2 (en) * 2014-09-26 2017-02-28 Western Digital Technologies, Inc. Multi-tier scheme for logical storage management
KR102310580B1 (ko) * 2014-10-24 2021-10-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102178538B1 (ko) 2014-12-16 2020-11-13 삼성전자주식회사 메모리 장치, 메모리 장치의 커맨드 신호/어드레스 신호의 로그 생성 방법 및 메모리 장치의 에러 분석 방법
KR20160110592A (ko) * 2015-03-09 2016-09-22 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
CN106158035B (zh) * 2015-04-09 2019-09-27 旺宏电子股份有限公司 存储器装置
KR102356071B1 (ko) 2015-05-06 2022-01-27 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
KR20170045406A (ko) * 2015-10-16 2017-04-27 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102377469B1 (ko) * 2015-11-02 2022-03-23 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법
KR102412781B1 (ko) * 2015-11-03 2022-06-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법
KR102314137B1 (ko) * 2015-11-04 2021-10-18 삼성전자 주식회사 리커버리 동작을 선택적으로 수행하는 불휘발성 메모리 장치 및 그 동작방법
KR102406727B1 (ko) * 2015-12-16 2022-06-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 시스템
JP6538597B2 (ja) 2016-03-14 2019-07-03 東芝メモリ株式会社 記憶装置
KR102624606B1 (ko) 2016-07-04 2024-01-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10108369B2 (en) * 2016-11-07 2018-10-23 SK Hynix Inc. Memory system and operating method thereof
US10423335B2 (en) 2017-06-30 2019-09-24 Seagate Technology Llc Enhancing quality of service of a storage device
KR102631353B1 (ko) * 2017-08-17 2024-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10490245B2 (en) 2017-10-02 2019-11-26 Micron Technology, Inc. Memory system that supports dual-mode modulation
US10355893B2 (en) 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
KR102420161B1 (ko) 2017-12-01 2022-07-12 삼성전자주식회사 메모리 컨트롤러 및 그것의 제어 방법
KR102514772B1 (ko) * 2017-12-28 2023-03-28 삼성전자주식회사 비동기적 동작 수행이 가능한 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 그리고 이의 동작 수행 방법
KR20190087072A (ko) * 2018-01-16 2019-07-24 에스케이하이닉스 주식회사 데이터 저장 장치, 그것의 동작 방법 및 비휘발성 메모리 장치
KR20190088293A (ko) * 2018-01-18 2019-07-26 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR102501778B1 (ko) * 2018-06-20 2023-02-21 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102520540B1 (ko) * 2018-10-23 2023-04-12 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20200076524A (ko) * 2018-12-19 2020-06-29 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102680273B1 (ko) 2019-02-12 2024-07-01 삼성전자주식회사 서스펜드 모드를 제어하는 방법 및 이를 포함하는 메모리 컨트롤러
JP2020155494A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
US11081187B2 (en) * 2019-12-11 2021-08-03 SanDiskTechnologies LLC Erase suspend scheme in a storage device
KR20210112190A (ko) * 2020-03-04 2021-09-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
WO2021232233A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. Control method and controller of program suspending and resuming for memory
CN113228189B (zh) 2021-03-30 2024-09-03 长江存储科技有限责任公司 具有嵌入式固件修复机制的存储器件
KR20220162385A (ko) 2021-06-01 2022-12-08 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US20240071520A1 (en) * 2022-08-31 2024-02-29 Micron Technology, Inc. Suspending memory erase operations to perform higher priority memory commands
WO2024080693A1 (ko) * 2022-10-12 2024-04-18 삼성전자 주식회사 전자 장치 및 전자 장치의 메모리 관리 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1758374A (zh) * 2004-08-31 2006-04-12 株式会社东芝 半导体存储装置
CN101038789A (zh) * 2006-03-16 2007-09-19 三星电子株式会社 非易失性相变存储设备和相关的编程－挂起－读取操作
CN101140801A (zh) * 2006-08-31 2008-03-12 三星电子株式会社 相变随机存取存储器设备及相关的操作方法
US20110113187A1 (en) * 2009-11-06 2011-05-12 Jin Kashiwagi Semiconductor device and method for controlling the same
CN102231285A (zh) * 2011-05-18 2011-11-02 成都市华为赛门铁克科技有限公司 数据存储方法和装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6275738A (ja) 1985-09-28 1987-04-07 Toshiba Corp 割込発生トレ−サ
US8027194B2 (en) * 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US5509134A (en) * 1993-06-30 1996-04-16 Intel Corporation Method and apparatus for execution of operations in a flash memory array
US5822244A (en) 1997-09-24 1998-10-13 Motorola, Inc. Method and apparatus for suspending a program/erase operation in a flash memory
US6081870A (en) 1997-11-06 2000-06-27 Micron Technology, Inc. Method and apparatus to achieve fast suspend in flash memories
KR100631770B1 (ko) 1999-09-07 2006-10-09 삼성전자주식회사 플래시 메모리의 실시간 처리방법
US6269025B1 (en) * 2000-02-09 2001-07-31 Advanced Micro Devices, Inc. Memory system having a program and erase voltage modifier
JP2001250388A (ja) * 2000-03-06 2001-09-14 Fujitsu Ltd 消去動作情報を記憶する不揮発性メモリ
US7032081B1 (en) 2000-07-31 2006-04-18 M-Systems Flash Disk Pioneers Ltd. System and method for enabling non-volatile memory to execute code while operating as a data storage/processing device
US6421276B1 (en) 2001-08-09 2002-07-16 Tower Semiconductor Ltd. Method and apparatus for controlling erase operations of a non-volatile memory system
US6931499B2 (en) * 2002-08-01 2005-08-16 Lsi Logic Corporation Method and apparatus for copying data between storage volumes of storage systems
JP4252301B2 (ja) * 2002-12-26 2009-04-08 株式会社日立製作所 記憶システム及びそのデータバックアップ方法
JP2004348790A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2004348808A (ja) 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置、携帯電子機器、イレース動作を制御する方法及びプログラム動作を制御する方法
US6930925B2 (en) * 2003-10-14 2005-08-16 Atmel Corporation Suspend-resume programming method for flash memory
US7110301B2 (en) * 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
US20070078538A1 (en) * 2005-09-30 2007-04-05 Omron Corporation Debug device
JP4986213B2 (ja) 2006-07-31 2012-07-25 ルネサスエレクトロニクス株式会社 半導体集積回路及び記憶装置
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US20100268899A1 (en) * 2008-07-01 2010-10-21 Hiroki Etoh Memory controller, nonvolatile storage device, data processing device, nonvolatile storage device system, and method
US8055846B2 (en) * 2008-08-15 2011-11-08 International Business Machines Corporation Data vaulting in emergency shutdown
JP4464451B2 (ja) * 2008-10-07 2010-05-19 Ｎｅｃエレクトロニクス株式会社 マイクロコントローラ
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US20100262979A1 (en) * 2009-04-08 2010-10-14 Google Inc. Circular command queues for communication between a host and a data storage device
US8214610B2 (en) * 2009-07-15 2012-07-03 Lsi Corporation Managing backup device metadata in a high availability disk subsystem
JP5523124B2 (ja) 2010-01-26 2014-06-18 キヤノン株式会社 撮像装置
US8458421B2 (en) * 2010-03-09 2013-06-04 Hitachi, Ltd. Volume management apparatus and storage system
JP5378326B2 (ja) * 2010-08-17 2013-12-25 株式会社東芝 不揮発性半導体記憶装置とその制御方法
JP5729071B2 (ja) * 2011-03-25 2015-06-03 富士ゼロックス株式会社 情報処理システム及びプログラム
US8468317B2 (en) * 2011-06-07 2013-06-18 Agiga Tech Inc. Apparatus and method for improved data restore in a memory system
JP2013020682A (ja) 2011-07-14 2013-01-31 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1758374A (zh) * 2004-08-31 2006-04-12 株式会社东芝 半导体存储装置
CN101038789A (zh) * 2006-03-16 2007-09-19 三星电子株式会社 非易失性相变存储设备和相关的编程－挂起－读取操作
CN101140801A (zh) * 2006-08-31 2008-03-12 三星电子株式会社 相变随机存取存储器设备及相关的操作方法
US20110113187A1 (en) * 2009-11-06 2011-05-12 Jin Kashiwagi Semiconductor device and method for controlling the same
CN102231285A (zh) * 2011-05-18 2011-11-02 成都市华为赛门铁克科技有限公司 数据存储方法和装置

Also Published As

Publication number Publication date
JP6293434B2 (ja) 2018-03-14
US20140047167A1 (en) 2014-02-13
KR102083490B1 (ko) 2020-03-03
CN103578554B (zh) 2020-07-03
TW201407633A (zh) 2014-02-16
KR20140021151A (ko) 2014-02-20
JP2014035788A (ja) 2014-02-24
US9928165B2 (en) 2018-03-27
TWI602197B (zh) 2017-10-11
CN103578554A (zh) 2014-02-12
DE102013107715A1 (de) 2014-02-13
CN111243643B (zh) 2024-03-15

Similar Documents

Publication Publication Date Title
CN103578554B (zh) 非易失性存储器装置及控制挂起其命令执行的方法
US11056194B2 (en) Method of erasing data in nonvolatile memory device, nonvolatile memory device performing the same and memory system including the same
US10892019B2 (en) Methods of erasing data in nonvolatile memory devices and nonvolatile memory devices performing the same
KR101682660B1 (ko) 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
CN107545924B (zh) 半导体存储器装置及其操作方法
KR101579579B1 (ko) 개선된 프로그래밍 동작을 갖는 메모리 장치
US11942140B2 (en) Nonvolatile memory devices
WO2020222882A1 (en) Detecting short circuit between word line and source line in memory device and recovery method
US11615855B2 (en) Nonvolatile memory device and method of programming in a nonvolatile memory
US11527293B2 (en) Nonvolatile memory device and method of programming in the same
KR20140136691A (ko) 반도체 메모리 장치 및 이의 동작 방법
US11798626B2 (en) Nonvolatile memory device and method of operating a nonvolatile memory
CN113851157A (zh) 用于低供电电压操作的感测放大器架构
CN115954036A (zh) 存储装置和对存储装置进行编程的方法
KR101739059B1 (ko) 불휘발성 메모리 장치
US11164637B2 (en) Methods of erasing data in nonvolatile memory devices and nonvolatile memory devices performing the same
US11587621B1 (en) Foggy-fine programming for memory cells with reduced number of program pulses
EP4060669A1 (en) Nonvolatile memory device and operation method thereof
CN118280416A (zh) 操作存储器设备的方法和执行该方法的存储器设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant