JPS6275738A - 割込発生トレ−サ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はマイクロコンピュータシステムにおける中央処
理装置に対する各割込信号入力の発生順序を記憶してお
く割込発生トレーサに関する。

［発明の技術的背景コ １チツプのｃｐｕ　＜中央処理装置）が組込まれたマイ
クロコンピュータシステムにおいて、このＣＰＵに対し
て複数種類の割込処理を実行させるためには、一般に割
込制御部（プログラマブル・インタラブド・コントロー
ラ）を介して入力された各割込信号をＣＰｕへ印加する
ようにしている。

このような割込制御部が組込まれたマイクロコンピュー
タシステムの要部は第４図に示すように構成されている
。すなわら図中１は８ビツトの情報処理能力を有するＣ
ＰＵ（例えば米国インテル社製：８０８５Ａ）であり、
このＣＰＵＩにデータバス２を介して割込制御部（例え
ばインテル社製：８２５９Ａ＞３およびタイマ４が接続
されている。

前記割込制御部３はＩＲＯ〜ＩＲ７の８個の入力端子を
有し、各入力端子に入力される各割込信号に対応した割
込要求信号をｃｐｕｉの割込入力端子ＩＮＴへ送出する
。そして、割込制御部３の出力端子ＩＮＲからＣＰＵＩ
の割込入力端子ＩＮＴヘ一つのにｊ込要求信号を印加す
ると、ＣＰＵ１はυ１込禁止の他の処理を実行中でない
限り、出力端子ＩＮＡから割込制ｖＪ装置３の入力端子
ＩＮＡへ割込許諾信号を送出して、入力した割込要求信
号に対応する割込処理を実行する。この場合、割込要求
信号を送出してから割込許諾信号が入力するまでの期間
に入力端子ＩＲＯ〜ＩＲ７により優先順位の高い割込処
理の割込信号が入力した場合に、この後から入力した優
先順位の高いυ１込処理をＣＰＵ１に実行させる必要が
ある場合がある。したがって、一般の割込制御部３にお
いては、上記期間内に各入力端子ＩＲＯ〜ＩＲ７に入力
される各割込信号にプログラムにより優先順位を付ける
ようにしいてる。

このように割込制御部３に、入力される割込信号に優先
順位を付ける機能を付加することによって、はぼ同時に
入力した割込信号に対しては優先度の高い割込処理を先
に実行させることが可能である。

［背景技術の問題点］ しかしながら、上記のような機能を有した割込制御部３
を組込んだマイクロコンピュータシステムにおいてもま
だ次のような問題があった。すなわち、例えば第４図に
示すように、割込制御部３の入力端子ＩＲＱ、ＩＲ２に
インターフェース５を介して外部凶器から送信終了割込
信号ＴＥＮＤ。

受信終了割込信号ＲＥＮＤが入力されると共に、入力端
子ＩＲＩにタイマ４からのタイムアツプ割込信号ＴＵＰ
が入力される場合を考える。

第５図は各割込信号のタイムチャートである。

入力端子ＩＲＱに伝送終了割込信号ＴＥＮＤが入力する
とＣＰＵ１の割込入力端子ＩＮＴに割込要求信号が入力
される。ＣＰＵ　１は割込許諾信号を送出し、伝送終了
割込処理を開始しするとともにタイマ４にタイマスター
ト信号を送出してタイマ４を起動させる。そして、タイ
マ４に予め定められた許容時間Ｔｏ以内に割込入力端子
ＩＮＴに割込制御部３を介して受信終了割込信号ＲＥＮ
Ｄの割込要求信号が入力すると、割込許諾信号を送出し
、受信終了割込信号を開始するとともにタイマ４ヘタイ
マストップ信号を送出して、タイマ４の計時を停止させ
る。したがって、受信終了割込α理実施後にタイマ４か
らのタイムアツプ割込信号が入力することはない。

つぎに、外部囲器に何等かの異常事態が生じて伝送終了
割込処理を実施したにもかかわらず許容時間Ｔｏ内に受
信終了割込信号ＲＥＮＤが入力されなかった場合は、タ
イマ４からタイムアツプ割込信号ＴＵＰの割込要求信号
が入力される。この割込要求信号が入力されると、ｃｐ
ｕ　ｉはタイムアツプ処理（異常発生処理）を実行する
。タイムアツプ割込処理を実施した後は受信終了ｐｊ込
処理を実施しても意味がないので、この割込処理を禁止
している。したがって、このような伝送、受信処理にお
いては、割込信号の優先順位を、順位が高い順に、伝送
終了刷込信号ＴＥＮＤ−タイムアツプ割込信号Ｔ、ＵＰ
−受信終了ｖ１込信号ＲＥＮＤと設定している。

しかしながら、実際のＣＰＵ　１においては、ある特定
の処理を高速で実行する必要が有る場合、又はＲＡＭに
記憶されたデータの一部を別の処理ルーチンで変更され
たくないた場合等に、上記処理が終了するまでは割込処
理を禁止する場合がある。この場合、ＣＰＵ１の割込入
力端子ＩＮＴに割込要求信号を入力したとしても、上記
処理が終了するまでは出力端子ＩＮＡから割込許諾信号
が出力されることはない。この割込禁止期間はなるべく
短いことが望ましいが、制御プログラムによっては異常
に長くなることがある。

このように割込禁止期間が長いと、この割込禁止期間中
に発生した各割込信号は割込制御部３で一旦記憶され、
割込禁止が解除された時点で優先順位の高い順で順次Ｃ
ＰＩＪ１にて割込処理が実施される。したがって、この
割込禁止期間内に発生した割込信号のうち、優先順序は
低いが時間的に禁止解除されると本来光に割込処理され
るべき処理が後回しにされ、後から発生した優先順位の
高い処理が先に実施されてしまう不都合があった。

例えば前述の伝送、受信処理においては、第６図に示す
ように、割込解除状態時に伝送終了割込信号ＴＥＮＤが
割込制御部３へ入力されると、この伝送終了割込処理は
直ちに実行される。そして、伝送終了割込処理が終了し
た直後にＣＰＵ　１がに［込禁止状態になると、この割
込禁止状態が解除されるまでの期間に受信終了割込信号
ＲＥＮＤが入力されても実行されない。受信終了割込処
理が実行されないのでタイマ４にはタイマストップ信号
が入力されない。その結果、割込禁止期間中に前述の許
容時間Ｔｏが経過してしまって、タイマ４から割込制御
部３にタイムアツプ割込信号ＴＵＰが入力される。

その後、ＣＰＵ１の割込禁止が解除されると、割込ちり
胛部３は受信終了割込信号ＲＥＮＤより優先順位の高い
タイムアツプ割込信号ＴＵＰの割込要求信号をＣＰＵ１
の割込入力端子ＩＮＴへ印加するのでタイムアツプ割込
処理が受信終了割込処理より先に実施される。その結果
、受信終了割込信号ＲＥＮＤが許容時間Ｔ＋１以内に入
力したにもかかわらず、異常事態が発生したと判断され
る問題がある。

［発明の目的］ 本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、ＣＰＵの割込禁止期間中に
発生した割込信号を発生順に記憶することによって、割
込禁止解除後における優先順位の違いによる不合理な割
込処理順序が生じることを防止でき、したがって誤動作
を抑制でき、マイクロコンピュータシステム全体の信頼
性を向上できる割込発生トレーサを提供することにある
。

［発明の概要１ 本発明の割込発生トレーサは、中央処理ｓＡ置（ＣＰＵ
）に対してそれぞれ異なる割込処理を実行させるための
割込信号を複数のラッチ回路でもってそれぞれラッチし
、各ラッチ回路の各出力端子に接続された符号化回路に
より、割込信号が入力されたラッチ回路から送出された
割込信号を符号化し、この符号化回路にて符号化された
割込信号を割込発生順次メモリにて割込発生順に順次記
憶することにより、中央処理装置にて、割込禁止を解除
した時点で割込禁止期間中に発生した各割込信号を割込
発生順序メモリから発生順に順次読出せるようにしたも
のである。

［発明の実施例コ 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例の割込発生トレーサを組込んだマイクロ
コンピュータシステムの要部を示すブロック図である。

図中１１は各種演算情報処理を実行する第４図と同一構
成のＣＰＵ１１であり、このＣＰＵ１１にはデータバス
１２を介して第４図と同一構成の割込制御部１３および
符号化された割込信号を割込発生順に順次記憶する割込
発生順序メモリ１４が接続されている。

前記割込制御部１３の各入力端子ＩＲＯ〜ＩＲ７には図
示しないインターフェースを介して外部機器から送出さ
れる８種類の割込処理を実行させるための割込信号ｌＮ
０−ＩＮ７が入力される。なお、これ等８国の割込信号
ＩＮＯ〜ＩＮ７においては番号の小さい方が優先順位が
高い。また、割込側（社）部１３の出力端子ＩＮＲから
はＣＰＵ１１の割込入力端子ＩＮＴへ割込要求１３号が
送出され、ＣＰＵ１１の出力端子Ｉ　Ｎ　Ａからにｊ込
制御部１３の入力端子ＩＮＡへ割込許諾信号が入力され
る。

館記インターフェースを介して出力された各割込信号Ｉ
ＮＯ〜ｌＮ７は割込制御部１３へ入力されるとともにフ
リップフロップで構成された各ラッチ回路１５ｏ　、１
５＋　、１５２　、・・・、１５７のクロックパルス入
力端子ＣＫへ入力される。各ラッチ回路１５ｏ〜１５７
の各出力端子Ｑから出力される出力信号はＴＴＬ素子（
例えば７４Ｌ８１４８）からなる符号化回路１６の各入
力端子Ｄｏ、Ｄ１．Ｄ２．・・・、Ｄ７へ入力される。

なお、各ラッチ回路１５０〜１５７のリセット端子Ｒに
は後述する制御回路１７からリセット信号が入力される
。符号化回路１６は各入力端子Ｄ○〜Ｄ７の入力信号レ
ベルを３ビツトのデータ符号に変換して、出力端子ＡＯ
，Ａ１．Ａ２より出力する。

例えば入力端子Ｄｏが［Ｌ］レベルであればＡＯ。

Ａ１．Ａ２の出力信号は［１００］となり、入力端子Ｄ
７が［Ｌ］レベルになるとＥ１１１］になる。なお、偶
然に複数の入力端子Ｄｏ〜Ｄ７が全く同時に［Ｌ］レベ
ルとなると、番号の小さい入力端子の［Ｌ］レベル信号
が優先されて符号化される。符号化回路１６は入力端子
Ｄｏ〜Ｄ７に［シコレベルの割込信号を検出すると出力
端子ＥＯから制御回路１７に対して［Ｈ］レベルの割込
検出信号を送出する。また制御回路１７から［Ｈ］レベ
ルの入力禁止信号が入力端子Ｅｌへ入力される。

符号化回路１６の出力端子ＡＯ〜Ａ２から出力される符
号化された割込信号は割込発生順序メモリ１４の入力端
子ＡＯ−Ａ２へ入力されるとともに制旧回路１７の入力
端子Ａ○〜Ａ２へも入力される。この割込発生順序メモ
リ１４は、制御回路１７から書込制御端子Ｗに［Ｈ］レ
ベルの回込信号が入力される度に、入力端子ＡＯ−Ａ２
に入力された符号化された割込信号を入力順に順次記憶
する。また、ＣＰＵ１１の読出端子Ｒから読出制御端子
Ｒに［Ｈ］レベルの続出信号が入力する度に、前記入力
順に従って、記憶された符号化された割込信号を順次デ
ータバス１２上へ出力する。

すなわちこの割込発生順次メモリ１４は記憶データの先
入・先出機能を有している。

前記制御回路１７は第２図に示すように構成されている
。すなわち図中１８はＴＴＬ素子（ＬＳ１６４）で構成
されたＱＡからＱＨまでの８桁の出力端子を有するシフ
トレジスタであり、このシフトレジスタ１８の入力端子
Ａには符号化回路１６の出力端子ＥＯからの割込検出信
号が入力される。この［Ｈ］レベルの割込検出信号は入
力端子ＣＫにクロックパルス信号が入力される度にＱＡ
。

ＱＢ、ＱＣ，・・・へとシフトされる。そして、４番目
のＱＤまでシフトされると、この［Ｈ］レベルの割込検
出信号は出力端子ＱＤおよびインバータ１９を介してリ
セット端子Ｒへ入力されれるので、シフトレジスタ１８
はリセットされる。出力端子ＱＡの出力信号はそのまま
入力禁止信号として符号化回路１６の入力端子Ｅｌへ入
力されるとともにインバータ２０を介してナントゲート
２１の一方の入力端子へ入力される。このナントゲート
２１の他方の入力端子には出力端子ＱＢからの出力信号
が入力されており、出力信号は書込信号として割込発生
順序メモリ１４の書込制ｉ［Ｉ端子Ｅへ入力される。一
方、出力端子ＱＣの出力信号および前記出力端子ＱＤの
インバータ２２を介した出力信号はナントゲート２３の
それぞれの入力端子へ入力される。

一方、符号化回路１６の各出力端子Ａ○、Ａ１゜Ａ２か
ら出力された符号化された割込信号はそれぞれインバー
タ２４．２５．２６を介してＴＴＬ素子（ＬＳ１３８）
で構成されたデコーダ２７の入力端子Ａ、Ｂ、Ｃへ入力
される。このデコーダ２７は入力端子Ａ、Ｂ、Ｃへ入力
された符号データを再び元の信号に戻してＰ○〜Ｐ７の
出力端子へ送出する。例えば入力端子Ａ〜Ｃに［１００
］の信号が入力すれば出力端子Ｐ○のみをｊＨ］レベル
とし、［１１１］が入力すれば出力端子Ｐ７のみをＣＨ
］レベルとする。これ等各出力端子Ｐ○、Ｐｉ、Ｐ２．
・・・、Ｐ７から出力される出力信号はそれぞれナント
ゲート２８ｏ　、２８ｔ　。

２８２、・・・、２８７を介してリセット信号として各
ラッチ回路１５０．１５ｔ　、１５２．・・・。

１５７のリセット端子Ｒへ入力される。なお上記各ナン
トゲート２８０．２８１，２８２　、・・・。

２８７の他方の入力端子には前記ナントゲート２３から
出力されたクリア信＠ＯＬが入力されている。

次にこのように構成された割込発生トレーサの動作を第
３図のタイムチャートを用いて行なう。

まず、時刻ｔｏにて８個のラッチ回路１５ｏ〜１５７の
クロックパルス入力端子ＣＫのうちいずれか１国に有限
幅下ｌの［１］レベルの割込信号ＩＮＯ〜ＩＮ７が入力
されると、この［Ｌ］レベルの割込信号は該当ラッチ回
路１５でラッチされ、出力端子こから［Ｈ］レベルの出
力信号が符号化回路１６へ送出される。符号化回路１６
は入力した［Ｈ］レベルの信号を符号化して出力端子Ａ
○〜Ａ２から出力すると同時に制御回路１７のシフトレ
ジスタ１８の入力端子ＡにｒＨ］レベルの割込検出信号
を入力する。この割込検出信号が入力してからクロック
パルス信号ＣＬＫが１パルス分入力した時刻ｔ１にて出
力端子ＱＡが［Ｈ］レベルとなり、符号化回路１６の入
力端子Ｅｌへ入力禁止信号を送出する。その結果、符号
化回路１６は新たな入力信号の受付を停止する。この時
点においては出力端子ＱＢは［Ｌ］レベルであるので、
ナントゲート２１は成立して、出力端子から［Ｈ］レベ
ルの書込信号を割込発生順序メモリ１４の書込制御端子
Ｗへ送出する。するとこの割込発生順序メモリ１４に符
号化回路１６から出力された符号化された割込信号が書
込まれる。

同時に符号化回路１４から出力された符号化された割込
信号はデコーダ２７の入力端子Ａ、Ｂ。

Ｃに入力され、このデコーダ２７にて元゛の信号に戻さ
れて出力端子ＰＯ〜Ｐ７へ出力される。すなわち、この
割込信号が最初に入力されたラッチ回路１５ｏ〜１５７
の番号に対応する番号の出力端子ｐｏ〜Ｐ７が［Ｈ］レ
ベルになる。

次にクロックパルス信号ＣＬＫが２パルス分入カした時
刻ｔ２にて出力端子ＱＢが［Ｈ３レベルに立上ると、ナ
ントゲート２１は成立しなくなり、書込信号は［Ｌ］レ
ベルとなる。したがって、これ以降割込発生順序メモリ
１４に対する割込信号の書込は禁止される。

さらに、時刻ｔ３にてクロックパルス信号ＣＬＫの３つ
目のパルスが入力すると、出力端子ＱＣも［Ｈ］レベル
になるので、ナントゲート２３が成立して、［Ｌ］レベ
ルのクリア信号ＣＬが各ナントゲート２８０〜２８７の
一方の入力端子に入力される。したがって、Ｃｚ］レベ
ルの出力端子ＰＯ−Ｐ７に対応する、すなわち割込信号
ＩＮＯ〜ＩＮ７が入力したラッチ回路１５ｏ〜１５７の
番号に対応する番号のナントゲート２８ｏ〜２８７のみ
が成立して、該当のラッチ回路１５０〜１５７のリセッ
ト端子Ｒへ［Ｌ］レベルのリセット信号を送出する。そ
の結果、該当のラッチ回路１５０〜１５７はリセットさ
れ、出力端子Ｑの出力信号も元の［Ｌ］レベルになる。

さらに、時刻ｔ４にて４番目のクロックパルスが入力す
ると、シフトレジスタ１８の出力端子ＱＤが［Ｈ］レベ
ルとなるので、リセット端子Ｒに［Ｌ］レベルのリセッ
ト信号が引火されることになる。その結果、このシフト
レジスタ１８はリセットされて、全ての出力端子ＱＡ〜
ＱＨは元の［Ｌ］レベルへ戻る。したがって、符号化回
路１６に対する入力禁止信号も［Ｌ］レベルへ解除され
、入力待ち状態になる。

なお、ラッチ回路１５ａ〜１５７へ入力された割込信号
ＩＮＯ〜ＩＮ７は割込制御部１３へも入力されるが、こ
の割込信号が入力された割込υ１１１１部１３の動作は
前述した第４図における割込制御部３の動作と同じであ
るので説明を省略する。

このように一つの割込信号ＩＮＯ〜ＩＮ７がラッチ回路
１５ｏ〜１５７へ入力されると、この割込信号は前記割
込制御部１３へ入力されるとともに割込順序メモリ１４
に書込まれる。同様に次の割込信号が発生すると、この
割込信号は割込制御部１３へ入力されるとともに割込順
序メモリ１４に先に書込まれた割込信号の後に書込まれ
る。

このように構成された割込トレーサを組込んだマイクロ
コンピュータシステムであれば、ＣＰＵ１１の割込禁止
期間に入力された各割込信号はυｊ込発生順序メモリ１
４に発生順に書込まれる。そして、ＣＰＵ１１の割込禁
止期間が解除されると、割込制御部１３は割込禁止期間
中に発生した各割込信号のうち優先順位の高い割込信号
に対応する割込要求をＣＰＵ１１へ入力する。ＣＰＵＩ
Ｉは割込入力端子ＩＮＴに割込要求信号が入力すると、
読出端子Ｗから割込発生順序メモリ１４の読出制御端子
Ｗに［Ｈ］レベルの読出信号を送出して、この割込発生
順序メモリ１４に書込まれている最も古い割込信号の番
号を読取る。そして、割込入力端子ＩＮＴに入力した割
込要求信号に対応する割込信号の番号と比較照合する。

そして、番号が一致すればそのままその割込信号に対応
するυｊ込処理を実行する。

一方、番号が一致しなかった場合は、予め各割込信号に
付けられた優先順位と割込信号の入力順位とが一致しな
いと判断して、該当番号の割込信号が出力されるまで割
込発生順序メモリ１４に書込まれた割込信号を順次読出
す。そして、順次読出された割込信号のうち、優先順位
は割込入力端子ＩＮＴに入力された割込信号より低いが
、時間的に必ず先に実施する必要の有る割込信号が存在
すると判断すると、この優先順位の低い割込信号に対応
する割込処理を先に実施する。

なお、優先順位は低いが時間的に必ず先に実施する割込
信号の相互関係は別途プログラム設定されている。

このように構成された割込発生トレーサを組込むことに
よって、第５図および第６図に示した伝送・受信逸理に
おける割込処理を実施する場合おいては、受信終了割込
処理はタイムアツプ割込処理に比較して、優先順位は低
いが時間的に必ず先に実行されるとプログラム設定する
。このようにプログラム設定することによって、たとえ
ＣＰＵ１１の割込禁止期間がタイマ４における許容時間
Ｔｏを大幅に越えたとしても、割込禁止解除時において
、タイムアツプ割込処理が受信終了割込処理よりも先に
実行されることはない。

このように割込禁止期間が長引いた場合における割込処
理実行順序の不合理性を解消できる。

［発明の効果］ 以上説明したように本発明によれば、ＣＰＵの割込禁止
期間中に発生した割込信号を発生順に記憶するようにし
ている。したがってこの発生順序を割込禁止解除後にＣ
ＰＵが読取ることによって、割込禁止解除後における優
先順位の違いによる不合理な割込処理順序が生じること
を防止できる。

その結果、誤動作を抑制でき、マイクロコンピュータシ
ステム全体の信頼性を向上できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる割込発生トレーサを
組込／νだマイクロコンピュータシステムの要部を示す
ブロック図、第２図は同実施例の制御回路を示すブロッ
ク図、第３図は同実施例の動作を示すタイムチャート、
第４図は従来のマイクロコンピュータシステムの要部を
示すブロック図、第５図および第６図は同従来のマイク
ロコンピュータシステムの動作を示すタイムチャートで
ある。 １１・・・ＣＰＵ　（中央処理装置）、１２・・・デー
タバス、１３・・・削込制郊部、１４・・・割込発生順
序メモリ、１５０〜１５７・・・ラッチ回路、１６・・
・符号化回路、１７・・・制御回路、１８・・・シフト
レジスタ、２７・・・デコーダ。 出願人代理人　弁理士　鈴江武彦 第２図 ｔＯｔ＋　　　　　ｔ２　　　　ｔ３ｔ４第３図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 中央処理装置に対してそれぞれ異なる割込処理を実行さ
   せるための割込信号が入力される複数のラッチ回路と、
   これ等各ラッチ回路の各出力端子に接続され、前記割込
   信号が入力されたラッチ回路から送出された割込信号を
   符号化する符号化回路と、この符号化回路にて符号化さ
   れた割込信号を割込発生順に順次記憶する割込発生順次
   メモリとを設け、前記中央処理装置から、この中央処理
   装置における割込禁止を解除した時点で割込禁止期間中
   に発生した各割込信号を前記割込発生順序メモリから前
   記発生順に順次読出せるようにしたことを特徴とする割
   込発生トレーサ。