JP2882729B2 - パラレル・インターフェイス・モニタ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パラレル・インター
フェイス・モニタ装置に係り、詳しくは、コンピュータ
とその周辺機器との間において、ＳＣＳＩ（Small Comp
uter SystemInterface）規格やＳＣＳＩ−２規格等によ
るパラレル・インターフェイス（以下、ＳＣＳＩとい
う）を介して転送されるインターフェイス信号の転送状
態をモニタ解析するパラレル・インターフェイス・モニ
タ装置に関する。

【０００２】

【従来の技術】パラレル・インターフェイス規格の１つ
としてＳＣＳＩ規格があるが、図７（ａ）は、そのＳＣ
ＳＩの１８種類のインターフェイス信号の信号名の略称
を示す図である。図７（ａ）において、インターフェイ
ス信号ＤＢ０〜ＤＢ７は、データ、インターフェイス信
号ＤＢＰはパリティ信号、その他のインターフェイス信
号は制御信号である。

【０００３】また、図７（ｂ）は、上記１８種類のイン
ターフェイス信号のうちの６種類のインターフェイス信
号ＳＥＬ，ＢＳＹ，ＭＳＧ，Ｃ／Ｄ，Ｉ／Ｏ，ＲＳＴの
論理状態（"Ｌ"レベル又は"Ｈ"レベル）の組み合わせに
よって規定されるフェーズ情報のフェーズ名、略称等を
示す図である。なお、図７（ｂ）に示す状態フラグ信号
ＳＦＧ及びフェーズコードＦＢ０〜ＦＢ３については後
述する。

【０００４】ところで、上記ＳＣＳＩを介して、コンピ
ュータとその周辺機器との間において転送されるインタ
ーフェイス信号の転送状態をモニタ解析するパラレル・
インターフェイス・モニタ装置においては、上記データ
やフェーズ情報等を解析するために、従来では、所定の
タイミングでインターフェイス信号を内部のメモリに一
旦記憶し、このメモリの記憶内容を測定者が理解しやす
い表現で表示部に表示する手法がとられていた。

【０００５】そして、インターフェイス信号をメモリに
記憶するタイミングは、フェーズ、あるいはデータが変
化したとみなせる特定のインターフェイス信号の変化時
点とするが、データイン（ＤＩ）フェーズ及びデータア
ウト（ＤＯ）フェーズにおいて多量のデータが転送され
るため、従来では、フィルタ機能によりそのデータをメ
モリに記憶しないようにしていた。

【０００６】

【発明が解決しようとする課題】ところで、上記従来の
パラレル・インターフェイス・モニタ装置において、デ
ータの内容そのものをモニタ解析する場合には、当然デ
ータをそのままメモリに記憶する必要があるが、データ
転送の手順をモニタ解析する場合には、データそのもの
ではなく、ＤＩフェーズ又はＤＯフェーズにおいて転送
されるデータのバイト数（転送データ数）のみが必要と
なることが多い。したがって、データ転送の手順をモニ
タ解析する場合に、ＤＩフェーズ又はＤＯフェーズにお
いて転送されるデータをそのままメモリに記憶すると、
上記転送データ数を把握することができるが、メモリを
有効に利用できない。特に、多量のデータが転送された
場合には、この傾向が強い。

【０００７】一方、データ転送の手順をモニタ解析する
際に、上記フィルタ機能を利用してメモリを有効利用し
た場合、ＳＣＳＩのフェーズの変化、例えばバスフリー
（ＢＦ）フェーズ→アービトレーション（ＡＲ）フェー
ズ→セレクション（スタート）（ＳＥ）フェーズ→メッ
セージアウト（ＭＯ）フェーズ→コマンドアウト（Ｃ
Ｍ）フェーズ→ＤＩフェーズ→メッセージイン（ＭＩ）
フェーズ→ステータス（ＳＴ）フェーズ等のフェーズの
変化はメモリに記憶されるが、ＤＩフェーズ又はＤＯフ
ェーズにおいて転送された転送データ数を把握すること
はできない。この発明は、上述の事情に鑑みてなされた
もので、データ転送の手順をモニタ解析する際に、転送
データ数を把握でき、メモリも有効利用できるパラレル
・インターフェイス・モニタ装置を提供することを目的
とする。

【０００８】上記課題を解決するために、請求項１記載
の発明は、コンピュータとその周辺機器との間でパラレ
ル・インターフェイスを介して転送される複数のインタ
ーフェイス信号をモニタ解析するパラレル・インターフ
ェイス・モニタ装置であって、前記複数のインターフェ
イス信号の論理状態の組み合わせによって規定されるフ
ェーズのうち、データの転送に関するフェーズ発生時に
おける前記データの転送数をカウントする計数手段と、
前記データと前記計数手段でカウントしたデータの転送
数を記憶する記憶手段と、前記データの転送に関するフ
ェーズの発生開始時から、前記転送数が予め指定された
指定データ数となるまでは、前記記憶手段に前記データ
を記憶させ、前記転送数が前記指定データ数を越えた場
合には、前記記憶手段への前記データの記憶を禁止する
記憶制御手段とを具備することを特徴としている。

【０００９】

【作用】請求項１記載の発明の構成によれば、データの
転送に関するフェーズの発生開始時から、転送数が予め
指定された指定データ数となるまでは、記憶手段にデー
タが記憶されるので、この間のデータの内容を解析する
ことができる。また、転送数が指定データ数を越えた場
合には、記憶手段へのデータの記憶が禁止されるので、
記憶手段を有効に利用できると共に、データの転送数も
把握できる。

【００１０】

【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図１はこの発明の一実施例であるパラ
レル・インターフェイス・モニタ装置の構成を表すブロ
ック図である。この図において、入力端子１からは、図
７（ａ）に示すＳＣＳＩの１８種類のインターフェイス
信号が測定対象として入力される。これらのインターフ
ェイス信号のうち、制御信号である９種類のインターフ
ェイス信号ＡＴＮ，ＢＳＹ，ＡＣＫ，ＲＳＴ，ＭＳＧ，
ＳＥＬ，Ｃ／Ｄ，ＲＥＱ，Ｉ／Ｏは、フェーズ変化検出
部２に入力される。

【００１１】フェーズ変化検出部２は、フェーズコード
デコード部３と、ラッチポイント検出部４とから構成さ
れている。フェーズコードデコード部３は、６種類のイ
ンターフェイス信号ＢＳＹ，ＲＳＴ，ＭＳＧ，ＳＥＬ，
Ｃ／Ｄ，Ｉ／Ｏの論理状態（"Ｌ"レベル又は"Ｈ"レベ
ル）の組み合わせによって規定されるフェーズ情報を図
７（ｂ）の左側に示すようにデコードして、同図（ｂ）
の右側に示す４ビットのフェーズコードＦＢ０〜ＦＢ３
にコード化して出力する。

【００１２】ラッチポイント検出部４は、検出するフェ
ーズ情報の個数分の４ステートシーケンサ等によって構
成されており、ＡＲフェーズと、ＳＧフェーズ及びＲＧ
フェーズとを区別するために、ＳＥフェーズ及びＲＥフ
ェーズ発生時にセットされ、ＳＥフェーズ、ＲＥフェー
ズ、ＳＧフェーズ及びＲＧフェーズ以外のフェーズ発生
時にリセットされるラッチ回路の出力信号である状態フ
ラグ信号ＳＦＧ（図７（ｂ）参照）と、ＤＩフェーズ又
はＤＯフェーズの有意な信号変化が発生したことを示す
信号ＰＨ１と、ＤＩフェーズ及びＤＯフェーズ以外の全
てのフェーズの有意な信号変化が発生したことを示す信
号ＰＨ２とを出力する。

【００１３】ここで、図２（ａ）にラッチポイント検出
部４のＡＣＫフェーズのラッチポイントを検出する部分
の構成の一例を示す。図２（ａ）において、インターフ
ェイス信号ＡＣＫは、図２（ｂ）に示す構成を有する４
ステートシーケンサ６のＡ入力端に入力されると共に、
インバータ７を経て４ステートシーケンサ６のＢ入力端
に入力される。そして、インターフェイス信号ＡＣＫの
立ち下がりを検出する場合は、インターフェイス信号Ａ
ＣＫが"Ｈ"レベルとなるのをステート０で待ち、インタ
ーフェイス信号ＡＣＫが"Ｌ"レベルとなるのをステート
１で待ち、ステート２，３はアイドルステートとして、
図２（ｃ）に示すように、システムクロックφ毎にステ
ートが１つずつ進み、ステート０に戻る。なお、以上説
明したラッチポイント検出部４における各４ステートシ
ーケンサの４つのステートは、各フェーズの変化を検出
するために用いられるので、これ以降、フェーズ変化検
出ステートと呼ぶことにする。

【００１４】また、図１において、記録信号ラッチ部８
は、Ｄタイプのラッチ回路によって構成されており、８
ビットのデータとパリティ信号である９種類のインター
フェイス信号ＤＢ０〜ＤＢ７及びＤＢＰと、フェーズコ
ードデコード部４から出力された４ビットのフェーズコ
ードＦＢ０〜ＦＢ３と、インターフェイス信号ＡＴＮと
を、メモリ書込制御部９から出力されるクロック信号Ｃ
ＬＫによってラッチし、次にクロック信号ＣＬＫが入力
されるまで上記計１４ビットの記録信号を保持する。

【００１５】計測時間計数部１０は、３２ビットのバイ
ナリカウンタによって構成されており、メモリ５へのデ
ータ書込開始を指示する測定開始信号ＭＳＴが"Ｈ"レベ
ルの時、計時用基本クロックＭＣＬＫ（例えば、周波数
２０ＭＨｚ，周期５０ｎｓｅｃ）をカウントして、測定
開始からの経過時間を示す３２ビットのカウントデータ
ＭＳＣＤを出力する。また、計測時間計数部１０は、測
定開始信号ＭＳＴが"Ｌ"レベルの時は計時用基本クロッ
クＭＣＬＫのカウントを停止する。

【００１６】転送データ計数部１１は、１７ビットのバ
イナリカウンタによって構成されており、ラッチポイン
ト検出部４から出力された信号ＰＨ１をクロックとして
入力してカウントし、ＤＩフェーズ及びＤＯフェーズの
発生回数、すなわち、ＤＩフェーズ又はＤＯフェーズに
おける転送データ数を示す１８ビットのカウントデータ
ＣＴＤを出力する。なお、転送データ計数部１１のカウ
ント値は、次に説明するフィルタ制御部１２から出力さ
れる"Ｌ"レベルのクリア信号ＣＬＲによってクリアされ
る。

【００１７】フィルタ制御部１２は、図３に示すよう
に、一致検出回路１３と、状態保持回路１４，１５と、
ナンドゲート１６とアンドゲート１７とオアゲート１８
とから構成されている。一致検出回路１３は、転送デー
タ計数部１１から出力されたカウントデータＣＴＤと、
測定開始前に設定される、ＤＩフェーズ又はＤＯフェー
ズの発生から何バイト目以降のデータをフィルタするか
を指定する１８ビットのデータＦＳＤとを比較して一致
した場合に"Ｈ"レベルの一致信号ＥＱを出力する。

【００１８】状態保持回路１４は、一致信号ＥＱによっ
てリセットされて"Ｌ"レベルの信号を出力し、ラッチポ
イント検出部４から出力された信号ＰＨ２によってセッ
トされて"Ｈ"レベルの信号を出力する。状態保持回路１
５は、ラッチポイント検出部４から出力された信号ＰＨ
２によってセットされて"Ｈ"レベルの信号を出力し、ラ
ッチポイント検出部４から出力された信号ＰＨ１によっ
てリセットされて"Ｌ"レベルの信号を出力する。

【００１９】ナンドゲート１６は、第１の入力端に状態
保持回路１５の出力信号が入力され、第２の入力端にメ
モリ書込制御部９から出力されたタイマカウントデータ
セレクト信号ＴＣＤＳが入力され、これらの信号が共
に"Ｈ"レベルの時、"Ｌ"レベルのクリア信号ＣＬＲを転
送データ計数部へ出力する。アンドゲート１７は、第１
の入力端に状態保持回路１４の出力信号が入力され、第
２の入力端にラッチポイント検出部４から出力された信
号ＰＨ１が入力され、これらの信号が共に"Ｈ"レベルの
時、"Ｈ"レベルの信号を出力する。オアゲート１８は、
第１の入力端にアンドゲート１７の出力信号が入力さ
れ、第２の入力端にラッチポイント検出部４から出力さ
れた信号ＰＨ２が入力され、これらの信号のいずれか
が"Ｈ"レベルの時、メモリ５へのデータ書込を要求する
ことを示す"Ｈ"レベルのデータ書込要求信号ＤＷＲＱを
出力する。

【００２０】セレクタ部１９は、記録信号ラッチ部８か
ら出力されたインターフェイス信号ＤＢ０〜ＤＢ７，Ｄ
ＢＰ，４ビットのフェーズコードＦＢ０〜ＦＢ３，イン
ターフェイス信号ＡＴＮの計１４ビットの信号と、転送
データ計数部１１から出力された１８ビットのカウント
データＣＴＤとからなる計３２ビットの信号がＡ入力端
に入力され、計測時間計数部１０から出力された３２ビ
ットのカウントデータＭＳＣＤがＢ入力端に入力され、
メモリ書込制御部９から出力されたタイマカウントデー
タセレクト信号ＴＣＤＳが"Ｌ"レベルの時、Ａ入力端か
ら入力された信号をＹ出力端から出力してメモリ５のデ
ータバスに供給し、タイマカウントデータセレクト信号
ＴＣＤＳが"Ｈ"レベルの時、Ｂ入力端から入力された信
号をＹ出力端から出力してメモリ５のデータバスに供給
する。

【００２１】メモリ書込制御部９は、図４（ａ）に示す
ように、アンドゲート２０と、６ステートシーケンサ２
１と、組み合わせ論理回路群２２と、アドレス生成カウ
ンタ２３とから構成されている。アンドゲート２０は、
第１の入力端に測定開始信号ＭＳＴが入力され、第２の
入力端にデータ書込要求信号ＤＷＲＱが入力され、これ
らの信号が共に"Ｈ"レベルの時、"Ｈ"レベルの信号を出
力する。

【００２２】６ステートシーケンサ２１は、図４（ｂ）
に示す構成を有しており、図４（ｃ）に示すように、ス
テート０の時に、Ａ入力端に"Ｈ"レベルのアンドゲート
２０の出力信号が入力されると、以下、ステート１，
２，３，４，５とその出力信号Ｌ１〜Ｌ３が変化する。
なお、この６ステートシーケンサ２１の６つのステート
は、メモリ５へのデータの書き込みに用いられるので、
これ以降、メモリ書込ステートと呼ぶことにする。

【００２３】組み合わせ論理回路２２群は、複数の組み
合わせ論理回路から構成されており、信号Ｌ１〜Ｌ３を
入力し、それらの論理状態の組み合わせに応じて、既に
説明したクロック信号ＣＬＫ及びタイマカウントデータ
セレクト信号ＴＣＤＳと、メモリ５への書込許可信号で
あるメモリチップセレクト信号ＭＣＳ及びメモリライト
イネーブル信号ＭＷＥと、アドレスカウントイネーブル
信号ＡＤＥＮとを出力する。これらのうち、タイマカウ
ントデータセレクト信号ＴＣＤＳは、メモリ書込ステー
トのステート４，５の時のみ、"Ｈ"レベルとなり、その
他のステート０，１，２，３の時、"Ｌ"レベルとなる信
号である。ここで、図４（ｄ）に信号Ｌ１，Ｌ２からク
ロック信号ＣＬＫを生成する組み合わせ論理回路の一例
を示す。

【００２４】アドレス生成カウンタ２３は、１７ビット
のバイナリカウンタから構成されており、アドレスカウ
ントイネーブル信号ＡＤＥＮが"Ｈ"レベルの時、システ
ムクロックφをカウントして１６ビットのメモリアドレ
スＭＡＤを生成して、メモリ５のアドレスバスに供給す
る。また、アドレス生成カウンタ２３は、アドレスカウ
ントイネーブル信号ＡＤＥＮが"Ｌ"レベルの時はシステ
ムクロックφのカウントを停止する。

【００２５】メモリ５は、８ビットデータ幅の４個のメ
モリ素子から構成されており、図５（ａ）及び（ｂ）に
示すように、データが配置される。すなわち、メモリ書
込ステートがステート２，３の時、図５（ａ）に示すエ
リアに、インターフェイス信号ＤＢ０〜ＤＢ７，ＤＢ
Ｐ，フェーズコードＦＢ０〜ＦＢ３，インターフェイス
信号ＡＴＮ，カウントデータＣＴＤが記憶され、メモリ
書込ステートがステート４，５の時、図５（ｂ）に示す
エリアに、カウントデータＭＳＣＤが記憶される。

【００２６】次に、メモリ５にインターフェイス信号を
書き込む際の動作、及びＤＩフェーズ又はＤＯフェーズ
のデータをフィルタ機能によりメモリ５へ書き込まずに
データ数だけをカウントする動作について、図１に示す
ブロック図及び図６に示すタイミングチャートを参照し
て説明する。まず、測定者は、図示せぬスイッチを操作
して、インターフェイス信号のメモリ５への書込開始を
指示する。これにより、測定開始信号ＭＳＴが"Ｈ"レベ
ルとなり、メモリ書込制御部９及び計測時間計数部１０
に入力されるので、計測時間計数部１０は、計時用基本
クロックＭＣＬＫをカウントして、３２ビットのカウン
トデータＭＳＣＤを出力する。また、測定者は、予め図
示せぬスイッチを操作して、ＤＩフェーズ又はＤＯフェ
ーズの発生から何バイト目以降のデータをフィルタする
かを指定しておく。これにより、フィルタ制御部１２
に、上記指定に対応した１８ビットのデータＦＳＤが入
力される。

【００２７】一方、インターフェイス信号は、図６
（１）に示すように、図６（２）に示すインターフェイ
ス信号ＡＣＫの立ち下がりより２５ｎｓｅｃ前から３５
ｎｓｅｃ後までのタイミングで入力端子１から入力され
ている。システムクロックφは、図６（３）に示すよう
に、周期が１２．５ｎｓｅｃ、周波数８０ＭＨｚであ
る。図６（４）に示すフェーズ変化検出ステートは、図
２（ａ）に示すＡＣＫフェーズのラッチポイントを検出
する部分から得られるステートであり、上述したよう
に、ラッチポイント検出部４は、インターフェイス信号
ＡＣＫの立ち下がりを検出するために、インターフェイ
ス信号ＡＣＫが"Ｈ"レベルとなるのをステート０で待
ち、インターフェイス信号ＡＣＫが"Ｌ"レベルとなるの
をステート１で待ち、ステート２，３はアイドルステー
トとしている。

【００２８】そして、インターフェイス信号ＡＣＫの立
ち下がりを検出することにより、ラッチポイント検出部
４がフェーズ変化検出ステートを、図６（４）に示すよ
うに、ステート１からステート２と変化させると共
に、"Ｈ"レベルの信号ＰＨ２を出力すると、フィルタ制
御部１２において、状態保持回路１４は信号ＰＨ２によ
ってセットされ、"Ｈ"レベルの信号を出力し、状態保持
回路１５は信号ＰＨ２によってセットされ、"Ｈ"レベル
の信号を出力し、オアゲート１８は、図６（５）に示す
ように、"Ｈ"レベルのデータ書込要求信号ＤＷＲＱを出
力する。

【００２９】また、フェーズコードデコード部３は、ラ
ッチポイント検出部４から出力される状態フラグ信号Ｓ
ＦＧに基づいて各フェーズを判別しつつ、インターフェ
イス信号ＢＳＹ，ＲＳＴ，ＭＳＧ，ＳＥＬ，Ｃ／Ｄ，Ｉ
／Ｏの論理状態の組み合わせによって規定されるフェー
ズ情報を図７（ｂ）の左側に示すようにデコードして、
同図（ｂ）の左側に示す４ビットのフェーズコードＦＢ
０〜ＦＢ３にコード化して出力する。

【００３０】次に、メモリ書込制御部９において、アン
ドゲート２０の第１の入力端に"Ｈ"レベルの測定開始信
号ＭＳＴが入力されており、今、第２の入力端に"Ｈ"レ
ベルのデータ書込要求信号ＤＷＲＱが入力されたので、
アンドゲート２０から"Ｈ"レベルの信号が出力される。
これにより、６ステートシーケンサ２１は、図６（６）
に示すように、次のシステムクロックφの立ち上がりで
メモリ書込ステートをステート０からステート１に変化
させ、それ以降システムクロックφの立ち上がり毎に、
メモリ書込ステートをステート２，３，４，５，０と変
化させる。

【００３１】したがって、組み合わせ論理回路群２２
は、６ステートシーケンサ２１の出力信号Ｌ１〜Ｌ３を
入力して、各ステートにおいて、図６（７）〜（１１）
にそれぞれ示すクロック信号ＣＬＫ，アドレスカウント
イネーブル信号ＡＤＥＮ，タイマカウントデータセレク
ト信号ＴＣＤＳ，メモリチップセレクト信号ＭＣＳ，メ
モリライトイネーブル信号ＭＷＥをそれぞれ出力する。

【００３２】アドレス生成カウンタ２３は、アドレスカ
ウントイネーブル信号ＡＤＥＮが"Ｌ"レベルの時は、シ
ステムクロックφのカウントを停止しているが、アドレ
スカウントイネーブル信号ＡＤＥＮが"Ｈ"レベルの時、
すなわち、メモリ書込ステートがステート３，５の時
は、システムクロックφをカウントして１６ビットのメ
モリアドレスＭＡＤを生成して、メモリ５のアドレスバ
スに供給する。

【００３３】これにより、メモリ書込ステートがステー
ト０からステート１に変化する時、インターフェイス信
号ＤＢ０〜ＤＢ７，パリティ信号ＤＢＰ，フェーズコー
ドＦＢ０〜ＦＢ３，インターフェイス信号ＡＴＮが、ク
ロック信号ＣＬＫの立ち上がりで記録信号ラッチ部８に
ラッチされた後、出力される。次に、メモリ書込ステー
トがステート２，３の時には、図６（９）に示すよう
に、タイマカウントデータセレクト信号ＴＣＤＳが"Ｌ"
レベルであるので、記録信号ラッチ部８から出力された
インターフェイス信号ＤＢ０〜ＤＢ７，パリティ信号Ｄ
ＢＰ，フェーズコードＦＢ０〜ＦＢ３，インターフェイ
ス信号ＡＴＮ、及び転送データ計数部１１から出力され
たカウントデータＣＴＤが、セレクタ部１９において選
択されて出力され、メモリ５のアドレス生成カウンタ２
３から出力された１６ビットのメモリアドレスＭＡＤ
に、図５（ａ）に示すデータ配置で記憶される。

【００３４】次に、メモリ書込ステートがステート４，
５の時には、図６（９）に示すように、タイマカウント
データセレクト信号ＴＣＤＳが"Ｈ"レベルであるので、
計測時間計数部１０から出力された３２ビットのカウン
トデータＭＳＣＤが、セレクタ部１９において選択され
て出力され、メモリ５のアドレス生成カウンタ２３から
出力された１６ビットのメモリアドレスＭＡＤに、図５
（ｂ）に示すデータ配置で測定開始後の経過時間として
記憶される。

【００３５】また、メモリ書込ステートがステート４，
５の時には、フィルタ制御部１２において、"Ｈ"レベル
のタイマカウントデータセレクト信号ＴＣＤＳがナンド
ゲート１６の第２の入力端に入力されるので、ナンドゲ
ート１６から"Ｌ"レベルのクリア信号ＣＬＲが出力され
る。これにより、転送データ計数部１１のカウント値
が"Ｌ"レベルのクリア信号ＣＬＲによってクリアされ
る。

【００３６】次に、ラッチポイント検出部４において、
ＤＩフェーズ又はＤＯフェーズが検出された場合の動作
について説明する。ラッチポイント検出部４がフェーズ
変化検出ステートを変化させると共に、"Ｈ"レベルの信
号ＰＨ１を出力すると、フィルタ制御部１２において、
状態保持回路１５は信号ＰＨ１によってリセットさ
れ、"Ｌ"レベルの信号を出力し、ナンドゲート１６は"
Ｈ"レベルのクリア信号ＣＬＲを出力するので、転送デ
ータ計数部１１は、信号ＰＨ１をクロックとして入力し
てカウントする。また、フィルタ制御部１２において、
アンドゲート１７は"Ｈ"レベルの信号を出力するので、
オアゲート１８は"Ｈ"レベルのデータ書込要求信号ＤＷ
ＲＱを出力する。これ以降は、上記と同様の動作が順次
実行され、メモリ書込ステートがステート２，３の時、
インターフェイス信号ＤＢ０〜ＤＢ７，パリティ信号Ｄ
ＢＰ，フェーズコードＦＢ０〜ＦＢ３，インターフェイ
ス信号ＡＴＮ，カウントデータＣＴＤが、メモリ５のメ
モリアドレスＭＡＤに、図５（ａ）に示すデータ配置で
記憶され、メモリ書込ステートがステート４，５の時、
カウントデータＭＳＣＤが、メモリアドレスＭＡＤに、
図５（ｂ）に示すデータ配置で測定開始後の経過時間と
して記憶される。

【００３７】そして、フィルタ制御部１２の一致検出回
路１３において、転送データ計数部１１から出力された
カウントデータＣＴＤがデータＦＳＤと一致すると、一
致検出回路１３から"Ｈ"レベルの一致信号ＥＱが出力さ
れるので、状態保持回路１４は、一致信号ＥＱによって
リセットされ、"Ｌ"レベルの信号を出力し、アンドゲー
ト１７の第１の入力端に入力する。

【００３８】今、ラッチポイント検出部４がＤＩフェー
ズ又はＤＯフェーズを検出して信号ＰＨ１を出力し、ア
ンドゲート１７の第２の入力端に入力しているので、ア
ンドゲート１７からは"Ｌ"レベルの信号が出力され、こ
れにより、オアゲート１８からは、"Ｌ"レベルのデータ
書込要求信号ＤＷＱＲが出力される。なお、データ書込
要求信号ＤＷＱＲは、次に、ラッチポイント検出部４が
ＤＩフェーズ又はＤＯフェーズ以外のフェーズ信号を検
出して信号ＰＨ２を出力することにより、状態保持回路
１４が信号ＰＨ２によってセットされ、"Ｈ"レベルの信
号を出力するまで、"Ｌ"レベルのままである。

【００３９】したがって、メモリ書込制御部９におい
て、アンドゲート２０から"Ｌ"レベルの信号が出力され
るので、６ステートシーケンサ２１は、メモリ書込ステ
ートをステート０に停止される。これにより、組み合わ
せ論理回路群２２は、クロック信号ＣＬＫ，アドレスカ
ウントイネーブル信号ＡＤＥＮ，タイマカウントデータ
セレクト信号ＴＣＤＳ，メモリチップセレクト信号ＭＣ
Ｓ，メモリライトイネーブル信号ＭＷＥの出力を停止
し、アドレス生成カウンタ２３は、システムクロックφ
のカウントを停止する。すなわち、フィルタ機能が動作
し、メモリ５へのデータ等の書き込みが禁止される。な
お、転送データ計数部１１のカウント動作は続行され
る。この転送データ計数部１１のカウント値は、次の他
のフェーズ発生時にメモリ５に記憶される。

【００４０】このように上記構成によれば、ＤＩフェー
ズ又はＤＯフェーズの発生時に転送されるデータは、測
定開始からデータＦＳＤによって指定された転送データ
数になるまでは、そのままメモリ５に記憶され、それ以
降はフィルタ機能によりメモリ５に記憶されないが、転
送データ数は、フィルタ機能に関わらず、転送データ計
数部１１においてカウントされ、次の他のフェーズ発生
時にメモリ５に記憶される。したがって、測定者は、フ
ィルタ機能、すなわち、メモリを有効に利用しながら、
ＤＩフェーズ又はＤＯフェーズの発生開始からメモリ５
に記憶されなかったデータをも含めた全転送データ数を
把握することができる。この場合、転送データ計数部１
１は、従来から、フィルタ機能における転送データ数の
カウントに用いられているものであるので、上記実施例
は、新たな構成要素を加えることなく実現できる。

【００４１】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。

【００４２】

【発明の効果】以上説明したように、この発明のパラレ
ル・インターフェイス・モニタ装置によれば、データ転
送の手順をモニタ解析する際に、転送データ数を把握で
き、メモリも有効利用できるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例であるパラレル・インター
フェイス・モニタ装置の構成を表すブロック図である。

【図２】同装置を構成するラッチポイント検出部のＡＣ
Ｋフェーズのラッチポイントを検出する部分の構成の一
例を表すブロック図、４ステートシーケンサの構成の一
例を表すブロック図及びシステムクロックφと４ステー
トシーケンサの４つのステートとのタイミングの一例を
表す図である。

【図３】同装置を構成するフィルタ制御部の構成の一例
を表すブロック図である。

【図４】同装置を構成するメモリ書込制御部の構成の一
例を表すブロック図、６ステートシーケンサの構成の一
例を表すブロック図、信号Ｌ１〜Ｌ３と６ステートシー
ケンサの６つのステートと関係の一例を表す図及びクロ
ック信号ＣＬＫを生成する組み合わせ論理回路の構成の
一例を表すブロック図である。

【図５】同装置を構成するメモリ内のデータ配置の一例
を表す図である。

【図６】同メモリへのインターフェイス信号書込動作を
説明するためのタイミングチャートである。

【図７】ＳＣＳＩの１８種類のインターフェイス信号の
信号名の略称を表す図及びインターフェイス信号ＳＥ
Ｌ，ＢＳＹ，ＭＳＧ，Ｃ／Ｄ，Ｉ／Ｏ，ＲＳＴの論理に
よって規定されるフェーズ情報のフェーズ名、略称等を
示す図である。

【符号の説明】

５ メモリ（記憶手段） ９ メモリ書込制御部（記憶制御手段） １１ 転送データ計数部（計数手段） １２ フィルタ制御部（記憶制御手段）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 コンピュータとその周辺機器との間でパ
   ラレル・インターフェイスを介して転送される複数のイ
   ンターフェイス信号をモニタ解析するパラレル・インタ
   ーフェイス・モニタ装置であって、 前記複数のインターフェイス信号の論理状態の組み合わ
   せによって規定されるフェーズのうち、データの転送に
   関するフェーズ発生時における前記データの転送数をカ
   ウントする計数手段と、前記データと前記計数手段でカウントしたデータの転送
   数を記憶する 記憶手段と、 前記データの転送に関するフェーズの発生開始時から、
   前記転送数が予め指定された指定データ数となるまで
   は、前記記憶手段に前記データを記憶させ、前記転送数
   が前記指定データ数を越えた場合には、前記記憶手段へ
   の前記データの記憶を禁止する記憶制御手段とを具備す
   ることを特徴とするパラレル・インターフェイス・モニ
   タ装置。