JPS58142458A - 共通母線利用検出制御回路及び共通母線利用検出制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の方法及び装置は一般にデータ処理システム分析
器に関するものであり、更に詳細にはメモリーとその他
の周辺機器に共通入力／出力母線により接続された中央
処理ユニット（ＣＰＵ）を有するデー夕処理システムに
ソフトウェア分析器を取付ける方法に関するものである
。

本発明はＣＰＵによる共通母線に対してアクセスを要求
している装置のプライオリティ・レベルを監視すること
によって当該使用を検出することに関するものである。

データ処理システムのオペレーションを分析する現行の
方法にはデータを抽出するか又はオペレーション中のデ
ータ処理システムの性能を監視する各種の方法が含まれ
ている。これらのデータ処理システム分析器は２つの分
野即ちハードウエア分析器とソフトウェア分析器に分け
ることが出来る。

ハードウェア分析器の目的はデータ処理システムのハ−
ドウエアのオペレーションの各種局面を監視し且つ分析
することにある。例えば、ハードウエア分析器はＣＰＵ
内の各種タイミングを監視し又は共通母線に接続された
ユニット間の情報移送を監視出来る。例えば、ハードウ
エア分析器はメモリーからワードを読出すＣＰＵリクエ
ストに対してメモリーが応答するのにかかる時間を監視
出来るが、この時間は読出しのためにメモリーが直ちに
利用出来る場合とメモリーが周辺機器へのデータ移送実
行に忙しいことから続出しが遅延される場合の両者を表
わす平均時間である。ハードウェア分析器は、例えば、
メモリーからのデータ又は入力／出力オペレーションの
完了のいずれか一方を待ってＣＰＵが空いている時間の
割合に比較したＣＰＵが利用されている時間の割合とい
った利用因子を決定する目的にも使用される。ハードウ
エア分析器は周辺機器の如きシステム内の各種構成要素
及びメモリー・サブシステムに対する利用状態と応答時
間を決定する目的にも使用可能である。例えば、システ
ム・デザイン上の諸問題の診断又はデ−夕処理システム
としてのシステム構成の最適化は現存のデータ処理ワー
クロードに対するシステムの最適化又は変化するデータ
処理ワークロードの適合化に対応して機器を追加又は除
去することにより縮少化又は拡大化される。

データ処理オペレーションのハードウエア分析を実施す
る現行の方法では、ハードウエア分析に要求されるデー
タを提供するため各種のハードウェア信号を監視出来る
ようハードウエア分析器をデータ処理システム内の各点
に接続出来る、分析されるデータ処理システムのハード
ウェアに関する詳細な知識が要求される。ハードウェア
分析器をデータ処理システムに接続出来る容易さの程度
はシステム毎に変化し、又、監視点又は探り点（ｐｒｏ
ｖｅ　ｐｏｉｎｔ　）がシステム内に設計されているか
否かにも依存する。現行のハードウエア分析器は所要の
データを修正する目的で監視信号を監視出来るようプリ
ント配線板上に設置した構成要素の各種ピンに監視信号
ワイヤを接続することがしばしば必要である。

ソフトウェア分析器の目的は、ソフトウェア・プログラ
ムがデータ処理システム内で実行される際当該プログラ
ムのオペレーションを分析することにある。ソフトウェ
ア分析器は特定のメモリー位置の監視、特定の周辺機器
に対するアクセスの監視、メモリー・ワード内の特定ビ
ットのセットの監視、特定のハードウェアのプライオリ
ティ・レベルでのプログラム実行の監視、又はソフトウ
ェア・プログラムの実行を追跡することの目的に使用可
能である。ソフトウェア分析器の機能は、ソフトウェア
・システムのデバッグ中、例えば、特定位置にあるデー
タを誰が不慮に壊わしているかを決定したり、又はコー
ドのその特別の部分を再コード化して実行を早くするよ
うオペレーティング・システム内で大量の時間が費やさ
れている個所がどこかを決定することによりソフトウェ
ア・プログラムを最適化するため実行される。

ソフトウェア分析器の機能は、分析すべきソフトウェア
を各種の分析ルーチンを含むよう修正すること、分析す
べきソフトウェアを実行するデータ処理システム内に組
込まれる各種のハードウェア機構の使用、又はデータ処
理システムに取付けられるソフトウェア分析器によって
、又はこれらの方法の組合せによって実行可能である。

例えば、ＣＰＵが入力／出力オペレーションの完了を待
って空いている時間数をソフトウェア分析器が分析する
場合、オペレーティング・システム内のアイドル・ルー
プはアイドル・ループが実行される毎にカウンターが増
加するようアイドル・ループ内にカウンターを含ませる
形で修正可能である。次に、このカウントは全経過時間
外でオペレーティング−システムがアイドル・ループ中
に費やす時間数を決定する目的に使用可能である。ソフ
トウェアが実行しているプライオリティ・レベルを変え
るオペレーティング・システム内のルーチンを修正して
プライオリティ・レベルの変更毎にデータを集めること
が出来る。分析すべきソフトウェア内にデータ収集点と
探り点の挿入を必要とするこの種の修正ではこれらの探
り点及びデータ収集点の挿入のためソフトウェアの詳細
な知識が要求される。

この技術には多くの場合分析中のシステムのオペレーシ
ョンがソフトウェア分析に対するデータ収集の実施のた
め要求される実行時間数が増加することから変化を受け
るという欠点もある。

中央処理システム内に組込まれたハードウエア機構もソ
フトウェア分析機能の実行のため使用可能である。例え
ば、特定メモリー位置を誰が変えているかを決定するこ
とが望ましい場合には、そのメモリー位置又はそのメモ
リー位置が含まれているブロックの書込み保護が可能で
あり、システムにその容量があればメモリー書込みの乱
れが検出される毎に、メモリー位置が監視さるべき特定
位置であるか否かについての分析が行なわれるようルー
チンが書込まれる。次に当該ルーチンは特定位置に書込
もうとする命令の位置に関するデータを収集する。又、
特定のＣＰＵが各ジャンプ又はブランチのソフトウェア
命令の実行時にトラップ又はインターラプトする能力を
有している場合には、ルーチンを書込んでそのジャンプ
／ブランチのトラップ／インターラプトを監視出来る・
次に、このルーチンは特定位置に対するジャンプ／ブラ
ンチ命令の実行がどのプログラム位置で試みられていた
かを分析する目的に使用可能である。

本機器は代替的にデータ処理システムに取付けてシステ
ム内のソフトウェアの実行を監視、分析することが出来
る。この場合、本機器は、ハードウェア・モニターと、
探り点において収集された信号の使用により監視と分析
が行りわれるシステム・オペレーションに対し使用され
るものと同様、各種の探り点においてデータ処理システ
ムに取付けられる。データ処理システムに本機器が取付
けられるこの方法にはシステム内でのソフトウェアの実
行を妨害又は変更する監視を伴なわずに通常ソフトウェ
ア・システムの分析が実行可能であるという利点がある
。ソフトウェアを監視する付加的な機器のこの使用には
監視すべき特定のオペレーティング・システム・ソフト
ウェアとは全体的に無関係であるという別の利点がある
。この方法では一般にデータ処理システムのハードウェ
アｅご関する詳細な知識が必要であるが、各種のソフト
ウェア探り点をオペレーナイングーシステムのソフトウ
ェア内に挿入すべき場合に要求されるような詳細な知識
は要求されない。

ソフトウェアの実行又はハードウェアの作動を刃析する
ものであれ、モニター／号炉器をデータ処理システムに
取付ける際の問題は分析器を出来るだけ簡便にシステム
に取付けることにおる。データ処理システム内に高度の
構成要素が使用され現代の集積回路を使用している程密
度の高くなかった過去においては、探り点はプリント配
線板上に設置した各種構成要素のリード線上にクリップ
止めする手段としてデータ処理システムに取付けること
が出来た。過去、これらのプリント配線板はプリント配
線板がデータ処理システムのキャビネット内に設置され
ている間に分析器の探り針がシステムに接続されるよう
システム内で隔離されていた。然し乍ら、集積回路と現
在のパッケージ化密度の進展に伴なって、不可能でない
にしてもプリント配線板がその通常の動作位置にある間
に探り針をプリント配線板上の各点に接続することがし
ばしば困難となる。多くの場合、信号の進行時間に制限
があるため、探り針を接続させ得るエクステンダー・カ
ードによりプリント配線板が接続される間にシステムは
通常の速度で作動出来ない。

従って、必要とされることは、監視されている又は分析
されている機能の作動に影響を伴えずに容易にデータ処
理システムにモニター／分析器を接続出来る方法である
。

本発明の目的は、分析器をシステムに接続する簡便な方
法と装置を提供することにある。

本発明の別の目的はシステムに関する詳細な知識を必要
とせずに分析器をシステムに接続する方法及び装置を提
供することにある。

本発明の更に別の目的はシステムの作動に影響を与えず
に分析器をシステムに接続する方法及び装置を提供する
ことにある。

本発明の更に別の目的は分析器をシステムに接続する低
コストの方法及び装置を提供することにある。

本発明については特に前掲の特許請求の範囲に指摘しで
ある。本発明の前掲の目的とその他の目的及び利点につ
いては添付図面に関連付けて行なわれる以下の説明を参
照することにより理解出来る。

本発明は最高のプライオリティに対して共通母線の使用
が許可されプライオリティ解決の時点にリクエストを行
なうような、共通母線に接続せる特定の装置により母線
の如き共通母線の使用を検出する方法及び装置に関する
ものである。関連ある特定の装置に直接接続されない検
出論理回路はその特定の装置のプライオリテイの次のプ
ライオリティで共通母線に接続される。共通母線の使用
を要求する装置のプライオリティを監視することによっ
て検出論理回路は共通母線が関連ある特定の装置に対し
て許可された時点を推論出来る。

本発明の方法を実行する様式、本発明の装置が作成され
る様式及び本装置の作動モードについては、多数の図で
同一参照番号が同一の要素を表わしている添付図面に関
連付けて行なわれる以下の詳細な説明に照らし合せて最
も良く理解することが出来る。

本発明が導入されている分析器は、リアル・タイムで中
央処理ユニット（ＣＰＵ）を記録出来るソフトウェア分
析器である。ソフトウェア分析器は主としてソフトウェ
アのデバッグとチェック・アウトの目的に使用される。

ソフトウェア分析器は分析すべきソフトウェアを実行す
るデータ処理システムの共通母線に接続される。ソフト
ウエア分析器は周辺機器を共通母線に接続するのと同じ
様式を以ってＣＰＵの真下で共通母線に接続される。

ソフトウェア分析器は、共通母線を介してなされる接続
とＣＰＵファームウェア・アドレス・ライン・テスト・
コネクターに対する接続以外はデータ処理システムに対
する接続を有していない。

ソフトウェア分析器 ソフトウェア分析器には共通母線士の会話に追随して行
く必要から極めて高速度のメモリーである記録用メモリ
ーが備えである。ソフトウェア分析器はリパース・アセ
ンブリーを作り出す十分な情報を当該メモリー内に記録
する。ソフトウェア分析器メモリー内に記憶されたこの
情報からソフトウェア分析器はこの情報を分解してソフ
トウェアのプログラマーに理解不能なソフトウェアの実
行を記録する。この分解はソフトウェアのプログラマ−
に馴染みのあるフォーマットに作成される。

ソフトウェア分析器は３種類のＣＰＵ処理を監視出来る
。これら３種類のＣＰＵ処理とは、全ゆる種類のメモリ
ー処理、全ゆる種類の入力／出力（Ｉ／Ｏ）処理、イン
ターラプト処理である。各ＣＰＵ処理の種類の中でソフ
トウェア分析器のユーザーは自己の監視希望する処理が
どの種類かを選択することが出来る。例えば、ＣＰＵメ
モリーの参照の場合は、ソフトウェア分析器の使用者は
メモリーの書き込み又はメモリーの読出しを監視出来る
。メモリー読出しは命令のフェッチング目的のための読
出し又は命令により操作さるべきオペランド・データの
フェッチング目的のための読出しに分類可能である。

従って、ソフトウェア分析器は、共通母線上の中央処理
ユニットの処理を監視し且つ共通母線を利用する周辺コ
ントローラーの如き・その他の全ての装置を無視するよ
う設計されている。共通母線のＣＰＵ利用と、その他の
装置による利用に較差を設けてソフトウェア分析器を適
確に機能せしめ得るのはこの能力である。従って、ソフ
トウェア分析器には中央処理装置が伺時メモリーの読出
し又は書込みを実行しているかを決定し、メモリーとそ
の他の装置例えば共通母線上のディスク・コントローラ
ーといった装置の間で実行されているその他のメモリー
読出し又は書込みを無視する能力がある。

ＣＰＵによる共通母線の使用で発生する共通母線処理と
、その他の装置による共通母線の使用で発生する共通母
線処理を区別するソフトウェア分析器の能力でソフトウ
ェア分析器はＣＰＵに関連した処理のみを監視出来る。

ソフトウェア分析器は共通母線の使用を可能にするプラ
イオリティが共通母線に沿ったウッドビー母線ユーザー
（ｗｏｕｌｄ−ｂｅ　ｂｕｓ　ｕｓｅｒ）の位置により
決定されるという事実を利用するものである。共通母線
上のＣＰＵと全ての装置の間に接続されることによって
、ソフトウェア分析器はＣＰＵが共通母線を使用してい
る時点を決定する目的でこの位置上のプライオリティを
利用する。以後理解されるが、好適実施態様におけるＣ
ＰＵが共通母線上でリクエストをする際メモリー読出し
リクエストにはＣＰＵがリクエストを行なっていること
を示す指示印（ＣＰＵのチャンネル番号）が付けられる
。メモリー書込みリクエストの場合は指示印が付けられ
ず、この場合は異なる。従って、母線での処理がＣＰＵ
と関連する時点を決定する目的に使用されるのは共通母
線に沿った位置上のプライオリティである。

共通母線のプライオリティ・シーケンスを使用するソフ
トウェア分析器を設計することによって、ソフトウェア
分析器は正確な時点にキー情報が共通母線上に表われる
際当該情報をとらえることが出来る。共通母線処理がＣ
ＰＵと関連する時点を決定するこの能力は好適実施態様
の分割母線サイクル動作に照らして一層複雑になる。即
ち、好適実施態様においては、メモリーに対する読出し
又は書込みのリクエストが少なくとも２個の母線サイク
ルに分割される。リクエスト・サイクルである（第１半
サイクルと称する）第１サイクル中にリクエスト装置は
共通母線上に、読出し又は書込むべき位置のアドレスを
設定する。リスポンス・サイクルであり第１半母線サイ
クルに対して非同期的に発生する（第２半サイクルと称
する）第２サイクル中に、メモリー内に書込まれ又はメ
モリーから読出されたデータは共通母線上に設定される
。

ソフトウェア分析器には第１半母線サイクル中にメモリ
ー・アドレスをとらえ、当該アドレスを第２半母線サイ
クル中にソフトウェア分析器がとらえるメモリー・デー
タと整合させ、当該アドレスとデータをソフトウェア分
析器のトレース・メモリー内の成る位置に配憶する能力
がある。

共通母線利用検出論理はＣＰＵが共通母線上で動作する
時点を決定するためソフトウェア分析器により使用され
る。以前説明した如く、好適実施態様のデータ処理シス
テムの共通母線に沿ったプライオリティは位置によって
決定される。ＣＰＵとその他金ての装置の間にある共通
母線上にソフトウェア分析器を設けることによって、共
通母線利用検出論理はＣＰＵが共通母線に対するアクセ
スを得た時点を法定出来る。好適実施態様においては、
ＣＰＵは共通母線上でプライオリティが最低の装置であ
り、メモリーがプライオリティの最も高い装置である。

ソフトウェア分析器をＣＰＵの隣りに位置付けることに
よって、ソフトウェア分析器は共通母線上で最低から２
番目のプライオリティを有する装置となる。リクエスト
をする装置に対する共通母線の利用可能性を決定するた
め使用されるプライオリティ回路網があるため、共通母
線上にはオープン・スロットが存在不能であり、従って
装置が共通母線に接続可能とされるスロットは全て周辺
コントローラー装置又はメモリーといった装置で満たす
か又はスロットをプライオリティ回路網の完全性維持の
目的上ジャンパー接続しなければならない。

ＣＰＵにプローブ点を接続する必要を伴なわずにソフト
ウェア分析器を直接共通母線に接続可能にする主要要素
は、ＣＰＵに関連した母線処理動作と共通母線に接続さ
れたその他の装置に関連ある母線処理動作をソフトウェ
ア分析器が区別出来るようにする共通母線利用検出論理
である。共通母線利用検出論理が無い場合は、分析すべ
きハードウエア・システムにソフトウェア分析器を取付
ける更に一段と複雑な方法が要求されよう。ＣＰＵに関
連した処理動作を共通母線からとらえるこの能力によっ
てソフトウェア分析器はＣＰＵ内でのソフトウェアの実
行に関連ある情報をとらえることが出来、この情報を分
析することによってソフトウェア分析器はアセンブリー
言語レベル・コードを作り出すリバース・アセンブリー
を作り出すことが出来る。共通母線上に発生するＣＰＵ
関連の処理動作を分析することによってＣＰＵ内のソフ
トウェアの実行を監視することにより、ソフトウェア分
析器はその他の大部分のソフトウェア・デバッグ・シス
テムが解決出来ないソフトウェア上の諸問題を解決する
目的に使用可能である。

その他のシステムは通常ソフトウェア自体の実行と相互
に関連するため、或る程度ある方法又は別の方法にてソ
フトウェアの実行に影響を与える。

例えば、ブレーク・ポイントの使用によってソフトウェ
ア分析が実施されている場合、ブレーク・ポイントは通
常ＣＰＵにその実行中のソフトウェアを停止させてＣＰ
Ｕレジスターの内容を表示させ、そのプロセス中に、分
析されているソフトウェアのタイミング特性を変化させ
る。好適実施態様のソフトウェア分析器はＣＰＵ内で実
行中のソフトウェアのタイミングを妨害しない。更に当
該ソフトウェア分析器は全体的にオペレーティング・シ
ステム・ソフトウェアとは無関係であるためソフトウェ
ア分析器自体の改変を何ら必要とせずにソフトウェア・
システムの全ゆる範囲に適用させることが出来る。即ち
、ＣＰＵ内でのソフトウェアの実行をソフトウェア分析
器が監視している事実があってもＣＰＵ内の処理動作に
何ら変化はないが、その他の大部分のソフトウェア・モ
ニターは実際にモニターが無かった場合に実行される速
度よりＣＰＵ内の処理動作を遅くしたり又は異なるソフ
トウェア・コードを挿入することから、その処理動作を
変えるものである。好適実施態様のソフトウェア分析器
にはソフトウェア−システムが達成出来ない内容を実行
する能力があるという別の利点がある。例えば、ソフト
ウェアのプログラマ−は特定ワード内の特定ビットがど
のようにセットされ又はリセットされるかに係わりがあ
る。ソフトウェア分析器には特定ビットを監視し、特定
ワードの書込みが保護されてインターラプト又はトラッ
プが当該特定ワードの修正を行なう各実行毎に生じる場
合に要求されるようなソフトウェアのタイミング特性に
何ら影響を与えずに当該ビットが改変されている位置を
決定する能力が備えである。

従ってインターラゾト又はトラップ・ルーチンはそのワ
ード内の関連あるビットが改変されていたか否かを決定
する目的に使用可能となろう。

共通母線利用検出論理回路を使用することによって、ソ
フトウェア分析器はＣＰＵに関連した共通母線処理と、
その他の装置に関連した処理を区別してソフトウェア分
析器が特定ワード内にデータを書込んでいる周辺機器に
より行なわれる特定ワード内の特定ビットの修正を無視
出来るようにする。例えば、ソフトウェア分析器はセク
ターがディスクからメモリー位置のブロック内へ読込ま
れて当該位置の１つが関連ある特定のワードになってい
る揚合その処理作動を無視する。その他の装置により行
なわれるデータ処理システム内の変化を取り出すこの能
力によってソフトウェア分析器はＣＰＵ内のソフトウェ
アの実行により生じる変化に集中化出来る。ソフトウェ
ア分析器は周辺機器に与えられるコマンドを監視する目
的に使用可能であるところから、システム内の周辺機器
により生じる変化をソフトウェア分析器がとらえないと
いう事実は問題でなく、従ってソフトウェア分析器はメ
モリー内の関連ある位置の変化となるようなコマンドが
周辺機器に与えられたか否かを間接的に決定する目的に
使用出来る。このためソフトウェア分析器は位置の変化
がソフトウェアの実行上の問題又はハードウェア上の問
題と関連があるか否かを決定する目的に使用出来る。

分析器を共通母線に接続することによりソフトウェア分
析器をデータ処理システムに接続することにはソフトウ
ェア分析器が極めて容易にデータ処理システムに接続さ
れるという利点がある。この接続方法は回路素子上のリ
ード線に接続されるワニロ又はその他の型式のクリツプ
を使用することで直接ＣＰＵ論理回路に探り針点を接続
する必要性を無くすものである。ＣＰＵ自体内の論理素
子リード線に接続するこの方法には当該接続を行なうの
に高レベルの知識が必要であるという欠点がある。更に
、リード線を接続すべき点はＣＰＵ論理回路板の変更毎
に変化し得る。更に、ＣＰＵが共通母線を利用している
時点と、分析器に関連ある全てのデータが表われる時点
を示す好適実施態様のＣＰＵ内に単一の位置が無い。一
連の探り針点の使用によるＣＰＵに対するソフトウェア
分析器の接続は多分各種の受託研究機関の試験要件をパ
スせず、従って、ソフトウェア分析器はシヌテム開発環
境以外で使用されないことになろう。

好適実施態様は中央処理ユニット（ＣＰＵ）をデータ処
理システムのメモリーと周辺コントローラーに接続する
共通母線に取付けられるソフトウェア分析器内で利用さ
れる。ブロック図を笥１図に示してあるソフトウェア分
析器はＣＲＵ内のソフトウェアの実行を分析する目的に
使用される。第３図に示す如く、ソフトウェア分析器２
００は中央処理装置２０６と共通母線２００上のその他
全ての装置の間に接続されている。以後説明される如く
、この位置にソフトウェア分析器２０７を設置すること
はソフトウェアの実行が分析されるべきデータ処理シス
テム内にて利用される母線プライオリティ計画により示
される。

ここで第１図を参照して、ソフトウェア分析器の主要要
素について簡単に説明する。ソフトウェア分析器は５０
本のビンがある２個のコネクターによって共通母線２０
０上の１スロツト内にプラグ差込みすることによりソフ
トウェアが分析されるデータ処理システムに取付ける。

以後更に詳細に説明する如く、共通母線２００には電力
を各種ユニットの間で配電し且つデータの連絡に使用さ
れるラインが約１００本含まれている。

ソフトウェア分析器はデータ処理システムの中央処理装
置の諸処理動作をリアル・タイムで記録出来る。ソフト
ウェア分析器はデータ処理システムの共通母線上の１ス
ロツトを占拠し、そのオペレーションを制御するそれ自
体の内部マイクロ・プロセッサーを有している。ソフト
ウェア分析器を操作している者との連絡はデータがター
ミナルにより入力され出力がターミナル上に表示される
ようターミナルをソフトウェア分析器に対してインター
フェイスにすることで得られる。ソフトウェア分析器の
作動と使用は全体的に中央処理装置の処理作動を分析す
べきデータ処理システムの作動とは無関係である。

メモリー周辺機器と中央処理装置の間の全ゆる処理作動
をもたらす共通母線上でデータ処理システムに取付けら
れているが、ソフトウェア分析器は中央処理ユニットに
関連した処理作動のみに応答する。このＣＰＵ処理作動
は中央処理システムによるソフトウェアの実行によって
行なわれ、かくしてソフトウェア分析器は中央処理ユニ
ット内でのソフトウェアの実行を分析することが出来る
。

ソフトウェア分析器の目的はＣＰＵソフトウェア命令と
その関連ある処理作動を記録することにある。

ソフトウェア分析器は中央処理ユニットによるソフトウ
ェア命令とオペランドのフェッチングを監視することに
よってこの記録を実施する。ソフトウェア分析器は共通
母線上で発生する中央処理ユニットの全ゆる処理作動は
ソフトウェア分析器内でのＣＰＵ処理情報の記録を開始
させたシ又は停止させることが出来るよう設計されてい
る。

監視される中央処理装置の処理作動は、中央処理ユニッ
トによる全ゆる型式のメモリー・アクセス、ＣＰＵに関
連ある全ゆる入力／出力（Ｉ／Ｏ）作動、又はＣＰＵに
対する全ゆるインターラプトとして定められる。例えば
、ソフトウェア分析器はメモリー位置１０，０００に書
込まれているデータ・パターン『１２３４』の５桁目が
来た時点で記録を停止させるようプログラムを組むこと
が出来る。本好適実施態様のソフトウェア分析器はＣＰ
Ｕ処理作動に対応して８Ｋ　（ＩＫ＝１０２４）まで記
憶出来るメモリーを有している。好適実施態様において
は、このメモリーは処理作動が分析されているデータ処
理システムにより実行されているソフトウェア命令の約
６Ｋに対応している。

ソフトウェア分析器のユーザー使用を容易にするためソ
フトウェア分析器はオペレーターが所望の機能を選択す
る一連の予定内容によりプログラム化される。ソフトウ
ェア分析器に接続されるターミナルに設けであるソフト
ウェア分析器の出力はデータ処理システムの機械語に類
似しており、命令忘備録が広く使用されている。ＣＰＵ
処理作動の記録に加えて、ソフトウェア分析器にはパフ
ォーマンス監視能力がある。ソフトウェア分析器は指定
のＣＰＵ処理作動の間の最高／最低又は平均時間を提供
出来る。ソフトウェア分析器は指定のＣＰＵ処理作動の
実行回数もカウント出来る。

ソフトウェア分析器はデータ処理システムの共通母線２
００に接続されているので、ソフトウェア分析器はデー
タ処理システムの主メモリーに対して読出し又は書込み
を行なうことが出来る。データ処理システムの主メモリ
ーに書込む能力によってトレースＲＡＭ　３１９の内容
をデータ処理システムの主メモリー内に書込むことが出
来、当該主メモリーからデータ処理システム自体により
表示されるか又は表示されない場合はデータ処理システ
ム自体により操作されることになる。データ処理システ
ムの主メモリーから読出す能力によってソフトウェア分
析器は指定のデータ・ビットの組合せ発生に対し主メモ
リーをサーチ出来る。その上、ソフトウェア分析器には
データ処理システムの周辺機器で入力／出力作動を実行
する能力がある。

以前説明した如く、ソフトウェア分析器を仁の様式でデ
ータ処理システムに取付ける際、ソフトウェア分析器は
探り針点をデータ処理システムのハードウェアのどの部
分に接続するかの特別の知識を必要とせずに極めて容易
にデータ処理システムに取付けることが出来る。ソフト
ウェア分析器にはデータ処理システムに接続するハード
ウェア装置になることによりソフトウェア分析器がデー
タ処理システム内で実行されているオペレーティング・
システムとは無関係に使用出来るという別の利点がある
。

ここで第１図を参照してソフトウェア分析器のその他の
特徴について説明する。ソフトウェア分析器にはトレー
スＲＡＭ３１９内でのＣＰＵ処理作動の記録を制御する
ため使用される状態Ａ乃至Ｄをユーザーが指定出来るよ
うにする４個の状態レジスター３１５が備えである。共
通母線２００上でのＣＰＵ処理作動はアドレス比較器３
１４、データ比較器３１３、サイクル比較器３１２にり
状態レジスター３１５内の状態と比較される。これら３
個の比較器の出力はトレース制御３１６に対する入力と
なり、当該トレース制御の出力はトレースＲＡＭ内のＣ
ＰＵ処理作動の記録内容を制御する。

ソフトウェア分析器はトリガー・ポイントの前又は後で
指定個数のＣＰＵ処理作動を記録するためオペレーター
によりプログラムを組むことが出来る。例えば、ソフト
ウェア分析器はトリガー・ポイントの前でＣＰＵ処理作
動のＩＫを、又、トリガー・ポイントの後で７Ｋの処理
作動を記録するようプログラムを組込むことが出来る。

前述の如く、ソフトウェア分析器は指定のデータ処理シ
ステム・メモリー位置内への読込みといった特定のＣＰ
Ｕ処理作動を記録するようプログラムを組むことが出来
又はソフトウェア分析器は指定のチャンネル番号を有す
る周辺機器による全ての入力／出力作動といった処理作
動のグループを記録出来る。ソフトウェア分析器はＣＰ
Ｕ処理作動が修正中であって、そのためにデータ処理シ
ステムのパフォーマンス又はタイミングに何ら影響しな
いデータ処理システムに対して全体的に受身になってい
る。

ソフトウェア分析器のゾログラミング及びオペレーショ
ンはマイクロ・プロセッサー３０６により制御され、当
該マイクロ・プロセッサーはＩ／Ｏ制御３０７を介して
端末機３４０を使用しているオペレーターと対話する。

ソフトウェア分析器のオペレーティング・システムは、
ＣＰＵ処理作動が母線インターフェース３０５を介して
監視することにあるデータ処理システムから分析器の３
２Ｋ読取り／書込みメモリー（ＲＡＭ）３０９内ヘロー
ドされる。これによってソフトウェア分析器のオペレー
ティング・システムは新たな特徴を提供すべく容易に修
正出来、又、ソフトウェア分析器のオペレーティング・
システムをロードするためソフトウェア分析器にメモリ
ー装置を直結させる必要が無くなる。ソフトウェア分析
器のプート・ストラッピングはＦＲＯＭ３０８により与
えられる。好適実施態様において、読取り／書込みメモ
リーたるＲＡＭ３０９は３２にバイトのプログラマブル
・メモリーで構成され、ＦＲＯＭ３０８は８Ｋバイトか
ら成っている。

トレースＲＡＭ３１９内へのＣＰＵ処理作動の記録（又
はトレーシング）はトレース制御３１６内にレジスター
３１５が使用される。第１状態ビツトはトレース・ビッ
トである。トレース・ビットがセットされると、ソフト
ウェア分析器は現在進行中のＣＰＵ処理作動を記録する
。第２ビツトはイネーブル・ビットである。このイネー
ブル・ビットは状態レジスター３１５によって試験可能
であり、イネーブル・ビットがセットされると、当該イ
ネーブル・ビットは現在のＣＰＵ処理作動がトレース・
ビットをセットすべきか又はリセットすべきかを決定出
来る。

ＣＰＵに関連があるデータ処理システムの共通母線２０
０での処理作動はソフトウェア分析器、ＣＰＵ母線使用
検出論理３０１、ＣＰＵチャンネル番号検出論理３２２
によって検出される。ＣＰＵ母線使用検出論理３０１は
ＣＰＵが共通母線２００の制御を獲得して母線マスター
になった時点を検出する。ＣＰＵチャンネル番号検出論
理３２２は共通母線上の別の装置が共通母線のＣＰＵチ
ャンネル番号を設定することによりＣＰＵのアドレスを
設定した場合を検出する。ＣＰＵに関連した処理作動が
共通母線上で検出されると、アドレス・ビットと状態が
アドレス・レジスター３０２内に入力され、データ・ビ
ットと状態がレジスター３０３内に入力される。メモリ
ーからフェッチさるべきソフトウェア命令の多数のワー
ドの最初のワードのアドレスのみをＣＰＵが提供するメ
モリー・リクエストをデータ処理システムのＣＰＵが行
なう場合に共通母線上に表われるメモリー内の位置のア
ドレスを自動的に増加させるため自動アドレス増加論理
３０４が使用される。ソフトウェア命令のこれらの多数
のワードはメモリーから検索され、そのアドレスと自動
アドレス増加論理３０４と無関係の共通母線を介してＣ
ＰＵに移送され、更に、アドレスが状態レジスター３１
５内に指定のアドレスと比較されるようデータが共通母
線上に表われる際ワードの各アドレスのアドレスを提供
する。

第１図に図解したソフトウェア分析器の作動を一層詳細
に説明する前に、ソフトウェア分析器が接続されるデー
タ処理システムの作動について第３図乃至第１４図を参
照し乍ら説明する。データ処理システムとその共通母線
作動に関する以下の説明はジョン・Ｌ・カーリ−氏等に
発行された「多重フェッチ母線サイクル作動を提供する
システム」と題する米国特許第４，２３６，２０３号か
ら採用したもので、本明細書には参考として記載しであ
る。

データ処理システムの共通母線 好適実施態様のデータ処理システムの共通母線はシステ
ム内の２個のユニットの間の連絡径路を提供する。共通
母線は設計上非同期状態にあシ、母線に接続された各種
の速度のユニットを同一システム内で効率的に作動させ
ることが出来る。システム内に使用される母線の設計は
、メモリー移送、インターラプト、データ、状態及びコ
マンドの移送を含むコミーニケーションを可能にする。

典型的なシステムの全体的な構成について第３図に示す
。

母線リクエストと応答サイクル 母線は任意の２個のユニットを共通（シェアド）信号径
路を介して所定時間に相互に連絡させることが出来る。

連絡を希望するユニットは全て母線サイクルを要求する
。当該母線サイクルが許可されると、当該ユニットはマ
スターになり、システム内のその他全てのユニットをス
レープトしてアドレスすることが出来る。殆んどの移送
はマスターからスレープの方向に行なわれる。成る型式
の母線インターチェンジは応答サイクル（例えば、シン
グル・フェッチ・メモリー読取り）を要求する。応答サ
イクルが要求される場合には、リクエスターはマスター
の役目を果たし、応答が要求されていることを示し、そ
れ自体でスレーブに対する立場を表わす。（スレーブ応
答時間に依存して）要求される情報が得られる場合には
、次にそのスレーブはマスターの役目を果たし、要求す
る側のユニットに対する移送を開始する。これは本例の
場合２個の母線サイクルを採ったシングル・フェッチ・
インターチェンジを完成する。これら２個のサイクル（
要求サイクルと応答サイクル）の間対して使用可能であ
る。

成る型式の母線インターチェンジは２個の応答サイクル
（例えば、ダブル・フェッチ・メモリー読取り）を要求
する。２個の応答サイクルが要求される場合には、要求
する側のユニットはマスターの役割を果たし、２個の応
答（移送さるべき各ワードに対し１個の応答）がダブル
・フェッチ・インジケーターをセットすることにより要
求されることを示し、それ自体でスレーブに対する立場
を明らかにする。第１応答サイクルを開始する前に、ス
レーブは情報の第１ワードと第２ワードの両者が応答す
る側のユニット（スレーブ）内に存在することを確証す
る。（スレーブ応答時間に応じて）要求される情報の第
１ワードが利用可能になる場合、スレーブはマスターの
役割を果たし、要求する側のユニットに対する移送を開
始する。

第１応答サイクル中に両方のワードが応答ユニット内に
存在していれば、応答ユニットは要求ユニットに対して
再セットにより２個の応答サイクルの最初の応答サイク
ルを示し、第２の応答サイクルが続くことを示す。従っ
て、要求された情報の第２ワードが利用可能となり、ス
レーブは再度マスターの役割を果たし、要求ユニットに
対する移送を開始する。第２応答サイクル中に応答ユニ
ットはダブル・フェッチ・インジケーターをセットせず
、かくして要求ユニットにこれが最後の応答サイクルで
あることを示す。これによって本例の場合３個の母線サ
イクルを取ったダブル・フェッチ・インターチェンジを
完了する。これら３個のサイクルの中任意の２個のサイ
クルの間で母線上に介在する時間はこれら２個のユニッ
トを含まないその他のトラフィックに対して使用出来る
。

応答ユニット内に第１ワードのみが存在するダブル・フ
ェッチ要求の場合で情報が利用可能になる時、応答ユニ
ットは、ダブル・フェッチ・インジケーターがセットさ
れず第１応答サイクルが最後の応答サイクルであること
を要求ユニットに示す単一応答サイクルで応答する。こ
れは本例の場合２個の母線サイクル（要求サイクルと単
一の応答サイクル）を取ったインターチェンジを完了す
る。ダブル・フェッチ要求を始めたユニットが依然、情
報の第２ワードを希望する場合には、要求ユニットは要
求サイクルを開始し、メモリー読出しの場合には所望の
第２ワードのアドレスを提供する。単一又はダブル・フ
ェッチ要求のいずれか一方であるこの第２要求は第２要
求で要求された情報の第１ワードを含むスレーブ・ユニ
ットにより応答される。

母線信号とタイミング マスターは母線上のその他全てのユニットをスレーブと
して指定出来る。マスターはスレーブ・アドレスをアド
レス・リード線上に設けることにより指定を行なう。例
えば、メモリー基準信号Ａ（ＢＳＭＲＥＦ）と称する附
属の制御リード線の状態に応じて２個の解釈のいずれか
一方の解釈を有することカニ出来る２４のアドレスがあ
る。メモリー基準信号が二進数ゼロである場合、第４図
のフォーマットはアドレス・リード線に適用され、その
中の２４番目のリード線が重要度の最低のビットである
。本明細書で使用された如く、二進数ゼロ、二進数１と
いう用語は各々電気信号の低い状態と高い状態を表わし
ていることに注目すべきである。

メモリー基準信号が二進数１である場合、第５図に示し
た如き２４個のビットに対するフォーマットが適用され
る。実質上、メモリーが指定されている時点に母線は２
乃至２４番目のバイト迄を直接メモリー内で指定出来る
。ユニットが制御情報、データ又はインターラゾトを流
している時、当該ユニットはチャンネル番号によって相
互に指定する。チャンネル番号は２乃至１００番目迄チ
ャンネルを母線によって指定可能である。この移送が意
味する２乃至６番目迄の可能な機能の中のいずれかを指
定する６ビツト機能コードがチャンネル番号と共に通さ
れる。

マスターがスレーブから応答サイクルを要求する場合、
マスターはＢＳＷＲＩ　ＴＥと称する制御リード線の（
読取りコマンドたる）１つの状態によりこれをスレーブ
に示す。（このその他の状態は応答、即ち書込みコマン
ドを要求しない）。この場合、マスターはそれ自体の立
場をチャンネル番号によリスレープに対して提供する。

母線アドレス・リ−ド線とは異なってデータ・リード線
は応答がＢＳＤＢＰＬと名付けた所要の制御リード線で
ある場合マスターの認識を示すよう第６図のフォーマッ
トに従ってコード化される。（その別の状態はダブル・
フェッチを要求しない、即ち単一フェッチである。）ス
レーブがマスターの要求に応答する時、この同じ制御リ
ード線（ＢＳＤＢＰＬ−）の一方の状態はこの応答サイ
クルが２個の応答サイクルの第１応答サイクルであるこ
とを要求ユニットに示す目的で使用される。（その他方
の状態はこれがダブル・フェッチ作動の最後の応答サイ
クルであることを示す。） ディストリピュートされるダイ・ブレーキング回路網は
母線サイクルを許可し且つ母線の使用に対する同時的要
求を解決する機能を提供するものである。プライオリテ
ィは母線上の物理的位置に基づいて許可され、最高位の
プライオリティが母線上の第１ユニツトに与えられる。

タイ・ブレーキング機能を達成する論理回路は母線に接
続された全てのユニットの間で分配され、その説明が米
国特許第４，０３０，０７５号にされており、その改善
例が米国特許第４，０９６，５６９号に説明しであるが
、本明細書には両者が参考例として記載してある。典型
的なシステムにおいては、メモリーは最高位のプライオ
リティが許可されており、中央処理装置には最低のプラ
イオリティが許可され他のユニットはそのパフォーマン
ス要件を基にして位置付けられている。中央処理装置に
対するタイ・ブレーキング機能を達成する論理回路を第
１０図に示し、第１１図のメモリーに対し示す。

従って、第３図を参照すると、本発明の典型的なシステ
ムにはメモリー１−２０２乃至Ｎ−２０４に接続された
マルチ・ラインの共通母線２００が含まれ、当該メモリ
ーには最高位のプライオリティがあり、中央処理装置２
０６には最低のプライオリティがある。母線上には例え
ば科学演算ユニット２０８、各種の制御器２１０，２１
２，２１４も含まれた状態で接続しである。制御器２１
０は例えば４個のユニット記録周辺機器２１６を制御す
るよう接続出来る。制御器２１２はモデム装置を介して
連絡制御を行なう目的に使用可能であり、一方、制御器
２１４はテープ周辺機器２１８又はディスク周辺機器２
２０といった大容量記憶装置を制御するため利用可能で
ある。以前説明した如く、共通母線２００と連結された
装置の任意の装置は共通母線に接続されたメモリー又は
その他のユニット全てを指定出来る。従って、テープ周
辺機器２１８は制御器２１４を介してメモリー２０２を
指定出来る。

以後説明する如く、母線に直結された当該各機器には米
国特許第４．０３０．０７５号に図解され且つ説明され
たタイ・ブレーキング論理回路が含まれ、その改善例が
米国特許第４，０９６，５６９号に述べてあり、当該各
機器には更に典型的なダブル・フェッチ・メモリー・ア
ドレス論理に対する第１１図、第１１Ａ図及び典型的な
ダブル・フェッチ中央処理装置アドレス論理に対する第
１３図、第１３Ａ図を参照して説明した如きアドレス論
理が含まれている。典型的な基本装置制御器に対するア
ドレス論理についても米国特許第４，０３０，０７５号
に説明されている。ユニット記録周辺機器２１６、テー
プ周辺機器２１８及びディスク周辺機器２２０の如き母
線に直結されていないユニットもタイ・ブレーキング論
理回路を有している。

メモリー・アドレスによシ標識されるメモリー型処理素
子を除いて、特定システム内の各端部点に対しチャンネ
ル番号が存在する。チャンネル番号は当該各機器に対し
て割当てられている。ハーフ・デュプレックス装置と同
様フル・デュプレックス装置も２個のチャンネル番号を
利用する。出力のみの装置又は入力のみの装置が各々１
個のチャンネル番号のみを使用する。チャンネル番号は
容易に変えることが出来、従って、１個以上のヘキサデ
シマル回転スイッチ（親指スイッチ）がユニットのアド
レスを示したシ又はセットするため母線に接続された当
該各ユニットに対し利用可能である。従って、システム
が構成される場合チャンネル番号は当該特定システムに
対し適当と考えられる母線に接続された特定のユニット
に対し指定可能である。多重入力／出力（Ｉ／Ｏ）ポー
トを有するユニットは一般に連続するチャンネル番号の
ブロックを要求する。−例として４ポート・ユニットは
チャンネル番号の上方７ビットを割当てるためロータリ
ー・スイッチを使用出来、ポート番号の定めと入力ポー
トと出力ポートの区別を目的としてその下方３ビツトを
使用出来る。スレーブ・ユニットのチャンネル番号は第
５図に示す如く全ての非メモリー移送に対しアドレス母
線上に表われる。各ユニットは当該番号をそれ自体の内
部に記憶した番号（ロータリー・スイッチにより内部に
記憶されている）と比較する。比較を行なうユニットは
定義上、スレーブであり、当該サイクルに応答しなけれ
ばならない。一般に、単一システム内の２個の点は同じ
チャンネル番号に割当てられない。第５図に示す如く、
特定の母線又はＩ／Ｏ機能は非メモリー移送に対する母
線アドレス・リード線のビット１８乃至２３により示さ
れる如く実行可能である。機能コードは出力作動又は入
力作動を表わすことが出来る。奇数の機能コードは全て
出力移送（書込み）を表わし、一方、偶数機能コードは
全て入力移送要求（読取り）を表わす。

例えば、００（ベース１６）の機能コードは単一フェッ
チ・メモリー読出しを示し、２０（ペース１６）の機能
コードはダブル・フェッチ読出し作動を示すため使用出
来る。中央処理装置は入力／出力コマンドに対し６ビツ
ト機能コード・フィールドの重要度の最低のビット２３
を調べ、方向を表わすため母線リード線を使用する。

出力機能と入力機能には各種のものがある。出力機能の
１つは或るデータ量、例えば、１６ビツトを母線からチ
ャンネル内にロードするコマンドである。個々のデータ
・ビットの意味は特定のコンポーネントであるが、デー
タ量は特定のコンポーネントの機能性に応じて記憶、移
送、転送等が行なわれるデータを意味している。その他
の当該出力機能は例えば２４ビツト量を（図示せざる）
チャンネル・アドレス・レジスター内にロードせしめる
コマンドである。アドレスはメモリー・バイト・アドレ
スであり、チャンネルがデータの入力又は出力を開始す
るメモリー内の始動位置を表わしている。その他の各種
出力機能には、特定の移送に対しチャンネルに割当てら
れたメモリー・バッファーの寸法を定める出力範囲コマ
ンド、個個のビットにより特定の応答を生ぜしめる、出
力制御コマンド、印刷コマンドの如き出力仕事機能、端
末機速度、カード読取シモード等の如き機能を示すコマ
ンドである出力構成及び第７図に示したフォーマットに
て例えば１６ビツト・ワードをチャンネル内にロードす
るコマンドである出力インターラプト制御が含まれる。

最初の１０ビツトは中央処理装置のチャンネル番号を示
し、ビット１０乃至１５はインターラプド・レベルを示
す。インターラプト時に中央処理装置のチャンネル番号
はアドレス母線に戻され、一方、インターラット・レベ
ルはデータ母線上で戻される。

入力機能には本例の場合入力データが装置から母線へ移
送されることを除いて出力機能と類似した機能が含まれ
ている。従って、入力機能には仕事構成、入力コマンド
と同様、入力データ、入力アドレス、入力範囲コマンド
が含まれる。その上、チャンネルにその装置確認番号を
母線上に乗させる装置確認コマンドが含まれている。更
に、状態ワード１又は状態ワード２を現在説明の如くチ
ャンネルから母線上に設定する２個の入力コマンドも含
まれている。

状態ワード１からの指示には例えば特定装置が作動状態
にあるか否か、母線から情報を受ける準備状態にあるか
否か、エラー状態があるが否が、又は注意が要求される
か否かを含むことが出来る。

状態ワード２には例えば訂正不能メモリー又は訂正され
るメモリー・エラーがあるか否か、リーガル・コマンド
があるか否か、例えば現存しない装置又は母線があるか
否かを示すパリティ・ビットが含まれる。

以前説明した如く、ユニークな装置確認番号が母線に接
続されている装置の各異なった型式の装置に割当てられ
ている。この番号は入力装置確認と称する入力機能コマ
ンドに対応して母線上に表わされる。この番号は第８図
に示したフォーマット内のデータ母線上に設定される。

便宜上、こぶ番号は必要に応じて装置を表わす１３ビッ
ト（ビット０乃至１２）と、装置の成る機能を表わす３
ピツト（ビット１３乃至１５）に分割される。

中央処理装置をインターラットしたいユニットは母線サ
イクルを要求する。この母線サイクルが許可される時、
ユニットはそのインターラプト・ベクトルを母線上に設
定する。インターラプト・ベクトルには中央処理装置の
チャンネル番号とインターラプト・レベル番号が含まれ
ている。従って、ユニットはそのインターラプド・ベク
トルとしてマスターのチャンネル番号とそのインターラ
プト・レベル番号を提供する。これが中央処理装置のチ
ャンネル番号である場合、中央処理装置は、表わされる
レベルが数学的に現在の内部中央処理装置レベルより小
さく、中央処理装置が頂度別のインターラットを受けて
いなかった場合にはインターラプトを受入れる。その受
入れは母線ＡＣＫ信号（ＢＳＡＣＫＲ−）で示される。

中央処理装置がインターラプトを受入れることが出来な
い場合は、ＮＡＫ信号が戻される（ＢＳＮＡＫＲ−）。

ＮＡＫ（時折りＮＡＣＫと称する）信号を受取る装置は
、開始される通常のインターラプトを示す信号が中央処
理装置から受取られる時、再度試みる（ＢＳＲＩＮＴ−
）。中央処理装置はレベル変更が完了した場合にこの信
号を出し、そのためインターラットを再度受けることが
出来る。１個以上のチャンネルが同じインターラプト・
レベルにあり得るので、マスターノチャンネル番号は使
用上ベクトルの形で供給される。インターラプト・レベ
ル０はユニットのインターラプトをしないことを意味す
るものとして定められるので特に重要である。第９図は
母線のタイミング表を図解したもので、以後一層詳細に
説明する。

然し乍ら、一般に、タイミングは以下の如くなっている
。タイミングはマスター・ユニットから母線に接続せる
スレーブ・ユニットへの全ての移送に適用する。移送が
発生出来る速度はシステムの構成に依存している。即ち
、母線に接続されるユニットが多くなればなる程、母線
の長さは長くなり、従って、遅延の進行のため、母線上
での連絡の時間が長くかかる。一方、母線上のユニット
の量が減少すればする程、応答時間は短かくなる。

従って、母線のタイミングは性質上、真に非同期的であ
る。母線サイクルを希望するマスターは母線要求を作り
出す。信号ＢＳＲＥＱＴ−は母線上の全てのユニットに
共通しており、二進数０の場合は少なくとも１つのユニ
ットが母線サイクルを要求していることを示す。母線サ
イクルが許可されると、信号ＢＳＤＣＮＮ−が二進数０
になり、第１Ｏ図と第１１図に関連付けて一層詳細に説
明される如くタイ・ブレーキング機能が完了しているこ
とと特定の１マスターが現在母線の制御を有しているこ
とを示す。信号ＢＳＤＣＮＮ−が二進数ＯＫ々った時点
で、マスターは移送される情報を母線に与える。母線上
の各ユニットは信号ＢＳＤＣＮＮ−から内部ストローブ
を発生する。当該ストローブは例えばＢＳＤＣＮＮ−信
号の二進数０状態を受取ってから約６０ナノ秒遅延され
る。遅延がスレーブ内で完了すると、母線進行時間の変
動が計算されることになり、各スレーブ・ユニットはそ
のアドレス（メモリー・アドレス又はチャンネル番号）
を確認出来ることになろう。指定されたスレーブは現時
点でこれらの応答の１つ、ＡＣＫＳＮＡＫ、又はＷＡＩ
Ｔ信号又は更に詳細にはＢＳＡＣＫＲ−、ＢＳＮＡＫＲ
−１又はＢＳＷＡＩＴ−信号を作成出来る。応答は母線
上で送り出され、スレーブが要求された作動を確認した
ことを示すマスターに対する信号として作用する。次に
制御ラインは第９図に図示されたシーケンスで二進数１
状態に戻る。従って、母線ハンドシェークは完全に非同
期化されており、各移送は前の移送が受取られた場合に
のみ発生することになる。従って、個々のユニットはそ
の内部機能に応じてストローブ、ＡＣＫ等の移送の間の
異なる時間長さを要することになる。母線時間切れ機能
は発生し得るハング・アップを阻止するため存在する。

母線を介して移送される情報は例えば以下の如く分割さ
れる５０個の信号即ちビット、即ち２４個のアドレス・
ビット、１６個のデータ・ビット、５個の制御ビット、
５個のインテグリテイ・ビットを含むことが出来る。こ
れらの各種信号については後で説明す　　ゝる。

第１０図と第１１図に関連付けて更に詳細に説明される
タイ・ブレーキング機能はサービスに対する異なったユ
ニットからの同時的要求を解決し、位置上のノライオリ
ティ・システムを基にして母線サイクルを許可すること
である。以前説明した如く、メモリーには最高位プライ
オリティがあり、中央処理装置には最低位プライオリテ
ィがあり、これらは物理的に共通母線２００の反対側端
部に存在している。その他のユニットは中間位置を占め
、共通母線のメモリ一端部への近接性に対して相対的に
増加するプライオリティを有している。

プライオリティ論理回路はタイ・ブレーキング機能を達
成する目的で母線に直結されたユニットの各ユニット内
に含まれている。当該各ユニットのプライオリティ回路
網には許可フリップ・フロップが含まれている。任意の
時点に、或る特定の許可フリップ・フロップのみがセッ
トされ、当該ユニットは定義上その特定の母線サイクル
に対するマスターである。ユニットは全て任意の時点に
ユーザー要求を行ない、従ってそのユーザー・フリップ
・フロップをセットすることが出来る。従って、任意の
時点に、多くのユーザー・フリップ・フロップがセット
され、各々が今後の母線サイクルを表わす。その上、母
線上の各ユニットには要求フリップ・フロップが含まれ
ている。全てのユニットが一緒に考えられる場合、要求
フリップ・フロップは要求レジスターとして考えること
が出来る。如何に多くの要求が未解決のままであっても
１つの許可フリップ・フロップのみをセットするよう機
能するタイ・ブレーキング回路網に供給されるのはこの
レジスターの出力である。更に詳細には、未解決の要求
が無い場合は要求フリップ・フロップはセットされない
ことになる。セットする最初のユーザー・フリップ・フ
ロップはその要求フリップ・フロップをセットさせる。

これは逆に、以後説明する如く短かい遅延の後に、その
他の装置がその要求フリップ・フロップのセットするの
を禁止する。従って、発生することは、全てのユーザー
要求のスナップ・ショットが所定時間（遅延時間）に亘
り取られることである。その結果、多数の要求フリップ
・フロップのセットに応じてこの遅延時間中当該要求７
リツプ・フロップがセットされる。要求フリップ・フロ
ップの出力を安定になるようにするため、各ユニットに
は当該安定化の発生したことを確実にするための遅延が
含まれている。特別の許可フリップ・フロップに関連あ
るユニットがその要求フリップ・フロップをセットさせ
、遅延時間が経過し、高いプライオリテイのユニットが
母線サイクルを望んでいない場合には当該許可フリップ
・フロップがセットされる。別の遅延時間後にストロー
プ信号が発生され、最終的に許可フリップ・フロップは
マスターがスレーブ・ユニットからＡＣＫ、ＮＡＫ、又
はＷＡＩＴ信号を受取った際クリア（リセット）される
。

以前示した如く、スレーブ応答にはＡＣＫＷＡＩＴ又は
ＮＡＫ信号の３つが考えられる。その他、応答が全くな
い第４の状態がある。母線上のユニットが当該ユニット
に指定された移送を認識しない場合、応答は何ら得られ
ない。従って、時間切れ機能が発生し、ＮＡＫ信号が受
信されて母線をクリアにする。スレーブがマスターから
母線移送を受け得る場合でそうすることを希望している
場合にはＡＣＫ信号が発生される。スレーブが一時的に
母線であり、この時点に移送を受けることが出来ない場
合はＷＡＩＴ応答がスレーブにより発生する。ＷＡＩＴ
信号を受取ると、マスターは当該マスターに許可された
次の母線サイクル時にそのサイクルを再度試み、成功す
る迄それを続行する。中央処理装置がマスターである時
スレーブからのＷＡＩＴ応答の原因のいくつかは例えば
メモリーがスレーブでメモリーが別のユニットからの要
求に応答している場合又は制御器がスレーブである場合
、又は、例えば、制御器がメモリーから応答を待ってい
るか又は制御器が以前の入力／出力コマンドを依然処理
していなかった場合である。スレーブにより示されたＮ
ＡＫ信号はスレーブがこの時点に移送を受けることを意
味している。ＮＡＫ信号を受取ると、マスター・ユニッ
トは直ちには再実行せず、マスターの型式に応じて特定
の作動をする。

以前全体的に示した如く、母線のハンド・シェーク機能
を達成する基礎的なタイミング信号が母線上に存在する
。これらの５個の信号は以前説明した如く、母線上の１
個以上のユニットが以前線サイクルを要求したことを二
進数０が示す時の母線要求信号（ＢＳＲＥＱＴ−）と、
特定のマスターが母線移送を行なっていて一部の特定ス
レーブによる使用のため母線上に情報を設定したことを
二進数０が示す場合の現データ・サイクル信号（ＢＳＤ
ＣＮＮ−）と、マスターに対するスレーブにより発生さ
れた信号を二進数０にすることによりスレーブがこの移
送を受けていることを示すＡＣＫ信号（ＢＳＡＣＫＲ−
）と、マスターに対するスレーブにより発生される信号
がこの移送を拒絶している二進数０である時マスターに
示すＮＡＫ信号（ＢＳＮＡＫＲ−）と、マスターに対す
るスレーブによ多発生された信号が二進数０である時ス
レーブが移送上の決定を延期していることを示すＷＡＩ
Ｔ信号（ＢＳＷＡＩＴ−）である。

その他に以前示した如く、各母線サイクルの情報内容と
して移送される情報信号は５０種類程度ある。これらの
信号はストローブ信号のリーディング・エッジ上でのス
レーブによる使用に対して有効である。以下の説明は全
て一例であり、ビット個数は機能が異なるのに対して変
更可能であることを理解すべきである。従って、データ
に対してリード線即ちビットは１６個提供され、更に詳
細には信号ＢＳＤＴ００−乃至ＢＳＤＴ１５−がある。

アドレスに対してリード線は２４個提供され、更に詳細
には信号ＢＳＡＤ００−乃至ＢＳＡＤ２３−がある。ア
ドレス・リード線がメモリー・アドレスを含むことを二
進数０が示す場合、メモリー基準信号（ＢＳＭＲＥＦ−
）に対し１ビツトが提供される。メモリー基準信号が二
進数１である場合、これはアドレス・リード線が第５図
に示す如くチャンネル・アドレスと機能コードを含んで
いることを示す。パイト信号（ＢＳＢＹＴＥ−）が二進
数０である時、現在の移送が、典型的には２バイトから
成るワードのワード移送よりもむしろバイト移送である
ことを示すような当該バイト信号も提供される。書込み
信号（ＢＳＷＲＩＴＥ−）が二進数１である時、スレー
ブが情報のマスターへの供給を要求されていることを示
す当該書込み信号もある。別々の母線移送がこの情報を
提供する。第２半母線サイクル信号（ＢＳＳＨＢＣ−）
が以前要求された情報であることをスレーブに示すため
マスターにより使用される当該信号も提供される。（信
号ＢＳＷＲＩＴ−で示された）読出し作動を母線上の一
対のユニットが開始した時点から、第２サイクルが発生
して（ＢＳＳＨＢＣ−で示された）移送を完了する迄、
両方のユニットは母線上のその他全てのユニットに対し
てビジーになる。母線上の５０個の情報信号の間にはダ
ブル・フェッチ信号も含まれる。ダブル・フェッチ信号
（ＢＳＤＢＰＬ−）はダブル・フェッチ作動を発生させ
る目的に使用される。これは単一要求サイクルでマスタ
ー・ユニットにスレーブ・ユニットカラ情報の２個のワ
ードを要求させるマルチ・サイクル母線移送である。ス
レーブ・ユニットは要求されるデータの各ワードに対し
て１つある２個の応答サイクルを提供することによりダ
ブル・フェッチ要求に応答する。これは２個の単一フェ
ッチ作動が実施された場合に要求される４個の母線サイ
クル（第１要求サイクル、第１応答サイクル、第２要求
サイクル、第２応答サイクル）とは対照的に３個の母線
サイクル（要求サイクル、第１応答サイクル、第２応答
サイクル）で情報の２個のワードをマスターに提供する
ことによって母線上のトラフィックを削減する。第１母
線サイクル、要求サイクル中に、信号ＢＳＭＲＥＦ−は
アドレス母線が第１ワードのメモリー・アドレスを含み
、データ母線が中央処理装置のチャンネル番号を含むこ
とを示す二進数０であシ、信号ＢＳＷＲＩＴ−は応答（
メモリー読出し）が要求されることを示す二進数１であ
シ、信号ＢＳＤＢＰＬ−はこれがダブル・フェッチ作動
であることを示す二進数０であシ、更に、信号ＢＳＳＨ
ＢＣ−は、これが第２半母線サイクルでないことを示す
二進数１である。ダブル・フェッチ作動の第２母線サイ
クル中に、アドレス母線は中央処理装置のチャンネル番
号を含み、データ母線はメモリー・データの第１ワード
を含み、ＢＳＳＨＢＣ−信号は第２半母線サイクル（読
出し応答）を表わす二進数０であり、ＢＳＤＢＰＬ−信
号はこれが第１応答サイクルであって第２応答サイクル
が続くことを示す二進数０であシ、ＢＳＭＲＥＦ−信号
は二進数１であり、ＢＳＷＲＩＴ〜信号はメモリーによ
りセットされず、従って二進数１である。その他の全て
の作動の場合と同ダブル・フェッチ作動の３個の母線サ
イクルの中の２個のサイクル間で、母線上に介在する時
間は移送に含まれないその他のユニットによって使用出
来る。

各種のエラーとパリティ信号に加えて、母線上の５０個
の情報の間にはロック信号も含まれている。ロック信号
（ＢＳＬＯＣＫ−）はロック作動を発生させるのに使用
される。これは別のロック・コマンドで作動に介入出来
るその他のユニットを伴なわずにユニットでメモリーの
ワード又はマルチ・ワード・エリアに対し読出し又は書
込みをさせ得るマルチ・サイクル母線移送である。これ
はシステムのマルチ処理システム内への接続を容易にす
る。ロック作動の効果は或る型式の作動に対して・ビジ
ー状態をメモリー・サイクルの持続中以上に伸ばすこと
にある。最後のサイクルが完了する前にロック信号を開
始させようとするその他のユニットはＮＡＫ応答を受取
る。然し乍ら、メモリーはその他のメモリー要求に依然
応答する。ロック作動の例は読出し修正書込みサイクル
であり、その３個の母線サイクルは以下の通シである。

第１母線サイクル中に、アドレス母線はメモリー・アド
レスを含み、データ母線はオリシネ−ターのチャンネル
番号を含み、信号ＢＳＷＲＩＴ−は応答が要求されるこ
とを示す二進数１であり、信号ＢＳＬＯＣＫ−は二進数
０であり、信号ＢＳＳＨＢＣ−はこれがロック作動であ
ることを示す二進数１であシ、更に、ＢＳＭＲＥＦ−信
号は二進数０である。読出し修正書込み作動の第２母線
サイクル中に、アドレス母線はオリシネ−ターのチャン
ネル番号を含み、データ母線はメモリー・データを含み
、ＢＳＳＨＢＣ−信号は読出し応答を表わす二進数０で
あり、ＢＳＭＲＥＦ−信号は二進数１である。第３母線
サイクル中に、アドレス母線はメモリー・アドレスを含
み、データ母線はメモリー・データを含み、ＢＳＬＯＣ
Ｋ−信号は二進数０であり、ＢＳＳＨＢＣ−信号は読出
し修正書込み（ロックした）作動の完了を示す二進数０
であり、ＢＳＭＲＥＦ−信号は二進数０である。その他
、ＢＳＷＲＩＴ−信号は応答が要求されないことを示す
二進数０である。その他の全ての作動の場合と同様、読
出し修正書込み作動の３個の母線サイクルの中の２個の
サイクルの間で母線上に介在する時間は移送に含まれな
いその他のユニットにより使用可能である。

その他の制御信号の他に、通常二進数１であって中央処
理装置のメンテナンス・パネル上に設け得るマスター・
クリア・ボタンが励起される場合に二進数０となる母線
クリア（ＢＳＭＣＬＲ−）信号も使用可能である。母線
クリア信号も例えばパワー・アップ・シーケンス中に二
進数０になり得る。

シーケンス・インターラプト信号（ＢＳＲＩＮＴ−）は
中央処理装置がレベル変更を完了した場合いつでも中央
処理装置によって出される短時間パルスである。この信
号が受信されると、以前インターラプトされて拒絶され
た各スレーブ・ユニットがインターラプトを再出力する
。

ここで第９図のタイミング図についてメモリーのアドレ
ス論理回路と中央処理装置に関連付けて詳細に且つ一層
具体的に説明する。

第９図のタイミング図を参照すると、各母線サイクルに
おいて３個の確認可能部分、更に詳細には最高位プライ
オリティ要求装置が母線を占有すす期間（９−Ａ乃至９
−Ｃ）、マスター・ユニットがスレーブ・ユニットをコ
ールする期間（９−Ｃ乃至９−Ｅ）、スレーブが応答す
る期間（９−Ｅ乃至９−Ｇ）がある。母線がアイドル状
態の時、母線要求信号（ＢＳＲＥＱＴ−）は二進数１で
ある。占有期間９−Ａにおける母線要求信号の負のエッ
ジがプライオリティ・ネット・サイクルを開始する。

（占有期間９−Ｂにおいて）解決するプライオリティ・
ネット、選択すべき母線のマスター・ユーザーに対しシ
ステム内で許される非同期遅延が存在する。母線上の次
の信号はＢＳＤＣＮＮ−信号即ちデータ・サイクル・ナ
ウ信号である。占有期間／コール期間９−Ｃにおいて二
進数０にされるＢＳＤＣＮＮ−信号の遷位は、母線の使
用がマスター・ユニットに対して許可されたことを意味
している。しかる後、母線作動の第２フエーズは、マス
ターが選択されて現在、共通母線２００のデータ、アド
レス、制御リード線に関する情報をマスターの指定する
スレーブ・ユニットに自由に移送することを意味してい
る。

スレーブ・ユニットはＢＳＤＣＮＤ−信号のストロープ
の負になったエッジから始まる母線作動の第３フェーズ
を開始させる準備をする。ストローブ信号は例えば第１
０図の遅延線２５によりＢＳＤＣＮＮ−信号の負のエツ
ジから６０ナノ秒遅延される。コール期間９−Ｄにおけ
るＢＳＤＣＮＤ−信号の負のエッジが発生すると、スレ
ーブ・ユニットはこれが自己のアドレスであるか否か及
び如何なる応答を発生させるかのプロセスを作シ出す決
定を開始させるようスレーブ・ユニットがコールされて
いるか否かを見るため試験することが出来る。典型的に
は、これが確認信号（ＢＳＡＣＫＲ−）をスレーブ・ユ
ニットにより発生させ、又は非典型的な場合、ＢＳＮＡ
ＫＲ−又はＢＳＷＡＩＴ−信号又は（非存在スレーブの
場合に対して）全く応答が無いことも本明細書で説明す
る如く発生可能である。マスター・ユニットによシ受信
されるコール期間／応答期間９−Ｅにおける確認信号の
負のエッジはマスターのＢＳＤＣＮＮ−信号を応答期間
９−Ｆ時に二進数１にさせる。ストローブ信号は応答期
間９−Ｆから遅延線２５によシ提供される遅延である応
答期間９−Ｇにおいて二進数１に戻る。従って、母線作
動の第３フェーズに、母線上のデータとアドレスはスレ
ーブによって記憶され、母線サイクルはオフになり始め
る。サイクルの終了、即ちＢＳＤＣＮＮ−が二進数１に
なる時点で動的に別のプライオリティ・ネット・リゾル
ーションが可能になる。この時点で母線要求信号が発生
されるが、受信されなかった場合は母線がアイドル状態
に戻シ、従ってＢＳＲＥＱＴ−信号が２進数１状態にな
る。母線要求信号がその時点に存在し、即ち、図示の如
く二進数０である場合、それは非同期プライオリティ・
ネット選択プロセスを開始し、それに引続いてＢＳＤＣ
ＮＮ−信号の別の負のエツジが期間９−Ｉ、９−Ｊにお
いて点線で示される如く可能化される。

このプライオリティ・ネット・リゾルーションは待つ必
要がなく又は期間９−Ｈにおいて確認信号の正のエツジ
によりトリガーされるが実際上はその後でユニットが母
線サイクルを希望する場合に母線のアイドル状態への遷
移に引続いて応答期間９−Ｆ時にトリガー可能であるこ
とに注目すべきである。プライオリティ・ネット・リゾ
ルージョンはＢＳＤＣＮＮ−信号の正のエッジにより応
答期間９−Ｆ時にトリが−可能であるが、第１０図の許
可フリップ・フロップ２２のセットに応答してＢＳＤＣ
ＮＮ−信号の別の負のエッジは期間９−Ｈにおいて確認
信号の正のエツジを待たねばならない。

即ち、第１０図のＮ０Ｒゲート２１からの二進数０は許
可フリップ・フロップ２２のリセット入力から除去しな
ければならない。期間９−ＩにおけるＢＳＤＣＮＮ−信
号の負のエッジはプライオリティ・ネット・リゾルージ
ョンが応答期間９−Ｆ時にトリガーされ、リゾルージョ
ンが期間９−Ｈの前に発生する場合を図解している。期
間９−ＪにおけるＢＳＤＣＮＮ−信号の負のエッジは確
認信号がプライオリティ・ネットのリゾルージョン前に
クリアする場合を図解している。期間９−ＬにおけるＢ
ＳＤＣＮＮ−信号の負のエッジは応答期間９−Ｆ時に母
線要求がなくプライオリティ・ネット・リゾルージョン
が期間９−Ｋ時に更に後の母線要求信号ＢＳＲＥＱＴ−
によりトリガーされる。このプロセスは非同期的様式で
繰返される。

ダブル・フェッチ作動 ここで−例としてダブル・フェッチ・メモリー作動につ
き詳細に説明する。例においては、中央処理装置がメモ
リーのダブル・フェッチ要求を行ない、その要求と応答
に関連した３個の母線サイクルについて調べる。第１母
線サイクル中に、中央処理装置はマスターで、メモリー
がスレーブである。第１サイクル中、中央処理装置は第
１０図のプライオリティ回路網論理を使用する母線を指
定し、メモリー制御器は第１２図の母線インターフェー
ス論理の使用に応答する。メモリー制御器がマスターで
中央処理装置がスレーブである第２、第３母線サイクル
中に、メモリーは第１１図のプライオリティ回路網論理
を使用する母線を指定し、中央処理装置は第１３図、第
１３Ａ図の母線インターフェース論理の使用に応答する
。

ダブル・フェッチ作動要求サイクル ここで第１０図及び第１２図に関連して第１母線サイク
ルとダブル・フェッチ要求サイクルについて説明する。

中央処理装置プライオリティ回路網論理ここで第１０図
のプライオリティ・ネット論理を参照すると、プライオ
リティ・ネット・サイクルは最初アイドル状態にあり、
ライン１０上の母線要求信号（ＢＳＲＥＱＴ−）は二進
数１である。この母線要求信号が二進数１である時、受
信器（反転増幅器）１１の出力は二進数Ｏである。受部
器１１の出力はＡＮＤゲート１２の一方の入力に連結さ
れる。ＡＮＤゲート１２に対する別の入力は通常二進数
１であるマスター・クリア信号（ＭＹＭＣＬＲ−）と、
通常二進数１でもあるＮＯＲゲート２６の出力である。

従って、母線アイドル状態中のＡＮＤゲート１２の出力
は二進数０であシ、遅延線１３の出力は二進数０になる
。二進数０になっている遅延線１３の入力と出力はＮＯ
Ｒゲート１４の出力（ＢＳＢＳＹ−）を二進数１に出来
る。母線に接続されたユニットの１つのユニットが母線
サイクルを希望する場合、そのＱ出力（ＭＹＡＳＫＫ＋
）が二進数１になるようそのユーザー・フリップ・フロ
ップ１５を非同期的にセットする。

従って、母線がアイドル状態にある時、母線がビジー状
態になる際発生する第１事象はユーザーがそのユーザー
・フリップ・フロップ１５をセットすることである。中
央処理装置の場合、ユーザー・フリツノ・フロップ１５
は、二進数０から二進数１状態へ変わる中央処理装置ク
ロック信号ＭＣＬＯＣＫ＋によりそれ自体の出力に対し
クロック化されている第１３Ａ図のライン１８１上の二
進数１たる信号ＭＹＡＳＫＤ＋によって、又はそれ自体
のセット入力における第１３Ａ図のライン１８０上の二
進数０たる信号ＭＹＡＳＫＳ−によってセット出来る。

第１３Ａ図を参照し乍ら信号ＭＹＡＳＫＤ＋とＭＹＡＳ
ＫＳ−について以後説明する。ＮＡＮＤゲート１６に対
する両方の入力が二進数１状態にある時、その出力は二
進数０である。これはそのＱ出力（ＭＹＲＥＱＴ＋）が
二進数１となるよう要求フリップ・フロップ１７をセッ
トする。従って、非同期様式においては要求フリップ・
フロップ１７のＱ出力が二進数１となる。この作動は母
線に接続された別のユニットの同様の論理回路内で同時
的に発生が可能である。

ＭＹＲＥＱＴ＋信号の二進数１状態は二進数０としてド
ライバー１８を介し母線のライン１０上に設定される。

従って、第９図のタイミング図を参照すると、ＢＳＲＥ
ＱＴ−信号は負になるか又は二進数０状態になる。従っ
て、母線に接続された各種ユニットの要求フリップ・フ
ロップ１７の任意の要求フリップ・フロツノからシステ
ムに対しなされる要求は全てライン１０を二進数０状態
に保持する。

遅延線１３には素子たるＮＯＲゲート１４、ＮＡＮＤゲ
ート１６、要求フリップ・フロップ１７の遭遇する進行
遅延を補償する十分な遅延が含まれている。

従って、成る装置がその要求フリップ・フロップ１７を
セットする場合でも、これは母線サイクルも要求する高
プライオリティ装置が次の母線サイクルを取らないこと
を意味していない。例えば、低プライオリテイ装置がそ
の要求フリツプ・フロップ１７をセットする場合、ライ
ン１０上の二進数０信号は高プライオリティ装置を含む
全ての装置に戻され、当該高プライオリティ装置は逆に
、ＮＯＲゲート１２の出力に二進数０状態を発生するよ
うそのＡＮＤダート１２の出力に二進数１状態を発生し
、かくして事実上当該高プライオリティ装置のユーザー
・フリップ・フロップ１５がすでにセットされなかった
場合には、こうしたその他の高プライオリティ装置の要
求フリツプ・フロップ１７のセットを不能にする。例え
ば２０ナノ秒の遅延時間が経過して当該高プライオリテ
ィ装置の遅延線１３の出力が現在二進数１状態にあると
、ＮＯＲゲート１４の出力は、当該高プライオリティ装
置のユーザー・フリップ・フロップ１５がセットされた
か否かには無関係にＮＡＮＤゲート１６の出力が二進数
１となり、かくして要求フリップ・フロップ１７のセッ
トを不能にするよう、二進数０状態になる。従って、こ
うした時間枠中に、全ての装置は事実上そのユーザー・
フリップ・フロツプ１５のセットにより示される如くサ
ービスを要求していれば、その要求フリップ・フロップ
１７をセットさせる。母線サイクルを最初に要求する装
置の遅延線１３により与えられる遅延時間後に、その要
求フリツプ・フロップ１７をセットさせていない装置は
プライオリティ・サイクルの完了後までセットすること
が出来ない。従って、高プライオリティ装置は低プライ
オリティ装置がそのフリップ・フロップをセットした後
の２〜３ナノ秒後にそのユーザー・フリップ・フロップ
がセットされる場合でも母線を占拠する。

従って、母線サイクルを探している装置に対する全ての
要求フリップ・フロップ１７は遅延線１３の遅延線配列
により示されたインター・バル中にセットされる。母線
に連結された当該多くの装置が当該タイム・インターバ
ル中にその要求フリップ・フロップをセットしたにも拘
わらず、当該１つの装置のみがその許可フリップ・フロ
ップ２２をセット出来る。その許可フリップ・フロップ
２２をセットした装置は母線サイクルを探している最高
プライオリティ装置となる。母線サイクルを探している
当該最高ブライオリティ装置が当該母線サイクル中にそ
の作動を完了すると、その要求フリップ・フロップをセ
ットした他の装置は再び次の当該母線サイクル等を探す
。従って、ドライバー１８に連結されることに加えて要
求フリップ・フロップ１７のＱ出力も素子２８を介して
ＮＡＮＤゲート１９の１つの入力に連結される。共通母
線２００の最高プライオリティ端部に連結される（通常
、メモリー２０２である）ユニットを除いて、素子２８
は各ユニットのプライオリティ論理回路に対する直接接
続体に過ぎず、その単独のケースにおいて素子２８は以
後説明する如く遅延素子である。要求フリップ・フロッ
プ１７（ＭＹＲＥＱＴ−）の逆Ｑ出力（即ち、以後「Ｑ
バー」と称する。図面内のＱに対するバーを有する出力
）はＡＮＤゲート２０の一方の入力に連結されている。

ＮＡＮＤゲートに１９に対する他の入力は高プライオリ
ティ装置から受信され、更に詳細には例えば９個の先行
する高プライオリティ装置から受信される。

高プライオリティ装置から受信されるこれらの信号は信
号ＢＳＡＵＯＫ＋乃至ＢＳＩＵＯＫ＋として第１０図の
左側から受信されるよう図解されている。当該９個の信
号のいずれか１つの信号が二進数０である場合、これは
高プライオリティ装置が母線サイクルを要求したことを
意味し、従って、これは現在の装置がその許可フリップ
・フロップをセットするのを禁止し、かくして当該許可
フリップ・フロップを次の母線サイクルを有し得ないよ
うにする。

ＮＡＮＤゲート１９により受信される他の入力はＮＯＲ
ｒ−ト２６から得られ、即ちＢＳＤＣＮＢ−信号とＮＯ
Ｒゲート２１の出力である。その上、ユーザー準備信号
、即ち中央処理装置の場合のＭＣＤＣＮＰ＋信号は母線
サイクルを要求する場合でも特定ユニットをユーザー準
備信号を二進数０状態に変えることにより遅延せしめる
特定ユニットの他の論理回路から受信出来る。即ち、ユ
ニットは、母線サイクルに対する準備状態になくとも、
母線サイクルを要求し、母線サイクルが許可される時点
迄にユーザー準備信号が準備されることを予想してユー
ザー準備信号を二進数０にセット出来る。ＮＯＲデート
２６の出力は通常、二進数１であり、ＮＡＮＤゲート１
９に対する他の全入力が二進数１であれば許可フリツプ
・フロップ２２がセットされる。

母線がアイドル状態にある時、ＮＯＲゲート２１からの
他の入力は二進数１である。ＮＯＲゲート２１に対する
入力はＢＳＡＣＫＲ＋信号、ＢＳＷＡＩＴ＋信号、信号
のいずれか１つの信号が二進数１である時、母線は従っ
てビジー状態になり、許可フリップ・フロップ２２はセ
ット出来ない。

許可フリップ・フロップ２２がセットされていれば、Ｑ
出力信号（ＭＹＤＣＮＮ＋）は二進数１であり、インバ
ーター２３によって二進数０信号に反転され、次に信号
線ＢＳＤＣＮＮ−上の母線上に設定される。

これは第９図のタイミング図に示してあシ、当該図でＢ
ＳＤＣＮＮ−信号は二進数１から二進数０状態になる。

従って、母線サイクルのプライオリティ・サイクルが完
了する。

その上、現在の装置がサービスを要求し、最高プライオ
リティ装置である場合、遅延線１３からの出力とＢＳＡ
ＵＯＫ＋プライオリティ・ラインは二進数１になる。然
し乍ら、要求フリップ・フロップ１７のＱパー出力は二
進数０となシ、かくして二進数０をＡＮＤゲート２０を
介してＢＳＭＹＯＫ＋ラインに設定し、かくして次の母
線サイクルを使用していると思われる要求側の高ノライ
オリティ装置があることを次の低プライオリティ装置及
び後続の低グライオリティ装置に示し、かくして全ての
低プライオリティ装置が次の母線サイクルを使用するの
を禁止する。高プライオリティ装置から受けた９個のプ
ライオリティ・ラインが斜めの様式で１つの位置によシ
信号ＢＳＢＵＯＫ＋乃至ＢＳＭＹＯＫ＋として移送され
ることに注目すべきである。従って、現在の装置によシ
受信される信号ＢＳＡＵＯＫ＋は次位高プライオリティ
装置で受信される信号ＢＳＢＵＣＫ十に対応する。

プライオリティ・サイクルを完了し、現在二進数０状態
をＢＳＤＣＮＮ−ラインに設定したため信号は受信器２
４により第１０図に図示の如き全論理回路にて受信され
る。これは二進数１状態を受信器２４の出力部に発生さ
せ、二進数０をＮＯＲゲート２６の出力部に提供し、か
くしてＡＮＤゲート１２に二進数１状態の発生を禁止さ
せる。その上、受信器２４の出力部における二進数１状
態は持続時間が一例として６０ナノ秒ある遅延線２５に
より受取られる。遅延線２５の出方もストローブが発生
される際ＡＮＤゲート１２を禁止し続けるようＮＯＲゲ
ート２６の他の入力部にて受取られる。従って、遅延線
２５により確立される遅延線期間の最後に、ストローブ
信号（ＢＳＤＣＮＤ＋）が発生される。その反転状態、
即ちＢＳＤＣＮＤ−信号が第９図のタイミング図に示し
である。ストローブ信号の使用について以後説明する。

従って、遅延線２５により発生される６０ナノ秒の期間
は先取装置、即ち最高プライオリティ要求装置に妨害な
しで次の母線サイクルを利用させることが出来る。遅延
線２５の出力部にて発生されるストローブは優位なスレ
ーブによって同期信号として使用される。

ストローブ信号が移送されると、スレーブとして表わさ
れているユニットの１つのユニットがＮＯＲゲート２１
の入力の１つの入力において受信される信号ＡＣＫ、Ｗ
ＡＩＴ又はＮＡＫのいずれか１つの信号で応答する。典
型的なケースで例えばＡＣＫが受信されるか又は当該応
答信号のいずれかの信号が受信されると、これは許可フ
リップ・フロップ２２をＮＯＲゲート２１を介してリセ
ットする。この応答については第９図のタイミング図に
示してあり、ＢＳＡＣＫＲ−信号はスレーブから受信さ
れ、許可フリップ・フロップ２２のリセットによりＢＳ
ＤＣＮＮ−信号を二進数１状態に変化させるよう図示し
である。ユーザー・フリップ・フロップ１５は、許可フ
リップ・フロップ２２がセットされるか又は母線クリア
信号（ＢＳＭＣＬＲ＋）が母線上で受信される場合、Ｎ
ＯＲダート２９を介してリセットされる。要求フリップ
・フロップ１７はマスター・クリア信号（ＭＹＭＣＬＲ
−）が受信されればリセットされる。

許可フリップ・フロップ２２がセットされる時、そのＱ
パー出力（ＭＹＤＣＮＮ−）は二進数０状態になり、そ
れに引続いて許可フリップ・フロップ２２がリセットさ
れる場合、Ｑパー出力は二進数０から二進数１状態にな
シ、かくして現在説明の如く要求フリップ・フロップ１
７を効果的にリセットする。前述の米国特許第４，０３
０，２９５号から注目される如く、要求フリップ・フロ
ップ１７はＡＣＫ、ＮＡＫ又はマスター・クリア信号の
いずれかリッゾ・フロップ１７をリセットすべき装置が
ＡＣＫ、ＮＡＫ又はＷＡＩＴ信号のいずれかの信号を予
期したという事実をフリップ・フロップの如き局部的メ
モリー内に保持したことを呈する。更に、当該ユニット
は実際に当該ＡＣＫ又はＮＡＫ信号がスレーブ・ユニッ
トから当該特定ユニットに対する応答であったことを認
識出来る論理回路を必要とした。必要でない場合、ＮＡ
Ｋ又はＡＣＫ信号は全ての要求フリップ・フロップ１７
をリセットするため接続し、かくして当該各要求フリッ
プ・フロップ１７が再びセットされることを要求する。

従って、システム内の論理回路は特定ユニットをリセッ
トすることによって最小にされる。これは許可フリップ
・フロップ２２のＱパー出力を要求フリツノ・フロップ
１７のクロック入力に効果的に連結することによシ達成
される。ＷＡＩＴ信号と同様ＡＣＫ又はＮＡＫは許可フ
リップ・フロップ２２のリセットのため利用されるが、
そのリセットにあたっては実際上１個のみの許可フリッ
プ・フロップ２２がセット可能であったと考えられるた
め、付加的な論理回路は必要としないことに注目すべき
である。従って、全ての許可フリップ・フロップのリセ
ットはシステムの作動上差がない。

要求フリップ・フロップ１７のクロック入力を可能にす
るため、当該クロック入力部で受信された信号は二進数
０から二進数１状態に遷位されなければならない。クロ
ック入力が可能にされると、そのＤ入力部における信号
即ちＢＳＷＡＩＴ＋信号はその状態を要求フリップ・フ
ロップ１７のＱ出カに移送させる。従って、要求フリッ
プ・フロップ１７を効果的にリセットするには、ＢＳＷ
ＡＩＴ＋信号はそのクロック入力が可能にされる際要求
フリップ・フロップ１７のＱパー出カを二進数０にする
よう二進数０でなければならない。ＢＳＷＡＩＴ＋信号
は通常、二進数０であるので、要求フリップ・フロップ
１７のクロック入力の事前可能化は当該フリップ・フロ
ップを誤ってリセットすることがある。これはスレーブ
・ユニットからの応答が予期出来ないことによるもので
、スレーブ・ユニットは代替的にＡＣＫ、ＮＡＫ又はＷ
ＡＩＴ信号のいずれかを提供出来ることに注目されたい
。ＷＡＩＴ信号の場合、要求フリップ・フロップ１７を
リセットすることは望ましくない。従って、クロック入
力はスレープ・ユニットから応答が受取られた場合にの
み可能化されるべきである。可能化されない場合、ＷＡ
ＩＴ信号は二進数０状態にあって要求フリップ・フロッ
プ１７を事前にリセットすることが出来る。

従って、通常の状態下で、Ｑパー出力から要求フリップ
・フロップ１７のクロック入力への直接接続は当該クロ
ック入力にて二進数１状態を維持すること、従って、許
可フリップ・フロップ２２がセットされて次にリセット
される時、状態変化が要求フリップ・フロップ１７の当
該クロック入力を可能にすることが理解出来る。この状
態、即ち通常、要求フリップ・フロップ１７のクロック
入力における二進数１状態は当該フリップ・フロップの
セット作動の進展を遅延させ、そのＱ出力が実際にセッ
ト状態即ち二進数１状態を実現することが判明した。更
に詳細には、例えば、多数の会社、例えばテキサス働イ
ンスツルメント社、シグネティックス社等が製造してい
る部品番号ＳＮ７４Ｓ７４のフリップ・フロップを使用
し、クロック入力が二進数１状態にある場合、セット作
動の効果を実現するにはクロック入力が二進数０状態に
ある際にかかる時間の２倍を必要とする、従って、許可
フリップ・フロップ２２のクロック入力をアース接続す
ることにより理解される如く、これは当該許可フリップ
・フロップ２２に対する早いセット作用を確実にし、従
って、要求フリップ・フロップ１７に対する論理回路の
速度増加を可能にすることが望ましい。このため及びス
レーブからの応答がある迄要求フリップ・フロップ１７
を有効にリセットすべきでないという事実から、素子３
５．３７は現在説明されている如く論理回路内で接続さ
れる。

然し乍ら、こうした説明の前に、許可フリップ・フロッ
プ２２のＱパー出力と要求フリップ・フロップ１７のク
ロック入力の間に直接インバーターを設けることは、こ
れが要求フリップ・フロップ１７のクロック入力に通常
の二進数０状態を提供する場合でも十分でないことに注
目すべきである。

この状態は許可フリップ、フロップ２２がセットされる
時当該フリッグ・フロップのＱパー出力から二進数１よ
り二進数０への遷移が要求フリップ・フロップ１７のク
ロック入力を事前に即ちスレーブ・ユニットからの応答
が何になるかを知る前に可能にするような二進数０より
二進数１への遷移になることから十分ではなくなる。

従って、素子たるインバーター３５は素子たるフリップ
・フロップ３７と共に提供される。要求フリップ・フロ
ップ１７と同様、フリップ・フロップ３７のクロック入
力は二進数０から二進数１状態への遷移がある迄、即ち
換言すれば正遷移がある迄、可能化されない。従って、
これは以前説明した如く、許可フリップ・クロップ２２
がＮＯＲゲート２１によってリセットされる場合、受取
られる。

フリップ・フロップ３７はクロック入力に加えてセット
（Ｓ）、データ（Ｄ）入力、リセット（Ｒ）入力を含む
。セット入力は正電圧に対するプルアップ抵抗を介して
受信される信号に過ぎないＭＹＰＬＵＰ＋信号によシそ
の入力を二進数１状態にセットすることによって効果的
に不能化される。フリップ・フロップ３７のＤ入力もＭ
ＹＰＬＵＰ＋信号に接続される。通常、ＮＯＲゲート２
６の出力は二進数１であり、そのためインバーター３５
の出力（ＢＳＤＣＮＤ＋０）は二進数０である。これら
の状態は、占有期間／コール期間９−Ｃ１即ち占有期間
／コール期間９−Ｃに受信器２４、ＮＯＲゲート２６と
関連ある遅延時間を加えた直後にＢＳＤＣＮＮ＋信号が
二進数０状態になる場合に変えられる。従って、占有期
間／コール期間９Ｃ後間もなく、ＮＯＲゲート２６の出
力は二進数０状態に変化し、かくして二進数１状態をフ
リップ・フロップ３７のＲ入力部に与える。二進数１状
態から二進数０状態への変化はフリップ・フロップ３７
をリセットし、かくして二進数Ｏ状態をフリップ・フロ
ップ３７のＱ出力（ＭＹＲＥＱＲ＋）に与えることに注
目されたい。インバーター３５の出力における二進数１
状態はＢＳＤＣＮＮ−信号が二進数０である限シ続き、
しかる後は遅延線２５の遅延時間に一致して６０ナノ秒
続行する。許可フリップ・フロップ２２がリセットされ
た後間もなく及びＢＳＤＣＮＮ−信号がＮＯＲゲート２
６の出力に影響を及ぼす前に、フリップ・フロップ３７
のクロック入力はそのＤ入力部における二進数１状態が
フリップ・フロップ３７のＱ出力を二進数０から二進数
１状態に変化させて要求フリップ・フロップ１７をクロ
ックするよう可能化される。第９図のタイミング図に示
されるＢＳＤＣＮＤ−信号に関連して理解される如く、
ストローブ信号即ちＢＳＤＣＮＤ＋信号が最早存在しな
い時点、更に詳細には応答期間９Ｇにおいて、ＮＯＲゲ
ートの出力は二進数１状態に変化し、かくしてインバー
ター３５の出力を二進数１状態から二進数０状態へ変化
させ、かくしてフリップ・フロップ３７をリセットする
。これによってフリップ・フロップ３７のクロック入力
の可能化前にフリップ・フロップ３７がリセットされる
ことが確実になる。

しかる後、二進数０状態は前述の作動が再度開始される
迄フリップ・フロップ３７のＱ出力信号ＭＹＲＥＱＲ＋
にて存在し続ける。

以前説明した如く、要求フリップ・フロップ１７のＱ出
力とＮＡＮＤゲート１９の間の接続は共通母線２００上
のユニットの位置に依存している。

更に詳細には、要求フリップ・フロップ１７とＮＡＮＤ
ゲート１９の間の当該接続における素子２８は最高プラ
イオリティ・ユニットでない全てのユニットに対して直
接接続される。高プライオリティ・ユニットであるユニ
ットに対し、更に詳細には第２図の図解による、メモリ
ー２０２に対し、素子２８は遅延線１３に類似した遅延
素子であり、図解の便宜上、２０ナノ秒の遅延を含むも
のとして示しである。この理由は最高プライオリティ・
ユニットにおいてＮＡＮＤゲート１９の上位９個の入力
が二進数１信号であるためである。この二進数１信号は
接続されたプルアップ・レジスターにより９個のライン
の当該各ラインに対して提供され、当該プルアップ・レ
ジスターの他端部はＭＹＰＬＵＰ＋信号が前述の如く接
続される様式と同様、正電圧源に接続される。ＮＡＮＤ
ゲート１９に対する９個の各入力が二進数１でありＢＳ
ＤＣＮＢ−信号が通常二進数１であって更にユーザー準
備信号（図面のＭＹＤＣＮＰ＋）が二進数１状態にある
と仮定し、最高プライオリティ・ユニットのプライオリ
ティ論理回路内に遅延素子２８が無い場合、当該最高プ
ライオリティ・ユニットは常時、遅延線１３によシ提供
される遅れに影響を与えずに、母線に対するアクセスを
得る。従って、遅延素子２８内に遅延を与えることによ
り、これは最高プライオリティ装置が例えばその要求フ
リップ・フロップ１７をセットする時間の後、２０ナノ
秒の時間に亘りその許可フリップ・フロップをセットさ
せないようにする。最高プライオリティ・ユニット内に
あって遅延素子２８と並列の状態で、直結部分には例え
ば第１０図の論理回路内のレース状態のために要求フリ
ップ・フロップ１７のＱ出力部に発生する一時的なパル
スが原因でＮＡＮＤゲート１９の可能化を避けるようＮ
ＡＮＤゲート１９に対する他の入力も設けることが出来
る。

プライオリティ・ユニットも他のユニットの母線サイク
ル中、共通母線２００に対するアクセスを得るのが阻止
される。これは実際上他の母線サイクルがプロセス中で
あれば信号ＢＳＤＣＮＢ−が二進数０になるためである
。最高プライオリティ・ユニットのプライオリティ論理
回路のこの禁止が他の方法にて達成出来ることは理解出
来る。例えば、前述の米国特許で説明された如く、遅延
線１３の出力はＮＡＮＤゲート１９の他の入力に接続可
能であり、その場合、各ユニットの各プライオリティ論
理回路に対し、これは最高プライオリティ・ユニットの
プライオリティ論理回路内でＮＡＮＤゲート１９の１入
力におけるＢＳＤＣＮＢ−信号の必要及び遅延素子２８
の必要を再度生じさせる。然し乍ら、本明細書に示した
如く高速度を要求する論理回路においては、ピック・ア
ップされる構成要素に依存するローディング効果が問題
を呈する。従って、本明細書で説明した技術によって、
遅延線１３には３素子ロードとは異なる２素子ロードが
含まれる。こうしたローディング問題はドライバーを設
定するか又は遅延線１３の出力部における成分を増幅す
ることにより防止され、当該遅延線ドライブの出力はロ
ーディング上の問題を呈さずにＮＡＮＤゲート１９、Ｎ
ＯＲゲート１４、ＡＮＤゲートに接続される。然し乍ら
、これは当該ドライバー素子を介した遅延進展によシ決
定される因子によってブライオリティ論理回路の作動を
遅くする効果を有している。

メモリー制御母線インターフェース論理ここで第１２図
に示されたダブル・フェッチ・メモリー制御器を参照す
ると、この論理はメモリー制御器、特に論理に接続され
たメモリー・モジュールを４個まで有するメモリー制御
器の例である。

素子４０によって母線から受取ったアドレスは第３図に
示したフォーマット内に母線アドレス信号ＢＳＡＤＯＯ
＋乃至ＢＳＡＤ０７＋によシ移送される。受信器４０か
らのアドレス信号も以後説明するパリティ・チェック４
７の入力として受取られる。受信器４０からのアドレス
信号とインバーター４１の出力部におけるアドレス信号
もスイッチ４２により受信される。このスイッチは共通
母線２００に接続された大部分の制御器に位置付けられ
、特定の制御器ユニットのアドレスにセットされる。装
置の制御器の場合、このスイッチは罐を指定する目的に
使用される値にセットされる。メモリー制御器の場合、
このスイッチは特定のメモリー制御器により制御される
メモリーのアドレスにセットされる。１６個のリード線
がスイッチにて受入れられ、８個のみがその出力部にお
いてマルチ入力ＮＡＮＤゲート４３に接続される。素子
４０の入力側にある母線アドレス・リード線はメモリー
制御器により制御される所望のメモリー・ブロックの適
当なアドレスを反映するよう設定されるビットに対して
の二進数０である。従って、素子４０にょり提供される
本発明の場合、二進数１信号は二進数０として共通母線
２００上にて受入れられるアドレスのビットに対するス
イッチ４２の非反転入力部に提供される。同様にして、
インバーター４１からの８個の出力リード線はアドレス
・ビットが共通母線２００上の入力するアドレス・ビッ
ト内の二進数１である位置に対し二進数１を有している
。相互に補填し合うスイッチ４２の２個の入力部に信号
がある状態で、ヘキサデシマル・スイッチ又は複数個の
トグル・スイッチ、更に詳細には非集合８極２位置スイ
ッチである当該スイッチは、正しいメモリー・アドレス
に対し全ての二進数１信号がスイッチ４２の８個の出力
部に表われるようセットされる。従って、マルチ入力Ｎ
ＡＮＤゲート４３は全ての二進数１信号を受信し、それ
が適当なメモリー・アドレスであれば且つそれが以後説
明される如くメモリー・サイクルであれば、その出力部
に二進数０を提供する。スイッチ４２は比較器の機能を
提供するよう配列され、ゲート作用の少なくとも１つの
レベル、従って関連ある遅延進展に対する必要を不要に
することが理解出来る。更に、スイッチは特定のメモリ
ー制御器のアドレスを変えて、システムが構成される様
式を簡略化する簡易な装置を提供する。メモリー基準信
号（ＢＳＭＲＥＦ＋）が２進数１であシ、スイッチ４２
で比較されるアドレスがスイッチ４２の出力部に全ての
二進数１を発生する場合、マルチ入力ＮＡＮＤゲート４
３はＮＡＫ、ＷＡＩＴ、ＡＣＫの各信号を発生させる目
的に利用される３個のＮＯＲゲート４４、４５、４６の
各ＮＯＲゲートの入力部にて受信される２進数０信号を
ＭＹＭＡＤＤ−ラインに提供するよう完全に可能化され
る。メモリーは実際上、ＢＳＭＲＥＦ＋信号が正確な二
進数状態にない場合、指定出来ない。

図示の如く、アドレス・ビットはパリティ・チェック４
７の入力部に受入れられ、当該パリティ・チェックはそ
の他に母線を介して受信されるアドレスパリティである
ＢＳＡＰ００＋ビットを受取る。

パリティ・チェック４７は９ビット・パリティ・チェッ
クを行ない、そのＱバー出力部にＭＹＭＡＤＰ−の名称
を付けた信号を発生し、当該信号は二進数０が部分的に
ＮＯＲゲート４４、ＮＯＲゲート４５、ＮＯＲゲート４
６を可能化する場合、パリティが正しいことを示す。

ＮＯＲゲート４４．４５．４６に対する第３入力はマル
チプレクサ−４８から受信される。マルチプレクサ−４
８は、−例として、この特定の制御器に接続可能なメモ
リー・モジュ−ルの１つ又は４個全てが事実上システム
内に存在するか否かを示すＭＹＭＯＳＡ−乃至ＭＹＭＯ
ＳＤ−の名称が付けられた４個の入力を受入れる。これ
はメモリーに完全なメモリー・モジー−ル配列を持たせ
るか又は部分的な配列を持たせ、即ち、当該メモリー・
モジュールの１つのみがシステム内に接続される。ダブ
ル・フェッチ要求に応答してメモリー制御器が２個のワ
ードにより応答するよう、制御器内には２個又は４個の
メモリー・モジュールが存在しなければならない。第１
ワードを含むメモリー・モジュールのみが制御器内に存
在する場合、制御器は当該ワードで応答し、第２ワード
が続かないことを示す。第１ワードを含むメモリー・モ
ジュールが制御器内に存在しない場合、制御器は全く応
答しない。これらの４個のメモリー・モジュールは更に
指定され、マルチプレクサ−４８を介して試験され、そ
れらが２個の巻線アドレス信号ＢＳＡＤ０８＋とＢＳＡ
Ｄ２２＋によシ設定されるか否かを決定する。マルチプ
レクサ−４８はテキサス・インスツルメント社製の部品
番号７４Ｓ１５１を有する装置に出来る。

マルチプレクサー出力信号の二進数０状態は、メモリー
・モジー−ルがメモリー制御器内に存在することを示す
。

以前示した如く、各制御器は一般にそれがメモリー又は
他の周辺機器のためであれ、それ自体の特定のアドレス
を有している。従って、メモリー・モジー−ルの完全補
合モジュールが接続された異なっているメモリーに対し
、連続的なメモリー・アドレスが提供される。更に詳細
には、各メモリー制御器が４個のメモリー・モジュール
を連結して有し且つ当該各モジュールが約８，０００ワ
ードの記憶容量を有していると仮定すれば、当該各メモ
リー制御器は３２，０００ワードの記憶に対しアクセス
出来ることになる。

再度、ＮＯＲゲート４４，４５，４６の可能化を参照す
ると、当該各ゲートは、可能化されてこの特定メモリー
制御器からの応答を可能にする目的上、そのメモリー制
御器のアドレスを受入れ、指定モジュールがシステム内
に存在することと、パリティ・チェック４７によシ示さ
れる如くアドレス・パリティが正しいことを示さなけれ
ばならない。ＮＯＲゲートに対する他の入力は現在説明
されている如く、ビジー論理とロック・ヒストリー論理
の組合せから提供される。

メモリー制御器ビジー信号はフリップ・フロップ４９に
より提供され、制御器がデータの読出し又は書込み、メ
モリーの変更又は母線待ちにビジーであることを示す。

このＤ型式のフリップ・フロップ４９はＢＳＤＣＮＮ＋
信号によりクロックされる。

メモリー・モジュールがビジーであれば、ＷＡＩＴ信号
が発生される。従って、フリップ・フロップ４９のＱバ
ー出力におけるＭＹＢＵＳＹ−信号が二進数０であれば
、これは、他の状態に合えば、ＮＯＲゲート４５を完全
に可能化し、素子５６内の関連あるフリップ・フロップ
をセットする。この点において、このフリップ・フロッ
プ素子５６は二進数０から二進数１へのＢＳＤＣＮＢ−
遷移が第１１図に示されたゲート２６Ｍの出力に表われ
る場合インバ−ター６３を介してクリアされることに注
目されたい。ＮＯＲゲート４６の１つの出力に連結され
たＭＹＢＵＳＹ＋信号により示される如く二進数０がル
リップ・フロップ４９のＱ出力部に発生する際、確認信
号が発生されることになる。ＷＡＩＴ信号はメモリーが
依然ビジーであるので極めて短かい遅延があることを意
味することも注目されたい。

ＡＣＫ、ＮＡＫ又はＷＡＩＴ信号のどの信号を発生すべ
きかを示す他の状態は、以前示した如く作動に関与出来
る他のロックされたユニットを伴なわずに装置が特定の
メモリー位置にアクセス出来るようにするマルチ・サイ
クル母線移送を含むロック信号である。このロックされ
た作動の効果はメモリー制御器のビジー状態を成る種の
作動に対する単一サイクルの完了を過ぎても続行をさせ
ることにある。シーケンスの最後のサイクル完了前にロ
ック作動を開始しようと試みる装置はＮＡＫ信号を受信
する。然し乍ら、メモリーは現在説明をされる如くメモ
リー要求に対して依然応答する。これらのサイクルの間
に介在する時間は移送に含まれない他のユニットにより
使用可能であることに注目される。ロック作動は主とし
て、例えば、メモリーの如き同じンースを２個以上のユ
ニット又は装置が分割することが望ましい場合に使用さ
れる。

任意個数の母線サイクルを含むことが出来るロックされ
た作動は分割された母線の制御を行表う特定のユニット
又は装置によりアンロックされる。

分割された母線がロックされる間に、分割された母線に
アクセスを希望する他のユニットは当該他のユニットが
ロック制御信号を提供する場合にロック・アウトされる
。ロック制御信号が提供されない場合、当該他のユニッ
トは例えば緊急要求又は緊急処理のためその分割された
母線に対するアクセスを得ることが出来る。ロック制御
信号を与えるユニットが分割された母線に対するアクセ
スを得る前に当該ユニットは当該母線を試験してそれが
ロックされた作動に含まれるか否かを検討し、次に、同
じ母線サイクル中に当該母線がロックされた作動に含ま
れない場合は、当該ユニットは当該母線に対するアクセ
スを得ることが出来る。

従って、母線を分割するロックされた作動は適当な制御
を出す即ちロック制御信号を出すこれらのユニットの間
で有効であり、例えば情報のテーブルを記憶出来るメモ
リーの一部分を分割する目的に使用可能な作動であるこ
とが理解出来る。更に、ユニツトの中の１つのユニット
が分割された母線内の情報を変更することを希望する場
合には、他のユニットは、部分的にのみ変更された情報
に対するアクセスを得ず、むしろ当該変更全てが行なわ
れた後にのみアクセスが許されるようロック・アウトさ
れる。そうした場合、読出し修正書込み作動が含まれる
。ロックされた作動を使用することによりマルチプロセ
ス・システムがサポートされることが理解出来る。例え
ば、２台の中央処理装置が同じ共通母線２００に接続さ
れた状態にある場合、両装置は、ロックされた作動が行
なわれれば母線に接続されたメモリー・ユニットを妨害
無しに分割することが出来る。

理解される如く、ロックされた作動に対するＢＳＳＨＢ
Ｃ信号は奇声説明して来たものとは幾分異なった様式で
使用されることに注目をされたい。ロックされた作動中
に、ＢＳＳＨＢＣ−信号は、分割された母線に対する試
験によるアクセスの獲得と、作動のロックと、そのロッ
クされた作動を完了した時点にその分割された母線をア
ンロックする目的で母線を分割しようとするユニットに
より出される。

従って、第１２図から理解出来るように、セットされれ
ば、ロックされた作動が進行中でＮＡＫ信号がドライバ
ー５９を介して要求ユニットに対し出され得ることを示
すロック・ヒストリー・フリップ・フロップ５０が提供
される。第１２図の論理回路が、分割された母線に対す
る共通母線２００インターフェース論理を表わすと仮定
すれば、ＢＳＬＯＣＫ＋信号（二進数１状態）がＡＮＤ
ゲート５２と素子５６のフリップフロップＤ３により受
信される。かくして、素子５６はＡＮＤゲート５１の一
方の入力部に受信されるＭＹＬＯＣＫ＋信号を発生する
。ロック・ヒストリー・フリップ・フロップがセットさ
れない場合、ＮＡＫＨＩＳ＋信号は二進数０となり、か
くしてＡＮＤゲート５２に対する他の２個の入力状態と
は無関係にＮＯＲゲート４６に対する一方の入力部に二
進数０を発生する。ＮＯＲゲート４６の全入力部が二進
数０を受信し、かくして、このユニットと装置に対する
現在のアドレスが受信されたことと、共通素子即ちバッ
ファーがビジーでないことを示す場合には、ＡＣＫ信号
がＢＳＬＯＣＫ＋信号に応各信号素子５６とドライバー
６１を介して発生される。ＡＣＫ信号（ＭＹＡＣＫＲ＋
）はロックされる作動の開始時にＢＳＬＯＣＫ＋信号の
二進数０状態で受信されるロック・ヒストリー・フリッ
プ・フロップ５０のＤ入力部におけるＢＳＳＨＢＣ−信
号の二進数１状態に応答してＡＮＤゲート５１に完全に
当該ロック・ヒストリー・フリップ・フロップをセット
させることが出来る。従って、同じ母線サイクル中に試
験とロック作動が実施される。

ロック・ヒストリー・フリップ・フロップ５０がＢＳＬ
ＯＣＫ＋信号とＢＳＳＨＢＣ−信号の二進数１状態を受
信した時点にすでにセットされていれば、二進数１信号
がＡＮＤゲート５２の出力部に発生され、かくしてＮＯ
Ｒゲート４４、合った他の全ての状態にＮＡＫ信号を発
生させることが出来るようインバーター５８の出力部に
二進数０状態を発生させる。

従って、試験とロック作動は他のユニットが分割された
母線の使用を禁止するＮＡＫ応答を発生させたことにな
る。

分割された母線を使用するユニットがその作動を一旦完
了すると、尚該ユニットはその母線をアンロックしなけ
ればならない。これはユーザー・ユニットからＢＳＬＯ
ＣＫ＋信号の二進数１状態と、ＢＳＳＨＢＣ−信号の二
進数０状態をユーザー・ユニットから受信することによ
り行なわれる。これはＢＳＳＨＢＣ−信号の二進数０状
態のため第１２図の論理回路にＡＣＫ応答を可能ならし
め、ＡＮＤゲート５１を可能にし、かくしてロック・ヒ
ストリー・フリップ・フロップ５０を効果的にリセット
させることが出来る。この分割された母線は現時点で他
のユニットに対するＡＣＫ応答を自由に行なう。

分割された母線もロック・ヒストリー・フリップ・フリ
ップ５０のクリア入力部における母線クリア信号（ＢＳ
ＭＣＬＲ−の二進数０状態）によりアンロック出来る。

分割された母線はＢＳＬＯＣＫ＋信号の二進数１状態を
呈する他のユニットをロック・アウトするだけであるこ
とが理解出来る。例えば、ＮＡＫＨＩＳ＋信号が二進数
１となるよう、分割された母線のヒストリー・フリップ
・フロップをセットさせた当該母線に対するアクセスを
得ることをユニットが希望する場合、従って、ＢＳＬＯ
ＣＫ＋信号が二進数０である場合、ＡＮＤゲート５２の
出力は二進数０となシ、かくして、ＮＡＫ応答を不能に
し、他の状態に応じてＷＡＩＴ又はＡＣＫ応答を可能化
する。従って、ユニットはその母線がロックされた作動
に含まれる場合でもその分割された母線に対するアクセ
スを得ることが出来る。

従って、制御器のいずれか１つの制御器からＷＡＩＴ信
号を発生させると高プライオリテイの制御器の装置は母
線サイクルのシーケンス内に入ることが出来、必要に応
じて母線を使用することが出来る。サービスを要求して
いる高プライオリテイ・ユニットが無い場合は、マスタ
ーによる確認が得られてＷＡＩＴ状態を終了させる迄、
特定のマスター／スレーブ配列が維持されることになる
。これに引続いて、母線を使用する他の使用が可能とな
る。

従って、ＢＳＤＣＮＮ十信号はスレーブに３個の応答の
いずれか１つ、ＮＡＫ、ＷＡＩＴ又はＡＣＫ信号の１つ
を発生させることが出来る。これらの応答のいずれか１
つの応答の終了時に、新たなプライオリテイ・ネット・
サイクルが発生し、この特定の装置は母線に対するアク
セスを得るか又は他の高プライオリティ装置が母線を占
める。この時点において母線上の信号状態はユニットに
対して内部に示される信号とは二進数状態上、反転して
いる。例えば、母線要求信号は例えば第１０図のドライ
バー１８と受信器１１の間の母線上に、制御器自体内の
成る状態とその反対の状態を以って表われる。更に、以
前示した如く、母線上に接続された制御器の間の第４応
答は応答が全くない応答である。従って、マスターの１
つがメモリーからサービスを要求しており、このメモリ
ーがシステム内に装備されていない場合、当技術で公知
のタイム・アウト素子が例えば５マイクロ秒の如き成る
時間後に信号を発生し、かくして、ＮＡＫ信号を発生す
る。この時点に、中央処理装置はトラップ・ルーチンの
インターラプド等により作動することが出来る。

以前示した如く、情報がメモリーから移送されている時
、メモリーは絶対ＮＡＫ又はＷＡＩＴ信号を受信出来な
い。これは本発明の装置の固有のプライオリティ配列の
ためである。メモリーは最高プライオリティ装置である
。ユニットがメモリーに対し情報移送を要求した場合、
ユニットは任意の時点に情報を期待することが出来る。

ユニットがメモリーに対してＷＡＩＴ又はＮＡＫ信号を
発生する場合、メモリーは最高プライオリティ装置であ
るので、メモリーはデータ移送を要求した特定の制御器
に対するアクセス獲得を試み続けることが出来、更に母
線をハング・アップ出来、即ち以前アクセスを要求した
特定の制御器によりデータが受取られる迄、メモリーが
最高プライオリティ装置のため、母線に対しそれ以上の
データ移送を効果的に不能化させることが出来る。実際
の作動上、第１１図のメモリー制御器論理から理解され
る如く、メモリーに対するＷＡＩＴ又はＮＡＫ応答は結
果的にＮＯＲゲート２１Ｍの入力部に表われるＢＳＷＡ
ＩＴ＋又はＢＳＮＡＫＲ＋信号によりメモリー許可フリ
ップ・フロップ２２Ｍをリセットさせるととになる。こ
の結果、ユーザー・フリップ・フロップ１５Ｍはダブル
・ワード関連論理９４、ＮＯＲゲート２９Ｍを介してリ
セットされ、その結果、要求フリップ・フロップ１７Ｍ
がリセットされる。とれらのフリップ・フロップのリセ
ット作用の効果は、メモリーに対するＷＡＩＴ又はＮＡ
Ｋ応答が効果的にメモリー内で再びデータを要求ユニッ
トに移送させないことになって、そのため事実上データ
が失なわれることにある。従って、データを受取るメモ
リーからの要求に応答して確認信号のみを作成出来る。

然し乍ら、制御器はデータの損失を伴なわずに他の制御
器に対してＮＡＫ又はＷＡＩＴ信号を発生させたり又は
処理装置を制御することが出来る。その他に、一般的な
原則は、１つの制御器が高プライオリティの制御器から
情報を要求すれば、要求する側の制御器は情報を受入れ
る準備状態になければならず、従ってＡＣＫ信号で応答
しなければならないととである。

装置が準備状態になければ、他の状態に合っているＮＡ
Ｋ信号が発生される。ＷＡＩＴ信号よりもむしろＮＡＫ
信号が発生される理由は、典型的には、制御器２１０の
如き制御器がビジーであればミリ秒に亘ってビジーであ
るよりもむしろ２〜３マイクロ秒以上ビジーになるとい
う事実のためである。

従って、マスターに対する指示が、マスターが拭動中で
あることになっている場合、サイクル・タイムが浪費さ
れることになろう。むしろ、その指示は、母線サイクル
の使用を不要とするよりもむしろ要求ユニットがデータ
処理を実施して、システム全体の応答を遅延させるとい
った内容にすべきである。要求ユニットが実施しなけれ
ばならないことは、その便宜上、目的ユニットを再度試
みることである。

再度第１２図のメモリー・ビジーたるフリップ・フロッ
プ４９の作動を参照すると・データ入力は母線作動に対
して非同期状態のＭＯＳＢＹ＋信号を受信するため接続
されている。この信号は制御器に対する母線上で発生し
ている作動とは無関係に任意の時点に受信可能である。

フリップ・フロップ４９のクロック入力部においてＢＳ
ＤＣＮＮ＋信号がマスターから受信されると、メモリー
の状態、即ちメモリーがその時点にビジーであるか否か
についてヒストリーが記憶される。従って、これは母線
サイクルに対する応答での混乱を防止する。フリップ・
フロップ４９により与えられるヒストリー保持を伴なわ
ずに、ＷＡＩＴ状態時に母線サイクルを開始させること
及びＡＣＫ状態を発生する状態で同じ母線サイクルを終
了させることが可能となる。

従って、エラー状態になる同じ母線サイクル中に両方の
応答が行なわれる。ヒストリーのフリップ・フロップ４
９を使用することによシ、応答は、ＢＳＤＣＮＮ＋信号
の受信時に制御器が存在していた状態に関して固定され
、かくして非同期的応等を可能にし、メモリー速度の許
容誤差又は差とは無関係となる。

ダブル・フェッチ作動応答サイクル 前掲の説明は、マスターとしての中央処理装置がメモリ
ーのダブル・フェッチ要求を行ない、メモリー制御器が
要求の受入れ又は拒絶のいずれかで応答するダブル・フ
ェッチ作動の第１母線サイクルの説明を完了するもので
ある。メモリー制御器がマスターで中央処理装置がスレ
ーブである第２、第３母線サイクルについてここで説明
する。

これら２つの母線サイクルにおいて、メモリー制御器は
母線を指定し、要求された情報をその受入れる中央処理
装置に対する母線上に設定する。ここで第１１図、第１
１Ａ図、第１３図、第１３Ａ図を参照して、これら２個
の母線サイクルにつき説明する。

メモリー制御器プライオリティ回路網論理第１１図は各
メモリーが母線サイクルを要求し、タイ・ブレーキング
を実施し、データ・サイクル・ナウ（ＢＳＤＣＮＮ−）
信号を発生することを要求する論理回路を示している。

母線上のその他全てのユニットはハンド・シェーキング
機能に対して同様の論理を有し、例えば、中央処理装置
は第１０図に示したプライオリティ回路網論理を有して
いる。

第１１図にはダブル・フェッチ作動中にメモリーのハン
ド・シェーキングを改める論理も示してある。このダブ
ル・ワード関連論理たる素子９４は第１１Ａ図に更に詳
細に示してある。第１０図と第１１図のプライオリティ
回路網論理の間の論理素子とその機能上の類似性から、
以後その相違点についてのみ説明する。即ち、第１１図
において、素子１０Ｍ、１１Ｍ、１３Ｍ、１４Ｍ、１６
Ｍ、１８Ｍ、２０Ｍ。

２１Ｍ、２２Ｍ、２３Ｍ、２４Ｍ、２５Ｍ、２６Ｍは第
１０図の素子１０乃至２６と類似しており、同様に機能
する。第１１図の素子１２Ｍ、１５Ｍ、１７Ｍ、１９Ｍ
。

２８Ｍ、２９Ｍは各々第１０図の素子１２乃至２９に類
似しており以後その相違点についてのみ説明する。

母線要求はメモリーが以前要求されたデータを移送する
準備状態にある時のみ（即ち、応答第２半母線サイクル
の開始中）メモリーにより行なわれる。再び第１１図を
参照すると、メモリーが要求を受入れ、ＭＯＳメモリー
・リフレッシュ・サイクルを実行していない時、第１１
Ａ図のメモリー・タイミング発生器９５はライン１８５
を介してユーザー・クリップ・フロップ１５Ｍのクロッ
ク（Ｃ）入力に接続されるクロック機能信号ＤＣＮＮＧ
Ｏ−を発生する。信号ＣＤＮＮＧＯ−が二進数０がら二
進数１状態へ移される際、ライン１８４を介してユーザ
ー・クリップ・フロップ１５ＭのＤ入カ部に接続される
第１１Ａ図のＮＯＲゲート８７からのＩＮＲＥＤＹ−信
号はユーザー・フリップ・フロップ１５ＭのＱ出信号Ｉ
ＮＲＥＤＹ−は二進数１であるので、ユーザーフリップ
・フロップ１５Ｍの格納された要求信号ＳＴＲＥＱＱ＋
たるＱ出力信号は二進数１となる。ユーザー・フリップ
・フロップ１５Ｍのセット（Ｓ）入力は正電圧に対する
プルアップ抵抗を介して受信される信号に過ぎないＭＹ
ＰＬＵＰ十信号によってその入力部を二進数１状態にセ
ットすることにより効果的に不能化される。未解決の他
の母線サイクル要求がない場合（信号ＢＳＲＥＱＴ−は
二進数１である）、データ・サイクルは進行中、信号で
はなく（信号ＢＳＤＣＮＮ−は二進数１である）、シス
テムは開始から全ての論理をクリアしておらず（信号Ｂ
ＳＭＣＬＲ−は二進数１である）、従ってＮＯＲゲート
１４Ｍの出力たる信号ＢＳＢＳＹ−は二進数１である。

母線クリア信号（ＢＳＭＣＬＲ−）は、第１０図のＡＮ
Ｄゲート１２に対する入力たるマスター・クリア信号Ｍ
ＹＭＣＬＲ−を置換する第１１図のＡＮＤダート１２Ｍ
に対する入力である。従って、二進数１状態になる格納
された要求信号５ＴＲＥＱＱ＋はＮＡＮＤゲート１６Ｍ
に対する２個の入力を二進数１にし、その結果ＮＡＮＤ
ゲート１６Ｍの出力は二進数０となる。要求クリップ・
フロップ１７Ｍのセット入力部における二進数０の発生
の結果、要求フリップ・フロップ１７Ｍがセットされる
。要求フリップ・フロツプ１７Ｍのクロック入力はアー
スされているので、要求フリップ・フロップ１７Ｍの二
進数０はＮＡＮＤゲート１６Ｍの出力によってのみセッ
トされる。

要求フリップ・フロップ１７ＭのＱ出力を二進数０状態
にセットする結果、他のあり得る同時的な要求（若し、
あれば）に対するこの母線要求のプライオリティを比較
する目的で母線タイ・ブレーキング回路網、ＮＡＮＤゲ
ート１９Ｍに対する要求が行なわれることになる。同時
に、要求フリップ・フロップ１７ＭのＱ出力は母線トラ
ンシーバ−へ送られ、そこでドライバー１８Ｍにより反
転されて母線上で要求信号（ＢＳＲＥＱＴ−）となる。

信号ＢＳＲＥＱＴ−が二進数０になる時、これは他の格
納された要求がシステム内の他の要求クリップ・フロッ
プ１７Ｍをセットするのを防止する。ユニットはそのユ
ーザー・フリップ・フロップ１５Ｍをセットすることに
よって母線サイクルを要求出来るので、１個以上の要求
フリップ・フロップ１７Ｍが所定時間にセット出来、各
々が将来あり得るビジー・サイクルを表わす。同時的な
要求がある場合、ＮＡＮＤゲート１９Ｍは適当な許可フ
リップ・フロップ２２Ｍをセットすることにより最高プ
ライオリティ要求ユニットに対しデータ・サイクルを許
可する。

データ・サイクルを任意のユニットに対して許可するた
め、ＮＡＮＤゲート１９Ｍはその人力タイ・ブレーキン
グ信号、二進数１を全て有していなければならない。第
１０図に関連して以前説明した如く、最高プライオリテ
ィ・ユニットたるメモリー内の素子２８Ｍは遅延素子１
３Ｍと類似している遅延素子であり、当該遅延素子は図
解目的上２０ナノ秒の遅れを呈することが出来る。最高
プライオリティ・ユニット内の素子２８Ｍに遅延を生じ
させずに、当該最高プライオリティ・ユニットは常時、
遅延線１３Ｍにより与えられる遅延に影響せずに母線に
対しアクセスする。従って、素子２８Ｍ内に遅れを与え
ることによって、これは最高プライオリティ装置たるメ
モリーが、その要求フロップ・フロップ１７Ｍをセット
する時間の後の例えば２０ナノ秒の遅延期間に亘りその
許可フリップ・フロップ２２Ｍをセットするのを阻止す
る。例えば、第１１図の論理回路内のレース状態が原因
で要求フリップ・フロップ１７ＭのＱ出力部に一時的に
パルスが発生されるため、ＮＡＮＤゲート１９Ｍの可能
化を回避するよう、最高プライオリティ・ユニット内に
社要求フリップ・フロップ１７ＭのＱ出力からＮＡＮＤ
ゲート１９Ｍの入力に到る直結状態も遅延素子２８Ｍと
平行に設けることが出来る。メモリーは母線サイクルが
許可される時点までに準備状態になることを予期してそ
の要求フリップ・フロップ１７Ｍをセットすることによ
り予め母線を要求することはないので、第１０図の中央
処理装置プライオリティ回路網論理に関連して前述した
如く信号ＭＣＤＣＮＰ＋に対応する、ＮＡＮＤゲート１
９Ｍへの入力としてのユーザー準備信号は存在しない。

ＮＡＮＤゲート１９Ｍに対する他の入力は第１０図のＮ
ＡＮＤゲート１９の入力と類似の様式で作動する。各ユ
ニットは母線要求を行なう際、そのＡＮＤダート２０Ｍ
の出力を二進数０にする。従って、ＢＳＭＹＯＫ＋は二
進数０にセットされて母線へ送られ、そこで低プライオ
リティ・ユニット上のタイ・ブレーキング・ゲート、Ｎ
ＡＮＤゲート１９Ｍに対する不能化信号となる。

メモリーは常時母線上で最高プライオリティ位置を占め
る。この位置において、タイ・ブレーキング信号がプル
・アップ・レジスターからの二進数１信号に結合される
。メモリーが信号ＭＹＲＥＱＴ＋を発生する時、システ
ム内に高プライオリティ・メモリー制御器が無い場合は
ＮＡＮＤゲート１９Ｍの入力部に二進数０タイ・ブレー
キング信号が無く、これがＮＡＮＤゲート１９Ｍの出力
を二進数０にさせず且つ許可フロップ・フロップ２２Ｍ
をセットさせない。許可フロップ・フロップ２２Ｍのク
ロック入力が接地されているため、二進数０の許可フリ
ップ・フロップ２２ＭはＮＡＮＤゲート１９Ｍの出力に
よってのみセットされる。

許可フロップ・フロップのセットの結果、許可フリップ
・フロップ２２ＭのＱ出力部における信号ＭＹＤＣＮＮ
＋は二進数１になシ、これは母線トランシーバー２３Ｍ
を介して反転され母線上で信号ＢＳＤＣＮＮ−として送
られる。以後理解される如く、ダブル・フェッチ移送が
ない場合、ライン１８２上の信号ＢＹＤＣＮＮ＋は（ダ
ブル・ワード関連論理９４と関連あるダブル・ワード、
ライン１８３上の信号５ＴＲＥＱＲ＋、ＮＯＲゲート２
９Ｍを介して）ユーザー、フロップ・フロップ１５Ｍも
リセットする。

信号ＭＹＤＣＮＮ＋はメモリー・データ、メモリー標識
コード、その他多くの制御信号も母線上にゲート化させ
る。

ダブル・フェッチ作動中、要求ユニットはダブル・フェ
ッチ信号ＢＳＤＢＰＬ−を母線上で二進数０にセットす
ることによシダプル・ワードが要求されることをメモリ
ーに知らせる。タイミング発生器と母線制御論理の一部
分はダブル・フェッチ・メモリーを以後説明する如く１
個のワードよりむしろ２個のワードで応答させることが
出来る。

ダブル・フェッチ移送のため使用される母線制御と応答
論理について第１１図、第１１Ａ図に示す。ここで第１
１図を参照すると、単一フェッチ移送中に、信号ＭＹＤ
ＣＮＮ＋はメモリーが母線サイクルを許可されて、要求
されたデータ・ワードを送り返す時、許可フリップ・フ
ロップ２２Ｍによって発生される。メモリーのユーザー
・フリップ・フロップ１５ＭはＮＯＲゲート２９Ｍを介
して信号ＳＳＴＲＥＱＲ４−の先端部でリセットされる
。ライン１８３上の信号ＳＴＲＥＱＲ＋は以後理解され
る如く、ライン１８２上の信号ＭＹＤＣＮＮ＋に応答し
てダブル・ワード関連論理９４により発生される。ユー
ザー・フリップ・フロップ１５ＭのリセットはそのＱバ
ー出力たる信号５ＴＲＥＱＱ−を二進数１にし、ＮＯＲ
ゲート７０を介してメモリーの要求フリップ・フロップ
１７Ｍをリセットさせる。要求フリップ・フロップ１７
ＭのリセットでそのＱバー比出力信号ＭＹＲＥＱＴ−は
二進数１になり、ＡＮＤゲート２０Ｍを介して信号ＢＳ
ＭＹＯＫ＋を二進数１にし、かくして次の作動のため母
線をフリーの状態にする。従って、単一フェッチ作動の
場合、第１応答サイクルの発生後に信号ＭＹＤＣＮＮ＋
はユーザー・フリップ・フロッブ１５Ｍをリセットし、
一方、以後理解される如く、ダブル・フェッチ作動にお
いては、ユーザー・フリップ・フロップ１５Ｍがリセッ
トされる前に２個の応答サイクルが要求されることが理
解される。

第１１図はメモリー要求中に母線データ・リード線の内
容を記憶するためメモリー制御器により使用される論理
も図解している。母線データ・リード線信号ＢＳＤＴ０
０−乃至ＢＳＤＴ１５−は第１１図の１６個の受信器９
７によシ受信され、反転される。

その結果生じる信号ＢＳＤＴ００＋乃至ＢＳＤＴ１５＋
はスレーブとしてのメモリー制御器がメモリー要求を確
認する時、第１２図の論理からライン１８６上の信号Ｍ
ＹＡＣＫＲ＋によシンジスター９８内へクロック化され
る。レジスター９８は１６個のＤ型フリップ・フロップ
で構成され、母線データ・リード線の内容を記憶する目
的に使用される。メモリーに対する書込み要求中に、母
線データ・ラインはメモリー内に書込まれるべきデータ
の１６ビット・ワードを含む。メモリー読出し要求中に
、母線データ・ラインは第６図に示したフォーマット内
に要求ユニットのチャンネル番号と機能コードを含む。

読出し要求、単一フェッチ又はダブル・フェッチ読出し
要求の応答サイクル中に、チャンネル番号と機能コード
が第５図に示したフォーマット内の母線アドレス・ライ
ン上の要求ユニットに戻される。チャンネル番号と機能
コードの戻し作用は、マスターとしてのメモリー制御器
が母線使用を許可された際、１６個のドライバー９９に
レジスター９８の内容を母線アドレス・ライン上にゲー
ト化させ得る信号ＭＹＤＣＮＮ−によって行なわれる。

以後理解される如く、応答サイクル中の機能コードの応
答は、データの単一フェッチ要求に応答するメモリー応
答サイクルと処理のダブル・フェッチ・要求に応答する
メモリー応答サイクルの間を中央処理装置が区別出来る
ようにする。

ここで第１１Ａ図を参照すると、メモリーがダブル・ワ
ード読出し要求、ＡＮＤゲート７６の出力を受入れる場
合、メモリーがＭＯＳメモリー・リフレッシュ・サイク
ル内にないと仮定すれば、ダブル・ワード・フェッチ信
号（ＤＦＥＴＣＨ＋）が二進数１になる。ＤＦＥＴＣＨ
＋信号はメモリーに２個の連続するＭＹＤＣＮＮ＋信号
を発生信号とし、当該信号は以後説明する如くマスター
により要求される２個のデータ・ワードを送り出す。マ
スターがダブル・フェッチ要求を行なう場合、母線上の
ＢＳＷＲＩＴ−信号は読出し要求を示す二進数１であり
、従って受信器（反転増幅器）７１の出力は二進数０と
なる。

又、ダブル・フェッチ要求中に、母線上のダブル・フェ
ッチ信号ＢＳＤＢＰＬ−は二進数０であるので、受信器
７２の出力は二進数１となる。フェッチさるべき２個の
ワードの最初のワード即ち母線アドレス・ラインＢＳＡ
Ｄ００−乃至ＢＳＡＤ２２−により指定されるワードを
含むメモリーが特定メモリー内に存在し当該メモリーが
ビジーでない場合、第１２図のメモリー制御器論理はＭ
ＹＡＣＫＲ＋信号を二進数０から二進数１状態に遷移さ
せ、これにより素子７４のＱ出力に対するＤ入力をクロ
ック化させる。即ち、入力Ｄ０における二進数０信号Ｂ
ＳＷＲＩＴ＋はＱ０出力に対しクロック化されて書込み
メモリー信号ＷＲＩＴＭＭ＋を二進数０にし、Ｑバー０
出力読出しメモリー信号ＲＥＡＤＭＭ＋を二進数１にす
る。素子７４のＤ１入力における二進数１のＢＳＤＢＰ
Ｌ＋信号はそのＱ１出力に対してクロック化され、信号
ＭＤＦＥＴＣＨ＋を二進数１にする。メモリー・リフレ
ッシュが非進行中の場合、信号ＲＥＦＣＯＭ−は二進数
１であシ、メモリーが試験中でないためダブル・ワード
禁止が進行中でない場合、信号ＤＷＤＩＮＨ−は二進数
１であり、信号ゲート７５がセットされる場合、信号Ｄ
ＦＨＩＮＨ−が二進数１になる。ＡＮＤダート７６に対
する内入力が二進数１である場合、その出力たる信号Ｄ
ＦＥＴＣＨ＋が二進数１になる。

ＮＡＮＤゲート７８に対する入力部における信号ＭＹＡ
ＣＫＲ＋を一例として１００ナノ秒遅延させることによ
りＤＦＥＴＣＨ＋信号とメモリー・タイミング発生器９
５により発される信号ＤＷＳＥＴ＋信号の一致は、その
出力、信号ＤＷＤＳＥＴ−を二進数０になるようにし、
かくしてダブル・フェッチ・ヒストリー・フリップ・フ
ロップ８０をセットする。ダブル・フェッチ・ヒストリ
ー・フリップ・フロップ８０の目的は、メモリーが母線
の制御を得て２個の応答サイクルの最初の応答サイクル
中に応答する時、それがダブル・フェッチ信号ＢＳＤＢ
ＰＬ−を二進数０にセットしてこれが２個のワードの一
方のワードであることを要求ユニット側に知らせるよう
、そのメモリーがダブル・フェッチ作動に応答している
ことを記憶することにある。ダブル・フェッチ・ヒスト
リー・スリップ・フロップ８０のＱパー出力における二
進数０である信号ＤＷＤＨＩＳ−は、第１応答サイクル
中にメモリーが母線１８２上の二進数またるＭＹＤＣＮ
Ｎ＋信号に応答する時、ＮＡＮＤゲート８１の出力が二
進数０になるのを阻止する。信号ＤＷＤＨＩＳ−による
この禁止はインバーター８２の出力が二進数またる信号
ＭＹＤＣＮＮ＋に応答して二進数１になるのを阻止し、
かくして第１１図のＮＯＲグート２９Ｍを介しメモリー
のユーザー・フリップ・フロップ１５Ｍのりセットを阻
止する・ダブル・フェッチ・ヒストリー・フリップ・フ
ロップによるメモリーのユーザー・フリップ・フロップ
１５のこの棄止はメモリーの要求フリップ・フロップ１
７Ｍのリセットを阻止して結果的にＭＹＲＥＱＴ＋信号
を二進数１にとどめ、更にメモリーはドライバー−１８
Ｍを介して母線サイクルの要求を続行する。

第１メモリー応答サイクル中に、ライン１８２上の信号
ＭＹＤＣＮＮ＋の先端はＮＡＮＤゲート８３の出力部に
ダブル応答信号ＤＷＲＥＳＰ−を発生し、当該信号には
入力としてダブル・フェッチ・ヒストリー・クリップ・
フロップ８０のＱ出力たる二進数１の信号ＤＷＤＨＩＳ
＋を有している。二進数０である信号ＤＷＲＥＳＰ−は
インバーター８４、更に又、ドライバー−８５によって
反転され、二進数０たる信号ＢＳＤＢＰＬ−として母線
へ送られる。信号ＤＷＲＥＳＰ−もダブル・フェッチ・
ヒストリー・フリップ・フロップ８０のＤ入力における
そのＱバー出力をそのＱ出力及びＱパー出力に対してク
ロック化させることにより当該フリップ・フロップをリ
セットする。ダブル・フェッチ・ヒストリー・フリップ
・フロップ８０のこのリセットは結果的にそのＱバー出
力を二進数１にし、そのためＮＡＮＤゲート８１にて発
生する次のＭＹＤＣＮＮ＋信号はインバ−ター８２とＮ
ＯＲゲート２９Ｍを介してメモリーのユーザー・フリッ
プ・フロップ１５Ｍをリセットさせる機能がある。ユー
ザー・フリップ・フロップ１５Ｍのリセットは結果的に
メモリーの要求フリップ・フロップ１７Ｍをリセットさ
せ、その出力における信号ＭＹＲＥＱＴ＋は二進数０に
なり、その結果メモリーは最早ドライバー１８Ｍを介し
て母線サイクルを要求することはない。

本例における要求側ユニットたる中央処理装置は、メモ
リーの許可フリップ・フロップ２２Ｍをリセットする二
進数０たる信号ＢＳＡＣＫＲ−による応答で第１データ
・ワードを確認する。要求ユニットＮＡＫ又はＷＡＩＴ
がメモリー応答サイクルであり又は応答しない場合、デ
ータが失われる。メモリーの要求フリップ・フロップ１
７Ｍは第１メモリ一応答サイクルに応答してリセットさ
れないので、メモリーは二進数０状態にとどまっている
信号ＢＳＲＥＱＴ−を介して母線に要求し続ける。従っ
て、メモリーは第２データ・ワードを送るようＮＡＮＤ
ゲート１９Ｍと許可フリップ・フロップ２２Ｍを介して
二進数１の別のＭＹＤＣＮＮ＋信号を発生する。

ダブル・フェッチ・ヒストリー・フリップ・フロップ８
０は第２応答サイクル中に第１応答サイクルの終了時に
リセットされるので、信号ＭＹＤＣＮＮ＋はユーザー・
フリップ・フロップ１５Ｍと要求フリップ・フロップ１
７Ｍをリセットする。又、信号ＢＳＤＢＰＬ−は二進数
０に励起されず、要求ユニットにより期待さるべき他の
情報が無いことを示す。

何らかの理由で第２データ・ワードがメモリー制御器か
ら得ることが出来ない場合（例えば、中央処理装置がダ
ブル・フェッチ作動を要求してメモリー・アドレスが提
供される場合、即ち、２個のワードの最初のワードのア
ドレスがこの特定メモリー制御器内の最高位置のアドレ
スにある場合）、メモリーはそのリセット入力部におけ
る二進数０たる信号ＤＷＤＲＥＳ−によりＯＲゲート７
７及びインバ−ター７９を介し信号１２ＷＲＥＳ−を介
してダブル・フェッチ・ヒストリー・フリップ・フロッ
プ８０をリセットする。ダブル・フェッチ・ヒストリー
・フリップ・フロップ８０のこのリセットはそのセット
入力部における二進数０たる信号ＤＷＤＳＥＴ−による
そのセット後に発生するが、以後説明する如くメモリー
の第１応答サイクル前、即ち、第２ワードが存在しない
時、メモリー・タイミング発生器９５からのＤＷＤＳＥ
Ｔ＋信号は二進数１状態になり、ＮＯＲゲート９３から
の１２ＷＲＥＳ−信号が発生する前に二進数０状態に戻
る。この場合、メモリー制御器は第１データ・ワードの
デリバリ−中に信号ＢＳＤＢＰＬ−を二進数０にセット
せず、第２ワードが来ないことを要求側ユニットに示す
。

ダブル・フェッチ要求の第１ワードを含むメモリー制御
器と同じメモリー制御器内にダブル・フェッチ要求の第
２ワードが存在するか否かを決定するためアドレス・レ
ジスター８９．９０はマルチプレクサー９１．９２及び
ＮＯＲゲート９３を結合する。この決定はマスター・ユ
ニット、例えば、中央処理装置がダブル・フェッチ要求
を行なう場合以下の如く行なわれる。素子８８は各母線
アドレス信号ＢＳＡＤ００−乃至ＢＳＡＤ２２−に対す
るライン受信器を含み、その反転信号ＢＳＡＤ００＋乃
至ＢＳＡＤ２２＋をアドレス・レジスター８９．９０に
対し利用可能とする。アドレス・レジスター８９．９０
は各々、部品番号がＳＮ７４１９３で例えば、テキサス
・インスルツメント社が製造している型式の６個のカス
ケード同期型４ビツト・アップ／ダウン・カウンターか
ら成っている。これらのアドレス・レジスターはそのロ
ード（Ｌ）入力に二進数０信号を表わすことによりロー
ドされる情報を保持する能力と、又、１増加してその増
加した値を保持する能力を有している。アドレス・レジ
スターは、その＋１入力における信号が二進数０から二
進数１状態に変化する場合その内容を１だけ増加させる
。

マスターのダブル・フェッチ要求サイクル中に、母線ア
ドレス信号はメモリー制御器が二進数１になる信号ＭＹ
ＡＣＫＲ＋によってダブル・フェッチ要求を確認する時
両方のアドレス・レジスター８９、９０内へゲート化さ
れ、当該信号ＭＹＡＣＫＲ＋はインバーター９６を介し
てアドレス・レジスター８９、９０のＬ入力部に二進数
０のＭＹＡＣＫＲ−信号を発生する。従って、第１ワー
ドのアドレスが両方のアドレス・レジスター８９．９０
内にロードされているため、図示せざる他の論理はその
アドレスが偶数か奇数かを決定する。第１ワードのメモ
リー・アドレスが奇数であれば、偶数ワードのアドレス
・レジスター９０の＋１入力部における信号ＭＡＲＥＵ
Ｃ−が二進数０から二進数１に変化し、かくして偶数ワ
ードのアドレス・レジスター９０の内容を増加させる。

同様にして、メモリーからフェッチさるべき第１ワード
のアドレスが偶数である場合、奇数ワードのアドレス・
レジスター８９の＋１入力部における信号ＭＡＲＯＵＣ
−は二進数０から二進数１に変化し、かくしてアドレス
・レジスター８９の内容を増加させるので当該アドレス
・レジスターはメモリーからフェッチさるべき他方の（
奇数の）ワードのアドレスを含む。この時点で、第１ワ
ードのアドレスが奇数であるか偶数であるかには無関係
に、アドレス・レジスター８９は奇数ワード・アドレス
を含み、アドレス・レジスター９０は偶数ワード・アド
レスを含む。マルチプレクサ−９１，９２は、フェッチ
さるべき２個のワードの第２ワードを含む８Ｋメモリー
・モジュールが制御器内に存在するかを決定する際、第
１２図のマルチプレクサー４８と同様の様式を以って作
動する。偶数ワード・アドレス・レジスターにより指定
されるワードが下方１６Ｋワード又は上方１６Ｋワード
内にあるか否かを示すため偶数ワードのアドレス・レジ
スター９０から得られる信号ＭＡＲＥ０８＋を使用する
ことによって、マルチプレクサ−９１，９２は選択的に
入力の１つをその出力にゲート化させる。即ち、信号Ｍ
ＡＲＥ０８＋が二進数０であれば、信号ＭＹＭＯＳＢ−
がマルチプレクサ−９１の出力にゲート化され、信号Ｍ
ＹＭＯＳＡ−がマルチプレクサ−９１の出力にゲート化
される。信号ＭＡＲＥＯ８＋が二進数１である場合、信
号ＭＹＭＯＳＤ−がマルチプレクサ−９１の出力にゲー
ト化され、信号ＭＹＭＯＳＣ−がマルチプレクサ−９２
の出力にゲート化される。

第１２図のマルチプレクサ−４８の説明で前述の如く理
解されるように、メモリー制御器の下方１６ｋワードが
偶数ワードのアドレス・レジスターにより指定中である
ことを示す二進数０に信号ＭＡＲＥ０８＋がなっていれ
ば、マルチプレクサー９１の出力部における二進数０は
メモリー・モジュールＢが存在することを示し、マルチ
プレクサー９２の出力部における二進数０状態はメモリ
ー・モジュールＡが存在することを示す。偶数ワードの
アドレス・レジスターがメモリー制御器の上方１６ｋワ
ード内のワードを指定していることを示す二進数１に信
号ＭＡＲＥ０８＋がなっていれば、マルチプレクサー９
１の出力部における二進数０状態はメモリー・モジュー
ルＤが制御器内に存在することを示し、マルチプレクサ
−９２の出力部における二進数０はメモリー・モジュー
ルＣが存在することを示す。

アドレス・レジスター８９．９０に関連したマルチプレ
クサ−９１，９２の作動の説明は、第１４図を参照して
パウンダリー・ケースを調べることによって最良に実施
可能である。偶数ワードのアドレス・レジスター９０に
含まれたアドレスがメモリーの下方１６ｋワード内にあ
シ、即ち信号ＭＡＲＥ０８＋が二進数０である場合、バ
ウンダリー・ケースは偶数ワードのアドレス・レジスタ
ーが０乃至１６３８２のアドレスを含むケースである。

偶数ワードのアドレス・レジスター９０がアドレス０を
含む場合、奇数ワードのアドレス・レジスター８９は次
に高いワード即ちワード１のアドレスを含まねばならず
、第１１Ａ図のマルチプレクサー９１，９２はメモリー
・モジュールＡ及びＢがメモリー制御器内に存在するこ
とを要する。この場合、偶数ワードのアドレス・レジス
ター９０がアドレス０を含めば、奇数ワードのアドレス
・レジスター８９は、第１１図のメモリー制御器論理が
応答しなかったこと、母線上のアドレスたるフェッチさ
るべき第１ワードのアドレスが制御器内に存在し永かつ
たこと、従って母線上のアドレスがアドレス・レジスタ
ー８９．９０に対してゲート化されなかったことを理由
に、次に低いアドレスを含むことが出来ない。偶数ワー
ドのアドレス・レジスター９０内のアドレスがモジュー
ルＡ内の最後のワード、即ちアドレス１６３８２である
場合、奇数ワードのアドレス・レジスター８９で指定可
能な次に高いワードと次に低いワードがメモリー・モジ
ュールＢ内に含まれ、マルチプレクサー９１，９２はメ
モリー・モジュールＡ、Ｂの存在を示す。信号ＭＡＲＥ
０８＋が二進数１であって偶数ワードのアドレス・レジ
スター内に含まれているアドレスがメモリーの上方１６
ｋワード内にあることを示している場合、マルチプレク
サ−９１、９２はメモリー・モジュールＣ，Ｄの存在を
示す。

メモリーの上方１６ｋワードの場合で偶数ワードのアド
レス・レジスターがメモリー・モジュールＣの第１ワー
ド即ちアドレス１６３８４を指定すれば、マルチプレク
サー９１により存在が示されるメモリー・モジュールＤ
内に次に高いアドレスが含まれ、又は次に低いワード即
ちワード１６３８３が指定されれば、メモリー・モジュ
ールＢの存在はダブル・フェッチ要求が元々性なわれた
時点での第１２図のマルチプレクサ−４８による第１母
線サイクル中に示されたことになる。偶数ワードのアド
レス・レジスター９０がメモリー・モジュールＣ内の最
後のワードのアドレス、即ち、３２７６６を含めば、次
に高いアドレスのワードと次に低いアドレスのワードが
、マルチプレクサ−９１により再度存在が示されるメモ
リー・モジュールＤ内に含まれる。残りの１つのパウン
ダリー・ケースはメモリー制御器上の最後のワード、即
ちアドレス３２７６７をダブル・フェッチ要求が指定す
る場合である。この場合、アドレスが母線からゲート化
されてアドレス・レジスター８９．９０内にロードされ
た後、偶数ワードのアドレス・レジスター９０が１増加
し、結果的に３２７６８のアドレスになる。この結果、
信号ＭＡＲＥ０８＋は二進数０となり、その結果、前述
の内容から理解される如く、特定メモリー制御器上のメ
モリーの下方１６ｋワードを構成するメモリー・モジュ
ールＡ及びＢの存在又は不在をマルチプレクサ−９１，
９２が示すことになる。この場合、ダブル・フェッチ要
求で指定された第１ワードがメモリー制御器上の最後の
ワードであれば、第２ワードは実際上メモリーの下方１
６ｋワード内に存在し、現在のメモリー制御器上には存
在せずに次のメモリー制御器上に存在する。このケース
はアドレスが増加される際ビット位置８外から偶数ワー
ドのアドレス・レジスター９０のビット位置７内への桁
移動に応答して第１１Ａ図の信号ＭＡＲＯＯＬ＋が二進
数１になることにより検出される。マルチプレクサ−９
１、９２の出力、アドレス・キャリー信号ＭＡＲＯＯＬ
＋、インヒビット・ツー・ワード信号ＩＮＨ２ＷＤ±（
通常、二進数０）をＮＯＲゲート９３内へ設定すること
により、その出力たる信号１２ＷＲＥＳ−はダブル・フ
ェッチ要求の第２ワードが特定メモリー制御器内に存在
する場合に二進数１となる。信号１２ＷＲＥＳ−は第２
ワードがメモリー制御器内に存在せず、ＯＲゲーと７７
とインバーター７９を介してダブル・フェッチ・ヒスト
リー・フリップ・フロップ８０のリセットをもたらす場
合、二進数０となる。　　　　′アドレス・レジスター
８９．９０は第１１Ａ図に示されなかった他の論理回路
と共に、偶数ワード及び奇数ワードがメモリー・モジュ
ールから検索される際に当該両ワードを指定する目的に
も使用される。これは２個のワード、即ち、偶数アドレ
スのワードを含むメモリー・モジュールからの１つのワ
ードと、奇数アドレスのワードを含むメモリー・モジュ
ールからの１つのワードをオーパーラップした形態で検
索可能とする。第２ワードの検索は、−例として第１ワ
ードの検索後１５０ナノ秒の僅かの時間後に開始される
。この結果、第１ワードを要求側ユニットに送り、かく
して第２応答母線サイクル中に第２ワードの要求側ユニ
ットへの迅速移送を可能ならしめることによりシステム
・スループットを増加させるような応答母線サイクルの
完了前に第２ワードがメモリー制御器内で利用可能とな
る。

第１１図のメモリー制御器のユーザー・フリップ・フロ
ップ１５Ｍは以下の様式でセットされる。

再び第１１Ａ図を参照すると、前述から理解される如く
、メモリー制御器が読出し要求を確認すると、素子７４
の出力たる読出しメモリー信号ＲＥＡＤＭＭ＋が二進数
１になり、二進数１の開始化信号ＩＮＩＴＭＭ−と関連
してその開始化が進行中でなく、その結果、ＡＮＤゲー
ト８６の出力が二進数１になることを示す。この二進数
１は、二進数１になっているメモリー・リフレッシュ信
号ＲＥＦＣＯＭ−と関連して、メモリー・リフレッシュ
・サイクルが進行中でなく、その結果、ＮＯＲゲート８
７の出力たるライン１８４上の信号ＩＮＲＥＡＤＹ−が
ユーザー・フリップ・フロップ１５ＭのＤ入力部におい
て二進数１になることを示す。−例として二進数０から
二進数１への信号ＭＹＡＣＫＲ＋の遷位後の４００ナノ
秒に、二進数０から二進数１へ遷位するユーザー・フリ
ップ・フロップ１５Ｍのクロック入カにてライン１８５
上の信号ＤＣＮＮＧＯ−が発生すると、Ｄ入力のその中
力部へのクロック化によりユーザー・フリップ・フロッ
プ１５Ｍがセットされる。

このクロック化の発生時にＮＯＲゲート２９Ｍの出力は
二進数１であることに注目されたい。再び、第１１Ａ図
を参照すると、素子７４のフリップ・フロップの出力は
ＮＯＲゲート７３の出力の発生によりクリアされ、信号
ＣＬＲＭＯＤ−は、その入力のいずれかの入力が二進数
０、即ち開始化、母線クリア又はメモリー・リフレッシ
ュの発生になるのに応答して二進数０になることが注目
される。ダブル・フェッチ作動中のメモリー制御器信号
の間のタイミングの関係を以後説明予定の第１４図の下
方部分に示す。

中央処理装置母線インターフェース論理ここで第１３図
の典型的な中央処理装置母線接続論理回路を参照すると
、信号は素子たるドライバー９９内に含まれる受信器に
より母線から受取られる。信号ＢＳＭＲＥＦ−は当該受
信器の１つにより受取られ、受取られているアドレスが
メモリー・アドレスでない場合にはＡＮＤゲート１００
を部分的に可能化するために使用される。信号ＭＹＤＣ
ＮＮ＋は更に中央処理装置が現在の母線マスターでない
（即ち、中央処理装置が母線上にアドレスを設定しなか
った）場合ＡＮＤゲート１００を可能化する。

ＡＮＤゲート１００の出力は比較器１０３を可能化する
よう当該比較器の１つの入力を提供する。比較器１０３
による比較のための入力の１つの入力は、中央処理装置
アドレスであり、当該アドレスは本例の場合一例として
個数が４個で、ＢＳＡＤ１４十乃至ＢＳＡＤ１７＋信号
として示されている。比較器１０３の１つの入力部にて
受取られるこのアドレスは例えば中央処理装置自体内の
ヘキサデシマル・スイッチ１０１によりセットされたア
ドレスと比較される。受信アドレスとヘキサデシマル・
スイッチ１０１の提供アドレスが比較されて等しいこと
が判明すると、次に比較器１０３はゲート１０６．１０
７を部分的に可能化する信号ＩＴＳＡＭＥ＋を発生する
。

更に、アドレス・ビッウＢＳＡＤ０８＋乃至ＢＳＤ１３
＋が全て０であるか否かを決定するＡＮＤゲート１０４
の入力部にこれらのビットが受入れられる。これる。ゲ
ート１０６又は１０７のいずれか一方のゲートの別の入
力部の可能化は素子１１３内の個々のフリップ・フロッ
プを効果的にセットする。

ＡＮＤゲート１０６の他の入力部はインバ−ター１１６
を介してＡ層ゲート１０６に接続されている第２半母線
サイクルＢＳＳＨＢＣ＋信号である。ＡＮＤゲート１０
７の一方の入力部にも第２半母線サイクル信号が受信さ
れる。

従って、ＡＮＤゲート１０７に対する入力部の２つが当
該ゲートを指定装置であると示し、当該ゲートの他方の
入力からは当該ゲートが信号ＢＳＳＨＢＣ＋により示さ
れる如く第２半母線サイクルであることを示す場合、当
該ゲートは完全に可能化される。

従って、ＡＮＤゲート１０７の可能化により、ＭＹＳＨ
ＲＣ−信号が発生され、ＯＲゲート１１４の一方の入力
部に接続される。ＯＲダート１１４はドライバ−１１５
を介してＡＣＫ信号（ＢＳＡＣＫＲ−）を提供する。

ＡＮＤゲート１０７の完全可能化は素子１１３のＱ１出
力におけるＭＹＳＨＲＣ−信号の発生に加えて、素子１
１３内に含まれる同一フリップ・フロップのＱ１出力部
にＭＹＳＨＲＣ＋信号も発生する。

ＭＹＳＨＲＣ＋信号の二進数０から二進数１状態への遷
位は素子１１０の個々のフリップ・フロップの入力部を
その出力部に対してクロック化させる目的に使用される
。信号ＢＳＡＤ１８＋、第５図に示しだ機能コード・フ
ィールドの高順位ビットは素子１１０のＤ０入力におけ
る二進数１（２０の機能コード、ベース１６）であシ、
装置（例えば、メモリー）がダブル・フェッチ要求に応
答していることを示し、素子１１０のＱ０出力部におけ
る信号ＭＹＳＨＲＰ−は二進数０になって、この第２半
母線サイクルが中央処理装置によるダブル・フェッチ（
処理方法）要求に応答する。信号ＢＳＡＤ１８＋が、装
置が単一フェッチ（データ）要求に応答することを示す
二進数０（００の機能コード、ペース１６）であれば、
二進数１がインバーター１０９により素子１１０のＤ１
入力部に発生され、その結果、　。

素子１１０のＱ１出力における信号ＭＹＳＨＲＤ＋が二
進数１となり、この第２半母線サイクルが中央処理装置
による単一フェッチ要求に応答することになる。中央処
理装置がスレーブからの応答サイクルを予期している、
中央処理装置のマルチサイクル・フェッチ作動において
、信号ＭＹＳＨＲＰ−とＭＹＳＨＲＤ＋は第２半母線サ
イクルが前のダブル又は単一フェッチ要求から各々予期
されるデータを表わしていることを中央処理装置に示す
目的で使用される。素子１１０内のフリップ・フロップ
は同様のフリップ・クロック型素子に関して以前説明し
たのと同じ様式でインバーター１２５を介し信号ＢＳＤ
ＣＮＢ−によりクリアされ、かくして母線サイクルに引
続くフリップ・フロップを開始化させる。

ＡＮＤゲート１０６は適当々ユニット・アドレスが受取
られる場合に完全に可能化され、これが第２半母線サイ
クルでない場合には素子１１３内に含まれる個々のフリ
ップ・フロップの出力においてＭＹｌＮＴＲ＋信号と称
する正のパルスを発生する。

ＭＹＩＮＴＲ＋信号は第１３図の論理回路にＡＣＫ又は
ＮＡＫ信号が発生するか否かを決定させる。当該信号の
どの信号が発生するかは装置を探している処理時間のイ
ンターラプト・レベルと比較してシステム内で現在性な
われているインターラプト・レベルに依存する。

インターラプト・レベルが十分であるか否かに関する決
定はＡ入力がＢ入力以下であるが否かを決定する比較器
である比較器１１７により決定される。比較器１１７の
Ａ入力はデータ処理時間を探している母線に接続された
装置のインターラプト・レベルを第７図に示されたフォ
ーマット内に示すＢＳＤＴ１０＋乃至ＢＳＤＴ１５＋信
号を受信する。システム内には複数個のインターラプト
・レベルが設けである。インターラプト・レベル番号０
はデータ処理時間に対する最もあり得るアクセシビリテ
ィを受取り、従ってインターラプト不能となる。

従って、インターラプト・レベル番号が低くなればなる
程、当該装置の進行中の処理作動がインターラプトされ
る機会が少なくなる。従って、比較器１１７のＡ入力部
にて受信されるレベル番号がブロック１１８内のレベル
により示される中央処ンターラプトを探しアい、装置が
インターラプトを実行出来るようになる。Ａ入カがＢ入
カと等しいか又はＢ入力以上であれば、ＬＶＬＢＬＳ＋
信号が発生されず、ＮＡＫ信号が以後説明される如くド
ライバー１０８とフリップ・フロッップ２０によって提
供されることになる。

従って、比較器１１７の入力部Ａで受信されるインター
ラプト・レベルが入力部Ｂで受信されるインターラプト
・レペル以下であれば、ＬＶＬＢＬＳ＋信号は二進数１
となり、両方のフリップ・フロップ１２０，１２１のＤ
入力部に接続される。フリップ・フロップ１２０のＤ入
力部は反転していることに注目されたい。Ａ信号が比較
器１１７で示された如くＢ信号に等しいか又はＢ信号−
以上であれば、二進数０信号がフリップ・フロップ１２
０の負入力部にて受信される。これは素子１１３内の個
々のフリップ・フロップのセットによシＭＹＩＮＴＲ＋
信号がフリップ・フロップ１２０のクロック入力部にて
受信される場合にＮＡＫ信号を発生する。レベルが十分
であった場合即ち比較器１１７で示される如くＡ入力が
Ｂ入力以下であった場合は二進数１がＬＶＬＢＬＳ＋信
号において発生し、従っテＭＹＴＮＴＲ＋信号がこれを
フリップ・フロップ１２１のＱパー出力に対してクロッ
クさせてＯＲゲート１１４の一方の入力に入れ、当該入
力はドライバー１１５を介してＡＣＫ信号を発生する。

従って、ＭＹＮＡＫＲ＋信号が二進数１であれば、ＮＡ
Ｋ信号が発生され、ＭＹＩＮＴＦ−信号が二進数０であ
れば、ＡＣＫ信号が発生される。素子１１３内のフリッ
プ・フロップは同様のフリップ・フロップ型素子に対し
て前述したのと同じ様式を以ってインバーター１２５に
よりクリアされる。ＡＣＫ信号が事実上第２半母線サイ
クルであれば、当該信号は比較器１１７による指示内容
とは無関係に発生されることに注意すべきである。こう
した場合、ＭＹＳＨＲＣ−信号は、ＡＣＫ信号を発生し
てフリップ・フロッププ１２１からの全ゆる指示を無視
するよう二進数０状態でＯＲゲート１１４の他方の入力
部に接続された素子１１３のフリップ・フロップの１つ
である。

以前示した如く、ＢＳＤＣＮＢ−信号はインバーター１
２５を介してフリップ・フロップ１２１とフリッゾ・フ
ロップ１２０をリセットし、かくして母線サイクルに引
続きフリップ・フロップをイニシャライズする。その上
、ＢＴＩＭＯＴ−信号を発生するフリップ・フロップ１
２７は母線時間切れ状態、即ち、不在装置が指定された
こと及び実際上、ＮＡＫ、ＡＣＫ又はＷＡＩＴのいずれ
の応答も優位スレーブ装置により発生されなかったこと
を示す。従って、例えば５マイクロ秒の時間を有するよ
うリセットされるワン・ショット・マルチノバイブレー
タ−１２６が提供される。このワン・ショット・マルチ
バイブレータ−１２６はＢＳＤＣＮＤ＋信号、即ち、バ
ッファ−１１９の入力部にて受信されるストローブ信号
の受信によってトリガーされる。ワン・ショット・マル
チバイブレータ−１２６のタイミングは進行中であるの
で、母線サイクルの終りを示す信号たるＢＳＤＣＮＢ＋
信号が受信されない場合は、ワン・ショット・マルチバ
イブレータ−１２６でセットされる時間後に、ＢＩＴＭ
ＯＴ−信号がフリップ・フロップ１２７のＤ入力部にて
受信さ猷ＢＳＤＣＮＮ＋信号のクロッキングを介してフ
リップ・フロップ１２７のＱバー出力部に発生される。

ＢＳＤＣＮＮ＋信号は母線サイクルが依然進行中である
ことを示す。ＢＴＩＭＯＴ−信号はドライバー１０８を
介してＮＡＫ信号（ＢＳＮＡＫＲ−）を発生するようフ
リップフロップ１２０上で動作することに注目されたい
。、他方、ワン・ショット・マルチバイブレータ−１２
６によりセットされる時間の終了前にＢＳＤＣＮＢ＋信
号が終了する場合には、ワン・ショット・マルチバイブ
レータ−１２６のタイミングが終了され、フリップ・フ
ロップ１２７は信号ＢＴＩＭＯＴ−の発生を阻止される
。

第１３図の中央処理装置論理はＮＡＫ又はＡＣＫ信号を
発生するが、ＷＡＩＴ信号は中央処理装置論理により発
生されないことに注目されたい。その理由は、中央処理
装置が常時、低プライオリティを有し、従って、中央処
理装置がＷＡＩＴ信号を発生すれば、サービスのため中
央処理装置に対する要求を出している他の装置は例えば
中央処理装置がＷＡＩＴ信号により応答されるマスター
として高プライオリティ装置がなっていれば母線上でハ
ング・アップを経験することになるためである。従って
、高プライオリティ装置が最低プライオリティ装置、即
ち、中央処理装置を待っていることから、他の装置は母
線使用が不能化される。

第１３図に関連する前掲の説明は、マスターとしてのメ
モリーに応答し、中央処理装置の初期の単一又はダブル
・フェッチ（メモリー読出し）要求により要求される情
報を利用可能にするスレーブとしての中央処理装置の作
動を述べたものである。ここで第１３Ａ図を参照し、メ
モリーにより母線上に設定されるデータが中央処理装置
によってバッファ化される方法と、中央処理装置がメモ
リーの単一又はダブル・フェッチ要求を行なうその決定
の基礎に関連して中央処理装置の作動を説明する。好適
実施態様において、中央処理装置はメモリーから単一ワ
ードを希望するか又はメモリーから連続する２個のワー
ドのデリバリーを希望する（即ち、単一又はダブル・フ
ェッチ要求を行なう）要求信号を１つのメモリーで読出
すことが出来る。更に、好適実施態様において、中央処
理装置は同時に、１つのメモリー制御器に向けられた単
一フェッチ要求と、異なるメモリー制御器に向けられた
ダブル・フェッチ要求を有することが出来る。単−及び
ダブル・フェッチ要求アドレス・メモリー位置の両者が
同じメモリー制御器内に含まれていれば、第２要求は第
１２図に関連した論理回路の説明時の前述の内容から理
解された如くメモリー制御器によって拒絶される。メモ
リー制御器はメモリー制御器が依然として第１要求のサ
ービスにピジーであればＷＡＩＴ信号を発生することに
より第２要求を拒絶する。

ダブル・フェッチ作動を要求する際、中央処理装置はダ
ブル・フェッチ信号を発生する。（ＢＳＤＢＰＬ−は二
進数０である。）メモリーからの第１ワードの戻シに関
連した第２半母線サイクル中に、メモリー制御器は他の
ワードが引続くことを示す二進数０としてダブル・フェ
ッチ信号ＢＳＤＢＰＬ−を再移送する。メモリーからの
第２ワードの戻りに関連した第２半母線サイクル中に、
メモリーは信号ＢＳＤＢＰＬ−を再移送せず、かくして
これが送らるべきデータの最後のワードであることを示
している。単一フェッチ要求に応答するメモリーからの
単一ワードの戻りに関連した第２半母線サイクル中に、
メモリー制御器は信号ＢＳＤＢＰＬ−を再移送せず、か
くして単一フェッチのみが実施されて他の第２半母線サ
イクルが続かないことを示す。

ここで第１３Ａ図を参照すると、ダブル・フェッチ・デ
ータが常時、Ｐ１及びＰ２レジスター内及び素子１５２
，１５３内で中央処理装置内に格納され、一方、単一フ
ェッチ・データがＤＴレジスター、素子１５１内に格納
される。単一の中央処理装置は同時に未解決のダブル・
フェッチ及び単一フェッチ要求を有し得るので、中央処
理装置は要求時に第８図に図示の機能コード・フィール
ド内に要求を設定する。単一フェッチ要求には００の機
能コードが付けられ、一方、ダブル・フェッチ要求には
２０の機能コード、ペース１６が付けられる。中央処理
装置フェッチ要求中に、母線データ・ライン信号ＢＳＤ
Ｔ１０−乃至ＢＳＤＴ１５−がタグ（ｔａｇ　）を構成
する。メモリー応答サイクル中に、アドレス・ライン信
号ＢＳＡＤ１８−乃至ＢＳＡＤ１２−は第５図に示した
機能コード・フィールド内のメモリーにより応答される
タグを構成する。

ここで第１３Ａ図の典型的な中央処理装置母線接続論理
を参照すると、要求されるデータは素子１５０内に含ま
れる受信器によって母線から受取られる。データの１個
の１６ビツト・ワードを構成する信号ＢＳＤＴ００＋乃
至ＢＳＤＴ１５＋は各々ＤＴレジスター１５１のデータ
入力部、Ｐ１レジスター１５２及びＰ２レジスター１５
３に接続される。

ＤＴレジスター１５１、素子１５２、素子１５３は１６
ビット・レジスターでアリ、各レジスターは部品番号５
Ｎ７４Ｓ３７４でテキサス・インスツルメント社が製造
する型式の２個の集積回路で構成され、当該各集積回路
は８個のエッジ・トリガーＤ型フリップ・フロップを含
む。データはクロック信号の二進数０状態から二進数１
状態への遷位によってこれらのレジスター内ヘクロック
化される。

単一フェッチ要求に応答する第２半母線サイクル中に、
第１３図の素子１１０からの信号ＭＹＳＨＲＤ＋は二進
数０から二進数１状態へ遷位し、ワードをメモリーから
ＤＴレジスター１５１内へクロック化させる。ダブル・
フェッチ要求に応答する最初の第２半母線サイクル中に
、信号ＭＹＳＨＰ１＋はデータをＰＩレジスター１５２
内へクロツク化する。

ダブル・フェッチ要求に応答する第２半母線サイクル中
に、信号ＭＹＳＨＰ２＋はデータをＰ２レジスタ−１５
３内ヘクロツク化する。ダブル・フェッチ要求に応答し
てデータの第１ワードがＰ１レジスタ−１５２内ヘロー
ドされ、データの第２ワードがメモリー制御器内に存在
していればＰ２レジスター１５３内に当該第２ワードが
ロードされるよう信号ＭＹＳＨＰｌ＋とＭＹＳＨＰ２＋
が常時発生される。

一旦ロードされると、ＤＴレジスター１５１、素子１５
２、素子１５３内に含まれているデータは、個々のレジ
スターの出力制御部における二進数０信号の発生、即ち
、二進数０状態になっている信号ＥＤＴＢＩ−、ＥＮＰ
ＩＢＩ、及びＥＮＰ２ＢＩによって、１６個の信号ＢＩ
ＸＸ１０＋乃至ＢＩＸＸＩＦ＋から成る中央処理装置内
部母線１５４上へ選択的にゲート化される。

２個のＪ−Ｋ型ルリップ・フロップたる素子３１及び３
２は、ダブル・フェッチ作動中にメモリー制御器によっ
て戻される第２半母線サイクル信号を得る。Ｊ−Ｋ型負
エッジ・トリガー・クリップ・フロップである素子３１
．３２は、部品番号がＳＮ７４Ｓ１１２である、テキサ
ス・インスツルメント社製の型式のものをリセットし且
つクリアする。

ＰアスクＫクリップたる素子３１とＰアスクＢフリップ
・フロップたる素子３２は、ＮＡＮＤゲート２７からの
信号ＭＹＰＡＳＫ−によってセットされ、第１３図の素
子１１０からの信号ＭＹＳＨＲＰ−を有する中央処理装
置により第２半母線サイクルが確認される際当該第２半
母線サイクルをサンプルする。

ＮＡＮＤゲート２７は第１０図のユーザー・クリップ・
フロップ１５の出力たる信号ＭＹＡＳＫ＋が二進数１状
態にあって中央処理装置が母線要求をしていることを示
す場合に部分的に可能化される。ＮＡＮＤゲート２７は
、レジスターＰ１及びＰ２が空であればダブル・フェッ
チ読出しを実施すべきであることを示す二進数１の信号
ＣＲＤＢＰＬ＋によって更に可能化される。ＮＡＮＤゲ
ート２７は更に二進数１であるＣＰＵタイミング信号Ｍ
ＬＲＶＬＤ＋によって可能化される。二進数１である信
号ＢＳＤＢＰＬ＋によって示される如く２個の第２半母
線サイクルを受入れるべき場合には、フリップ・フロッ
プたる素子３１は最初の第２半母線サイクルの受入れ後
にリセットされ、フリップ・フロップたる素子３２は第
２の第２半母線サイクルの受入れ後にリセットされる。

第１ワードのみがメモリー制御器内に存在するダブル・
フェッチ要求の場合と同様、１個の第２半母線サイクル
のみを受入れるべき場合には、フリップ・フロップたる
素子３２のみがリセットされる。フリップ・フロップた
る素子３１、３２は両者共、母線クリア信号（ＢＳＭＣ
ＬＲ−は二進数Ｏ）の発生又はマスター・クリアの如き
例外条件又はマスター・クリアの如き母線時間例外条件
又はＮ０Ｒゲート３０を通る信号（ＴＣＳＬ３１−は二
進数０）による時間切れでリセットされる。

他の２個のフリップ・フロップたる素子１５５、１５６
は中央処理装置がＰ１、Ｐ２レノスターたる素子１５２
，１５３からのデータを使用する場合に動作する。フリ
ップ・フロップを使用するＰ１は中央処理装置が第１ワ
ード即ちＰ１レジスターたる素子１５２内に含まれてい
るワードを使用する際にリセットされ、クリップ・フロ
ップたる素子１５６を使用するＰ２は中央処理装置が第
２ワード即ちＰ２レジスターたる素子１５３に含まれた
ワードを使用する場合にリセットされる。

フリップ・フロップたる素子１５５．１５６は両者共、
ＮＡＮＤゲート２７からの信号ＭＹＰＡＳＫ−によって
セットされる。従って、二進数０の信号ＭＹＰＡＳＫ−
はレジスターＰ１及びＰ２が満たされていることを示す
ためクリップ・フロップたる素子３１．３２をセットし
、Ｐ１及びＰ２の内容がたる素子１５５、１５６をセッ
トするパージ状態の発生時（例えば、中央処理装置命令
カウンターがブランチ命令、インターラプト又はトラッ
プ状態に応答してロードされる）、フリップ・フロップ
たる素子１５５，１５６は二進数０の信号ＰＲＴＡＫＲ
−によってリセットされ、指定のＰ１。

Ｐ２レジスターが使用される。フリップ・フロップを使
用するＰ１レジスターも信号ＰＲＴＡＫＴ＋によりリセ
ットされ、このリセットは、中央処理装置が処理ワード
を使用して当該中央処理装置のアースされたデータ入力
における二進数０をその出力部上にクロック化させるこ
とを示している。Ｐ２フリップ・フロップたる素子１５
６も信号ＰＲＴＡＫＴ＋によってリセットされ、そのデ
ータ入力部における信号ＰＲＴＡＫＣ＋をその出力部上
にクロック化させる。第１処理ワードが使用される前、
ＰＲＴＡＫＣ＋は二進数１であるためフリップ・フロッ
プたる素子１５５は第１処理ワードが読出される時リセ
ットされる。ＰＲＴＡＫＣ＋は第１処理ワードの使用後
は二進数０であり、その結果、クリップ・フロップたる
素子１５６は第２処理ワードの使用時にリセットされる
。

ダブル・フェッチ作動はＰ１又はＰ２レジスターたる素
子１５２，１５３が両者共に空で、中央処理装置が現在
未解決の他のダブル・フェッチ要求を有していない場合
にのみ中央処理装置によって要求される。

ＮＡＮＤゲート３４による出力であるＰレジスター空信
号ＰＲＭＰＴＹ−は、中央処理装置がフリップ・フロッ
プたる素子３１，３２，１５５，１５６の状態に基づい
たダブル・フェッチ要求を行なうべきか否かを決定する
目的に使用される。フリップ・フロップたる素子１５６
を使用するＰ２レジスターのＱ出力、信号ＰＲＴＡＫＤ
＋が、Ｐ２レジスターが空であることを示す二進数０で
あるか、又はフリップ・フロップたる素子３１のＱパー
出力、信号ＰＲＡＳＫＡ−が１個のワードのみが最後の
ダブル・フェッチ要求に応答して受取られたことを示す
二進数０であれば、ＯＲゲート３３の出力は二進数１と
なってＮＡＮＤゲート３４を部分的に可能化する。フリ
ップ・フロップたる素子１５５を使用するＰ１レジスタ
ーのＱパー出力、信号ＰＲＴＡＫＣ−が二進数１であっ
てＰ１レジスターたる素子１５２が空（使用済み）であ
ることを示す場合にはＮＡＮＤゲート３４が更に可能化
される。ＮＡＮＤゲート３４は、フリップ・フロップた
る素子３２のＱパー出力、信号ＰＲＡＳＫＢ−が二進数
１であってダブル・フェッチ作動に応答して受信される
ことが予期される全てのデータが受信されたことを示す
場合にも可能化される。従って、ＮＡＮＤゲート３４は
完全に可能化され信号ＰＲＭＰＴＹ−は、Ｐ１及びＰ２
レジスターたる素子１５２，１５３内のデータが使用さ
れて、Ｐ１及びＰ２レジスターを満たすこと、フェッチ
、Ｉ／Ｏ又は書込み作動の過程中に未解決のダブル・フ
ェッチ要求が無い場合いつでも二進数０となる。ＡＮＤ
ゲート３８が完全に可能化される時、ライン１８１上の
信号ＭＹＡＳＫＤ＋は二進数１となシ、クロック信号Ｍ
ＣＬＯＣＫ＋と関連して結果的に第１０図のユーザー・
クリップ・フロップ１５がセットされ、中央処理装置が
母線使用を希望していることを示す。

好適実施態様において、中央処理装置による成る命令の
実行中、中央処理装置はメモリーの２個のワードを予め
フェッチし、それらをレジスターＰ１及びＰ２内に格納
する。命令ワードのメモリーからのこの事前フェッチ即
ち処理は両方のレジスターＰ１、Ｐ２が空である場合に
のみ発生する。

例えば、中央処理装置が位置、１０００に設定された命
令を現在実行していれば、中央処理装置は位置１００１
と１００２がメモリーから位置１０００へ送られること
を要求するダブル・フェッチ要求を行なう。然し乍ら、
中央処理装置がブランチ命令を実行する場合、Ｐ１及び
Ｐ２レジスターたる素子１５２　、１５３内の事前フェ
ッチ処理はメモリーから未だ到達し得ながった処理も含
めて無視されなければならない。前掲の例を続けると、
位置１０００の実行中に位置１００１．１００２が事前
フェッチされ且つ位置１００１内の命令が位置１００７
へのブランチ命令を含んでいればＰ２レジスターたる素
子１５２内に一時的に格納された位置１００１からのブ
ランチ命令が実行される際、Ｐ２レジスターたる素子１
５３内に一時的に格納される位置　′１００２の内容は
無視し新たにダブル・フェッチ要求をブランチ命令が制
御を移送するメモリー位置１００７の内容と、位置１０
０８に対して行なわねばならない。ＮＡＮＤゲート３９
に対する入力の１つ即ち信号ＰＵＲＧＥＦ＋は以前要求
された全てのワードが到達してしまう迄二進数１を残す
ことにより全ゆるダブル・フェッチ要求を覚えている。

フリップ・フロップたる素子３２のＱバー出カ即ち信号
ＰＲＡＳＫＢ−が二進数１になりダブル・フェッチ作動
に応答して受信が予期される全てのデータが受信された
ことを示し、信号ＣＲＤＢＰＬ＋が二進数１で、レジス
ターＰ１及びＰ２が空であればダブル・フェッチ作動を
実施すべきであることを示す場合には、二進数１になっ
ている信号ＰＵＲＧＥＦ＋と関連してＮＡＮＤゲート３
９は完全に可能化され、ライン１８０上の信号ＭＹＡＳ
ＫＳ−が二進数０になり、かくシて第１０図のユーザー
・フリップ・フロップ１５をセットし、その結果、中央
処理装置はメモリー・フェッチ作動を行なう母線サイク
ルを要求する・第１０図のユーザー・フリップ・フロッ
プ１５は通常、信号ＭＣＬＯＣＫ＋によりセットされ、
中央処理装置がＰ２レジスターたる素子１５３からの第
２処理ワードを使用する例と同様、信号ＭＹＡＳＫＤ＋
をクロック化させる。信号ＭＹＡＳＫＳ−はダブル・フ
ェッチ要求が行なわれて完了されなかった後にパージが
発生するような場合、例えば、Ｐ１及びＰ２レジスター
たる素子１５２゜１５３が満たすプロセスにある間にブ
ランチ命令が実行されるような場合を対象としてユーザ
・フリップ・フロップをセットする目的に使用される。

単一フェッチは少なくとも２つの中央処理装置のステッ
プを必要とする。最初の中央処理装置ステップはメモリ
ーの単一フェッチ読出し要求を発生し、メモリー（又は
Ｉ／Ｏ装置）が単一フェッチ要求を受入れる場合、イン
ジケーターをセット状態にする。第１ステップ後に任意
の個数の中央処理装置ステップとなり得る第２の中央処
理装置ステップはＤＴレジスター１５１がらのデータを
中央処理装置内部母線１５４上にゲート化させるよう試
みる。単一フェッチ要求に対応するメモリーに関連した
第２半母線サイクルが未だ到達しない場合には、以前セ
ットされたインジケーターが第１３図の素子１１０から
の信号ＭＹＳＨＲＤ＋がインジケーターをクリアする迄
その中央処理装置クロックを遅延させる。

第１３Ａ図−の前掲の説明はダブル・フェッチ作動に関
連したシステムの論理の説明を完了させるものである。

ここで中央処理装置、母線及びメモリー制御器の前述し
た制御信号を概説するため第１４図のタイミング図につ
いて説明する。第１４図の上部にある４個の信号の組は
ダブル・フェッチ要求を行なう中央処理装置の信号であ
る。これらの信号は第１Ｏ図、第１３図、第１３Ａ図に
示された論理により発生される。第１４図の中間に示さ
れた信号は中央処理装置の論理を記憶論理に接続するデ
ータ処理システムのデータ母線と関連している信号であ
る。第１４図の下側の８個の信号は第１１図、第１１Ａ
図及び第１２図に示された論理によシ発生されるメモリ
ー制御器の信号を表わしている。第１４図は更に垂直方
向で３個のカラムに分割されている。最下方のカラムは
メモ中央カラムはメモリー制御器がダブル・フェッチ要
求で要求された第１ワードを中央処理装置に戻す最初の
第２半母線サイクルと関連した信号を表わしている。第
１４図の右側のカラムは第２の第２半母線サイクル中に
ダブル・フェッチ要求で要求される第２ワードを中央処
理装置に戻すメモリー制御器と組合っている信号を表わ
す。ダブル・フェッチ作動はマスターとしての中央処理
装置がスレーブとしてのメモリーからデータの２個のワ
ードを要求することを示す期間１４−Ａにおいて二進数
１状態になっているＣＰＵ信号ＭＹＡＳＫＫ＋によって
第１４図にて開始される。ＣＰＵ信号ＭＹＡＳＫＫ＋が
二進数１等、第１Ｏ図の中央処理装置プライオリティ回
路網論理が母線信号ＢＳＲＥＱＴ−を二進数０状態にし
、他の高プライオリティ装置が母線サイクルを要求して
いない場合には結果的に中央処理装置は母線使用が許可
され、ＣＰＵ信号ＭＹＤＣＮＮ＋を二進数１状態に強制
する。中央処理装置が母線使用の許可を一旦受けると、
中央処理装置はその母線上にダブル・フェッチ作動でフ
ェッチさるべき第１ワードのアドレス、中央処理装置チ
ャンネル番号、これがダブル・フェッチ読出し作動であ
ることを示す他の信号と共にこれがダブル・フェッチ要
求であることを示す機能コードを設定する。

第１１図、第１１Ａ図、第１２図のメモリー制御器論理
が母線上の信号を安定状態にするのを遅らせた後、母線
上のアドレスをメモリー制御器により制御されるアドレ
スの内容と比較し、ダブル・フェッチ要求の第１ワード
が当該制御器内に含まれている場合には、中央処理装置
論理に戻されて次のユーザーに対する母線の制御を放棄
するＡＣＫ信号を発生する。メモリー制御器によって発
生されたＡＣＫ信号の結果、メモリー制御器はダブル・
フェッチ要求で指定された第２ワードが制御器内に存在
するか否かを見るためチェックを行ない、存在す−る場
合には第１１Ａ図のダブル・フェッチ・ヒストリー・フ
リップ・フロップ８０がセットされてダブル・フェッチ
作動を実施すべきこと及びメモリーが本質的に並行（オ
ーバーラップ）様式で別々のメモリー・モジュールから
情報の２つのワードを検索することを示す。

データの第１ワードがメモリー制御器内で利用可能にな
る場合には、メモリー制御器信号ＤＣＮＮＧＯが期間１
４−Ｂにおいて二進数１となシ、その結果、第１１図の
メモリー・プライオリティ回路網論理は母線信号ＢＳＲ
ＥＱＴ−を二進数０状態にすることにより母線を確保し
、従って、第１応答サイクル即ちマスターとしてのメモ
リーとスレーブとしてのＣＰＵによる最初の第２半母線
サイクルを開始させる。母線が使用されず、メモリーが
母線を要求する最高プライオリティ装置である場合には
母線はメモリー制御器に対し使用が許可され、メモリー
制御器信号ＭＹＤＣＮＮ＋が二進数１となる。メモリー
制御器に対する母線の使用許可の結果、メモリー制御器
論理はダブル・フェッチ要求で要求された第１ワードを
母線データ・ライン上にゲート化させる。ダブル・フェ
ッチ要求機能コードと共にダブル・フェッチ要求を行な
った中央処理装置のチャンネル番号が母線アドレス・ラ
イン上にゲート化され、これがダブル・フェッチ要求の
第１応答サイクルであゐことを示す他の信号は他の母線
ライン上にダート化される。母線上の信号を安定状態に
するため遅延した後、中央処理装置論理はその母線信号
をサンプルし、母線アドレス・ライン上の中央処理装置
チャンネル番号が特定の中央処理装置のチャンネル番号
である場合には最初の第２半母線サイクルを確認し、母
線データ・ライン上のメモリー・ワードをＰ１レジスタ
ーたる素子１５２内にゲート化する。第１応答サイクル
の中央処理装置による確認の結果、メモリー制御器論理
は母線を解放し、ダブル・フェッチ・ヒストリー・フリ
ップ・フロップ８０をリセットする。

これによって第１メモリ一応答サイクル即ち最初の第２
半母線サイクルが完了する。

データの第２ワードがメモリー制御器に利用可能な状態
でマスターとしてのメモリー制御器は母線を確保し続け
、期間１４−Ｃにおいて許可されると、データの第２ワ
ードを母線上にゲート化すたる素子１５３内にゲート化
し、かくしてダブル・フェッチ作動を完了する。母線が
メモリー制御器に対し許可される第２期間において、メ
モリー制御器信号ＭＹＤＣＮＮ＋が二進数１状態になる
結果、メモリー制御器信号５ＴＲＥＱＲ＋が二進数１状
態となり、その結果、第１１図のメモリーの要求フリッ
プ・フロップ１７Ｍがリセットされる結果、メモリー制
御器は最早母線を要求していないことに注目すべきであ
る。

第１４図を簡略化するため、ＣＰＵ信号ＢＳＤＣＮＤ−
はＣＰＵがマスターである場合、ダブル・フェッチ要求
サイクル中に二進数１状態になる母線信号ＢＳＤＣＮＮ
−に応答して二進数１状態になる状態では示されていな
いことに注意すべきである。同様にして、メモリー信号
ＢＳＤＣＮＤ−はメモリーがマスターである時の第１及
び第２応答サイクル中に二進数１状態になる母線信号Ｂ
ＳＤＣＮＮ−に応答して二進数１状態になる状態では示
されていない。第１０図及び第１１図は制御器がマスタ
ー又はスレーブであるかには無関係に遅延線２５及び２
５Ｍの遅延後に制御器信号ＢＳＤＣＮＮ−が母線信号Ｂ
ＳＤＣＮＮ−に応答することを示しているが、第１４図
の目的上、スレーブ信号ＢＳＤＣＮＤ−のみが関連があ
り、そのためそれだけを応答する状態で示しである。

ソフトウェア分析器の詳細 ここで一層詳細に説明される第１図に戻ると、ＣＰＵ母
線使用検出論理３０１は基本的にはＣＰＵが母線マスタ
ーとして共通母線２００を得ている時点を決定する。Ｃ
ＰＵ母線使用検出論理３０１はプライオリティ回路網ラ
イン３４１に関連した９本のライン（第１０図及び第１
１図の信号ＢＳＡＵＯＫ＋乃至ＢＳＩＵＯＫ＋）及び母
線要求、確認（ＡＣＫ）、未確認（ＮＡＫ）、待ち、母
線マスター・クリサ、データのサイクル・ナラ（第１０
図及び第１１図を参照しての信号ＢＳＲＥＱＴ＋、ＢＳ
ＡＣＫＲ＋、ＢＳＡＣＫＲ＋、ＢＳＮＡＫＲ＋、ＢＳＷ
ＡＩＴ＋、ＢＳＭＣＬＲ＋、ＢＳＤＣＮＮ＋）と関連あ
る制御ライン３４２を監視することによりこの決定を行
なう。レジスター拳クロッキング・ライン３３９上のＣ
ＰＵ母線使用検出論理３０１の出力は共通母線２００が
らの各種の信号のアドレス・レジスター３０２、データ
・レジスター３０３、自動アドレス増加論理３０４への
大刀を制御するため使用される。

ＣＰＵが母線マスターであり、共通母線２００上のメモ
リーから読出されるべきワードのアドレスを提供してい
る場合の第１半母線サイクルにＣＰＵがメモリー読出し
作動を行なっている場合には、アドレス・ビットがアド
レス・レジスター３０２内又は自動アドレス増加論理３
０４内に入力される。オペランドとして使用さるべきデ
ータのワードをフェッチするためＣＰＵがメモリーから
のワードの読出しを行なう過程にあれば、母線アドレス
・ライン３２６上の共通母線２００上のアドレス・ビッ
ト（第１１Ａ図の信号ＢＳＡＤ００−乃至ＢＳＡＤ２２
−）がアドレス・レジスター３０２内に入力される。

ＣＰＵ内で実行さるべきソフトウェア命令として使用さ
るべきメモリーの１個以上のワードをフェッチする目的
でＣＰＵがメモリー読出しを開始している場合には、共
通母線２００からのこれらの同一アドレス・ビットは自
動アドレス増加論理３０４内に入力される。この型式の
読出しは、制御ライン３４３上の共通母線からの制御情
報を調べる自動アドレス増加論理３０４により検出され
る。

アドレス・レジスター３０２と自動アドレス増加論理３
０４の使用についての差は、自動アドレス増加論理３０
４がマルチ・ワード処理フェッチ中にメモリーからＣＰ
Ｕに戻る各データのワードに対し正確なアドレスを作り
出せるようアドレスを自動的に増加させる能力を持って
いることである。

好適実施態様のデータ処理システムにおいては、マルチ
・フェッチ作動は処理方法として使用されるメモリーの
ワード（ソフトウェア命令）を読出すだけで、オペラン
ドとして使用されるメモリーのワードは読出さないよう
作動する。好適実施態様の中央処理装置にはオペランド
・フェッチと命令処理フェッチの両方を同時に未解決状
態にする能力があるところから、アドレス・ビットを共
通母線２００から格納するには更に２個の場所、即ちア
ドレス・レジスター３０２と自動アドレス増加論理３０
４が必要である。両型式の要求が未解決である場合に、
ＣＰＵからメモリーに戻されるデータのワードはその要
求がなされた順序でＣＰＵに必ずしも戻す必要はない。

データの１６ビツト・ワードはＣＰＵと共通母線２００
上の他の装置の間で相互に交換されるところから、デー
タ・ビット・ライン３３３上に表われるデータ・ビット
（信号ＢＳＤＴ００−乃至ＢＳＤＴ１５−）を捕獲する
ためデーターレジスター３０３が使用される。データは
ＣＰＵがデータを他の装置に移送している第１半母線サ
イクル中及びメモリーからの読出し中に発生するような
任意の装置がデータをＣＰＵに移送している時の第２半
母線サイクル中にこれらのライン上に表われる。データ
・レジスター３０３は共通母線上の装置がＣＰＵをイン
ターラプトしている時、データの１６ビツトを捕獲して
格納する目的にも使用される。この場合、データ・レジ
スター３０３内に格納された情報の１６ビットはＣＰＵ
のチャンネル番号とインターラプト・レベル（第７図参
照）を示す。

アドレス−レジスター３０２、データ・レジスター３０
３、自動アドレス増加論理３０４内の共通母線２００か
ら捕獲されたアドレスとデータのビットは次にサイクル
比較器３１２、データ比較器３１３、アドレス比較器３
１４の使用により状態レジスター３１５内に格納された
関連ある状態と比較される。アドレス比較器３１４は、
オペランド・アドレス母線３２５上に表われるアドレス
・レジスター３０２内に格納されたアドレスが状態レジ
スター３１５の状態レジスターＡ乃至りに含まれている
ソフトウェア分析器のオペレータ−により指定されたア
ドレスに等しいか又はそのアドレスより大きいかを決定
する目的に使用される。

アドレス・レジスター３１４は、オペランド・アドレス
母線３２５又は処理アドレス母線３３７から入力を選択
的に受入れ、処理フェッチ作動が含まれる場合には自動
アドレス増加論理３０４からアドレスを受入れるアドレ
ス母線３３８上に表われるアドレス・ビットと状態母線
３３６上に表われる状態レジスター３１５からのアドレ
ス・ビットを比較する。アドレス比較器３１４の等しい
出力と大きい出力は開始アドレスと終了アドレスの間で
発生する状態、その中の一方が状態レジスタ−３１５の
１つに格納され、その他方が状態レジスター３１５の他
の状態レジスターに格納されるその状態をソフトウェア
分析器のユーザーが監視出来るようにすることから当該
アドレス比較器は有用である。

データ比較器３１３は状態母線３３６上に選択的に可能
化される状態レジスター３１５内の状態Ａ乃至Ｄに指定
されたデータ・ビットがデータ母線３３２を介して利用
可能なデータ・レジスター３０３に格納されているデー
タ・ビットと等しいかどうかを試験するために使用され
る。データ比較器３１３はトレース制御３１６に対する
入力である等しい出力を有するだけであるが、１６ビツ
トのデータ・ワードの各ビットが二進数１、二進数０又
は注意不要状態であるかどうかを試験する能力を有して
いる。

サイクル比較器３１２は共通母線上に発生している母線
サイクルの型式がその情報をトレースＲＡＭ３１９内に
記録すべき型式であるか否かを決定するため使用される
。トナースすることが望まれる関連ある母線サイクルの
型式については状態レジスター３１５内の状態レジスタ
ーＡ乃至Ｄ内で指定され、当該各状態レジスターは選択
的に状態母線３３６上に可能化され且つアドレス・レジ
スター３０２内に格納されたアドレス状態と、データ・
レジスター３０３内に格納されたサイクル状態から情報
を受入れるアドレス状態ライン３２３と母線サイクル型
式ライン３３０を介してサイクル型式ライン３２７上に
表われるサイクル形式にて指定される信号と比較される
。例えば、サイクル比較器３１２は共通母線２００上で
発生する母線サイクルが装置に対する入出力作動、メモ
リー作動、インターラゾト作動、メモリー書込み作動、
メモリー・オペランド・フェッチ（読出し）作動、メモ
リ処理方法フェッチ（読出し）作動又はＣＰＵを含む注
意不要（全ゆる種類の）母線サイクルであるか否かを決
定するため使用される。　　　　表アドレス比較器３１
２．データ比較器３１３、アドレス比較器３１４に対す
るＡ入力は関連あるこれらの状態をソフトウェア分析器
のオペレーターに指定するユーザーの供給するパラメ−
ターを含む状態レジスター３１５から得られる。状態Ａ
乃至Ｄを含む状態レジスター３１５はアドレス。

データ、データに対する注意不要ビット、ソフトウェア
分析器のオペレーターに対する関連ある母線サイクルの
型式を指定するビットを含む４個の６４ビット・レジス
ターである。この情報は状態レジスター３１５の各状態
Ａ乃至Ｄに対して指定出来る。

状態レジスターＡ乃至りは４つの異なる状態を指定する
目的に使用出来、当該状態のいずれか一方の発生により
共通母線２００からのデータとアドレスのビットはトレ
ースＲＡＭ３１９内に記録され又は状態Ａ乃至りはユー
ザーに関連ある１個以上の状態を検出するため組合って
使用可能である。

例えば、状態レジスターＡは共通母線上のアドレスが状
態レジスターＡ内のアドレスより大きいか又は等しけれ
ばトレーシングが起こることを指定することにより開始
アドレスを指定する目的に使用可能であり、状態レジス
ターＢはデータ母線からのアドレスが状態レジスターＢ
内に見出されるアドレスに等しいか又はそれ以上であれ
ば、トレースが発生しないことを指定することにより終
了アドレスを指定する目的に使用可能である。４個の別
々の状態又は４個以下の組合わされた状態のこのチェッ
クはＣＰＵに関連ある母線サイクルが共通母線２００上
で発生する毎に（即ち、ＣＰＵが母線マスター又はスレ
ーブになる毎に）、母線上の情報がパイプ・ライン様式
を以って状態レジスターＡ乃至りに対し比較されること
から可能とされる。比較は最初に状態レジスターＡ内の
状態に対して行なわれ、次に状態レジスターＢ内、次に
状態レジスターＣ内、次に状態レジスターＤ内で行なわ
れる。各状態しジスターＡ乃至Ｄはトレース制御３１６
内の２個の制御ビット（トレース・ビットと可能化ビッ
ト）をセットする能力を有している。

トレース制御３１６内のこれら２個の状態ビットは以下
の如く作動する。可能化ビットは状態レジスター３１５
内に指定された状態Ａ乃至Ｄによりセット（二進数１に
等しくされる）、リセット（二進数０に等しくされる）
、又は試験が可能である。可能化ビットがセットされる
場合（即ち、二進数１状態で）、状態レジスター３１５
の状態Ａ乃至Ｄにて指定された状態は状態が共通母線２
００からの情報（即ち、アドレス、データ、又はサイク
ル型式）の状態の比較方法に応じてトレース・ビットの
状態を変えることが出来る。例えば、ソフトウェア分析
器のオペレータ−は可能化ビットとトレース・ビットの
セット、可能化ビットとトレース・ビットのリセット、
可能化ビットのセット、可能化ビットのリセット、可能
化ビットがセットされる場合にトレース・ビットをセッ
ト、又はトレース・ビットがセットされる場合にトレー
ス・ビットをリセットするよう状態レジスター３１５内
の状態をプログラム化することが出来る。トレース・ビ
ットは現在の母線サイクルに関連ある状態がトレースＲ
ＡＭ３１９内に記録されるか否かを制御するために使用
される。

母線サイクル中の適当な時点にトレース・ビットがセッ
トされると、ライン３２９上のトレース制御３１６から
の信号がトレース・アドレス・カウンター３１７の増加
を制御し、当該カウンターはかくしてトレースＲＡＲ３
１９内に情報を保持する。トレース・ビットが母線サイ
クル内の適当な時点にセットされない場合には、トレー
ス・アドレス・カウンターは増加されず、次の母線サイ
クルに関連ある情報が前の母線サイクルに関連ある情報
の上に書込まれ、かくして前の母線サイクルに関連ある
情報を破壊する。

トＶ−ス・アドレス・カウンター３１７のこの増加は状
態Ｃが共通母線２００がらの情報と比較された後及びＤ
が共通母線２００からの情報と比較される前に発生する
。従って、状態レジスターＣ内の状態との比較を行なう
終了時にトレース・ビットが二進数１である場合にはト
レース・アドレス・カウンターが増加され、以前トレー
スＲＡＭ３１９内に書込まれた現在の母線サイクルから
の情報が、次の母線サイクルと組合っている次の情報が
そのアドレスが現行の母線サイクルと組合っているアド
レスより大きい位置に書込まれるところから、保存され
ることになる。

状態レジスターＣ内の状態との比較完了後にのみトレー
ス・ビットを調べることによりソフトウェア分析器は状
態Ａ、Ｂ、Ｃがトレース・ビットを励起出来るようプロ
グラム化することが出来、状態Ｃが比較された後にトレ
ース・ビットが二進数１でない場合には、トレースＲＡ
Ｍ３１９内には何も記録されない。例えば、メモリー・
アドレス１００とメモリー・アドレス５００の間で発生
する全てのソフトウェア命令の実行をトレースすること
が望ましい場合には、状態レジスターＡ、Ｂ。

Ｃは以下の如くプログラム化させることが出来る。

即ち、状態レジスターＡはそれが処理方法フェッチ母線
サイクルであってメモリー・アドレスが１００と等しい
か又は１００以上である場合に可能化ビットとトレース
・ビットの両者をオンにし、状態レジスターＢはメモリ
ー・アドレスが５００より大きい場合には可能化ビット
とトレース・ビットをオフにし、状態レジスターＣは可
能化ビットとトレース・ビットを変更せず、状態レジス
ターＤは無条件に可能化ビットとトレース・ビットをリ
セットするようプログラム化される。この例に続いて、
ソフトウェア命令のワードが位置２００からフェッチさ
れる場合には、状態レジスターＡは可能化ビットとトレ
ース・ビットをオンにし、状態レジスターＢはそのアド
レスが５００以下であるため可能化ビット又はアドレス
・ビットをリセットさせず、状態レジスターＣは可能化
ビット又はトレース・ビットのいずれでも変化を生じさ
せずトレース・ビットは状態レジスターＣの比較終了時
にセットされるので、データはトレース・アドレス・カ
ウンター３１７が増加されるのでトレースＲＡＭ３１９
内に保持され、状態レジスターＤは可能化ビットとトレ
ース・ビットが状態レジスターＡ内の状態との比較によ
りセットされる場合にのみ次の母線サイクルがトレース
されるよう両方の可能化ビットとトレース・ビットを無
条件にリセットさせる。

状態ＣとＤの試験の間でトレース・ビットの試験を行な
うことによりソフトウェア分析器はソフトウェアの実行
が特定事象の発生を含めてその発生迄トレース出来るよ
うプログラム化出来る。例えば、特定の位置を何が破壊
させているかを見出すことが望ましい場合には、ソフト
ウェア分析器のプログラムを組み、制御論理３１０によ
り全ての母線サイクルをトレースし、状態レジスターＤ
は破壊されていた特定の位置内への書込みの発生時にト
レース・ビットをリセットするようプログラムを組むこ
とが出来る。従って、ＣＰＵと関連ある各共通母線サイ
クルがトレースされる。レジスターＡ、Ｂ、Ｃは使用さ
れず、従って、可能化ビットとトレース・ビットを修正
はしない。状態レジスターＤは指定位置内への書込み発
生時に可能化ビットとトレース・ビットをリセットする
。この様式においては、実行されている命令を含む処理
フェッチのみならず、これらの命令に関連あるオペラン
ド・データが指定位置の内容を修正する作動を行なう命
令を含めてその命令までトレースされる。データが指定
位置内に格納されている母線サイクル中に、状態Ｃが試
験された後、トレース・ビットは依然としてセットされ
ているので、指定位置内への書込みが行なわれているデ
ータもトレースされる。

以前示した如く、ＣＰＵに対する相対的な移送に関連あ
る各母線サイクル中に、共通母線２００からの情報がト
レースＲＡＭ３１９内に書込まれる。

当該一方の母線サイクルからの情報はトレースＲＡＭ３
１９内の１つの４８ビット・ワード内に書込まれる。４
８ビット・ワード内に書込まれる情報はアドレスが読出
し又は書込み作動、メモリー又はＩ／Ｏ作動に関連ある
か否か、及びそれがバイトであるか又はワード・アドレ
スであるかを示す一夕母線３３２からのデータ・ビット
；母線サイクルが第２半サイクル又は母線サイクル型式
ライン３３０からのダブル・フェッチ作動であるか否か
を示す母線サイクルの型式；母線サイクルがライン３２
８のＣＰＵファームウェア・インジケーターから発生す
る場合にどのＣＰＵファームウェア位置がアクセスされ
ていたかを示す４個のビットから成るものである。

前述した如く、ＣＰＵに関連ある各母線サイクル中に情
報の４８ビツトは状態Ｃの終りに比較が生じる前にトレ
ースＲＡＭ３１９内に書込まれる。状態レジスターＣが
比較された後、トレース・ビットがセットされると、ト
レース・アドレス・カウンター３１７が１増加し、次の
母線サイクルに関連ある情報の４８ビットが次の位置内
に書込まれ、現在の（以前の）母線サイクルと組合って
いる情報の４８ビツトを越えず且つ破壊しないようにす
る。

好適実施態様のデータ処理システムにおいては共通母線
２００上で発生し、単に共通母線上の制御ラインを見て
いるに過ぎないソフトウェア分析器により明確に解釈す
ることが出来ない多くの移送があるところから、ソフト
ウェア分析器もデータ処理システムのＣＰＵに直結され
る。この接続はＣＰＵファームウェア・アドレス母線に
対しソフトウェア分析器のアクセスを提供するＣＰＵ内
の試験コネクターに対し行なわれる。ＣＰＵファームウ
ェア・アドレス等ライン３２１はこの試験コネクターに
接続され、ＣＰＵファームウェア・アドレスをＣＰＵフ
ァームウェア・アドレス・デコーダー３２０に対し利用
可能とする。ＣＰＵファームウェア・アドレス・デコー
ダー３２０はトレースＲＡＭ３１９内の４８ビット・ワ
ード内にも格納される共通母線から直接得られる他の情
報と共にこれらの不明確な母線サイクルを解決する目的
で使用されるＣＰＵファームウェア・インジケーター・
ライン３２８上の４個のビットをその出力部に提供する
よう予めコード化されたルック・アップ・テーブルを含
む。これによってソフトウェア分析器は明確な様式を以
ってＣＰＵ内のソフトウェアの実行を分析出来る。これ
らの不明確な状態の１つの例はＣＰＵが主要メモリー移
動命令を実行している場合に発生する。ＣＰＵファーム
ウェアは通常、メモリーからのソフトウェア命令の処理
ワードをフェッチングすることのみに関連ある論理を利
用し、オペランドのフェッチングに通常使用される論理
は利用しない。従って、ソフトウェア分析器が共通母線
の確認から得られる情報のみに依存していればソフトウ
ェア分析器はその処理方法が実際に発生していた主要メ
モリー移動命令の代わりにメモリーから読出されていた
ことを確認する。これらの不明確な状態が共通母線上で
発生しない場合には、好適実施例におけるソフトウェア
分析器はソフトウェアを実行しているデータ処理システ
ムのＣＰＵに対する直結を必要とはしなくなる。

トレースＲＡＭ３１９内に格納された母線サイクル情報
の分析はＦＲＯＭ３０８、読出し／書込みメモリーＲＡ
Ｍ３０９内に格納された分析器プログラムの制御の下で
作動するマイクロプロセッサ−３０６の制御の下に行カ
われる。マイクロプロセッサ−３０６、■／Ｏ制御３０
７、ＰＲＯＭ３０８、読出し／書込みメモリーＲＡＭ３
０９は各々各種の素子の間でアドレスとデータの情報の
相互交換を行なうマイクロプロセッサ−・アドレス母線
３３４とマイクロプロセッサ−・データ母線３３５に接
続される。トレース・アドレス・カウンター３１７もマ
イクロプロセッサ−・アドレス母線３３４に接続されて
いる。制御論理３１０、状態レジスター３１１、状態レ
ジスター３１５、マルチプレクサ−３１８もマイクロプ
ロセッサ−・アドレス母線３３５に接続されている。制
御論理３１０はソフトウェア分析器の開始化を制御する
。状態レジスター３１１はソフトウェア分析器の状態を
保持し、トレーシングが可能化されているかトレーシン
グが励起されたか、トレース・メモリー（ＲＡＭ）が満
たされているか、ＣＰＵが共通母線を使用しているか及
びその他の状態になっているかを示す。マルチプレクサ
−３１８はトレースＲＡＭ３１９内に格納された母線サ
イクル情報の４８ビット・ワードに対しマイクロプロセ
ッサ−３０６による分析を目的としてマイクロプロセッ
サ−・アドレス母線３３５上にマルチプレクス可能とす
る。マルチプレクサ−３１８に対する入力としてトレー
ス・アドレス・カウンター３１７も接続されている。

マルチプロセッサー３０６はトレースＲＡＭ３１９内に
格納された情報を分析出来且つ各種の母線サイクルを共
通母線２００に対し発生させたＣＰＵ内で実行されてい
たソフトウェアのリバース・アセンブリーを発生出来る
ようプログラム化されている。

共通母線利用検出論理 ここで第１図に図解されたＣＰＵ母線利用検出論理３０
１の詳細について第２図を参照し乍ら説明する。以前説
明した如く、ＣＰＵ母線使用検出論理３０１は情報を共
通母線上の他のユニットに移送する目的で共通母線のマ
スターにＣＰＵがなった場合を検出する目的で使用され
る。前述の説明から理解されるように、好適実施態様の
データ処理システムにおいては第２半母線サイクル中に
要求側ユニットに対し応答する応答側ユニットを要求す
る共通母線での全ての移送が１個以上の第２半母線サイ
クル中に応答を提供する要求対象となっているチャンネ
ル番号と共に第１半母線サイクル中のソースのチャンネ
ル番号としてそのチャンネル番号を提供するような要求
側ユニットを提供する様式で行なわれる。これに対する
例外は、メモリー読出し要求中に要求側ユニットのチャ
ンネル番号がソース・チャンネル番号として提供される
が、目的のチャンネル番号を指定する代わりにメモリー
・アドレスが提供されることである。従って、共通母線
における全ての移送が第１半母線サイクル中に要求サイ
クルとなシ、１個以上の第２半母線サイクル中に１個以
上の応答サイクルになる場合には、ソフトウェア分析器
はＣＰＵが共通母線上での移送を要求しているか又はそ
の移送に対し応答していたか否かを決定するためソース
と目的のチャンネル番号を単に監視することが出来る。

これによってソフトウェア分析器はＣＰＵに関連した全
ての母線サイクルを容易に監視することが出来る。然し
乍ら、好適実施態様のデータ処理システムにおいては、
単一の第１半母線サイクルのみを要求し、スレーブ（目
的）ユニットのチャンネル番号のみが指定されてマスタ
ー（ソース）ユニットの仕様を提供しない多くの母線移
送がある。この型式の母線移送の例は、ＣＰＵが周辺機
器に対するＩ／Ｏ出力コマンドを実行する場合である。

このＩ／Ｏ入カコマンド移送中にＣＰＵは目的ユニット
のチャンネル番号、そのユニットにより実施されるべき
機能コード及びデータの１６ビットのみを共通母線上に
設定する。ＣＰＵはソース・チャンネル番号としてのそ
のチャンネル番号は母線上に設定しない。従って、ＣＰ
Ｕに関連あるチャンネル番号の検出のみにより共通母線
移送を監視するよう設計されたソフトウェア分析器は、
この母線サイクルを検出せず、かくしてＣＰＵソフトウ
ェア命令のこの型式の実行をトレースすることが出来な
い。

ＣＰＵ母線使用検出論理３０１は従ってＣＰＵがそのチ
ャンネル番号を共通母線上に設定する場合を含むＣＰＵ
により開始されるこの型式の母線移送を検出するよう設
計されている。

基本的には、ＣＰＵ母線使用検出論理３０１はソフトウ
ェア分析器のプライオリティよシ母線上でプライオリテ
ィの低いユニットによって開始される母線サイクルの各
発生を検出するよう設計されている。好適実施態様にお
いては、データ処理システムのＣＰＵが共通母線上で最
低のプライオリティ装置である事実からＣＰＵの次に共
通母線上にソ７）つ、ア９．．オヶい□ゆ、３．より□
。ＰＵ　’′） 母線使用検出論理３０１はその低いゾライオリテ　イ・
ユニット（即ち、ＣＰＵ）が母線の制御を許可された際
、ソフトウェア分析器がその母線サイクルが母線マスタ
ーとしてのＣＰＵと関連があることを知るということを
推論出来る。ＣＰＵは共通母線２００上の他の装置によ
る移送を開始させる目的で母線マスターにならねばなら
ないことから、ＣＰＵ母線使用検出論理３０１はＣＰＵ
によシ開始される全ての母線サイクルを検出するため使
用され、ＣＰＵチャンネル番号がソース・ユニットの゛
チャンネル番号として提供されたか否かを検出する目的
で共通母線２００の監視を行なう必要はなく、従って、
ソフトウェア分析器２０７が単純化される。

以後説明する如く、ＣＰＵチャンネル番号検出論理３２
２は共通母線２００上のＣＰＵチャンネル番号の検出に
よｆｉ　ＣＰＵが目的ユニットになっている場合を検出
する目的に使用される。

ＣＰＵ母線使用検出論理３０１はＣＰＵが母線マスター
になり、当該母線に接続された他のユニ、）に対する移
送のため共通母線を使用している時点を決定する目的に
使用される。第２図に示されたＣＰＵ母線使用検出論理
３０１は基本的には第１０図に示されたＣＰＵのプライ
オリティ回路網論理の単純化されたバージョンである。

第２図に示されたＣＰＵ母線使用検出論理の単純化は、
第２図の論理がソフトウェア分析器に共通母線の使用の
要求を可能にし、且つ母線マスターになり得るようにす
るため必要な素子が含まれていないことから可能である
。代わシに、第２図の論理はソフトウェア分析器が接続
されている共通母線上の（スロット）位置より高いプラ
イオリティを有する母線上の他のユニットによりその進
行中の非同期母線サイクルが開始されたか否かをソフト
ウェア分析器に決定させることが出来る。ソフトウェア
分析器は共通母線上のＣＰＵの真上に接続されているの
で第２図の論理は非同期母線サイクルが実施中で共通母
線上に共通母線上の高いプライオリティ装置の使用が許
可されない場合には共通母線がソフトウェア分析器より
低いプライオリティ・ユニットに対し許可され、従って
、母線サイクルがＣＰＵを母線マスターとした母線サイ
クルに違いないことを推論出来るようにする。

第２図の共通母線利用検出論理は基本的には母線制御回
路ラインと共通母線の９個のプライオリティ回路網ライ
ンを監視し、低プライオリテイ装置が母線マスターとな
シ、当該低プライオリテイ装置により共通母線上に設定
された情報が安定になった場合、ＣＰＵ母線マスター・
クリップ・フロップ４０２をセットする。

ＣＰＵ母線マスター・フリップ・フロップ４０２は共通
母線上のスレーブ（応答する）装置がＡＣＫ（確認）、
ＮＡＫ（未確認）又はＷＡＩＴ応答により応答する際、
リセットされる。第２図の素子は大略以下の如く第１０
図の同様の機能素子に対応する。

ＮＡＮＤゲート４０１はＮＡＮＤゲート１９に対応し、
ＣＰＵ母線マスター・フリップ・フロップ４０２は許可
フリップ・フロップ２２に対応し、ＮＯＲゲート４０３
はＮＯＲゲート２１に対応し、遅延線４０４は遅延線２
５に対応する。第１０図には低プライオリティ装置が設
定し、共通母線上に低プライオリティ装置により設定さ
れた情報が安定化し、その時点でＣＰＵ母線マスター・
クリップ・フロップ４０２がクロック化される迄、信号
ＣＰＤＣＮＳ−（これは低プライオリティ装置が共通母
線の使用を許可されたことを示す）を保持するのに使用
されるＣＰＵ　ＤＣＮフリップ・フロップ４０５に応答
する装置は存在しない。

第２図に図解された母線利用検出論理に対する入力信号
である信号ＢＳＲＥＱＴ＋乃至ＢＳＤＣＮＮ＋は全て共
通母線上に表われるその対応する信号を反転させること
で得られる。（例えば、信号ＢＳＲＥＱＴ＋は共通母線
２００から信号ＢＳＲＥＱＴ−を反転させることによシ
得られる。）従って、第２図に対する入力信号はそれら
が共通母線２００から直接来たように説明され、一方、
実際上は、それらは共通母線上を送信されて来た信号を
受信して反転させる受信器の出力である。ＮＡＮＤゲー
ト４０１に対する入力は制御信号ＢＳＲＥＱＴ＋とＢＳ
ＤＣＮＮ＋及び９個のプライオリティ回路網信号ＢＳＡ
ＵＯＫ−４−乃至ＢＳＩＵＯＫ＋である。

第９図及び第１０図に関連して前述した如く、共通母線
上の装置が母線マスターになって、母線サイクルの使用
を希望する場合には、当該装置は母線要求信号ＢＳＲＥ
ＱＴ＋を二進数１にし、かくして共通母線上の少なくと
も１つの装置が母線サイクルを要求していることを示す
ことによシ母線要求を行なう。プライオリティが解決さ
れ、母線の使用が許可されると、母線サイクル・ナウ信
号ＢＳＤＣＮＮ＋が二進数１となシ、タイ・ブレーキン
グ機能が完了して或る特定の装置が現時点で共通母線の
マスター（第９図参照）になっていることを示す。

母線サイクル・ナウ信号ＢＳＤＣＮＮ＋が二進数１にな
る時点でマスター装置は移送さるべき情報を共通母線上
に供給する。共通母線上の各装置は信号ＢＳＤＣＮＮ＋
から内部ストローブを発生する。当該ストローブは、Ｂ
ＳＤＣＮＮ＋が各ユニット内で二進数１となって情報を
母線上で安定化させ得ることが出来る時点から約６０ナ
ノ秒遅延される。遅延完了時点で母線スキューが計数さ
れ、共通母線上の各スレーブ装置はそのアドレス（メモ
リー・アドレス又はチャンネル番号）を確認することが
出来るようになる。第２図において、このＣＰＵ母線マ
スター・フリップ・フロップ４０２のクロック化の目的
に使用されている内部ストローブは６０ナノ秒の遅延線
４０４の出力である信号ＢＳＤＣＮＤ＋である。従って
、ＣＰＵ母線マスター・フリップ・フロップ４０２のク
ロック（Ｃ）入力に接続されているこの内部ストローブ
信号ＢＳＤＣＮＤ＋はマスター装置によシ母線上に設定
された情報が有効である場合にフリップ・フロップをク
ロック化させる目的に使用される。これによってＣＰＵ
母線マスター・クリップ・フロップ４０２の出力である
そのＱ出力部における信号ＣＰＤＣＮＮ十とそのＱバー
出力部における信号ＣＰＤＣＮＮ−を直接使用出来、又
はそれから得られる信号を使用してＣＰＵがマスター装
置である時の共通母線上に設定される情報を捕獲するこ
とが出来る。例えば、第１図においては、レジスター・
クロッキング・ライン３３９上のＣＰＵ母線使用検出論
理３０１の出力はアドレス・レジスター３０２、データ
・レジスター３０３．自動アドレス増加論理３０４をク
ロック化させる目的に使用される。

ここで第２図を参照すると、ＮＡＮＤゲート４０１に対
する他の入力信号が９個のプライオリティ信号ＢＳＡＵ
ＯＫ＋乃至ＢＳＩＵＯＫ＋になっている。信号ＢＳＡＵ
ＯＫ＋乃至ＢＳＩＵＯＫ＋は全て共通母線上の前述の（
高プライオリティ）装置が母線要求を行なわなかった場
合には二進数１になる。従って、信号ＢＳＤＣＮＮ＋が
二進数１（第９図参照）になる場合、ＮＡＮＤゲート４
０１の出力である信号ＣＰＤＣＮＳ−は二進数０となシ
、共通母線上の高プライオリティ装置が母線要求を行な
わなかった場合にはＣＰＵ　ＤＣＮフリップ・フロップ
４０５をセットする。

ＣＰＵ　ＤＣＮフリップ・フロップ４０５がセットされ
ると、その出力である信号ＣＰＤＣＮＤ＋がＱ出力部に
おいて二進数１となシ、現在進行中の母線データ・サイ
クルがプライオリティ上ソフトウェア分析器（即ち、Ｃ
ＰＵが現在母線マスターである）より低い場合の母線上
の装置により要求されたことを示している。信号ＣＰＤ
ＣＮＤ＋はＣＰＵ母線マスター・フリップ・フロップ４
０２に対するデータ（Ｄ）入力部に接続される。共通母
線のデータ・サイクル・ナウ信号ＰＳＤＣＮＮ＋が二進
数１になった後の６０ナノ秒遅延線４０４の出力である
信号ＢＳＤＣＮＤ＋が二進数１となシ、ＣＰＵ母線マス
ター・フリップ・フロップ４０２をクロック化する。Ｃ
ＰＵ母線マスター・フリップ・フロップ４０２に対する
データ入力部における信号ＣＰＤＣＮＤ＋が二進数１で
あって、共通母線上の高プライオリティ装置が母線の使
用を許可しなかったことを示し、従って、ＣＰＵが現在
母線マスターであるに違いないことを示す場合には、Ｃ
ＰＵ母線マスター・フリップ・フロップ４０２はクロッ
ク時にセットされてＱ出力部の信号、ＣＰＤＣＮＮ＋を
二進数１とし、Ｑパー出力部の信号、ＣＰＤＣＮＮ−を
二進数０にする。

ＣＰＵ母線マスター・フリップ・フロップ４０２は、共
通母線上の応答する（スレーブ）ユニットが確認（信号
ＢＳＡＣＫＲ＋は二進数１になる）、未確認（信号ＢＳ
ＮＡＫＲ＋は二進数１になる）又は待ち（信号ＢＳＷＡ
ＩＴ＋は二進数１になる）によって母線サイクルに応答
する迄セット状態に保持される。

これら３個の応答のいずれかが発生すると、Ｎ０Ｒゲー
ト４０３の出力である信号ＭＹＤＣＮＲ−が二進数０と
なり、ＣＰＵ　ＤＣＮフリップ・フロップ４０５とＣＰ
Ｕ母線マスター・フリップ・フロップ４０２をリセット
する。発生し得るその他の状態は母線マスター・クリア
であり、これは開始された際、ＮＯＲゲート４０３にお
ける信号ＢＳＭＣＬＲ＋を二進数１にし、当該二進数１
は逆にＣＰＵ　ＤＣＮフリップ・フロップ４０５と、Ｃ
ＰＵ母線マスター・フリップ・フロップ４０２のリセッ
トを生じさせる。

前述した如く、６０ナノ秒の遅延線４０４の目的は母線
マスターによシ共通母線上に表わされる情報がその情報
が共通母線からストローブされる前に安定化されたこと
を確実にするためである。

この同じ考え方がＣＰＵ母線使用検出論理３０１に見ら
れ、その場合、ＣＰＵ母線マスター・フリップ・フロッ
プ４０２はこの遅延信号によってクロック化され、かく
して共通母線上の情報が有効である場合に信号ＣＰＤＣ
ＮＮ＋とＣＰＤＣＮＮ−から得られる共通母線からの情
報のソフトウェア分析器内でのその他全てのクロッキン
グを確実にする。ＣＰＵ　ＤＣＮフリップ・フロツプ４
０５の目的は、データ・サイクル・ナウ（ＤＣＤＣＮＮ
＋）信号が二進数１になる時存在するＮＡＮＤゲート４
０１の出力が６０ナノ秒遅延線の経過まで保持され、Ｃ
ＰＵ母線マスター・フリップ・クロック４０２がクロッ
クされる前に消えないことを確実にすることにある。以
前説明した如く、システム内に存在しない装置（即ち、
無効なメモリー・アドレス又は無効チャンネル番号）を
母線マスターが指定する場合にＣＰＵ（又は他の装置）
の事例を取扱うため未確認（ＮＡＫ）信号を発生し、か
くしてＣＰＵ　ＤＣＮフリップ・フロップ４０５と、Ｃ
ＰＵ母線マスター・フリップ・フロップ４０２をクリア
する二進数１状態の信号ＢＳＮＡＫＲ＋を発生する時間
切れ論理がＣＰＵ内に存在している。

前述の説明からＣＰＵ母線使用検出論理３０１は共通母
線２００がプライオリティ上、それ自体よリ低くなって
いる装置によって利用されていることをＣＰＵが決定す
ることから、ＣＰＵが母線マスクーになった時点を決定
する目的に使用可能であることが理解出来る。プライオ
リティ上、ソフトウェア分析器よシ低い共通母線に接続
されている唯一の装置はＣＰＵであるところから、ＣＰ
Ｕは母線マスターでなければなら々い。これによってソ
フトウェア分析器は現在の母線マスターによシ共通母線
上に設定されたソース目的チャンネル番号情報を調べる
必要なしに母線マスターになった全ゆる事例を検出出来
る。ＣＰＵがソース装置チャンネル番号として共通母線
上にそのチャンネル番号を設定しない或る事例があるこ
とを前に説明して来た。

前掲の説明から共通母線に沿った位置により決定される
母線のアクセスに対しプライオリティを有している共通
母線を採用するシステム内に共通母線利用検出論理３０
１が利用可能であることが理解出来る。前掲の説明は共
通母線上の最低プライオリティ装置（好適実施態様にお
けるデータ処理システム内のＣＰＵ）の隣りにある位置
で共通母線利用検出論理を利用することに鑑み行なって
来た。共通母線利用論理を共通母線に沿って次に低いプ
ライオリティ・スロット位置に位置付け、ＣＰＵ母線マ
スター・フリップ・フロップ４０２の意味を反転させる
ことにより共通母線上の高プライオリティ装置が母線に
対するアクセスを許可された時点を決定するために同じ
論理を使用することが出来、従って、信号ＣＰＤＣＮＮ
＋が二進数１である場合、それは最高プライオリティ装
置が共通母線の使用を許可されなかったことを示し、信
号ＣＰＤＣＮＮ＋が二進数０である場合には共通母線上
の最高プライオリティ装置が共通母線の使用を許可され
たことを示す。

中間プライオリティ装置の隣接する各側に１つ設けた共
通母線利用検出論理の２組で挾むことにより共通母線上
の中間プライオリティ装置が共通母線の使用を許可゛さ
れた時点を決定する目的で共通母線利用検出論理４０２
を利用することが出来る。例えば、共通母線が装置接続
のためにスロットを１０個有している場合には、関連あ
る装置はスロット５内の共通母線に接続される。最高の
次に高いプライオリティ・スロットであるスロット６内
に共通母線利用検出論理の最初のセットを接続し、スロ
ット４内に共通母線利用検出論理の他のセットを接続し
、スロット６内の論理から信号ＣＰＤＣＮＮ＋を取り、
それをスロット４内の論理から取った信号ＣＰＤＣＮＮ
−によりＡＮＤ化させることにより当該ＡＮＤゲートの
出力はスロット５内の装置が母線マスターになった時、
二進数１になる。スロット６内の論理からの信号ＣＰＤ
ＣＮＮ＋はプライオリティが低い共通母線上の装置が母
線マスターとなる場合に二進数１となり、スロット４内
の論理の信号ＣＰＤＣＮＮ−は低いプライオリティ装置
が母線マスターにならなくなった時、二進数１になるこ
とから、これら２つの信号をＡＮＤ化する出力は２個の
検出論理の間のスロットにある装置が母線マスターにな
った際二進数１となる。

前掲の説明は共通母線に沿った要求装置の位置に基づく
プライオリティにより共通母線の使用許可が決定される
ような好適実施態様に関して行なったが、本発明は、マ
スターとしての母線使用を検出すべき関連ある周辺機器
のプライオリティより高いか又は低いプライオリティを
有する装置に対し母線が使用許可されたが否かを決定す
るため母線利用検出論理によシ使用可能な１組の共通プ
ライオリティ・ラインを有する位置とは無関係のプライ
オリティ・シーケンスに同等に適用可能である。

前掲の説明は、割当てられるべき共通母線を共通母線と
した好適実施態様に鑑み行なって来たが、本発明はプラ
イオリティ・ベースで割当てられる全ゆる母線に対し同
等に適用可能である。

本発明をその好適実施態様に関連付けながら図示し且つ
説明して来たが、形態及び細部における前掲の変更と他
の変更を本発明の技術思想及び範囲から逸脱せずになし
得ることが当技術の熟知者には理解されよう。

従って、本発明の限定化は特許請求の範囲に示した内容
のみによるものである。

【図面の簡単な説明】

第１図は、本発明の共通母線利用検出論理を導入してい
るソフトウェア分析器の全体的なブロック図。 第２図は、本発明の共通母線利用検出論理の論理図。 第３図は、中央処理装置と共通母線上のその他のユニッ
トの間に接続せるソフトウェア分析器を示す共通母線を
備えたデータ処理システムの全体的なブロック図。 第４図乃至第８図は、第３図に図解したデータ処理シス
テムの共通母線を通じて移送される各種情報のフォーマ
ットを示す。 第９図は、母線タイミング図を示す。 第１０図は、第３図のデータ処理システムの共通母線の
動作のタイミング図を示す。 第１１図及び第１１Ａ図は、第３図のデータ処理システ
ムの共通母線のメモリー制御器プライオ□リティ回路網
の論理図を示す。 第１２図は、第３図のデータ処理システムの母線に接続
された典型的なメモリー制御器の共通母線インターフェ
ース論理を示す。 第１３図及び第１３Ａ図は、第３図のデータ処理システ
ムの共通母線に接続された中央処理装置の共通母線イン
ターフェース論理を示す。 第１４図は、ダブル・フェッチ・メモリー動作中の第３
図のデータ処理システムの中央処理装置、共通母線、メ
モリー制御器の動作に関するタイミング図を示す。 ９−Ａ・・・占有期間　９−Ｂ・・・占有期間９−Ｃ・
・・占有期間／コール期間 ９−Ｄ・・・コール期間　９−Ｅ・・・コール期間／応
答期間９−Ｆ・・・応答期間　９−Ｇ・・・応答期間９
−Ｈ・・・期間　９−Ｉ・・・期間 ９−Ｊ・・・期間　９−Ｋ・・・期間 ９−Ｌ・・・期間　１０・・ライン １０Ｍ・・・ライン　１１・・・受信器（反転増幅器）
１１Ｍ・・・受信器（反転増幅器）１２・・・ＡＮＤゲ
ート１２Ｍ・・・ＡＮＤゲート　１３・・・遅延線１３
Ｍ・・・遅延線　１４・・・ＮＯＲゲート１４Ｍ・・・
ＮＯＲダート　１４Ａ・・・期間１４Ｂ・・・期間 １５・・・ユーザー・フリップ・フロップ１５Ｍ・・・
ユーザー・フリップ・フロップ１６・・・ＮＡＮＤゲー
ト　１６Ｍ・・・ＮＡＮＤゲート１７・・・要求フリッ
プ・フロップ　１７Ｍ・・・要求フリップ・フロップ１
８・・・ドライバー　１８Ｍ・・・ドライバー１９・・
・ＮＡＮＤゲート　１９Ｍ・・・ＮＡＮＤゲート２０・
・・ＡＮＤゲート　２１・・・ＮＯＲゲート２１Ｍ・・
・Ｎ０Ｒゲート　２２・・・許可フリップ・フロップ２
２Ｍ・・・メモリー許可フリップフロップ２３・・・イ
ンバーター　２３Ｍ・・・インバーター２４・・・受信
器　２４Ｍ・・・受信器２５・・・遅延線　２５Ｍ・・
・遅延線２６・・・ＮＯＲゲート　２６Ｍ・・・ゲート
２７・・・ＮＡＮＤゲート　２８・・・素子（遅延素子
）２８Ｍ・・・素子（遅延素子）２９・・・ＮＯＲゲー
ト２９Ｍ・・・ＮＯＲゲート ３１・・・素子（Ｊ−Ｋ型フリップ・フロップ）３２・
・・素子（Ｊ−Ｋ型フリップ・フロップ）３４・・・Ｎ
ＡＮＤゲート　３５・・・素子（インバータ）３７・・
・素子（フリップ・フロップ）　３９・・・ＮＡＮＤゲ
ート４０・・・素子（受信器）　４１・・・インバータ
ー４２・・・スイッチ　４３・・・マルチ入力ＮＯＲゲ
−ト４４−ＮＯＲゲート　４５・・・ＮＯＲゲート４６
・・・ＮＯＲゲート　４７・・・パリティ・チェック４
８・・・マルチプレクサー　４９・・・フリップ・フロ
ップ５０・・・ロック・ヒストリー・フリップ・フロッ
プ５１　・ＡＮＤゲート　５２・・・ＡＮＤゲート５６
・・・素子　５８・・・インバーター５９・・・ドライ
バー　６１・・・ドライバー６３・・・インバーター　
７１・・・受信器７２・・・受信器　７４・・・素子 ７６・・・ＡＮＤゲート　７５・・・信号ゲート７７・
・・ＯＲゲート　７８・・・　ＮＡＮＤゲートア９・・
・インバーター ８０・・・ダブル・フェッチ・ヒストリー・フリップ・
フロップ８１・・・ＮＡＮＤゲート　８２・・・インバ
ーター８３・・・ＮＡＮＤゲート　８４・・・インバー
ター８５・・・ドライバー　８６・・・ＡＮＤゲート８
８・・・素子　８９・・・アドレス・レジスター９０・
・・アドレス・レジスター　９１・・・マルチプレクサ
ー９２・・・マルチプレクサ−９３・・・ＮＯＲゲート
９４・・・ダブル・ワード関連論理　９５・・・メモリ
ー・タイミング発生器９６・・・インバーター　９７・
・・受信器９８・・・レジスター　９９・・・ドライバ
ー１００　・・・ＡＮＤゲート　１０１・・・ヘキサデ
シマルのスイッチ１０３・・・比較器　１０４・・・Ａ
ＮＤゲート１０６・・・ゲート　１０７・・・ゲート１
０８・・・ドライバー　１１０・・・素子１１３・・・
素子　１１４・・・ＯＲゲート１１５・・・ドライバー
　１１７・・・比較器１１８・・・ブロック　１１９・
・・バッファー１２０・・・フリップ・フロップ　１２
１　・・・フリップ・フロップ１２５・・・インバータ
ー １２６・・・ワン・ショット・マルチバイブレータ−１
２７・・・フリップ・フロップ　１５０・・・素子　　
　　　　　　　　　へ１５１・・・ＤＴレジスター　１
５２・・・素子１５３・・・素子　１５４・・・中央処
理装置内部母線１５５．１５６・・・素子　１８１・・
・ライン１８２・・・ライン　１８４・・・ライン１８
５・・・ライン　２００・・・共通母線２０２・・・メ
モリー　２０６・・・中央処理装置２０７・・・ソフト
ウェア分析器　２０８・・・科学演算ユニット２１０・
・・制御器　２１２・・・制御器２１４・・・制御器　
２１６−１・・・ユニット記録周辺機器２１６−２・・
・ユニット記録周辺機器　２１８・・・テープ周辺機器
２２０・・・ディスク周辺機器　　３０１・・・ＣＰＵ
母線使用検出論理３０２・・・アドレス・レジスター　
３０３・・・データ・レジスター３０４・・・自動アド
レス増加論理　３０５・・・母線インターフェース３０
６・・・マイクロ・プロセッサー　３０７・・・Ｉ／Ｏ
制御３０８・・・ＰＲＯＭ　３０９・・・読取り／書込
みメモリー３１０・・・制御論理　３１１・・・状態レ
ジスター３１２・・・サイクル比較器　３１３・・・デ
ータ比較器３１４・・・アドレス比較器　３１５・・・
状態レジスター３１６　・・・トレース制御　３１７・
・・トレース・アドレス・カウンター３１８・・・マル
チプレクサ−　３１９・・・トレースＲＡＭ３２０・・
・ＣＰＵファームウェア・アドレス・デコーダー３２１
・・・ＣＰＵファームウェア・アドレス・ライン３２２
・・・ＣＰＵチャンネル番号検出論理３２３・・・アド
レス状態ライン　　３２５・・・オペランド・アドレス
母線３２６・・・母線アドレス・ライン　３２７・・・
サイクル型式ライン３２８・・・ライン　３２９・・・
ライン３３０・・・母線サイクル型式ライン ３３２・・・データ母線　３３３・・・データ・ピット
・ライン３３４・・・マイクロプロセッサ−・アドレス
母線３３５・・・マイクロプロセッサ−・アドレス母線
３３６・・・状態母線　３３７・・・処理アドレス母線
３３８・・・アドレス母線 ３３９・・・レジスター・クロッキング・ライン３４０
・・・端末機 ３４１・・・プライオリティ回路網ライン３４２・・・
制御ライン　３４３・・・制御ライン４０１・・・ＮＡ
ＮＤゲート

Claims (1)

1. 【特許請求の範囲】 １）複数個の装置の特定の装置によシ共通母線の利用を
   検出し、前記共通母線の使用が割り当てサイクル中にプ
   ライオリティ・ベースにて許容すれ、前記特定の装置が
   前記複数個の装置のその地金ての装置のプライオリティ
   とは異なる既知のリクエストをするプライオリティを有
   するようにした制御回路であって、 Ａ、前記共通母線に接続する接続装置と、Ｂ、前記接続
   装置に連結された第１受信装置で、前記第１受信装置が
   前記共通母線の使用を要求する前記複数個の装置の任意
   の装置のプライオリティを示す要求信号を受信すること
   、 Ｃ、前記接続装置に連結された第２受信装置で、前記第
   ２受信装置が前記複数個の装置の１つの装置に対する前
   記共通母線の使用許可を示す許可信号を受信すること、 Ｄ、前記第１受信装置と前記第２受信装置に連結された
   推論装置で、前記推論装置が前記共通母線の使用を許可
   された前記複数個の装置の成る許可された装置のプライ
   オリティが前記特定装置のプライオリティ以上でないか
   又はそれ以下でないかを決定すること、 Ｅ、前記推論装置に連結された指示装置で、前記指示装
   置が前記共通母線が前記特定装置に対し使用許可された
   ことを示す信号を発生することから成る共通母線利用検
   出制御回路。 ２）更に、 Ａ、前記接続装置と前記指示装置に連結された第３受信
   装置で、前記第３受信装置が前記複数個の装置の目的の
   装置が前記使用許可された装置に応答したことを示す信
   号を受信することＢ、前記第３受信装置、前記指示装置
   及び前記推論装置に連結されたリセット装置で、前記リ
   セット装置か次の割り当てサイクルのため前記推論装置
   と指示装置をリセットすることから成る特許請求の範囲
   １）項に記載の共通母線利用検出制御回路０ ３）前記共通母線がデータ処理システムの共通母線であ
   る特許請求の範囲１）項に記載の共通母線利用検出制御
   回路。 ４）前記第１受信装置がＮＡＮＤダートである特許請求
   の範囲ｌ）項に記載の共通母線利用検出制御回路。 ５）前記第２装置が遅延装置である特許請求の範囲４）
   項に記載の共通母線利用検出装置。 ６）前記推論装置と前記指示装置が前記遅延装置の出力
   により励起されるＤ型フリップ・フロップである特許請
   求の範囲５）項に記載の共通母線利用検出制御回路。 ７）前記第３受信装置がＮＯＲゲートである特許請求の
   範囲２）項に記載の共通母線利用制御回路。 ８）前記複数個の装置の１つの装置に対する前記共通母
   線の使用を許可する前記プライオリティ・ベースが前記
   複数個の装置の各装置の軸線に沿った相対的位置により
   決定され、前記制御回路が前記特定装置の隣りの前記軸
   線に沿った位置に設定され、かぐして前記特定装置より
   大きい又は小さいプライオリティを有するようにした特
   許請求の範囲１）項に記載の共通母線利用検出制御回路
   。 ９）前記特定装置が前記軸線に沿って最高位の又は最低
   位のノライオリティ位置のいずれか一方を有し、前記制
   御回路が前記特定装置に対して次に高い又は次い低いプ
   ライオリティを有するような位置に前記接続装置が設定
   されるようにした特許請求の範囲８）項に記載の共通母
   線利用検出制御回路。 １０）前記特定装置が前記軸線に沿って中間プライオリ
   ティを有し、更に、高制御回路がプライオリティ上、前
   記特定装置より１つ高いプライオリティを有し低制御回
   路がプライオリティ上、前記特定装置より１つ低いプラ
   イオリティを有するよう前記制御回路が前記軸線に沿っ
   て前記特定装置転の上方及び下方に接続され、前記高制
   御回路と前記低制御回路の前記指示装置の出力が論理的
   に組合わされ前記特定装置に前記共通母線の使用許可が
   与えられたことを示す信号を作成するようにした特許請
   求の範囲８）項に記載の共通母線利用検出制御回路。 １１）複数個の装置の特定装置による共通母線の利用を
   検出する方法であって、前記特定装置が前記複数個の装
   置のその地全ての装置の要求プライオリティより異なっ
   ている既知要求プライオリティを有し、前記共通母線の
   使用がプライオリティ・ベースで許可され、前記方法が
   、 Ａ、前記共通母線の使用を要求する前記複数個の装置の
   任意の装置のプライオリティを示す要求信号を受信する
   段階と、 Ｂ、前記複数個の装置の許可される装置に対する前記共
   通母線の許可を示す許可信号を受信する段階と、 Ｃ、前記許可された装置に対する前記共通母線の許可の
   時点で、前記複数個の装置のいずれの装置も前記既知要
   求プライオリティより高いプライオリティ又は前記既知
   要求プライオリティより低いプライオリティを有さすに
   前記共通母線の使用を要求していたこと、従って前記複
   数個の装置の前記特定装置を前記許可された装置に違い
   ないことを前記要求信号から推論する段階から成る共通
   母線利用検出制御方法。 １２）前記複数個の装置の各装置の要求プライオリティ
   が軸線に沿ったその相対的位置により決定され、前記方
   法が更に前記特定装置に隣接した前記軸線に沿う位置か
   ら前記要求信号を受信し、かぐして前記特定装置よシ高
   いプライオリティを有し又は前記特定装置より低いプラ
   イオリティを有する前記複数個の装置のいずれの装置も
   前記共通母線の使用許可時点に前記共通母線の使用を要
   求しなかったこと、かくして前記共通母線が前記特定装
   置に対して許可されたに違いないことを示すようにした
   特許請求の範囲１１）項に記載の共通母線利用検出方法
   。 １３）前記共通母線の許可が前記共通母線の使用を許可
   する後続の要求を開始可能であることを示す応答信号に
   追随し、前記方法が更に次の共通母線許可と使用の動作
   を予期して前記応答信号を受信する段階を含むようにし
   て成る特許請求の範囲１２）項に記載の共通母線利用決
   定制御方法。 １４）データ処理システムに接続されたシステム分析器
   内の制御回路で、前記制御回路がＣＰＵによる前記デー
   タ処理システムの共通母線の利用を検出し、前記共通母
   線が位置上のプライオリティ・ベースにて前記共通母線
   に連結せる複数個の装置の１つの装置による使用のため
   割り割てられ、前記制御回路が最低の次に低い位置上の
   プライオリティにて前記共通母線に連結され、前記制御
   回路が、Ａ、前記ＣＰＵよシ高いプライオリティを有す
   る前記複数個の装置の任意の装置が前記共通母線の使用
   を要求しているか否かを示す信号を受信する第１装置と
   、Ｂ、　前記共通母線の使用が前記複数個の装置の１つ
   の装置に対して許可されたことを示す信号を受信する第
   ２装置と、 Ｃ、前記第１装置と前記第２装置に連結された第３装置
   で、前記第３装置が前記共通母線の許可時に前記ＣＰＵ
   より高いプライオリティを有する前記複数個の装置のい
   ずれの装置も前記共通母線の使用を要求していなかった
   ことを示すことから成る制御回路。 １５）更に、前記第３装置に連結された第１装置を含み
   、前記第４装置が前記複数個の装置の１つの装置による
   前記共通母線の使用が完了したことを示す信号を受信し
   、かくして前記第３装置をリセットするようにした特許
   請求の範囲１４）項に記載の制御回路。 １６）前記第１装置がＮＡＮＤゲートであり、前記第２
   装置が遅延装置であり、前記第３装置がフリップ・フロ
   ップである特許請求の範囲１４）項に記載の制御回路。 １７）前記第４装置がＮＯＲゲートである特許請求の範
   囲１５）項に記載の制御回路。