KR20140021151A - 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법 - Google Patents

비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 이를 포함하는 시스템이 개시된다. 비휘발성 메모리 장치는 메모리 셀 어레이, 로우 디코더, 페이지 버퍼 및 제어 로직을 포함한다. 로우 디코더는 메모리 셀 어레이의 스트링 선택 라인, 접지 선택 라인 및 워드 라인들을 선택적으로 활성화한다. 페이지 버퍼는 프로그램 동작시 외부 데이터를 임시 저장하고, 저장된 데이터에 따라 비트라인들을 특정 전압으로 설정하고, 읽기 또는 검증 동작시 비트 라인들을 통해 선택된 메모리 셀들에 저장된 데이터를 감지한다. 제어 로직은 상기 로우 디코더 및 상기 페이지 버퍼를 제어한다. 비휘발성 메모리 장치는 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 로직과 분리된 저장 공간에 백업(backup)한다. 따라서, 비휘발성 메모리 장치는 커맨드 실행의 오류를 방지할 수 있다.

Description

비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND METHOD OF CONTROLLING COMMAND EXECUTION OF THE NONVOLATILE MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 특히 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 커맨드 실행을 제어하는 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고 용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 장치의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위하여 3차원으로 배열되는 메모리 셀들을 구비한 3차원 반도체 메모리 장치들이 개발되고 있다. 최근에는 수직 채널 구조를 갖는 메모리 셀로 구성된 수직 NAND형 플래시 메모리 장치가 제안되고 있다.
본 발명의 목적은 커맨드 실행의 중지(suspend) 및 재개(resume)를 안전하게 수행할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 커맨드 실행의 중지(suspend) 및 재개(resume)를 안전하게 수행할 수 있는 비휘발성 메모리 장치의 커맨드 실행 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 로우 디코더, 페이지 버퍼 및 제어 로직을 포함한다.
메모리 셀 어레이는 워드라인들 및 비트라인들에 연결된 메모리 셀들을 포함하고 데이터가 저장된다. 로우 디코더는 상기 메모리 셀 어레이의 스트링 선택 라인, 접지 선택 라인 및 상기 워드 라인들을 선택적으로 활성화한다. 페이지 버퍼는 프로그램 동작시 외부 데이터를 임시 저장하고, 저장된 데이터에 따라 상기비트라인들을 특정 전압으로 설정하고, 읽기 또는 검증 동작시 비트 라인들을 통해 선택된 메모리 셀들에 저장된 데이터를 감지한다. 제어 로직은 상기 로우 디코더 및 상기 페이지 버퍼를 제어한다.
비휘발성 메모리 장치는 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 상기 제어 로직과 분리된 저장 공간에 백업(backup)하고, 상기 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 저장 공간에 저장된 상기 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러, 제 1 광 연결 장치, 비휘발성 메모리 장치 및 제 2 광 연결장치를 포함한다.
메모리 컨트롤러는 제 1 제어신호를 발생하고 상기 제 1 제어신호를 광 변조하여 제 1 광 송신신호로 변환하고, 제 1 광 수신신호를 수신하고 상기 제 1 광 수신신호를 광 복조하여 제 1 데이터 신호로 변환한다. 제 1 광 연결 장치는 상기 제 1 광 송신신호에 기초하여 제 2 광 수신신호를 발생한다. 비휘발성 메모리 장치는 상기 제 2 광 수신신호를 광 복조하여 상기 제 1 제어신호를 발생하고 상기 제 1 제어신호를 메모리 셀 어레이에 저장하고, 상기 메모리 셀 어레이로부터 상기 제 1 데이터 신호를 출력하고 상기 제 1 데이터 신호를 광 변조하여 제 1 광 데이터 신호를 발생한다. 제 2 광 연결장치는 상기 제 1 광 데이터 신호에 기초하여 상기 제 1 광 수신신호를 발생한다. 상기 비휘발성 메모리 장치는 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 블록과 분리된 저장 공간에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 제어 블록과 분리된 저장 공간에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다.
본 발명의 하나의 실시예에 의하면, 상기 저장 공간은 상기 비휘발성 메모리 장치의 외부에 있는 외부 저장 장치일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 저장 공간은 상기 비휘발성 메모리 장치 내에 있는 버퍼 회로일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 저장 공간은 상기 비휘발성 메모리 장치 내에 있는 메모리 셀 어레이일 수 있다.
본 발명의 하나의 실시형태에 따른 비휘발성 메모리 장치의 소거 동작 제어 방법은 정상 소거 동작을 수행하는 단계; 중지 커맨드를 입력되었는지 판단하는 단계; 중지 커맨드를 입력되었을 때 중지 커맨드를 실행하는 단계; 커맨드 실행 중지 당시의 칩 정보를 제어 로직으로부터 외부 저장 장치로 백업하는 단계; 소거 동작 외의 다른 동작 모드를 수행하는 단계; 커맨드 실행 중지 당시의 칩 정보를 상기 외부 저장 장치로부터 상기 제어 로직으로 복원(restore)하는 단계; 및 재개(resume) 소거 동작을 수행하는 단계를 포함한다.
본 발명의 다른 하나의 실시형태에 따른 비휘발성 메모리 장치의 소거 동작 제어 방법은 정상 소거 동작을 수행하는 단계; 중지 커맨드를 입력되었는지 판단하는 단계; 커맨드 실행 중지 당시의 칩 정보를 제어 로직으로부터 비휘발성 메모리 장치 내에 있고 상기 제어 로직과 분리된 저장 공간으로 백업하는 단계; 중지 커맨드를 입력되었을 때 중지 커맨드를 실행하는 단계; 소거 동작 외의 다른 동작 모드를 수행하는 단계; 재개(resume) 소거 동작을 수행하는 단계; 및 커맨드 실행 중지 당시의 칩 정보를 상기 저장 공간으로부터 상기 제어 로직으로 복원(restore)하는 단계를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 로직과 분리된 저장 공간에 백업(backup)하고, 커맨드 실행의 재개(resume) 요청을 받으면 저장 공간에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다. 따라서, 비휘발성 메모리 장치는 커맨드 실행의 오류를 방지할 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 4는 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 6은 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 7은 본 발명의 하나의 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 사시도이다.
도 8은 도 7의 비휘발성 메모리 장치의 셀 영역을 나타내는 사시도이다.
도 9 및 도 10은 도 8의 셀 영역을 구성하는 셀 트랜지스터의 예들을 나타내는 사시도들이다.
도 11은 도 7의 비휘발성 메모리 장치의 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 12 및 도 13은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 소거 동작 방법의 예들을 나타내는 흐름도들이다.
도 14 및 도 15는 본 발명의 하나의 실시예에 따른 비휘발성 메모리 장치의 소거 동작의 중지(suspend)와 재개(resume) 동작을 설명하기 위한 타이밍도이다.
도 16 및 도 17은 본 발명의 다른 하나의 실시예에 따른 비휘발성 메모리 장치의 소거 동작의 중지와 재개 동작을 설명하기 위한 타이밍도이다.
도 18 및 도 19는 본 발명의 또 다른 하나의 실시예에 따른 비휘발성 메모리 장치의 소거 동작의 중지와 재개 동작을 설명하기 위한 타이밍도이다.
도 20 내지 도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 적층 구조의 반도체 장치를 나타내는 간략화된 투시도이다.
도 24는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 하나의 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 정보처리 시스템의 하나의 예를 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 정보처리 시스템의 다른 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템(1000)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(100), 메모리 컨트롤러(200) 및 외부 저장 장치(300)를 포함할 수 있다. 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110a, 110b), 로우 디코더(120), 페이지 버퍼(130a, 130b), 제어 로직(140), 고전압 발생회로(150) 및 입출력 회로(170)를 포함할 수 있다.
메모리 셀 어레이(110a, 110b)는 워드라인들 및 비트라인들에 연결된 메모리 스트링(string)들을 포함할 수 있으며, 데이터를 저장할 수 있다.
제어 로직(140)은 제어 코드를 발생하여 고전압 발생회로(150)에 제공하고, 페이지 버퍼(130a, 130b) 및 로우 디코더(120)의 동작을 제어한다.
고전압 발생회로(150)는 제어 로직(140)으로부터 제어 코드를 수신하고 상기 제어 코드에 응답하여 고전압(Vpp) 및 프로그램 전압(Vpgm)을 발생한다.
로우 디코더(120)는 메모리 셀 어레이(110a, 110b)의 스트링 선택 라인, 접지 선택 라인 및 워드 라인들을 선택적으로 활성화 한다. 또한, 로우 디코더(120)는 어드레스 신호에 기초하여 워드라인 구동 신호들, 스트링 선택 전압 및 접지 선택 전압을 발생하고, 워드라인 구동 신호들, 스트링 선택 전압 및 접지 선택 전압을 각각 워드 라인들, 스트링 선택 라인 및 접지 선택 라인에 전달한다.
페이지 버퍼(130a, 130b)는 프로그램 동작시 외부 데이터를 임시 저장하고, 저장된 데이터에 따라 메모리 셀 어레이(110a, 110b)의 비트 라인들을 특정 전압(예를 들면, 전원 전압 또는 접지 전압)으로 각각 설정한다. 페이지 버퍼(130a, 130b)는 읽기 또는 검증 동작시 비트 라인들을 통해 선택된 메모리 셀들에 저장된 데이터를 감지한다. 읽기 동작시, 페이지 버퍼(130a, 130b)에 의해 감지된 데이터는 입출력 회로(170)를 통해 외부로 출력한다(미도시).
비휘발성 메모리 장치(100)는 입출력 회로(170)를 통해 메모리 컨트롤러(200)와 어드레스 신호, 제어신호 및 데이터를 송수신한다.
비휘발성 메모리 장치(100)는 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 비휘발성 메모리 장치(100)의 외부에 있는 외부 저장 장치(300)에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 외부 저장 장치(300)에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore).
제어 로직(140)은 커맨드 실행의 중지 요청을 받으면 커맨드 중지 시의 칩 정보를 입출력 회로(170) 및 메모리 컨트롤러(200)를 통해 외부 저장 장치(300)에 저장하고, 커맨드 실행의 재개 요청을 받으면 외부 저장 장치(300)에 저장된 칩 정보를 메모리 컨트롤러(200) 및 입출력 회로(170)를 통해 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다. 도 1에는 백업 경로(P_BU)와 복구(restore) 경로(P_RES)가 도시되어 있다.
비휘발성 메모리 장치(100)는 수직 NAND형 플래시 메모리 장치일 수 있다. 비휘발성 메모리 장치(100)는 비트라인들에 연결된 메모리 스트링들을 포함하는 수직 채널 구조의 메모리 셀 어레이를 포함할 수 있다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템(1000a)을 나타내는 블록도이다. 도 2의 비휘발성 메모리 장치(100a)는 도 1의 비휘발성 메모리 장치(100)에 비해 버퍼 회로(175)를 더 포함한다.
도 2의 메모리 시스템(1000a)에서는 도 1의 메모리 시스템(1000)에서와 달리, 커맨드 중지 시의 칩 정보를 비휘발성 메모리 장치(100a)에 포함된 버퍼 회로(175)를 통해 외부 저장 장치(300)에 저장하고, 외부 저장 장치(300)에 저장된 칩 정보를 버퍼 회로(175)를 통해 수신한다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템(2000)을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(100) 및 메모리 컨트롤러(200a)를 포함할 수 있다. 메모리 컨트롤러(200a)는 버퍼 회로(202)를 포함할 수 있다.
비휘발성 메모리 장치(100)는 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 비휘발성 메모리 장치(100)의 외부에 있는 메모리 컨트롤러(200a)에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 메모리 컨트롤러(200a)에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore). 커맨드 중지 시의 칩 정보는 메모리 컨트롤러(200a)의 버퍼 회로(202)에 저장될 수 있다.
도 4는 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템(3000)을 나타내는 블록도이다. 도 4의 메모리 시스템(3000)의 비휘발성 메모리 장치(100b)는 버퍼 회로(175a)를 포함한다.
도 4의 메모리 시스템(3000)에서 제어 로직(140)은 커맨드 실행의 중지 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 로직(140)와 분리되고 비휘발성 메모리 장치(100b) 내에 있는 버퍼 회로(175a)에 저장하고, 커맨드 실행의 재개 요청을 받으면 버퍼 회로(175a)에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다.
도 5는 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템(4000)을 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(4000)은 비휘발성 메모리 장치(100c) 및 메모리 컨트롤러(200b)를 포함할 수 있다. 비휘발성 메모리 장치(100c)는 메모리 셀 어레이(210a, 210b), 로우 디코더(120), 페이지 버퍼(130a, 130b), 제어 로직(140), 고전압 발생회로(150), 입출력 회로(170a) 및 버퍼 회로(175b)를 포함할 수 있다.
비휘발성 메모리 장치(100c)는 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 비휘발성 메모리 장치(100c)의 내부에 있는 메모리 셀 어레이(210a)에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 메모리 셀 어레이(210a)에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore).
제어 로직(140)은 커맨드 실행의 중지 요청을 받으면 커맨드 중지 시의 칩 정보를 버퍼 회로(175b) 및 페이지 버퍼(130a)를 통해 메모리 셀 어레이(210a)에 저장하고, 커맨드 실행의 재개 요청을 받으면 메모리 셀 어레이(210a)에 저장된 칩 정보를 페이지 버퍼(130a) 및 버퍼 회로(175b)를 통해 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다. 도 4에는 백업 경로(P_BU)와 복구(restore) 경로(P_RES)가 도시되어 있다.
도 5에는 칩 정보를 메모리 셀 어레이(210a)에 저장하는 경우에 대해 도시되어 있지만, 비휘발성 메모리 장치(100c)는 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 비휘발성 메모리 장치(100c)의 내부에 있는 메모리 셀 어레이(210b)에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 메모리 셀 어레이(210b)에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정할 수 있다(restore). 제어 로직(140)은 커맨드 실행의 중지 요청을 받으면 커맨드 중지 시의 칩 정보를 버퍼 회로(175b) 및 페이지 버퍼(130b)를 통해 메모리 셀 어레이(210b)에 저장하고, 커맨드 실행의 재개 요청을 받으면 메모리 셀 어레이(210b)에 저장된 칩 정보를 페이지 버퍼(130b) 및 버퍼 회로(175b)를 통해 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정할 수 있다.
도 6은 본 발명의 또 다른 하나의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템(5000)을 나타내는 블록도이다.
도 6을 참조하면, 메모리 시스템(5000)은 비휘발성 메모리 장치(100d) 및 메모리 컨트롤러(200b)를 포함할 수 있다. 비휘발성 메모리 장치(100d)는 메모리 셀 어레이(210a, 210b), 로우 디코더(120), 페이지 버퍼(130a, 130b), 제어 로직(140), 고전압 발생회로(150) 및 입출력 회로(170a)를 포함할 수 있다.
비휘발성 메모리 장치(100d)는 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 비휘발성 메모리 장치(100d)의 내부에 있는 메모리 셀 어레이(210a)에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 메모리 셀 어레이(210a)에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore).
제어 로직(140)은 커맨드 실행의 중지 요청을 받으면 커맨드 중지 시의 칩 정보를 페이지 버퍼(130a)를 통해 메모리 셀 어레이(210a)에 저장하고, 커맨드 실행의 재개 요청을 받으면 메모리 셀 어레이(210a)에 저장된 칩 정보를 페이지 버퍼(130a)를 통해 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다. 도 6에는 백업 경로(P_BU)와 복구(restore) 경로(P_RES)가 도시되어 있다.
도 6은 칩 정보를 메모리 셀 어레이(210a)에 저장하는 경우에 대해 도시되어 있지만, 비휘발성 메모리 장치(100d)는 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 비휘발성 메모리 장치(100c)의 내부에 있는 메모리 셀 어레이(210b)에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 메모리 셀 어레이(210b)에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정할 수 있다(restore). 제어 로직(140)은 커맨드 실행의 중지 요청을 받으면 커맨드 중지 시의 칩 정보를 페이지 버퍼(130b)를 통해 메모리 셀 어레이(210b)에 저장하고, 커맨드 실행의 재개 요청을 받으면 메모리 셀 어레이(210b)에 저장된 칩 정보를 페이지 버퍼(130b)를 통해 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정할 수 있다.
도 7은 본 발명의 하나의 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 사시도이다.
도 7을 참조하면, 비휘발성 메모리 장치(1)는 메모리 셀들이 포함되는 셀 영역(2)과, 메모리 셀들을 동작시키는 주변 회로가 포함되는 주변 영역(3)을 포함할 수 있다.
셀 영역(2)은 반도체 기판(20) 상에서 Z 방향으로 수직 적층되고 X-Y 평면을 이루는 플레이트 형상의 복수개의 컨트롤 게이트(27), 복수개의 컨트롤 게이트(27)의 아래에 제공된 하부 선택 게이트(23), 복수개의 컨트롤 게이트(27)의 위에 제공된 복수개의 상부 선택 게이트(25)와, 상부 선택 게이트(25) 상에 적층되고 Y 방향으로 연장된 복수개의 비트라인(21), 그리고 반도체 기판(20) 상에서 Z 방향으로 수직 연장된 복수개의 활성 기둥(29: active pillar)을 포함할 수 있다. 복수개의 활성 기둥(29) 각각은 반도체 기판(20)에서부터 비트라인(21)까지 연장되어 상하부 선택 게이트(23,25)와 컨트롤 게이트(27)를 관통하도록 제공되어 채널로 사용될 수 있다. 반도체 기판(20)은 P형 실리콘 기판일 수 있다. 활성 기둥(29)은 반도체 기판(20)과 동일 유사한 물질로 구성되고, 동일한 도전형일 수 있다. 반도체 기판(20)은 반대 도전형, 가령 N형의 소오스(20s)를 포함할 수 있다.
주변 영역(3)은 복수개의 상부 선택 게이트(25)를 상부 선택라인 구동회로에 연결하는 복수개의 제1 라인(32)과, 복수개의 컨트롤 게이트(27)를 워드라인 구동회로에 연결하는 복수개의 제2 라인(33)과, 하부 선택 게이트(23)를 하부 선택라인 구동회로에 연결하는 제3 라인(34)을 포함할 수 있다. 복수개의 제1 라인들(32)과 복수개의 상부 선택 게이트(25) 사이에는 이들을 전기적으로 연결하는 복수개의 제1 콘택 플러그(32a)가 제공되고, 복수개의 제2 라인(33)과 복수개의 컨트롤 게이트(27) 사이에는 이들을 전기적으로 연결하는 복수개의 제2 콘택 플러그(33a)가 제공되고, 제3 라인(34)과 하부 선택 게이트(23) 사이에는 이들을 전기적으로 연결하는 제3 콘택 플러그(34a)가 제공될 수 있다.
하부 선택 게이트(23)와 상부 선택 게이트(25) 중 어느 하나는 X-Y 평면을 이루는 플레이트 형태로 제공될 수 있고 다른 하나는 X 방향으로 연장된 분리형의 라인 형태로 제공될 수 있다. 다른 예로, 하부 선택 게이트(23)와 상부 선택 게이트(25) 각각은 X 방향으로 연장된 분리형의 라인 형태로 제공될 수 있다. 본 실시예에 의하면 하부 선택 게이트(23)는 X-Y 평면을 이루는 플레이트 형태이고, 상부 선택 게이트(25)는 X 방향으로 연장된 분리형의 라인 형태일 수 있다.
게이트들(23,25,27)은 계단형 구조로 제공될 수 있다. 상기 계단형 구조로 말미암아 복수개의 제3 콘택 플러그(34a)를 복수개의 컨트롤 게이트(27)에 각각 연결되는 영역을 제공하는 복수개의 워드라인 패드(37)가 정의될 수 있다. 본 명세서에서 워드라인 패드(37)는 하층 컨트롤 게이트(27) 중에서 상층 컨트롤 게이트(27)에 의해 덮히지 않아 노출된 표면으로 정의할 수 있다. 상기 계단형 구조는 컨트롤 게이트(27)의 좌우 양측에 구현될 수 있다.
도 8은 도 7의 비휘발성 메모리 장치의 셀 영역을 나타내는 사시도이다. 도 9 및 도 10은 도 8의 셀 영역을 구성하는 셀 트랜지스터의 예들을 나타내는 사시도들이다.
도 8을 참조하면, 활성 기둥(29)과 컨트롤 게이트(27)는 메모리 트랜지스터(28)를 정의하고, 활성 기둥(29)과 하부 선택 게이트(23)는 하부 선택 트랜지스터(24)를 정의하고, 활성 기둥(29)과 상부 선택 게이트(25)는 상부선택 트랜지스터(26)를 정의할 수 있다. 본 실시예의 비휘발성 메모리 장치(1)는 하나의 활성 기둥(29)에 형성된 복수개의 메모리 트랜지스터(28)와 상하부 트랜지스터(26,24)가 직렬로 연결되어 하나의 셀 스트링(22)을 구성하는 낸드 플래시(NAND Flash) 메모리 장치일 수 있다. 본 실시예에서 하나의 셀 스트링(22)은 4개의 메모리 트랜지스터(28)를 가지는데, 하나의 셀 스트링(22)의 메모리 트랜지스터(28)의 수는 이에 한정되지 아니하며 메모리 용량에 의존하여 임의의 갯수, 가령 8개, 16개, 32개 등일 수 있다. 활성 기둥(29)은 그 단면이 원형인 원기둥 형상일 수 있고, 또는 그 단면이 사각형인 사각기둥 형상 등 그 기둥 형상은 임의적일 수 있다.
메모리 트랜지스터(28) 및 상하부 선택 트랜지스터(26,24)는 활성 기둥(29)[0047] 에 소오스/드레인이 존재하지 않는 이른바 공핍형(depletion) 트랜지스터로 제공될 수 있다. 다른 예로, 메모리 트랜지스터(28) 및 상하부 선택 트랜지스터(26,24)는 활성 기둥(29)에 소오스/드레인이 존재하는 이른바 증가형(enhancement) 트랜지스터로 제공될 수 있다.
복수개의 활성 기둥(29)은 복수개의 컨트롤 게이트(27)를 관통하는 Z 방향의 축을 갖고, 이에 따라 복수개의 컨트롤 게이트(27)와 복수개의 활성 기둥(29) 사이의 교점들은 3차원적으로 분포될 수 있다. 본 발명 실시예의 메모리 트랜지스터(28)는 이러한 3차원적으로 분포된 교점들에 각각 형성될 수 있다.
도 9를 참조하면, 활성 기둥(29)과 컨트롤 게이트(27) 사이에는 전하저장막을 포함하는 게이트 절연막(30)이 배치될 수 있다. 전하저장막은 전하를 트랩할 수 있는 절연막을 포함할 수 있다. 예를 들어, 게이트 절연막(30)이 실리콘 산화막과 실리콘 질화막(또는 실리콘 산화질화막)과 실리콘 산화막이 적층된 이른바 오엔오(ONO)막인 경우 전하는 실리콘 질화막(또는 실리콘 산화질화막)에 트랩되어 유지될 수 있다. 다른 예로, 전하저장막은 전도체로 구성된 플로팅 게이트를 포함할 수 있다.
도 10을 참조하면, 활성 기둥(29)은 그 내부에 절연체(39)을 갖는 이른바 마카로니(macaroni) 형태일 수 있다. 절연체(39)는 기둥 모양일 수 있다. 절연체(39)가 활성 기둥(29)의 내부를 차지하므로 활성 기둥(29)은 도 9의 구조에 비해 더 얇은 두께를 가질 수 있고, 이는 캐리어의 트랩 싸이트(trap site)를 줄일 수 있다.
도 8을 다시 참조하면, 상하부 선택 트랜지스터(26,24)는 도 9 또는 도 10에 도시된 바와 동일 유사한 구조를 가질 수 있다. 상하부 선택 트랜지스터(26,24)의 게이트 절연막(30)은 실리콘 산화막이나 실리콘 질화막으로 구성될 수 있다.
도 11은 도 7의 비휘발성 메모리 장치의 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 11 및 도 7을 참조하면, 본 발명 실시예의 비휘발성 메모리 장치(1)에 있어서 복수개의 컨트롤 게이트(27)는 복수개의 워드라인(WL0-WL3)에 상당하고, 복수개의 상부 선택 게이트(25)는 복수개의 스트링 선택라인(SSL0-SSL2)에 상당하고, 하부 선택 게이트(23)는 접지 선택라인(GSL)에 상당하고, 반도체 기판(20)의 소오스(20s)는 공통 소오스 라인(CSL)에 상당한다. 셀 스트링(22)은 복수개의 비트라인(BL0-BL2) 각각에 복수개 연결될 수 있다.
복수개의 컨트롤 게이트(27) 각각은 2차원적으로 펼쳐져 있는 평판형 구조를 이룰 수 있으므로 복수개의 워드라인(WL0-WL3) 각각은 평면 구조를 가지며 셀 스트링(22)에 대해 실질적으로 수직일 수 있다. 복수개의 워드라인(WL0-WL3)에는 복수개의 메모리 트랜지스터(28)가 3차원적으로 분포될 수 있다.
상부 선택 게이트(25)는 X 방향으로 연장된 분리형 배선 구조를 이룰 수 있으므로 복수개의 스트링 선택라인(SSL0-SSL2)은 복수개의 비트라인(BL0-BL2)을 X 방향으로 가로지르도록 배치될 수 있다. Y 방향으로 배열된 복수 개의 스트링 선택라인(SSL0-SSL2) 각각은 X 방향으로 배열된 복수개의 비트라인(BL0-BL2) 각각과 전기적으로 연결되므로 하나의 셀 스트링(22)이 독립적으로 선택될 수 있다.
하부 선택 게이트(23)는 2차원적으로 펼쳐져 있는 평판형 구조를 이룰 수 있으므로 접지 선택라인(GSL)은 평면 구조를 가지며 셀 스트링(22)에 대해 실질적으로 수직일 수 있다. 접지 선택라인(GSL)은 활성 기둥(29)과 반도체 기판(20) 사이의 전기적 연결을 제어할 수 있다.
본 실시예의 비휘발성 메모리 장치(1)에 있어서 프로그램 동작은 선택된 워드라인(WL)과 활성 기둥(29) 사이에 전압차를 설정하여 전하를 전하저장막에 주입함으로써 구현될 수 있다. 일례로, 선택된 워드라인(WL)에 프로그램 전압(Vprog)을 인가하므로써 파울러-노드하임(fowler-nordheim) 터널링 현상을 이용하여 활성 기둥(29)으로부터 프로그램하고자 하는 워드라인(WL)에 속한 메모리 트랜지스터(28)의 전하저장막으로 전자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드라인(WL)에 인가된 프로그램 전압은 비선택 워드라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다.
판독 동작은 판독하고자 하는 메모리 트랜지스터(28)가 연결된 워드라인(WL)에 가령 O 볼트(volt)로 설정하고 다른 워드라인(WL)에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 트랜지스터(28)의 문턱 전압(Vth)이 0 볼트보다 큰지 또는 작은지에 의존하여 비트라인(BL)에 전류가 충전되는지가 결정되며, 이에 따라 비트라인(BL)의 전류를 감지함으로써 판독하고자 하는 메모리 트랜지스터(28)의 데이터 정보가 판독될 수 있다.
소거 동작은 게이트 유도 드레인 누설전류(GIDL)를 이용하여 블록 단위로 수행될 수 있다. 일례로, 선택된 비트 라인(BL)과 기판(20)에 소거 전압(Verase)을 인가하므로써 활성 기둥(29)의 전위를 상승시킨다. 이때, 활성 기둥(29)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 하부 선택 게이트(23)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 기판(20)으로 방출되고 생성된 정공은 활성 기둥(29)으로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 트랜지스터(28)의 채널, 즉 활성 기둥(29)으로 전달될 수 있다. 이때, 워드라인(WL)의 전위를 O 볼트로 설정하면 메모리 트랜지스터(28)에 축적된 전자들이 빠져 나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드 라인을 플로팅시킬 수 있다.
본 실시예에 따른 비휘발성 메모리 장치(1)의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 이 분야에 종사하는 통상의 지식을 가진 자라면 공지된 기술들에 기초하여 상기 동작 방법의 변형을 용이하게 구현하는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있음은 물론이다.
도 12 및 도 13은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 소거 동작 방법의 예들을 나타내는 흐름도들이다.
도 12를 참조하면, 비휘발성 메모리 장치의 소거 동작 제어 방법은 다음의 동작들을 포함할 수 있다.
1) 소거 시작(erase start) 커맨드를 입력한다(S1).
2) 블록 어드레스를 입력한다(S2).
3) 소거 확인 커맨드를 입력한다(S3).
4) 소거 동작 파라미터들의 초기 값을 입력한다(S4).
5) 중지 커맨드(suspend command)가 입력되었는지 판단한다(S5).
6) 중지 커맨드가 입력되지 않았으면, 블록 소거가 완료되었는지 판단한다(S6).
7) 블록 소거가 완료되었으면 종료하고, 블록 소거가 완료되지 않았으면 블록 소거를 계속하고(S7) S5 단계를 수행한다.
8) 중지 커맨드가 입력되었으면, 중지 포인터(suspend pointer)를 체크한다(S8).
9) 중지 포인터가 해당 위치에 있지 않으면 계속하여 중지 포인터를 체크하고, 중지 포인터가 해당 위치에 있으면 중지 커맨드를 실행한다(S9).
10) 커맨드 실행 중지(suspend) 당시의 칩 정보를 제어로직으로부터 제어 로직과 분리된 저장 공간으로 백업한다(S10).
11) 프로그램(program), 리드(read) 또는 라이트(write) 동작을 수행한다(S11).
12) 커맨드 실행 중지 당시의 칩 정보를 상기 저장 공간으로부터 제어 로직으로 복원한다(restore)(S12).
13) 소거 시작(erase start) 커맨드를 입력한다(S13).
14) 블록 어드레스를 입력한다(S14).
15) 소거 확인 커맨드를 입력한다(S15).
16) 소거 동작 파라미터들의 초기 값을 입력하고(S16) S5 단계를 수행한다.
도 12의 흐름도의 단계 S10에서, 상기 제어 로직과 분리된 저장 공간은 비휘발성 메모리 장치의 외부에 있는 저장 장치일 수 있으며, 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory; PRAM), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템은 특정 커맨드를 비휘발성 메모리 장치에 인가하여 칩 정보를 제어 로직으로부터 외부 저장 장치로 백업할 수 있다.
또한, 도 12의 흐름도의 단계 S10에서, 상기 저장 공간은 상기 비휘발성 메모리 장치의 내부에 있으며 상기 제어 로직과 분리된 메모리 셀 어레이 또는 버퍼 회로일 수 있다.
도 12의 흐름도의 단계 S12에서, 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템은 특정 커맨드를 비휘발성 메모리 장치에 인가하여 칩 정보를 외부 저장 장치로부터 제어 로직으로 복원(restore)할 수 있다.
도 12에서, 커맨드 실행 중지(suspend) 당시의 칩 정보는 커맨드 실행 중지(suspend) 당시의 소거 펄스 전압의 크기, 커맨드 실행 중지(suspend) 당시의 메모리 칩에서 사용하는 고전압 펄스의 전압 크기, 커맨드 실행 중지(suspend) 당시의 코어의 구동 시간, 커맨드 실행 중지(suspend) 당시의 수행 루프 횟수, 커맨드 실행 중지(suspend) 당시의 소거 동작 모드의 단위 동작, 커맨드 실행 중지(suspend) 당시의 메모리 칩의 베리파이(verify) 결과를 포함할 수 있다. 소거 동작 모드의 단위 동작은 Erase Execution, Erase Setup, Erase Recovery, Verify Read, Post Program 등의 동작을 포함할 수 있다.
도 13을 참조하면, 비휘발성 메모리 장치의 소거 동작 방법은 다음의 동작들을 포함할 수 있다.
1) 소거 시작(erase start) 커맨드를 입력한다(S1).
2) 블록 어드레스를 입력한다(S2).
3) 소거 확인 커맨드를 입력한다(S3).
4) 소거 동작 파라미터들의 초기 값을 입력한다(S4).
5) 중지 커맨드(suspend command)가 입력되었는지 판단한다(S5).
6) 중지 커맨드가 입력되지 않았으면, 블록 소거가 완료되었는지 판단한다(S6).
7) 블록 소거가 완료되었으면 종료하고, 블록 소거가 완료되지 않았으면 블록 소거를 계속하고(S7) S5 단계를 수행한다.
8) 중지 커맨드가 입력되었으면, 중지 포인터(suspend pointer)를 체크한다(S8).
9) 중지 포인터가 해당 위치에 있지 않으면 계속하여 중지 포인터를 체크하고, 중지 포인터가 해당 위치에 있으면 칩 정보를 제어로직으로부터 제어 로직과 분리된 저장 공간으로 백업한다(S21).
10) 중지 커맨드를 실행한다(S22).
11) 프로그램(program), 리드(read) 또는 라이트(write) 동작을 수행한다(S23).
12) 재개 소거 시작(resume erase start) 커맨드를 입력한다(S24).
13) 블록 어드레스를 입력한다(S25).
14) 소거 확인 커맨드를 입력한다(S26).
15) 칩 정보를 상기 저장 공간으로부터 제어 로직으로 복원한다(S27).
16) 소거 동작 파라미터들의 초기 값을 입력하고(S28) S5 단계를 수행한다.
도 13의 흐름도의 단계 S21에서, 상기 저장 공간은 상기 비휘발성 메모리 장치의 내부에 있으며 상기 제어 로직과 분리된 메모리 셀 어레이 또는 버퍼 회로일 수 있다.
도 13의 흐름도의 단계 S27에서, 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템에서 재개 소거 시작(resume erase start) 커맨드가 인가되면, 자동으로 칩 정보가 상기 비휘발성 메모리 장치의 내부에 있으며 상기 제어 로직과 분리된 메모리 셀 어레이 또는 버퍼 회로로부터 제어 로직으로 복원(restore)될 수 있다.
도 12 및 도 13에는 비휘발성 메모리 장치의 소거 동작 방법이 도시되어 있지만, 본 발명은 프로그램 커맨드, 리드(read) 커맨드 등 소거 커맨드 이외의 커맨드들의 실행 방법에 대해서도 적용될 수 있다.
도 14 및 도 15는 본 발명의 하나의 실시예에 따른 비휘발성 메모리 장치의 소거 동작의 중지(suspend)와 재개(resume) 동작을 설명하기 위한 타이밍도이다.
도 14에는 소거 중지(erase suspend) 동작 모드에서 입출력(I/O) 신호(IOx)의 발생 시점, RnBx의 신호 파형, 버퍼 회로의 레지스터 데이터의 값, 제어 로직의 레지스터 데이터 값들이 나타나 있다. 도 14에는 소거 재개(erase resume) 동작 모드에서 입출력(I/O) 신호(IOx)의 발생 시점, RnBx의 신호 파형, 버퍼 회로의 레지스터 데이터의 값, 제어 로직의 레지스터 데이터 값들이 나타나 있다.
도 14를 참조하면, 입출력(I/O) 신호(IOx)는 소거 커맨드(ERASE), 중지 커맨드(SUSPEND), 상태 커맨드(STATUS) 및 칩 정보 출력 커맨드(Chip Info. Out)를 포함하고 있다. 중지 커맨드(SUSPEND)는 RnBx가 로직 로우일 때 입력되고, 소거 커맨드(ERASE), 상태 커맨드(STATUS) 및 칩 정보 출력 커맨드(Chip Info. Out)는 RnBx가 로직 하이일 때 입력된다. 상태 커맨드(STATUS)는 소거 베리파이(erase verify) 결과를 포함할 수 있다. 비휘발성 메모리 장치는 칩 정보 출력 커맨드에 응답하여 칩 정보를 로직으로부터 외부 저장 장치에 백업(backup)할 수 있다.
버퍼 회로의 레지스터는 "0"의 값을 유지하고 있다. 제어 로직의 레지스터 데이터 값은 초기화(init.) 동안 "0"의 값을 유지하다가 제 1 루프(loop1)에서 "1"의 값을 가진다. 제 1 루프(loop1)의 끝 부분에 중지 포인터(suspend point)가 위치하고 있다. 도 14 및 도 15에서 레지스터 안에 표시된 x는 돈 캐어(don't care) 조건을 나타낸다.
소거 중지(erase suspend) 동작 모드와 소거 재개(erase resume) 동작 모드 사이의 구간에서, 비휘발성 메모리 장치의 해당 메모리 블록은 리드(Read), 프로그램(Program), 소거(Erase), 또는 칩 파워-오프 동작 모드에서 동작할 수 있으며, 다른 블록에서는 재개 소거(Resume Erase) 동작 모드에서 동작할 수 있다.
도 15를 참조하면, 입출력(I/O) 신호(IOx)는 칩 정보 입력 커맨드(Chip Info. In) 및 소거 커맨드(ERASE)(또는 재개 소거 커맨드(Resume Erase))를 포함하고 있다. 소거 커맨드(ERASE) 및 칩 정보 입력 커맨드(Chip Info. In)는 RnBx가 로직 하이일 때 입력된다. 비휘발성 메모리 장치는 칩 정보 입력 커맨드(Chip Info. In)에 응답하여 칩 정보를 외부 저장 장치로부터 제어 로직에 복원(restore)할 수 있다.
버퍼 회로의 레지스터는 "1"의 값을 유지하고 있다가 RnBx가 로직 하이로바뀔 때 "0"의 값으로 바뀐다. 제어 로직의 레지스터 데이터 값은 RnBx가 로직 로우로 바뀐 후 "2", "3", "4"로 바뀌며, 제 2 루프(loop2), 제 3 루프(loop3) 및 제 4 루프(loop4)를 수행한다.
도 16 및 도 17은 본 발명의 다른 하나의 실시예에 따른 비휘발성 메모리 장치의 소거 동작의 중지와 재개 동작을 설명하기 위한 타이밍도이다.
도 16에는 소거 중지(erase suspend) 동작 모드에서 입출력(I/O) 신호(IOx)의 발생 시점, RnBx의 신호 파형, 버퍼 회로의 레지스터 데이터의 값, 제어 로직의 레지스터 데이터 값들이 나타나 있다. 도 17에는 소거 재개(erase resume) 동작 모드에서 입출력(I/O) 신호(IOx)의 발생 시점, RnBx의 신호 파형, 버퍼 회로의 레지스터 데이터의 값, 제어 로직의 레지스터 데이터 값들이 나타나 있다.
도 16을 참조하면, 입출력(I/O) 신호(IOx)는 소거 커맨드(ERASE) 및 중지 커맨드(SUSPEND)를 포함하고 있다. 중지 커맨드(SUSPEND)는 RnBx가 로직 로우일 때 입력되고, 소거 커맨드(ERASE)는 RnBx가 로직 하이일 때 입력된다. 비휘발성 메모리 장치는 제어 로직으로부터 비휘발성 메모리 장치 내에 있는 제어 로직과 분리된 버퍼 회로에 백업(backup)할 수 있다.
제어 로직의 레지스터 데이터 값은 초기화(init.) 동안 "0"의 값을 유지하다가 제 1 루프(loop1)에서 "1"의 값을 가진다. 제 1 루프(loop1)의 끝 부분에 중지 포인터(suspend point)가 위치하고 있다. 도 15 및 도 16에서 레지스터 안에 표시된 x는 돈 캐어(don't care) 조건을 나타낸다. RnBx가 로직 로우이고 중지 포인터가 발생하면, 제어 로직으로부터 비휘발성 메모리 장치 내에 있는 버퍼 회로에 백업(backup)이 진행된다. 버퍼 회로의 레지스터는 "0"의 값을 유지하고 있다가 중지 포인터가 발생하면 "1"의 값으로 바뀐다.
소거 중지(erase suspend) 동작 모드와 소거 재개(erase resume) 동작 모드 사이의 구간에서, 비휘발성 메모리 장치의 해당 메모리 블록은 리드(Read), 프로그램(Program), 소거(Erase), 또는 칩 파워-오프 동작 모드에서 동작할 수 있으며, 다른 블록에서는 재개 소거(Resume Erase) 동작 모드에서 동작할 수 있다.
도 17을 참조하면, 입출력(I/O) 신호(IOx)는 소거 커맨드(ERASE)를 포함하고 있다. 소거 커맨드(ERASE)는 RnBx가 로직 하이일 때 입력된다. 비휘발성 메모리 장치는 소거 커맨드(ERASE)에 응답하여 자동으로 칩 정보를 비휘발성 메모리 장치 내에 있는 버퍼 회로로부터 제어 로직에 복원(restore)할 수 있다.
버퍼 회로의 레지스터는 "1"의 값을 유지하고 있다가 RnBx가 로직 하이로바뀔 때 "0"의 값으로 바뀐다. 제어 로직의 레지스터 데이터 값은 RnBx가 로직 로우로 바뀐 후 "2", "3", "4"로 바뀌며, 제 2 루프(loop2), 제 3 루프(loop3) 및 제 4 루프(loop4)를 수행한다.
도 18 및 도 19는 본 발명의 또 다른 하나의 실시예에 따른 비휘발성 메모리 장치의 소거 동작의 중지와 재개 동작을 설명하기 위한 타이밍도이다.
도 18에는 소거 중지(erase suspend) 동작 모드에서 입출력(I/O) 신호(IOx)의 발생 시점, RnBx의 신호 파형, 버퍼 회로의 레지스터 데이터의 값, 제어 로직의 레지스터 데이터 값들이 나타나 있다. 도 19에는 소거 재개(erase resume) 동작 모드에서 입출력(I/O) 신호(IOx)의 발생 시점, RnBx의 신호 파형, 버퍼 회로의 레지스터 데이터의 값, 제어 로직의 레지스터 데이터 값들이 나타나 있다.
도 18을 참조하면, 입출력(I/O) 신호(IOx)는 소거 커맨드(ERASE) 및 중지 커맨드(SUSPEND)를 포함하고 있다. 중지 커맨드(SUSPEND)는 RnBx가 로직 로우일 때 입력되고, 소거 커맨드(ERASE)는 RnBx가 로직 하이일 때 입력된다. 비휘발성 메모리 장치는 제어 로직으로부터 비휘발성 메모리 장치 내에 있는 제어 로직과 분리된 메모리 셀에 백업(backup)할 수 있다. 메모리 셀은 NAND형 플래시 메모리 셀일 수 있다.
제어 로직의 레지스터 데이터 값은 초기화(init.) 동안 "0"의 값을 유지하다가 제 1 루프(loop1)에서 "1"의 값을 가진다. 제 1 루프(loop1)의 끝 부분에 중지 포인터(suspend point)가 위치하고 있다. 도 18 및 도 19에서 레지스터 안에 표시된 x는 돈 캐어(don't care) 조건을 나타낸다. RnBx가 로직 로우이고 중지 포인터가 발생하면, 제어 로직으로부터 비휘발성 메모리 장치 내에 있는 메모리 셀에 백업(backup)이 진행된다. 버퍼 회로의 레지스터는 "0"의 값을 유지하고 있다가 중지 포인터가 발생하면 "1"의 값으로 바뀐다.
소거 중지(erase suspend) 동작 모드와 소거 재개(erase resume) 동작 모드 사이의 구간에서, 비휘발성 메모리 장치의 해당 메모리 블록은 리드(Read), 프로그램(Program), 소거(Erase), 또는 칩 파워-오프 동작 모드에서 동작할 수 있으며, 다른 블록에서는 재개 소거(Resume Erase) 동작 모드에서 동작할 수 있다.
도 19를 참조하면, 입출력(I/O) 신호(IOx)는 소거 커맨드(ERASE)를 포함하고 있다. 소거 커맨드(ERASE)는 RnBx가 로직 하이일 때 입력된다. 비휘발성 메모리 장치는 소거 커맨드(ERASE)에 응답하여 자동으로 칩 정보를 비휘발성 메모리 장치 내에 있는 메모리 셀로부터 제어 로직에 복원(restore)할 수 있다.
버퍼 회로의 레지스터는 "1"의 값을 유지하고 있다가 RnBx가 로직 하이로바뀔 때 "0"의 값으로 바뀐다. 제어 로직의 레지스터 데이터 값은 RnBx가 로직 로우로 바뀐 후 "2", "3", "4"로 바뀌며, 제 2 루프(loop2), 제 3 루프(loop3) 및 제 4 루프(loop4)를 수행한다. 제어 로직은 복원(restore)을 시작하기 전에 메모리 셀로부터 칩 정보를 읽는다.
도 20 내지 도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 20을 참조하면, 메모리 모듈(6100)은 인쇄회로기판(6110), 복수의 비휘발성 메모리 칩(6120) 및 커넥터(6130)를 포함한다. 복수의 비휘발성 메모리 칩(6120)은 인쇄 회로 기판(6110)의 상면과 하면에 결합될 수 있다. 커넥터(6130)는 도전선들(미도시)을 통해 복수의 복수의 비휘발성 메모리 칩(6120)과 전기적으로 연결된다. 또한, 커넥터(6130)는 외부 호스트의 슬롯에 연결될 수 있다.
도 21을 참조하면, 메모리 모듈(6200)은 인쇄회로기판(6210), 복수의 비휘발성 메모리 칩(6220), 커넥터(6230) 및 복수의 버퍼들(6240)을 포함한다. 복수의 버퍼들(6240)은 각각 복수의 비휘발성 메모리 칩(6220) 각각과 커넥터(6230) 사이에 배치될 수 있다.
복수의 비휘발성 메모리 칩(6220)과 버퍼들(6240)은 인쇄 회로 기판(6210)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(6210)의 상면 및 하면에 형성되는 복수의 비휘발성 메모리 칩(6220)과 버퍼들(6240)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 22를 참조하면, 메모리 모듈(6300)은 인쇄회로기판(6310), 복수의 비휘발성 메모리 칩(6320), 커넥터(6330), 복수의 버퍼들(6340) 및 컨트롤러(6350)를 포함한다.
복수의 비휘발성 메모리 칩(6320)과 버퍼들(6340)은 인쇄 회로 기판(6310)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(6310)의 상면 및 하면에 형성되는 복수의 비휘발성 메모리 칩(6320)과 버퍼들(6340)은 복수의 비아 홀들을 통해 연결될 수 있다.
도 23은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다. 도 20 내지 도 22의 모듈구조에서 각각의 비휘발성 메모리 칩 은 각각 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
적층 구조의 반도체 장치(6400)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 4420)을 통해 상호 연결될 수 있다. 반도체 레이어(LA1~LAn)는 각각 상기 비트라인들에 연결된 메모리 스트링들을 포함하는 수직 채널 구조의 메모리 셀 어레이를 포함할 수 있다.
도 24는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 시스템(6500)의 하나의 예를 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(6500)은 메모리 컨트롤러(6510) 및 플래시 메모리 장치(6520)를 포함한다.
메모리 컨트롤러(6510)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 플래시 메모리 장치(6520)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(6510)에서 플래시 메모리 장치(6520)로 전송되거나, 버스를 통해서 플래시 메모리 장치 (4520)에서 메모리 컨트롤러(4510)로 전송된다.
플래시 메모리 장치(6520)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있으며, 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 블록과 분리된 저장 공간에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 제어 블록과 분리된 저장 공간에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore). 따라서, 플래시 메모리 장치(6520)를 포함하는 메모리 시스템(6500)은 안전하게 커맨드의 중지(suspend)와 재개(resume)를 수행할 수 있다.
도 25는 본 발명의 실시예에 따른 플래시 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템(6600)의 하나의 예를 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(6600)은 컨트롤러(6620), 플래시 메모리 장치(6630) 및 컨트롤러(6620)와 플래시 메모리 장치(6630)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 6610a 및 6610b)를 포함한다. 컨트롤러(6620)는 컨트롤 유닛(6621). 제 1 송신부(6622), 제 1 수신부(6623)를 포함한다. 컨트롤 유닛(6621)은 제어 신호(SN1)를 제 1 송신부(6622)로 전송한다.
제 1 송신부(6622)는 제 1 광 변조기(6622_1)를 포함할 수 있으며, 제 1 광 변조기(6622-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(6610a)로 전송한다.
제 1 수신부(6623)는 제 1 광 복조기(6623_1)를 포함할 수 있으며, 제 1 광 복조기(6623_1)는 광 연결장치(6610b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(6621)으로 전송한다.
플래시 메모리 장치(6630)는 제 2 수신부(6631), 메모리 셀 어레이(6632) 및 제 2 송신부(6633)를 포함한다. 제 2 수신부(6631)은 제 2광 복조기(6633_1)를 포함할 수 있으며, 제 2 광 복조기(6631_1)는 광 연결장치(6610A)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(6632)으로 전송한다.
메모리 셀 어레이(6632)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하거나 메모리 셀 어레이(6632)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(6633)으로 전송한다.
제 2 송신부(6633)는 제 2 광 변조기(6633_1)를 포함할 수 있으며, 제 2 광 변조기(6633_1)는 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(6610b)로 전송한다.
플래시 메모리 장치(6630)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있으며, 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 블록과 분리된 저장 공간에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 제어 블록과 분리된 저장 공간에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore). 따라서, 플래시 메모리 장치(6630)를 포함하는 메모리 시스템(6600)은 안전하게 커맨드의 중지(suspend)와 재개(resume)를 수행할 수 있다.
도 24 및 도 25에 도시된 메모리 시스템들은 에스에스디(SSD; Solid State Drive)를 포함할 수 있다.
도 26은 본 발명의 실시예들에 따른 플래시 메모리 장치를 포함하는 정보처리 시스템(6700)의 하나의 예를 나타내는 블록도이다.
도 26을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(6700)에 플래시 메모리 장치(6711)가 장착될 수 있다. 컴퓨터 시스템(6700)은 시스템 버스(6760)에 전기적으로 연결되는 메모리 시스템(6710), 모뎀(6720), 중앙 처리장치(6750), RAM(6740) 및 유저 인터페이스(6730)를 구비할 수 있다.
메모리 시스템(6710)은 플래시 메모리 장치(6711)와 메모리 컨트롤러(6712)를 포함할 수 있다. 플래시 메모리 장치(6711)에는 중앙 처리 장치(6750)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
플래시 메모리 장치(6711)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있으며, 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 블록과 분리된 저장 공간에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 제어 블록과 분리된 저장 공간에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore). 따라서, 플래시 메모리 장치(6711)를 포함하는 메모리 시스템(6710)은 안전하게 커맨드의 중지(suspend)와 재개(resume)를 수행할 수 있다.
도 26에는 도시되지 않았으나, 정보 처리 시스템(6700)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 27은 본 발명의 실시예들에 따른 플래시 메모리 장치를 포함하는 정보처리 시스템(6800)의 다른 하나의 예를 나타내는 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(6800)에 플래시 메모리 장치(6810)가 장착될 수 있다. 컴퓨터 시스템(6800)은 시스템 버스(6860)에 전기적으로 연결되는 플래시 메모리 장치(6810), 중앙 처리장치(6850) 및 유저 인터페이스(6830)를 구비할 수 있다.
플래시 메모리 장치(6810)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있으며, 소거(erase) 커맨드 등 커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 블록과 분리된 저장 공간에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 제어 블록과 분리된 저장 공간에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정한다(restore). 따라서, 플래시 메모리 장치(6810)를 포함하는 컴퓨터 시스템(6800)은 안전하게 커맨드의 중지(suspend)와 재개(resume)를 수행할 수 있다.
본 발명은 수직(vertical) NAND형 플래시 메모리 장치에서 발생할 수 있는 소거 시간의 길어짐 현상에 기인하는 커맨드의 실행 오류를 방지할 수 있다. 예를 들어, 소거 커맨드의 중지(suspend)시 칩의 정보를 제어 로직과 분리된 메모리 공간에 백업하고, 재개(resume)시 저장 공간에 저장된 칩의 정보에 기초하여 칩의 동작 조건들을 설정할 수 있다.
상기에서는 비휘발성 메모리 장치의 소거(erase) 커맨드의 중지(suspend) 및 재개(resume) 동작에 대해 주로 기술하였다. 그러나, 본 발명은 프로그램 커맨드, 리드(read) 커맨드 등 소거 커맨드 이외의 커맨드들의 중지(suspend) 및 재개(resume) 동작에 대해 적용할 수 있다.
본 발명은 반도체 장치, 특히 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 100, 100a, 100b, 100c, 100d: 비휘발성 메모리 장치
2: 셀 영역
3: 주변 영역
110a, 110b, 210a, 210b: 메모리 셀 어레이
120: 로우 디코더
130a, 130b: 페이지 버퍼
140: 제어 로직
150: 고전압 발생회로
170: 입출력 회로
200, 200a: 메모리 컨트롤러
300: 외부 저장 장치
1000, 2000, 3000, 4000, 5000, 6500, 6600: 메모리 시스템
6100, 6200, 6300: 메모리 모듈
6400: 적층 반도체 장치
6700, 6800: 정보처리 시스템

Claims (20)

  1. 워드라인들 및 비트라인들에 연결된 메모리 셀들을 포함하고 데이터가 저장되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 스트링 선택 라인, 접지 선택 라인 및 워드 라인들을 선택적으로 활성화 하는 로우 디코더;
    프로그램 동작시 외부 데이터를 임시 저장하고, 저장된 데이터에 따라 상기비트라인들을 특정 전압으로 설정하고, 읽기 또는 검증 동작시 비트 라인들을 통해 선택된 메모리 셀들에 저장된 데이터를 감지하는 페이지 버퍼; 및
    상기 로우 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 포함하고,
    커맨드들을 실행하는 중에 호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 상기 제어 로직과 분리된 저장 공간에 백업(backup)하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 저장 공간에 저장된 상기 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정하는 하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 커맨드 실행은 소거 커맨드 또는 프로그램 커맨드의 실행을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서, 상기 저장 공간은
    상기 비휘발성 메모리 장치의 외부에 있는 외부 저장 장치 또는 메모리 컨트롤러를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서, 상기 제어 로직은
    상기 커맨드 실행의 중지 요청을 받으면 상기 커맨드 중지 시의 칩 정보를 입출력 회로를 통해 상기 메모리 컨트롤러 또는 상기 외부 저장 장치에 저장하고, 상기 커맨드 실행의 재개 요청을 받으면 상기 메모리 컨트롤러 또는 상기 외부 저장 장치에 저장된 칩 정보를 상기 입출력 회로를 통해 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 커맨드 실행의 중지 요청을 받으면 상기 제어 로직으로부터 상기 커맨드 중지 시의 칩 정보를 수신하여 버퍼링하고 버퍼링된 칩 정보를 상기 입출력 회로에 제공하고, 상기 커맨드 실행의 재개 요청을 받으면 상기 입출력 회로로부터 칩 정보를 수신하여 버퍼링하고 버퍼링된 칩 정보를 상기 제어 로직에 제공하는 버퍼 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 저장 공간은
    상기 비휘발성 메모리 장치 내에 있는 메모리 셀 어레이인 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서, 상기 제어 로직은
    상기 커맨드 실행의 중지 요청을 받으면 상기 커맨드 중지 시의 칩 정보를 상기 페이지 버퍼를 통해 상기 메모리 셀 어레이에 저장하고, 상기 커맨드 실행의 재개 요청을 받으면 상기 메모리 셀 어레이에 저장된 칩 정보를 상기 페이지 버퍼를 통해 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 커맨드 실행의 중지 요청을 받으면 상기 제어 로직으로부터 상기 커맨드 중지 시의 칩 정보를 수신하여 버퍼링하고 버퍼링된 칩 정보를 상기 페이지 버퍼에 제공하고, 상기 커맨드 실행의 재개 요청을 받으면 상기 페이지 버퍼로부터 칩 정보를 수신하여 버퍼링하고 버퍼링된 칩 정보를 상기 제어 로직에 제공하는 버퍼 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 커맨드 중지 시의 칩 정보를 저장하기 위한 버퍼 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    수직 NAND형 플래시 메모리 장치인 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 1 제어신호를 발생하고 상기 제 1 제어신호를 광 변조하여 제 1 광 송신신호로 변환하고, 제 1 광 수신신호를 수신하고 상기 제 1 광 수신신호를 광 복조하여 제 1 데이터 신호로 변환하는 메모리 컨트롤러;
    상기 제 1 광 송신신호에 기초하여 제 2 광 수신신호를 발생하는 제 1 광 연결 장치;
    상기 제 2 광 수신신호를 광 복조하여 상기 제 1 제어신호를 발생하고 상기 제 1 제어신호를 메모리 셀 어레이에 저장하고, 상기 메모리 셀 어레이로부터 상기 제 1 데이터 신호를 출력하고 상기 제 1 데이터 신호를 광 변조하여 제 1 광 데이터 신호를 발생하는 비휘발성 메모리 장치; 및
    상기 제 1 광 데이터 신호에 기초하여 상기 제 1 광 수신신호를 발생하는 제 2 광 연결장치를 포함하고, 상기 비휘발성 메모리 장치는
    호스트로부터 커맨드 실행의 중지(suspend) 요청을 받으면 커맨드 중지 시의 칩 정보를 제어 블록과 분리된 저장 공간에 백업(backup)하고, 다시 호스트로부터 커맨드 실행의 재개(resume) 요청을 받으면 상기 제어 블록과 분리된 저장 공간에 저장된 칩 정보를 수신하고 수신된 칩 정보에 기초하여 칩의 조건들을 설정하는 것을 특징으로 하는 에스에스디(SSD; solid state drive).
  13. 제 12 항에 있어서, 상기 저장 공간은
    상기 비휘발성 메모리 장치의 외부에 있는 외부 저장 장치인 것을 특징으로 하는 에스에스디(SSD).
  14. 제 12 항에 있어서, 상기 저장 공간은
    상기 비휘발성 메모리 장치 내에 있는 버퍼 회로인 것을 특징으로 하는 에스에스디(SSD).
  15. 제 12 항에 있어서, 상기 저장 공간은
    상기 비휘발성 메모리 장치 내에 있는 메모리 셀 어레이인 것을 특징으로 하는 에스에스디(SSD).
  16. 정상 소거 동작을 수행하는 단계;
    중지 커맨드를 입력되었는지 판단하는 단계;
    중지 커맨드를 입력되었을 때 중지 커맨드를 실행하는 단계;
    커맨드 실행 중지 당시의 칩 정보를 제어 로직으로부터 외부 저장 장치로 백업하는 단계;
    소거 동작 외의 다른 동작 모드를 수행하는 단계;
    커맨드 실행 중지 당시의 칩 정보를 상기 외부 저장 장치로부터 상기 제어 로직으로 복원(restore)하는 단계; 및
    재개(resume) 소거 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 소거 동작 제어 방법.
  17. 제 16 항에 있어서, 상기 정상 소거 동작을 수행하는 단계는
    소거 시작(erase start) 커맨드를 입력하는 단계;
    블록 어드레스를 입력하는 단계;
    소거 확인(erase verify) 커맨드를 입력하는 단계; 및
    소거 동작 파라미터들의 초기 값을 입력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 동작 제어 방법.
  18. 제 16 항에 있어서, 상기 재개(resume) 소거 동작을 수행하는 단계는
    소거 시작(erase start) 커맨드를 입력하는 단계;
    블록 어드레스를 입력하는 단계;
    소거 확인(erase verify) 커맨드를 입력하는 단계; 및
    소거 동작 파라미터들의 초기 값을 입력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 동작 제어 방법.
  19. 제 16 항에 있어서, 상기 비휘발성 메모리 장치의 소거 동작 제어 방법은
    중지 커맨드가 입력되지 않았을 때, 블록 소거가 종료되었는지 판단하는 단계; 및
    상기 블록 소거가 완료되지 않았을 때, 블록 소거를 계속 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 동작 제어 방법.
  20. 정상 소거 동작을 수행하는 단계;
    중지 커맨드를 입력되었는지 판단하는 단계;
    커맨드 실행 중지 당시의 칩 정보를 제어 로직으로부터 비휘발성 메모리 장치 내에 있고 상기 제어 로직과 분리된 저장 공간으로 백업하는 단계;
    중지 커맨드를 입력되었을 때 중지 커맨드를 실행하는 단계;
    소거 동작 외의 다른 동작 모드를 수행하는 단계;
    재개(resume) 소거 동작을 수행하는 단계; 및
    커맨드 실행 중지 당시의 칩 정보를 상기 저장 공간으로부터 상기 제어 로직으로 복원(restore)하는 단계를 포함하는 비휘발성 메모리 장치의 소거 동작 제어 방법.
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