KR20200045926A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은, 메모리 블록에 대한 소거 동작을 수행하는 소거 동작 제어부; 상기 메모리 블록에 대한 상기 소거 동작이 완료될 때까지 상기 소거 동작이 중단된 횟수인 소거 중단 횟수를 관리하는 소거 중단 횟수 관리부; 및 상기 메모리 블록에 대응하는 소거 중단 횟수를 기반으로 상기 메모리 블록에 대한 프로그램 동작에 이용될 파라미터 값을 결정하는 프로그램 파라미터 값 결정부를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 블록의 소거 깊이(erase depth)에 따라 상이한 파라미터 값을 이용하여 프로그램 동작을 수행할 수 있는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 컨트롤러(memory controller) 및 메모리 장치(memory device)를 포함할 수 있다.
메모리 장치는 메모리 컨트롤러의 제어에 따라 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치들로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치들로 이루어질 수 있다.
본 발명의 실시 예들은, 메모리 블록의 소거 깊이(erase depth)에 따라 상이한 파라미터 값을 이용하여 프로그램 동작을 수행할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 메모리 블록에 대한 소거 동작을 수행하는 소거 동작 제어부; 상기 메모리 블록에 대한 상기 소거 동작이 완료될 때까지 상기 소거 동작이 중단된 횟수인 소거 중단 횟수를 관리하는 소거 중단 횟수 관리부; 및 상기 메모리 블록에 대응하는 소거 중단 횟수를 기반으로 상기 메모리 블록에 대한 프로그램 동작에 이용될 파라미터 값을 결정하는 프로그램 파라미터 값 결정부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법은, 메모리 블록에 대응하는 소거 커맨드가 수신되는 경우, 상기 메모리 블록에 대한 소거 동작을 수행하는 단계; 상기 메모리 블록에 대한 상기 소거 동작을 수행하는 중에 상기 메모리 블록에 대응하는 소거 중단 커맨드가 수신되는 경우, 상기 메모리 블록에 대한 상기 소거 동작을 중단하는 단계; 상기 메모리 블록에 대한 상기 소거 동작이 중단된 상태에서 상기 메모리 블록에 대한 소거 재개 커맨드가 수신되는 경우, 상기 메모리 블록에 대한 상기 소거 동작을 다시 시작하는 단계; 상기 메모리 블록에 대한 상기 소거 동작이 완료될 때까지 상기 소거 커맨드가 수신되는 횟수를 카운트하는 단계; 및 상기 메모리 블록에 대응하여 카운트된 횟수를 기반으로 상기 메모리 블록에 대한 프로그램 동작에 이용될 파라미터 값을 결정하는 단계를 포함한다.
본 기술에 따르면, 과소거된(over erased or deeply erased) 메모리 셀들의 문턱 전압을 미리 상승시켜 놓을 수 있기 때문에, 메모리 셀들에 노멀 프로그램(normal program) 동작이 수행되는 경우 메모리 셀들의 보유(retention) 성능이 향상될 수 있다.
본 기술에 따르면, 과소거된 메모리 셀들의 문턱 전압을 미리 상승시켜 놓을 수 있기 때문에, 노멀 프로그램 동작을 수행하는 데 소요되는 시간을 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 4는 도 3에 도시된 제어 로직을 설명하기 위한 예시도이다.
도 5는 메모리 블록별 소거 중단 횟수를 관리하는 예를 설명하기 위한 도면이다.
도 6은 노멀 프로그램 동작이 수행된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 7은 소거 동작 시 인가되는 소거 펄스를 설명하기 위한 예시도이다.
도 8은 소거 동작이 수행된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 9는 소프트 프로그램 동작이 수행된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 10은 소거 동작이 중단 및 재개되는 과정을 설명하기 위한 예시도이다.
도 11은 소거 중단 횟수에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 프로그램 파라미터 정책을 설명하기 위한 예시도이다.
도 13 내지 도 16은 ISPP 방식을 이용한 프로그램 동작 시에 선택되는 프로그램 파라미터를 설명하기 위한 예시도이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 19는 메모리 블록을 설명하기 위한 예시도이다.
도 20은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 21은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 22 내지 도 25는 도 1 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜(interface protocol)을 이용하여 메모리 시스템(2000)과 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 프로그램(program) 동작 시, 메모리 컨트롤러(2100)는 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다. 리드(read) 동작 또는 소거(erase) 동작 시, 메모리 컨트롤러(2100)는, 커맨드 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성(volatile) 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성(non-volatile) 메모리 장치로 이루어질 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 데이터를 저장하는 복수의 메모리 블록(memory block)들을 포함할 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 에러 정정 회로(error correction circuit; 2150) 및 내부 메모리(internal memory; 2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 에러 정정 회로(2150) 및 내부 메모리(2160)는, 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜(interface protocol)을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 프로그램 요청(program request) 및 프로그램 요청에 대응하는 유저 데이터(user data)를 수신할 수 있다. 호스트 인터페이스(2110)는, 프로그램 요청을 중앙 처리 장치(2120)에게 전달하고, 유저 데이터를 버퍼 메모리(2140)에게 전달할 수 있다. 호스트 인터페이스(2110)는, 호스트(1000)로부터 리드 요청(read request) 또는 소거 요청(erase request)을 수신하고, 수신된 리드 요청 또는 소거 요청을 중앙 처리 장치(2120)에게 전달할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 프로그램 동작, 리드 동작 및 소거 동작들에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)의 동작을 제어하기 위하여 호스트(1000)로부터 입력된 논리 어드레스를 물리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 내부 메모리(2160)에 저장된 어드레스 맵핑 테이블을 사용하여 논리 어드레스를 물리 어드레스로 변환하거나, 물리 어드레스를 논리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 메모리 장치(2200)에 새로운 데이터가 프로그램되거나, 메모리 장치(2200)에 저장되어 있는 데이터가 소거되는 경우 어드레스 맵핑 테이블을 갱신할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 소거 동작을 수행하도록 제어할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트(1000)로부터 소거 요청이 수신되는 경우, 소거 커맨드 및 어드레스를 생성하고, 생성된 소거 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 소거 동작을 수행하는 중에 메모리 장치(2200)가 다른 동작을 수행할 것이 요구되는 경우, 현재 수행 중인 소거 동작을 중단하도록 메모리 장치(2200)를 제어할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 소거 중단(erase suspend) 커맨드 및 어드레스를 생성하고, 생성된 소거 중단 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다. 일 실시 예에서, 다른 동작은 프로그램 동작 또는 리드 동작일 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 중앙 처리 장치(2120)는, 요구되는 서비스 품질(Quality of Service; QoS)을 만족시키는 범위 내에서 메모리 장치(2200)의 동작을 제어할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 소거 동작을 수행하는 중에 리드 동작에 대한 QoS를 만족시키기 위하여 메모리 장치(2200)가 수행 중인 소거 동작을 중단시키고, 메모리 장치(2200)가 리드 동작을 수행하도록 제어할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 소거 동작을 수행하는 중에 호스트(1000)로부터 버퍼 메모리(2140)에 저장된 데이터를 메모리 장치(2200)에 플러쉬할 것을 요청받는 경우 또는 자체적인 판단에 의하여 버퍼 메모리(2140)에 저장된 데이터를 메모리 장치(2200)에 플러쉬 해야 할 필요가 있다고 판단되는 경우, 메모리 장치(2200)가 수행 중인 소거 동작을 중단시키고, 메모리 장치(2200)가 프로그램 동작을 수행하도록 제어할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 다른 동작의 수행을 완료하는 경우, 중단된 소거 동작을 다시 수행하도록 메모리 장치(2200)를 제어할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 소거 재개(erase resume) 커맨드 및 어드레스를 생성하고, 생성된 소거 재개 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 프로그램 동작을 수행하도록 제어할 수 있다. 프로그램 동작은, 소프트 프로그램(soft program) 동작 및 노멀 프로그램(normal program) 동작 중 적어도 하나를 포함할 수 있다. 소프트 프로그램 동작은, 메모리 블록에 포함된 메모리 셀들의 문턱 전압을 상승시키거나 문턱 전압 분포의 폭을 좁히기 위한 동작일 수 있다. 노멀 프로그램 동작은, 메모리 블록에 포함된 메모리 셀들에 데이터를 저장하기 위한 동작일 수 있다. 중앙 처리 장치(2120)는, 소프트 프로그램 동작 또는 노멀 프로그램 동작을 위한 프로그램 커맨드 및 어드레스를 생성하고, 생성된 프로그램 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 메모리 블록에 대한 소거 동작을 완료하는 경우, 해당 메모리 블록에 대한 소프트 프로그램이 수행될 수 있도록 프로그램 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 전송할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 장치(2200)가 소거 동작 또는 다른 동작을 수행 중인지 또는 수행을 완료하였는지 여부를 확인하여 위하여 상태 체크(status check) 커맨드를 생성하고, 생성된 상태 체크 커맨드를 메모리 장치(2200)에게 전송할 수 있다. 중앙 처리 장치(2120)는, 상태 체크 커맨드에 대응하여 메모리 장치(2200)로부터 수신되는 상태 체크 결과를 기반으로 메모리 장치(2200)가 소거 동작 또는 다른 동작을 수행 중인지 또는 수행을 완료하였는지 여부를 확인할 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 메모리(2140)는, 호스트(1000)로부터 수신된 유저 데이터를 프로그램 동작이 완료될 때까지 임시로 저장할 수 있다.
에러 정정 회로(2150)는, 프로그램 동작 시 에러 정정 인코딩을 수행할 수 있다. 에러 정정 회로(2150)는, 리드 동작 시 에러 정정 디코딩을 수행할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)가 맵핑된 어드레스 맵핑 테이블을 저장할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 3에 도시된 메모리 장치는 도 1 및 도 2에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다.
제어 로직(2210)은, 도 1 및 도2에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
제어 로직(2210)은, 주변 회로들(2220)을 제어하여, 선택된 메모리 블록에 대한 소거 동작 또는 프로그램 동작 등을 수행할 수 있다. 제어 로직(2210)은, 메모리 블록에 대한 소거 동작을 수행하는 중에 소거 동작의 중단을 요청받은 경우, 주변 회로들(2220)을 제어하여 소거 동작을 중단할 수 있다. 제어 로직(2210)은, 메모리 블록에 대한 소거 동작이 중단된 상태에서 소거 동작의 재개를 요청받은 경우 주변 회로들(2220)을 제어하여 소거 동작을 재개할 수 있다.
제어 로직(2210)은, 소거 동작이 완료된 메모리 블록에 대한 프로그램 동작이 수행될 수 있도록 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 메모리 블록에 대한 프로그램 동작을 수행하는 데 이용되는 파라미터 값들을 결정하고, 결정된 파라미터 값들을 이용하여 메모리 블록에 대한 프로그램 동작이 수행될 수 있도록 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 프로그램 동작을 수행하는 데 이용되는 파라미터들은, 프로그램 시작 전압(program start voltage), 프로그램 루프(program loop) 횟수 및 프로그램 스텝 전압(program step voltage) 중 적어도 하나를 포함할 수 있다.
주변 회로들(2220)은, 메모리 셀들의 문턱 전압을 상승시키기 위한 소프트 프로그램 동작, 메모리 셀들에 데이터를 저장하기 위한 노멀 프로그램 동작, 메모리 셀들에 저장된 데이터를 출력하기 위한 리드 동작 및 메모리 셀들에 저장된 데이터를 소거하기 위한 소거 동작 등을 수행할 수 있다.
주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 유저 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
메모리 블록들(BLK1~BLKi)은, 메모리 셀에 저장되는 데이터의 비트 수에 따라 SLC(Single Level Cell) 블록 또는 MLC(Multi Level Cell) 블록으로 구분될 수 있다. 여기서, SLC 블록은 하나의 메모리 셀에 1비트의 데이터가 저장되는 방식으로 구동되는 블록일 수 있으며, MLC 블록은 하나의 메모리 셀에 2비트 이상의 데이터가 저장되는 방식으로 구동되는 블록일 수 있다. 즉, 메모리 장치(2200)는, n-비트 MLC 블록 및 SLC 블록 중 적어도 하나를 포함할 수 있다. n-비트 MLC 블록에 포함된 각 메모리 셀들에는 n-비트의 데이터가 프로그램될 수 있고, SLC 블록에 포함된 각 메모리 셀들에는 1비트의 데이터가 프로그램될 수 있다. 여기서 'n'은 2 이상의 자연수일 수 있다.
도 4는 도 3에 도시된 제어 로직을 설명하기 위한 예시도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 제어 로직(2210)은, 소거 동작 제어부(2212a), 소거 중단 횟수 관리부(2212b), 프로그램 파라미터 값 결정부(2212c), 정책 저장부(2212d) 및 프로그램 동작 제어부(2212e)를 포함할 수 있다.
소거 동작 제어부(2212a)는, 메모리 블록에 대한 소거 동작을 제어할 수 있다.
일 실시 예에서, 소거 동작 제어부(2212a)는, 메모리 컨트롤러로부터 소거 커맨드 및 어드레스가 수신되는 경우, 수신된 어드레스에 대응하는 메모리 블록에 대한 소거 동작을 수행할 수 있다. 예를 들어, 소거 동작 제어부(2212a)는, 메모리 블록에 인가될 소거 전압의 레벨, 소거 전압의 인가 시간 및 소거 전압의 인가 횟수 등을 결정하고, 결정된 사항을 이용하여, 메모리 블록에 대한 소거 동작을 수행할 수 있다. 일 실시 예에서, 메모리 블록에 인가될 소거 전압의 레벨, 소거 전압의 인가 시간 및 소거 전압의 인가 횟수 등은 디폴트(default) 값이 이용될 수 있다.
일 실시 예에서, 소거 동작 제어부(2212a)는, 메모리 블록에 대한 소거 동작을 수행 중인 상태에서 메모리 컨트롤러로부터 소거 중단 커맨드 및 어드레스가 수신되는 경우, 수신된 어드레스에 대응하는 메모리 블록에 대한 소거 동작을 중단시킬 수 있다.
일 실시 예에서, 소거 동작 제어부(2212a)는, 메모리 블록에 대한 소거 동작이 중단된 상태에서 메모리 컨트롤러로부터 소거 재개 커맨드 및 어드레스가 수신되는 경우, 수신된 어드레스에 대응하는 메모리 블록에 대한 소거 동작을 재개할 수 있다. 메모리 블록에 대한 소거 동작을 재개한다는 것은, 메모리 블록에 소거 전압을 처음부터 다시 인가하는 것을 의미할 수 있다.
소거 중단 횟수 관리부(2212b)는, 메모리 블록에 대한 소거 동작이 완료될 때까지 해당 메모리 블록에 대한 소거 동작이 중단된 횟수인 소거 중단 횟수를 카운트하고, 카운트된 소거 중단 횟수를 해당 메모리 블록에 대응되게 관리할 수 있다. 다시 말해, 소거 중단 횟수 관리부(2212b)는, 복수의 메모리 블록들 각각에 대한 소거 중단 횟수를 관리할 수 있다. 예를 들어, 소거 동작 제어부(2212a)는 메모리 컨트롤러로부터 소거 중단 커맨드 및 어드레스가 수신되는 경우, 해당 어드레스에 대한 소거 중단 커맨드가 수신되었음을 소거 중단 횟수 관리부(2212b)에게 통지할 수 있다. 소거 중단 횟수 관리부(2212b)는, 소거 동작 제어부(2212a)로부터 소거 중단 커맨드가 수신되었음을 통지받는 경우, 해당 어드레스에 대응하는 메모리 블록에 대한 소거 중단 횟수를 1만큼 증가시킬 수 있다. 이를 위하여, 소거 중단 횟수 관리부(2212b)는, 메모리 블록별 어드레스 정보를 저장하고 있을 수 있다. 실시 예에 따라, 메모리 블록별 어드레스 정보는 메모리 장치 내에 위치한 별도의 저장 공간에 저장되어 있을 수 있으며, 소거 중단 횟수 관리부(2212b)는 별도의 저장 공간에 저장된 메모리 블록별 어드레스 정보를 참조할 수 있다. 소거 중단 횟수는, 대응하는 메모리 블록에 대한 소프트 프로그램 동작 또는 노멀 프로그램 동작이 수행될 때까지 유지될 수 있으며, 해당 메모리 블록에 대한 소프트 프로그램 동작 또는 노멀 프로그램 동작이 수행되는 경우 해당 메모리 블록에 대한 소거 중단 횟수는 초기화될 수 있다.
프로그램 파라미터 값 결정부(2212c)는, 프로그램 동작에 이용되는 적어도 하나의 파라미터 값을 결정하고, 결정된 파라미터 값을 프로그램 동작 제어부(2212e)에게 제공할 수 있다. 프로그램 동작은, 소프트 프로그램 동작 및 노멀 프로그램 동작 중 적어도 하나를 포함할 수 있다. 프로그램 동작에 이용되는 파라미터들은, 프로그램 시작 전압, 프로그램 루프 횟수 및 프로그램 스텝 전압 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
일 실시 예에서, 프로그램 파라미터 값 결정부(2212c)는, 프로그램 동작 제어부(2212e)로부터의 요청이 있는 경우, 메모리 블록에 대한 프로그램 동작에 이용될 적어도 하나의 파라미터 값을 결정할 수 있다. 예를 들어, 프로그램 동작 제어부(2212e)는, 프로그램 동작을 수행할 메모리 블록의 정보(예를 들어, 인덱스)를 프로그램 파라미터 값 결정부(2212c)에게 제공하면서, 해당 메모리 블록에 대한 프로그램 동작에 이용될 적어도 하나의 파라미터들 값을 제공하여 줄 것을 요청할 수 있다. 실시 예에 따라, 프로그램 동작 제어부(2212e)는, 메모리 블록에 수행될 프로그램 동작이 소프트 프로그램 동작인지 또는 노멀 프로그램 동작인지에 대한 정보를 프로그램 파라미터 값 결정부(2212c)에게 더 제공할 수 있다.
프로그램 파라미터 값 결정부(2212c)는, 프로그램 동작 제어부(2212e)로부터 수신된 메모리 블록의 정보(예를 들어, 인덱스)에 해당하는 메모리 블록에 대응하는 소거 중단 횟수를 제공하여 줄 것을 소거 중단 횟수 관리부(2212b)에게 요청할 수 있다. 이에 따라, 소거 중단 횟수 관리부(2212b)는, 해당 메모리 블록에 대응하는 소거 중단 횟수를 프로그램 파라미터 값 결정부(2212c)에게 제공할 수 있다.
프로그램 파라미터 값 결정부(2212c)는, 메모리 블록에 대응하는 소거 중단 횟수를 기반으로, 메모리 블록에 대한 프로그램 동작에 이용될 적어도 하나의 파라미터 값을 결정할 수 있다. 일 실시 예에서, 프로그램 파라미터 값 결정부(2212c)는, 메모리 블록에 대응하는 소거 중단 횟수가 많을수록 프로그램 시작 전압을 높게 결정할 수 있다. 일 실시 예에서, 프로그램 파라미터 값 결정부(2212c)는, 메모리 블록에 대응하는 소거 중단 횟수가 많을수록 프로그램 루프 횟수를 많게 결정할 수 있다. 일 실시 예에서, 프로그램 파라미터 값 결정부(2212c)는, 메모리 블록에 대응하는 소거 중단 횟수가 많을수록 프로그램 스텝 전압을 높게 결정할 수 있다. 일 실시 예에서, 프로그램 파라미터 값 결정부(2212c)는, 메모리 블록에 대하여 수행될 프로그램 동작이 소프트 프로그램 동작인지 또는 노멀 프로그램 동작인지 여부에 따라, 파라미터 값을 상이하게 결정할 수 있다. 예를 들어, 프로그램 파라미터 값 결정부(2212c)는, 노멀 프로그램 동작에 비하여, 소프트 프로그램 동작에 이용될 프로그램 시작 전압을 더 낮게 결정하고, 소프트 프로그램 동작에 이용될 프로그램 루프 횟수를 더 적게 결정하고, 소프트 프로그램 동작에 이용될 프로그램 스텝 전압을 더 낮게 결정할 수 있다.
일 실시 예에서, 프로그램 파라미터 값 결정부(2212c)는, 프로그램 동작에 이용될 파라미터 값을 결정함에 있어, 설정된 프로그램 파라미터 정책을 참조할 수 있다. 프로그램 파라미터 정책은, 소거 동작이 중단된 횟수별로 서로 상이한 파라미터 값을 규정할 수 있다.
프로그램 파라미터 값 결정부(2212c)는, 프로그램 파라미터 정책을 참조하여, 프로그램 동작이 수행될 메모리 블록에 대응하는 소거 중단 횟수에 대응하는 파라미터 값을 선택하고, 선택된 파라미터 값을 메모리 블록에 대한 프로그램 동작에 이용할 파라미터 값으로 선택할 수 있다.
일 실시 예에서, 프로그램 파라미터 정책은, 소프트 프로그램 동작에 대응하는 제 1 프로그램 파라미터 정책 및 노멀 프로그램 동작에 대응하는 제 2 프로그램 파라미터 정책을 포함할 수 있다. 이러한 경우, 프로그램 파라미터 값 결정부(2212c)는, 메모리 블록에 대하여 수행될 프로그램 동작이 소프트 프로그램 동작인 경우 제 1 프로그램 파라미터 정책을 참조하여 파라미터 값을 결정하고, 메모리 블록에 대하여 수행될 프로그램 동작이 노멀 프로그램 동작인 경우 제 2 프로그램 파라미터 정책을 참조하여 파라미터 값을 결정할 수 있다.
정책 저장부(2212d)는, 프로그램 파라미터 정책을 저장할 수 있다. 예를 들어, 정책 저장부는, 소프트 프로그램 동작에 대응하는 제 1 프로그램 파라미터 정책 및 노멀 프로그램 동작에 대응하는 제 2 프로그램 파라미터 정책 중 적어도 하나를 저장할 수 있다.
프로그램 동작 제어부(2212e)는, 메모리 블록에 대한 프로그램 동작을 제어할 수 있다. 예를 들어, 프로그램 동작 제어부(2212e)는, 메모리 블록에 대한 소프트 프로그램 동작 및 노멀 프로그램 동작 중 적어도 하나를 수행할 수 있다. 소프트 프로그램 동작 및 노멀 프로그램 동작 중 적어도 하나는 ISPP(Incremental Step Pulse Programming) 방식으로 이루어질 수 있다.
프로그램 동작 제어부(2212e)는, 메모리 블록에 대한 소거 동작이 완료되는 경우, 해당 메모리 블록에 대한 소프트 프로그램 동작을 수행할 수 있다. 프로그램 동작 제어부(2212e)는, 프로그램 파라미터 값 결정부(2212c)에게 해당 메모리 블록에 대한 소프트 프로그램 동작에 이용될 파라미터 값을 전송하여 줄 것을 요청하고, 프로그램 파라미터 값 결정부(2212c)로부터 소프트 프로그램 동작에 이용될 적어도 하나의 파라미터 값을 수신할 수 있다. 프로그램 동작 제어부(2212e)는, 프로그램 파라미터 값 결정부(2212c)로부터 수신된 적어도 하나의 파라미터 값을 이용하여 메모리 블록에 대한 소프트 프로그램 동작을 수행할 수 있다.
일 실시 예에서, 프로그램 동작 제어부(2212e)는, 메모리 블록에 대한 소거 동작이 완료되는 경우, 자체적인 판단에 의하여 해당 메모리 블록에 대한 소프트 프로그램 동작을 수행할 수 있다. 일 실시 예에서, 프로그램 동작 제어부(2212e)는, 메모리 컨트롤러로부터 소거 동작이 완료된 메모리 블록에 대한 소프트 프로그램 동작을 수행할 것을 지시하는 커맨드가 수신되는 경우, 해당 메모리 블록에 대한 소프트 프로그램 동작을 수행할 수 있다.
프로그램 동작 제어부(2212e)는, 메모리 컨트롤러로부터 노멀 프로그램 동작을 위한 커맨드, 어드레스 및 데이터가 수신되는 경우 수신된 어드레스에 대응하는 메모리 블록에 노멀 프로그램 동작을 수행할 수 있다.
프로그램 동작 제어부(2212e)는, 메모리 컨트롤러로부터 노멀 프로그램 동작을 수행할 것을 지시하는 커맨드가 수신되는 경우, 프로그램 파라미터 값 결정부(2212c)에게 해당 메모리 블록에 대한 노멀 프로그램 동작에 이용될 파라미터 값을 전송하여 줄 것을 요청하고, 프로그램 파라미터 값 결정부(2212c)로부터 노멀 프로그램 동작에 이용될 적어도 하나의 파라미터 값을 수신할 수 있다. 프로그램 동작 제어부(2212e)는, 프로그램 파라미터 값 결정부(2212c)로부터 수신된 적어도 하나의 파라미터 값을 이용하여 메모리 블록에 대한 노멀 프로그램 동작을 수행할 수 있다.
도 5는 메모리 블록별 소거 중단 횟수를 관리하는 예를 설명하기 위한 도면이다.
메모리 장치가 i(i는 자연수)개의 메모리 블록들(BLK1 내지 BLKi)을 포함한다고 가정할 때, 제어 로직은, i(i는 자연수)개의 메모리 블록들(BLK1 내지 BLKi) 각각에 대응하는 소거 중단 횟수를 관리할 수 있다. 즉, 제어 로직은, 메모리 블록에 대한 소거 동작이 완료될 때까지 해당 소거 동작이 중단된 횟수를 해당 메모리 블록에 대응되게 관리할 수 있다. 다시 말해, 제어 로직은, 메모리 블록에 대한 소거 동작을 수행하는 중에 해당 메모리 블록에 대한 소거 중단 커맨드가 수신된 횟수를 해당 메모리 블록에 대응되게 관리할 수 있다.
도 5에는, 일 예로서, 메모리 블록(BLK1)에 대한 소거 중단 횟수가 2회, 메모리 블록(BLK2)에 대한 소거 중단 횟수가 0회, 메모리 블록(BLK3)에 대한 소거 중단 횟수가 1회, 메모리 블록(BLKi)에 대한 소거 중단 횟수가 3회인 경우의 예를 도시하였다.
도 6은 노멀 프로그램 동작이 수행된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 6에는, 일 예로서, 하나의 메모리 블록에 포함되며 2-비트 MLC 모드로 동작하는 메모리 셀들의 문턱 전압 분포를 도시하였다.
2-비트 MLC 모드로 동작하는 메모리 셀들 각각은, 4가지 상태 중 어느 하나의 상태에 해당하는 문턱 전압을 가질 수 있다. 예를 들어, 2-비트 MLC 모드로 동작하는 메모리 셀들 각각은, 소거 상태(E0), 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 및 제 3 프로그램 상태(P3) 중 어느 하나의 상태에 해당하는 문턱 전압을 가질 수 있다.
도 6에는, 일 예로서, 하나의 메모리 블록이 4000개의 메모리 셀들을 포함하며, 4000개의 메모리 셀들 중 소거 상태(E0), 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 및 제 3 프로그램 상태(P3)에 해당하는 메모리 셀들이 각각 1000개인 경우를 도시하였다.
도 7은 소거 동작 시 인가되는 소거 펄스를 설명하기 위한 예시도이다.
도 7에는, 일 예로서, 5ms의 인가 시간을 갖는 하나의 소거 펄스(erase pulse)가 메모리 블록에 대한 소거 동작에 이용되는 경우를 도시하였다. 즉, 소거 펄스가 인가되는 시간 동안 메모리 블록에 대한 소거 동작(erase operation)이 수행될 수 있다.
한편, 도 7에는 메모리 블록에 대한 소거 동작 시 하나의 소거 펄스가 인가되는 경우를 도시하였으나, 실시 예에 따라 두 개 이상의 소거 펄스가 인가될 수도 있다.
도 8은 소거 동작이 수행된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 8을 참조하여 설명하는 실시 예에서, 도 6을 참조하여 설명한 실시 예와 마찬가지로, 하나의 메모리 블록이 2-비트 MLC 모드로 동작하는 4000개의 메모리 셀들을 포함하는 경우를 가정한다.
메모리 블록에 대한 소거 동작이 완료되는 경우, 메모리 블록에 포함된 모든 메모리 셀들은 소거 상태(E0)에 해당하는 문턱 전압을 가질 수 있다. 도 8을 참조하면, 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 및 제 3 프로그램 상태(P3)의 메모리 셀들이 모두 소거 상태(E0)로 변경되었음을 알 수 있다.
한편, 소거 상태(E0)에 해당하는 메모리 셀들 중 문턱 전압이 설정 값, 예를 들어 최소 문턱 전압보다 낮은 메모리 셀들이 존재할 수 있다. 예를 들어, 도 8에서 빗금친 부분은 최소 문턱 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 문턱 전압 분포에 해당한다. 최소 문턱 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 과소거된(over erased or deeply erased) 메모리 셀이라 할 수 있다. 과소거된 메모리 셀들은, 추후 노멀 프로그램 동작 수행 시 프로그램 동작 시간을 지연시키는 요인이 될 수 있다. 또한, 과소거된 메모리 셀들에 노멀 프로그램 동작이 수행되는 경우, 해당 메모리 셀들의 보유(retention) 성능이 저하될 수 있다.
도 9는 소프트 프로그램 동작이 수행된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
메모리 장치(2200)는, 자체적인 판단에 의하여 또는 메모리 컨트롤러로부터의 요청에 따라, 과소거된 메모리 셀들의 문턱 전압을 상승시키기 위한 동작인 소프트 프로그램 동작을 수행할 수 있다. 소프트 프로그램 동작은, 소거 상태(E0)에 해당하는 모든 메모리 셀들의 문턱 전압이 최소 문턱 전압보다 높게 되도록 수행될 수 있다.
도 9를 참조하면, 소거 상태(E0)에 해당하는 메모리 셀들의 문턱 전압 분포가 도 8에 도시된 경우에 비하여 우측으로 이동하였음을 알 수 있다. 즉, 소거 상태(E0)의 모든 메모리 셀들은, 최소 문턱 전압 이상의 문턱 전압을 가지고 있음을 알 수 있다.
도 10은 소거 동작이 중단 및 재개되는 과정을 설명하기 위한 예시도이다.
도 10을 참조하여 설명하는 실시 예에서, 하나의 소거 펄스(erase pulse)가 중단 없이 5ms 동안 메모리 블록에 인가되면, 소거 동작이 완료되는 것을 가정한다.
먼저, 소거 커맨드(erase command)가 수신되는 경우 소거 펄스 1(erase pulse 1)이 메모리 블록에 인가될 수 있다. 이후, 소거 펄스 1(erase pulse 1)이 인가된 때로부터 3ms 이후에 소거 중단 커맨드(erase suspend command)가 수신된 경우를 가정하자. 이러한 경우, 소거 펄스 1(erase pulse 1)이 인가된 때로부터 3ms 동안은 메모리 블록에 대한 소거 동작(erase operation)이 수행될 것이지만, 나머지 2ms 동안에는 소거 동작이 중단(suspend) 될 것이다. 이 때, 소거 펄스 1(erase pulse 1)이 메모리 블록에 3ms 동안 인가되었으므로, 메모리 블록에 포함된 메모리 셀들의 문턱 전압은 어느 정도 낮아질 것이다.
이후, 소거 재개 커맨드(erase resume command)가 수신되고 소거 펄스 2(erase pulse 2)가 메모리 블록에 인가될 수 있다. 이 때, 메모리 블록에 대한 소거 동작이 완료되기 위하여는 소거 펄스 2(erase pulse 2)가 5ms 동안 메모리 블록에 인가되어야 할 것이다. 즉, 소거 펄스 1(erase pulse 1)이 3ms간 인가된 이후에 소거 동작이 중단되었다 하더라도, 소거 동작이 완료되기 위하여는 소거 펄스 2가 5ms 동안 메모리 블록에 인가되어야 할 것이다.
소거 동작이 중단되었다가 재개되는 경우에는, 소거 동작이 중단되지 않은 경우에 비하여 메모리 셀들의 문턱 전압이 더 낮아질 것이다. 즉, 소거 동작이 중단된 횟수에 따라 메모리 셀들의 소거 깊이(erase depth)가 달라질 것이다.
도 11은 소거 중단 횟수에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 11에는 일 예로서, 소거 중단 횟수(erase suspend count)가 0, 1 및 2 인 경우의 문턱 전압 분포를 도시하였다.
도 11을 참조하면, 소거 중단 횟수가 많을수록 메모리 셀들의 문턱 전압 분포가 왼쪽으로 이동함을 알 수 있다. 즉, 소거 중단 횟수가 많을수록 메모리 셀들의 소거 깊이(ease depth)가 깊은 것을 알 수 있다. 이는, 소거 중단 횟수가 많을수록 과소거된 메모리 셀들의 개수가 많음을 의미할 수 있다. 도 11을 참조하면, 소거 중단 횟수가 1경우, 소거 중단 횟수가 0인 경우에 비하여, 과소거된 메모리 셀들의 개수가 더 많음을 알 수 있다. 마찬가지로, 소거 중단 횟수가 2인 경우, 소거 중단 횟수가 1인 경우에 비하여, 과소거된 메모리 셀들의 개수가 더 많음을 알 수 있다.
따라서, 메모리 블록에 대한 소프트 프로그램 동작 또는 노멀 프로그램 동작에 이용될 파라미터 값을, 해당 메모리 블록에 대응하는 소거 중단 횟수에 따라 상이하게 결정하는 것은, 소프트 프로그램 동작 또는 노멀 프로그램 동작의 수행 시간을 단축시키는데 도움을 줄 수 있다.
도 12는 본 발명의 일 실시 예에 따른 프로그램 파라미터 정책을 설명하기 위한 예시도이다.
도 12에는 일 예로서, 소프트 프로그램 동작에 이용되는 제 1 프로그램 파라미터 정책과, 노멀 프로그램 동작에 이용되는 제 2 프로그램 파라미터 정책을 도시하였다. 실시 예에 따라, 셋 이상의 프로그램 파라미터 정책이 이용될 수도 있고, 하나의 프로그램 파라미터 정책만이 이용될 수도 있다. 예를 들어, 제 1 프로그램 파라미터 정책이, 소프트 프로그램 동작 및 노멀 프로그램 동작에 이용될 수 있다.
도 12를 참조하면, 프로그램 파라미터 정책들은, 소거 중단 횟수(erase suspend count)별 파라미터 값들을 규정한다. 도 12에는, 일 예로서, 파라미터로서 프로그램 시작 전압, 프로그램 루프 횟수 및 프로그램 스텝 전압이 규정된 예를 도시하였으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
제 1 프로그램 파라미터 정책은, 메모리 블록에 대한 소거 중단 횟수가 0인 경우, 프로그램 시작 전압으로서 A0 값을 이용하고, B0 회의 프로그램 루프 횟수를 이용하고, 프로그램 스텝 전압으로서 C0 값을 이용할 것을 규정하고 있다. 마찬가지로, 제 1 프로그램 파라미터 정책은, 메모리 블록에 대한 소거 중단 횟수가 j(j는 자연수)인 경우에 대응하는 파라미터 값들을 규정한다. 제어 로직은, 제 1 프로그램 파라미터 정책을 참조하여, 소프트 프로그램 동작에 이용될 적어도 하나의 파라미터 값을 결정할 수 있다.
제 2 프로그램 파라미터 정책은, 메모리 블록에 대한 소거 중단 횟수가 0인 경우, 프로그램 시작 전압으로서 A0' 값을 이용하고, B0' 회의 프로그램 루프 횟수를 이용하고, 프로그램 스텝 전압으로서 C0' 값을 이용할 것을 규정하고 있다. 마찬가지로, 제 2 프로그램 파라미터 정책은, 메모리 블록에 대한 소거 중단 횟수가 j(j는 자연수)인 경우에 대응하는 파라미터 값들을 규정한다. 제어 로직은, 제 2 프로그램 파라미터 정책을 참조하여, 노멀 프로그램 동작에 이용될 적어도 하나의 파라미터 값을 결정할 수 있다.
도 13 내지 도 16은 ISPP 방식을 이용한 프로그램 동작 시에 선택되는 프로그램 파라미터를 설명하기 위한 예시도이다.
도 13 내지 도 16을 참조하여 설명하는 ISPP 방식을 이용한 프로그램 동작은, 소프트 프로그램 동작 및 노멀 프로그램 동작에 적용될 수 있다.
도 13에는 메모리 블록의 소거 중단 횟수가 0인 경우의 예를 도시하였다. 도 13을 참조하면, 메모리 블록에 프로그램 전압이 인가되는 단계와, 메모리 블록에 검증 전압(Vf)이 인가되는 단계가 하나의 프로그램 루프(program loop)를 구성할 수 있다. 도 13에는, 3 회의 프로그램 루프가 수행되는 예를 도시하였다. 도 13에 도시된 프로그램 전압들 중 첫 번째 프로그램 루프에서 사용된 프로그램 전압을 제 1 프로그램 시작 전압(Vpgm1)이라 할 수 있다. 프로그램 루프가 반복될 때마다 제 1 스텝 전압(ΔV1)만큼 프로그램 전압이 상승하고, 상승된 프로그램 전압에 의해 메모리 셀들의 문턱 전압이 높아질 수 있다.
도 14에는 메모리 블록의 소거 중단 횟수가 0을 초과하는 경우의 프로그램 전압의 예를 도시하였다. 전술한 바와 같이, 메모리 블록의 소거 중단 횟수가 많을수록 프로그램 시작 전압이 높게 결정될 수 있다. 도 14를 참조하면, 첫 번째 프로그램 루프에서, 도 13을 참조하여 설명한 제 1 프로그램 시작 전압(Vpgm1)보다 높은 제 2 프로그램 시작 전압(Vpgm2)이 이용되고 있음을 알 수 있다.
도 15에는 메모리 블록의 소거 중단 횟수가 0을 초과하는 경우의 프로그램 스텝 전압의 예를 도시하였다. 전술한 바와 같이, 메모리 블록의 소거 중단 횟수가 많을수록 프로그램 스텝 전압이 높게 결정될 수 있다. 도 15를 참조하면, 도 13을 참조하여 설명한 제 1 스텝 전압(ΔV1)보다 높은 제 2 스텝 전압(ΔV2)이 이용되고 있음을 알 수 있다.
도 16에는 메모리 블록의 소거 중단 횟수가 0을 초과하는 경우의 프로그램 루프의 예를 도시하였다. 전술한 바와 같이, 메모리 블록의 소거 중단 횟수가 많을수록 프로그램 루프 횟수가 많게 결정될 수 있다. 도 16을 참조하면, 도 13에 도시된 바에 비하여 더 많은 프로그램 루프가 수행되고 있음을 알 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
실시 예에 따라, 도 17에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(1701)에서, 메모리 장치는, 소거 커맨드 및 어드레스를 수신할 수 있다. 어드레스는, 하나 또는 둘 이상의 메모리 블록에 대응할 수 있다.
단계(1703)에서, 메모리 장치는, 단계(1701)에서 수신된 어드레스에 대응하는 메모리 블록에 대한 소거 동작을 수행할 수 있다.
단계(1705)에서, 메모리 장치는, 메모리 블록에 대한 소거 동작이 완료되었는지 여부를 확인할 수 있다. 메모리 블록에 대한 소거 동작이 완료된 경우(Y) 단계(1721)가 진행되고, 그렇지 않은 경우(N) 단계(1711)가 진행될 수 있다.
단계(1711)에서, 메모리 장치는, 소거 중단 커맨드 및 어드레스가 수신되었는지 여부를 확인할 수 있다. 소거 중단 커맨드 및 어드레스가 수신된 경우(Y) 단계(1713)가 진행되고, 그렇지 않은 경우(N) 단계(1703)가 진행될 수 있다.
단계(1713)에서, 메모리 장치는, 단계(1711)에서 수신된 어드레스에 대응하는 메모리 블록에 대한 소거 동작을 중단할 수 있다. 이 때, 메모리 장치는, 소거 동작이 중단된 메모리 블록에 대응하는 소거 중단 횟수를 1만큼 증가시킬 수 있다.
단계(1715)에서, 메모리 장치는, 소거 재개 커맨드 및 어드레스가 수신되었는지 여부를 확인할 수 있다. 소거 재개 커맨드 및 어드레스가 수신된 경우(Y) 단계(1703)가 진행되어 해당 어드레스에 대응하는 메모리 블록에 대한 소거 동작이 재개될 수 있다. 소거 재개 커맨드 및 어드레스가 수신되지 않은 경우(Y)에는 소거 재개 커맨드 및 어드레스가 수신될 때까지 메모리 블록에 대한 소거 동작 중단 상태를 유지할 수 있다.
단계(1721)에서, 메모리 장치는, 메모리 블록에 대한 소거 동작 중에 소거 동작이 중단된 횟수를 해당 메모리 블록에 대응하여 저장할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
실시 예에 따라, 도 18에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(1801)에서, 메모리 블록에 대한 소프트 프로그램 동작 또는 노멀 프로그램 동작이 요구될 수 있다. 예를 들어, 메모리 컨트롤러로부터 메모리 블록에 대한 소프트 프로그램 동작을 수행할 것을 지시하는 커맨드가 수신되는 경우, 메모리 장치는, 메모리 블록에 대한 소프트 프로그램 동작이 요구된다고 판단할 수 있다. 예를 들어, 메모리 블록에 대한 소거 동작이 완료되면, 메모리 장치는, 해당 메모리 블록에 대한 소프트 프로그램 동작이 요구된다고 판단할 수 있다. 예를 들어, 메모리 컨트롤러로부터 프로그램 커맨드, 어드레스 및 데이터가 수신되는 경우, 메모리 장치는 메모리 블록에 대한 노멀 프로그램 동작이 요구된다고 판단할 수 있다.
단계(1803)에서, 메모리 장치는, 소프트 프로그램 동작 또는 노멀 프로그램 동작이 요구되는 메모리 블록에 대응하는 소거 중단 횟수를 확인할 수 있다.
단계(1805)에서, 메모리 장치는, 소프트 프로그램 동작 또는 노멀 프로그램 동작이 요구되는 메모리 블록에 적용할 프로그램 파라미터 값을 결정할 수 있다. 일 실시 예에서, 프로그램 파라미터 값은, 해당 메모리 블록에 대응하는 소거 중단 횟수와 설정된 프로그램 파라미터 정책을 기반으로 결정될 수 있다.
단계(1807)에서, 메모리 장치는, 결정된 프로그램 파라미터 값을 이용하여 메모리 블록에 대한 소프트 프로그램 동작 또는 노멀 프로그램 동작을 수행할 수 있다.
도 19는 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 19에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
도 20은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 20에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 20에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 20에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 21은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 21에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11'~ST1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21'~ST2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 21의 제 1 메모리 블록(BLK1)은 도 20의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 22는 도 1 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 23은 도 1 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 23을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 24는 도 1 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 24를 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 25는 도 1 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 25를 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
2210: 제어 로직
2212a: 소거 동작 제어부
2212b: 소거 중단 횟수 관리부
2212c: 프로그램 파라미터 값 결정부
2212d: 정책 저장부
2212e: 프로그램 동작 제어부

Claims (18)

  1. 메모리 블록에 대한 소거 동작을 수행하는 소거 동작 제어부;
    상기 메모리 블록에 대한 상기 소거 동작이 완료될 때까지 상기 소거 동작이 중단된 횟수인 소거 중단 횟수를 관리하는 소거 중단 횟수 관리부; 및
    상기 메모리 블록에 대응하는 소거 중단 횟수를 기반으로 상기 메모리 블록에 대한 프로그램 동작에 이용될 파라미터 값을 결정하는 프로그램 파라미터 값 결정부
    를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 결정된 파라미터 값을 이용하여 상기 메모리 블록에 대한 프로그램 동작을 수행하는 프로그램 동작 제어부
    를 더 포함하는 메모리 장치.
  3. 제 1 항에 있어서, 상기 프로그램 동작은,
    소프트 프로그램 동작 또는 노멀 프로그램 동작인
    메모리 장치.
  4. 제 1 항에 있어서, 상기 파라미터 값은,
    프로그램 시작 전압, 프로그램 루프 횟수 또는 프로그램 스텝 전압에 대응하는 값인
    메모리 장치.
  5. 제 4 항에 있어서, 상기 프로그램 파라미터 값 결정부는,
    상기 소거 중단 횟수가 많을수록 상기 프로그램 시작 전압을 높게 결정하는
    메모리 장치.
  6. 제 4 항에 있어서, 상기 프로그램 파라미터 값 결정부는,
    상기 소거 중단 횟수가 많을수록 상기 프로그램 루프 횟수를 많게 결정하는
    메모리 장치.
  7. 제 4 항에 있어서, 상기 프로그램 파라미터 값 결정부는,
    상기 소거 중단 횟수가 많을수록 상기 프로그램 스텝 전압을 높게 결정하는
    메모리 장치.
  8. 제 1 항에 있어서, 상기 프로그램 파라미터 값 결정부는,
    소거 동작이 중단 횟수별로 서로 상이한 파라미터 값을 규정하는 프로그램 파라미터 정책을 참조하여 상기 소거 중단 횟수에 대응하는 파라미터 값을 결정하는
    메모리 장치.
  9. 제 8 항에 있어서, 상기 프로그램 파라미터 정책은,
    소프트 프로그램 동작에 대응하는 제 1 프로그램 파라미터 정책 및 노멀 프로그램 동작에 대응하는 제 2 프로그램 파라미터 정책 중 적어도 하나를 포함하는
    메모리 장치.
  10. 제 8 항에 있어서,
    상기 프로그램 파라미터 정책을 저장하는 정책 저장부
    를 더 포함하는 메모리 장치.
  11. 메모리 블록에 대응하는 소거 커맨드가 수신되는 경우, 상기 메모리 블록에 대한 소거 동작을 수행하는 단계;
    상기 메모리 블록에 대한 상기 소거 동작을 수행하는 중에 상기 메모리 블록에 대응하는 소거 중단 커맨드가 수신되는 경우, 상기 메모리 블록에 대한 상기 소거 동작을 중단하는 단계;
    상기 메모리 블록에 대한 상기 소거 동작이 중단된 상태에서 상기 메모리 블록에 대한 소거 재개 커맨드가 수신되는 경우, 상기 메모리 블록에 대한 상기 소거 동작을 다시 시작하는 단계;
    상기 메모리 블록에 대한 상기 소거 동작이 완료될 때까지 상기 소거 커맨드가 수신되는 횟수를 카운트하는 단계; 및
    상기 메모리 블록에 대응하여 카운트된 횟수를 기반으로 상기 메모리 블록에 대한 프로그램 동작에 이용될 파라미터 값을 결정하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 결정된 파라미터 값을 이용하여 상기 메모리 블록에 대한 프로그램 동작을 수행하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  13. 제 11 항에 있어서, 상기 프로그램 동작은,
    소프트 프로그램 동작 또는 노멀 프로그램 동작인
    메모리 장치의 동작 방법.
  14. 제 11 항에 있어서, 상기 파라미터 값은,
    프로그램 시작 전압, 프로그램 루프 횟수 또는 프로그램 스텝 전압에 대응하는 값인
    메모리 장치의 동작 방법.
  15. 제 14 항에 있어서, 상기 파라미터 값을 결정하는 단계는,
    상기 카운트된 횟수가 많을수록 상기 프로그램 시작 전압을 높게 결정하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  16. 제 14 항에 있어서, 상기 파라미터 값을 결정하는 단계는,
    상기 카운트된 횟수가 많을수록 상기 프로그램 루프 횟수를 많게 결정하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  17. 제 14 항에 있어서, 상기 파라미터 값을 결정하는 단계는,
    상기 카운트된 횟수가 많을수록 상기 프로그램 스텝 전압을 높게 결정하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  18. 제 11 항에 있어서, 상기 파라미터 값을 결정하는 단계는,
    소거 동작이 중단 횟수별로 서로 상이한 파라미터 값을 규정하는 프로그램 파라미터 정책을 참조하여 상기 카운트된 횟수에 대응하는 파라미터 값을 결정하는 단계
    를 포함하는 메모리 장치의 동작 방법.
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