JP6293434B2 - 不揮発性メモリ装置及びその消去動作制御方法 - Google Patents
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Description
このような半導体製品に用いるメモリ装置の動作速度を高めて集積度を高める必要がある。このような要求を満足させるために3次元に配列されるメモリセルを備えた3次元半導体メモリ装置が開発されている。
最近では垂直チャンネル構造を有するメモリセルで構成された垂直NAND型フラッシュメモリ装置が提案されている。
前記保存空間は、前記不揮発性メモリ装置の外部にある外部保存装置又はメモリコントローラを含むことが好ましい。
前記制御ロジックは、前記消去スタートコマンド実行の中止要請を受けると前記消去スタートコマンド中止時のチップ情報を、入出力回路を介して前記メモリコントローラ又は前記外部保存装置に保存し、前記消去スタートコマンド実行の再開要請を受けると前記メモリコントローラ又は前記外部保存装置に保存されたチップ情報を、前記入出力回路を介して受信し、受信されたチップ情報に基づいてチップの条件を設定することが好ましい。
前記不揮発性メモリ装置は、前記消去スタートコマンド実行の中止要請を受けると前記制御ロジックから前記消去スタートコマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記入出力回路に提供し、前記消去スタートコマンド実行の再開要請を受けると前記入出力回路からチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することが好ましい。
前記制御ロジックは、前記消去スタートコマンド実行の中止要請を受けると前記消去スタートコマンド中止時のチップ情報を、前記ページバッファを介して前記メモリセルアレイに保存し、前記消去スタートコマンド実行の再開要請を受けると前記メモリセルアレイに保存されたチップ情報を、前記ページバッファを介して受信し、受信されたチップ情報に基づいてチップの条件を設定することが好ましい。
前記不揮発性メモリ装置は、前記消去スタートコマンド実行の中止要請を受けると前記制御ロジックから前記消去スタートコマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記ページバッファに提供し、前記消去スタートコマンド実行の再開要請を受けると前記ページバッファからチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することが好ましい。
前記不揮発性メモリ装置は、前記消去スタートコマンド中止時のチップ情報を保存するためのバッファ回路をさらに有することが好ましい。
前記不揮発性メモリ装置は、垂直NAND型フラッシュメモリ装置であることが好ましい。
前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、ブロックアドレスを入力する段階と、消去確認コマンドを入力する段階と、消去動作パラメータの初期値を入力する段階とを含むことが好ましい。
前記不揮発性メモリ装置の消去動作制御方法は、中止コマンドの入力がない場合、ブロック消去が完了したか否かを判断する段階と、前記ブロック消去が完了しない場合、ブロック消去を継続実行する段階とをさらに有することが好ましい。
前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、ブロックアドレスを入力する段階と、消去確認コマンドを入力する段階と、消去動作パラメータの初期値を入力する段階とを含むことが好ましい。
前記チップ情報は、前記再開消去スタートコマンドに応答して前記保存空間から前記制御ロジックに自動復元されることが好ましい。
よって、不揮発性メモリ装置はコマンド実行エラーを防止することができるという効果がある。
しかしながら、これは本発明を特定の開示形態に対して限定するものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むものと理解すべきである。
一方、ある構成要素が他の構成要素に「直接連結されて」いるとか「直接接続されて」いるとした場合には、間に他の構成要素が存在しないと理解すべきである。
構成要素との関係を説明する他の表現、すなわち「〜間に」と「すぐ〜間に」又は「〜に隣接する」と「〜に直接隣接する」なども同様に解釈すべきである。
単数の表現は、文脈上明白に異なったものでない限り、複数の表現も含む。
本出願において、「含む」又は「有する」などの用語は、開示した特徴、数字、段階、動作、構成要素、部分品又はそれを組み合わせたものが存在することを指定するものであって、1つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品又はそれを組み合わせたものなどの存在又は付加可能性をあらかじめ排除しないものとして理解すべきである。
一般的に用いられる、事前に定義されているものと同一用語は関連技術の文脈上、有する意味と一致する意味を有するものとして解釈すべきであり、本明細書において明白に定義しない限り、理想的や過度に形式的な意味として解釈しない。
図1を参照すると、メモリシステム1000は、不揮発性メモリ装置100、メモリコントローラ200、及び外部保存装置300を含む。
また、ローデコーダ120は、アドレス信号に基づいてワードライン駆動信号、ストリング選択電圧、及び接地選択電圧を発生し、ワードライン駆動信号、ストリング選択電圧、及び接地選択電圧をそれぞれワードライン、ストリング選択ライン、及び接地選択ラインに伝達する。
ページバッファ(130a、130b)は、読み出し又は検証動作時にビットラインを介して選択されたメモリセルに保存されたデータを感知する。
読み出し動作時に、ページバッファ(130a、130b)により感知されたデータは入出力回路170を介して外部に出力する(図示せず)。不揮発性メモリ装置100は、入出力回路170を介してメモリコントローラ200とアドレス信号、制御信号、及びデータを送受信する。
不揮発性メモリ装置100は、ホストからコマンド実行の再開(resume)要請を受けると外部保存装置300に保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定する(コマンド実行中止当時のチップ情報を復元する(restore))。
図1には、制御ロジック140と外部保存装置300との間にあるバックアップ経路P_BUと復元(restore)経路P_RESが示してある。
不揮発性メモリ装置100は、ビットラインに接続されたメモリストリングを含む垂直チャンネル構造のメモリセルアレイを含むことができる。
図2の不揮発性メモリ装置100aは、図1の不揮発性メモリ装置100に比べてバッファ回路175をさらに含む。
図3を参照すると、メモリシステム2000は、不揮発性メモリ装置100及びメモリコントローラ200aを含む。メモリコントローラ200aは、バッファ回路202を含む。
コマンド中止時のチップ情報は、メモリコントローラ200aのバッファ回路202に保存される。
図4のメモリシステム3000の不揮発性メモリ装置100bはバッファ回路175aを含む。
図5を参照すると、メモリシステム4000は、不揮発性メモリ装置100c及びメモリコントローラ200bを含む。不揮発性メモリ装置100cはメモリセルアレイ(210a、210b)、ローデコーダ120、ページバッファ(130a、130b)、制御ロジック140、高電圧発生回路150、入出力回路170a、及びバッファ回路175bを含む。
図5には、制御ロジック140とメモリセルアレイ210aとの間にあるバックアップ経路P_BUと復元経路P_RESが示してある。
つまり、制御ロジック140は、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報をバッファ回路175b及びページバッファ130bを介してメモリセルアレイ210bに保存し、コマンド実行の再開要請を受けるとメモリセルアレイ210bに保存されたチップ情報をページバッファ130b及びバッファ回路175bを介して受信し、受信されたチップ情報に基づいてチップの条件を設定することもできる。
図6を参照すると、メモリシステム5000は、不揮発性メモリ装置100d及びメモリコントローラ200bを含む。
不揮発性メモリ装置100dは、メモリセルアレイ(210a、210b)、ローデコーダ120、ページバッファ(130a、130b)、制御ロジック140、高電圧発生回路150、及び入出力回路170aを含む。
図6にはバックアップ経路P_BUと復元経路P_RESが示してある。
図7を参照すると、不揮発性メモリ装置1は、メモリセルが含まれるセル領域2と、メモリセルを動作させる周辺回路が含まれる周辺領域3とを含む。
複数個の活性ピラー29のそれぞれは、半導体基板20からビットライン21まで延長されて下部選択ゲート23と上部選択ゲート25とコントロールゲート27を貫通するように提供されてチャンネルとして用いられる。
半導体基板20は、P型シリコン基板とすることができる。活性ピラー29は、半導体基板20と同一類似の物質から構成され、同一導電型とすることができる。半導体基板20は反対導電型、たとえばN型のソース領域20sを含む。
複数個の第1ライン32と複数個の上部選択ゲート25との間にはこれを電気的に接続する複数個の第1コンタクトプラグ32aが提供され、複数個の第2ライン33と複数個のコントロールゲート27との間にはこれを電気的に接続する複数個の第2コンタクトプラグ33aが提供され、第3ライン34と下部選択ゲート23との間にはこれを電気的に接続する第3コンタクトプラグ34aが提供される。
他の例として、下部選択ゲート23と上部選択ゲート25のそれぞれはX方向に延長された分離型のライン状に提供することができる。
本実施形態によれば、下部選択ゲート23は、X−Y平面をなすプレート状であり、上部選択ゲート25はX方向に延長された分離型のライン状とする。
階段状構造により、複数個の第3コンタクトプラグ34aを複数個のコントロールゲート27にそれぞれ接続される領域を提供する複数個のワードラインパッド37が定義される。本明細書でワードラインパッド37は下層のコントロールゲート27のうちにあり上層のコントロールゲート27で覆われてないので、露出された表面と定義することができる。階段状構造はコントロールゲート27の左右両側に実現することができる。
図8を参照すると、活性ピラー29とコントロールゲート27はメモリトランジスタ28を定義し、活性ピラー29と下部選択ゲート23は下部選択トランジスタ24を定義し、活性ピラー29と上部選択ゲート25は上部選択トランジスタ26を定義する。
本実施形態において1つのセルストリング22は、4個のメモリトランジスタ28を有するが、1つのセルストリング22のメモリトランジスタ28の数はこれに限定されず、メモリ容量に依存して任意の数、たとえば8個、16個、32個などとすることができる。活性ピラー29はその断面が円状である円柱状とすることができ、またはその断面が四角形である四角柱状など、その柱状は任意とすることができる。
電荷保存膜は、電荷をトラップする絶縁膜を含む。例えば、ゲート絶縁膜30がシリコン酸化膜とシリコン窒化膜(または、シリコン酸化窒化膜)とシリコン酸化膜が積層された、いわゆるONO膜の場合、電荷はシリコン窒化膜又はシリコン酸化窒化膜にトラップされて維持される。
他の例として、電荷保存膜は、導電体で構成されたフローティングゲートを含むことができる。
アイソレータ39は、柱状とすることができる。アイソレータ39が活性ピラー29の内部を占めるので、活性ピラー29は図9の構造に比べてさらに薄い厚さを有することができ、これはキャリアのトラップサイト(trap site)を減少させることができる。
上下部選択トランジスタ(26、24)のゲート絶縁膜30は、シリコン酸化膜やシリコン窒化膜から構成される。
図11及び図7を参照すると、本実施形態の不揮発性メモリ装置1において複数個のコントロールゲート27は、複数個のワードライン(WL0〜WL3)に相当し、複数個の上部選択ゲート25は複数個のストリング選択ライン(SSL0〜SSL2)に相当し、下部選択ゲート23は接地選択ラインGSLに相当し、半導体基板20のソース領域20sは共通ソースラインCSLに相当する。セルストリング22は複数個のビットライン(BL0〜BL2)のそれぞれに複数個接続することができる。
接地選択ラインGSLは、活性ピラー29と半導体基板20との間の電気的接続を制御する。
一例として、選択されたワードラインWLにプログラム電圧Vprogを印加することで、ファウラノードハイム(fowler−nordheim)トンネリング現象を用いて活性ピラー29からプログラムしようとするワードラインWLに属したメモリトランジスタ28の電荷保存膜に電子を注入してプログラムを実現する。
選択されたワードラインWLに印加されたプログラム電圧は、非選択ワードラインに属したメモリトランジスタをプログラムさせることができるので、ブスティング技術を用いて意図しないプログラムを防止することができる。
その結果、判読しようとするメモリトランジスタ28の閾値電圧Vthが0ボルトより大きいか、または小さいかによってビットラインBLに電流が充電されるか否かが決定され、これによりビットラインBLの電流を感知することで、判読しようとするメモリトランジスタ28のデータ情報を判読することができる。
一例として、選択されたビットラインBLと基板20に消去電圧Veraseを印加することで、活性ピラー29の電位を上昇させる。
このとき、活性ピラー29の電位は多少遅延しながら上昇する。これに伴って、下部選択ゲート23の端子からGIDLが発生し、GIDLにより生成された電子は基板20に放出され、生成された正孔は活性ピラー29に放出される。
これにより消去電圧(Verase)付近の電位がメモリトランジスタ28のチャンネル、すなわち活性ピラー29に伝達される。このとき、ワードラインWLの電位を0ボルトに設定すると、メモリトランジスタ28に蓄積された電子が抜け出すようになり、データ消去が実現される。一方、意図しない消去動作が実行されないように非選択ブロックのワードラインをフローティングすることができる。
図12を参照すると、不揮発性メモリ装置の消去動作制御方法は、次の動作を含む。
2)ブロックアドレスを入力する(ステップS2)。
3)消去確認(erase confirm)コマンドを入力する(ステップS3)。
4)消去動作パラメータの初期値(Vers=Vinitial、Vers=Vers1 and EC=0)を入力する(ステップS4)。
5)中止コマンド(suspend command)が入力されたか否かを判断する(ステップS5)。
6)中止コマンドが入力されなかった場合、ブロック消去の完了がしたか否かを判断する(ステップS6)。
7)ブロック消去が完了した場合、終了し、ブロック消去が完了しなかった場合ブロック消去を継続し(ステップS7)、ステップS5にもどる。
8)中止コマンドが入力された場合、中止ポインタ(suspend pointer)をチェックする(ステップS8)。
9)中止ポインタが該当の位置になければ、続いて中止ポインタをチェックし、中止ポインタが該当の位置にあればコマンドの実行を中止する(ステップS9)。
10)コマンド実行中止(suspend)当時のチップ情報を制御ロジックから制御ロジックと分離された保存空間にバックアップする(ステップS10)。
11)プログラム(program)、リード(read)又は消去(erase)動作を実行する(ステップS11)。
12)コマンド実行中止当時のチップ情報を保存空間から制御ロジックで復元する(restore)(ステップS12)。
13)消去スタート(erase start)コマンドを入力する(ステップS13)。
14)ブロックアドレスを入力する(ステップS14)。
15)消去確認(erase confirm)コマンドを入力する(ステップS15)。
16)消去動作パラメータの初期値(Vers=Vinitialx、 Vers=Versx and EC=x)を入力し(ステップS16)、ステップS5にもどる。
消去動作モードの単位動作は、「Erase Execution」、「Erase Setup」、「Erase Recovery」、「Verify Read」、「Post Program」などの動作を含むことができる。
1)消去スタートコマンドを入力する(ステップS1)。
2)ブロックアドレスを入力する(ステップS2)。
3)消去確認コマンドを入力する(ステップS3)。
4)消去動作パラメータの初期値(Vers=Vinitial、Vers=Vers1 and EC=0)を入力する(ステップS4)。
5)中止コマンドが入力されたか否かを判断する(ステップS5)。
6)中止コマンドが入力されなかった場合、ブロック消去が完了したか否かを判断する(ステップS6)。
7)ブロック消去が完了した場合、終了し、ブロック消去が完了しなかった場合ブロック消去を継続し(ステップS7)、ステップS5に戻る。
8)中止コマンドが入力されたら、中止ポインタをチェックする(ステップS8)。
9)中止ポインタが該当の位置になければ継続して中止ポインタをチェックし、中止ポインタが該当の位置にあればチップ情報を制御ロジックから制御ロジックと分離された保存空間にバックアップする(ステップS21)。
10)中止コマンドを実行する(ステップS22)。
11)プログラム、リード、又は消去動作を実行する(ステップS23)。
12)再開消去スタート(resume erase start)コマンドを入力する(ステップS24)。
13)ブロックアドレスを入力する(ステップS25)。
14)消去確認コマンドを入力する(ステップS26)。
15)チップ情報を保存空間から制御ロジックに復元する(S27)。
16)消去動作パラメータの初期値(Vers=Vinitialx、Vers=Versx and EC=x)を入力し(ステップS28)、ステップS5段階に戻る。
図14には、消去中止(erase suspend)動作モードにおいて入出力I/O信号(IOx)の発生時点、RnBxの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
図15には、消去再開(erase resume)動作モードにおいて入出力I/O信号(IOx)の発生時点、RnBxの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
中止コマンドは、RnBxがロジックローである場合に入力され、消去コマンド、状態コマンド、及びチップ情報出力コマンドは、RnBxがロジックハイである場合に入力される。
状態コマンドは、消去ベリファイ(erase verify)結果を含むことができる。不揮発性メモリ装置は、チップ情報出力コマンドに応答してチップ情報をロジックから外部保存装置にバックアップする。
制御ロジックのレジスタデータ値は初期化(init.)で「0」の値を維持しているところから、第1ループ(loop1)の「1」の値を有する。
第1ループ(loop1)の端部分に中止ポインタ(suspend point)が位置している。
図14及び図15においてレジスタ中に表示された「x」は、「don’t care」条件を示す。
消去コマンド及びチップ情報入力コマンドは、RnBxがロジックハイである場合に入力される。
不揮発性メモリ装置は、チップ情報入力コマンドに応答してチップ情報を外部保存装置から制御ロジックに復元する。
制御ロジックのレジスタデータ値は、RnBxがロジックローに変わった後、「2」、「3」、「4」に変わり、第2ループ(loop2)、第3ループ(loop3)、及び第4ループ(loop4)を実行する。
図16には、消去中止動作モードにおいて入出力I/O信号(IOx)の発生時点、RnBxの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
図17には、消去再開動作モードにおいて入出力I/O信号(IOx)の発生時点、RnBxの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
中止コマンドは、RnBxがロジックローである場合に入力され、消去コマンドはRnBxがロジックハイである場合に入力される。
不揮発性メモリ装置は、制御ロジックから不揮発性メモリ装置内にある制御ロジックと分離されたバッファ回路にバックアップする。
第1ループ(loop1)の端部分に中止ポインタ(suspend point)が位置している。
図15及び図16においてレジスタ中に表示された「x」は「don’t care」条件を示す。
RnBxがロジックローにおいて中止ポインタが発生すると、制御ロジックから不揮発性メモリ装置内にあるバッファ回路にバックアップが進行する。バッファ回路のレジスタは、「0」の値を維持しているところから、中止ポインタが発生すると「1」の値に変わる。
消去コマンドは、RnBxがロジックハイの場合に入力される。不揮発性メモリ装置は、消去コマンドに応答して自動でチップ情報を不揮発性メモリ装置内にあるバッファ回路から制御ロジックに復元する。
制御ロジックのレジスタデータ値は、RnBxがロジックローに変わった後、「2」、「3」、「4」に変わり、第2ループ(loop2)、第3ループ(loop3)、及び第4ループ(loop4)を実行する。
図18には、消去中止動作モードにおいて入出力I/O信号(IOx)の発生時点、RnBxの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
図19には、消去再開動作モードにおいて入出力I/O信号(IOx)の発生時点、RnBxの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
中止コマンドはRnBxがロジックローの場合に入力され、消去コマンドはRnBxがロジックハイの場合に入力される。
不揮発性メモリ装置は、制御ロジックから不揮発性メモリ装置内にある制御ロジックと分離されたメモリセルにバックアップする。メモリセルはNAND型フラッシュメモリセルとすることができる。
第1ループ(loop1)の端部分に中止ポインタ(suspend point)が位置している。
図18及び図19においてレジスタ中に表示された「x」は「don’t care」条件を示す。
RnBxがロジックローにおいて中止ポインタが発生すると、制御ロジックから不揮発性メモリ装置内にあるメモリセルアレイにバックアップが進行する。
バッファ回路のレジスタは「0」の値を維持しているところから、中止ポインタが発生すると「1」の値に変わる。
消去コマンドは、RnBxがロジックハイの場合に入力される。不揮発性メモリ装置は、消去コマンドに応答して自動でチップ情報を不揮発性メモリ装置内にあるメモリセルから制御ロジックに復元する。
制御ロジックのレジスタデータ値は、RnBxがロジックローに変わった後「2」、「3」、「4」に変わり、第2ループ(loop2)、第3ループ(loop3)、及び第4ループ(loop4)を実行する。
制御ロジックは復元を開始する前にメモリセルからチップ情報を読み出す。
この分野の通常の知識を有する者であれば公知された技術に基づいて前記動作方法の変形を容易に実現することは自明なので、動作方法に係る本発明の技術的特徴は公知された技術に基づいて多様に変形されて実現されることは当然である。
図20を参照すると、メモリモジュール6100は、印刷回路基板6110、複数の不揮発性メモリチップ6120、及びコネクタ6130を含む。
複数の不揮発性メモリチップ6120は、印刷回路基板6110の上面と下面に搭載することができる。コネクタ6130は、導電線(図示せず)を介して複数の複数の不揮発性メモリチップ6120と電気的に接続される。また、コネクタ6130は外部ホストのスロットに接続される。
複数のバッファ6240は、それぞれの複数の不揮発性メモリチップ6220のそれぞれとコネクタ6230との間に配置することができる。
印刷回路基板6210の上面及び下面に形成される複数の不揮発性メモリチップ6220とバッファ6240は複数のビア(via)ホールを介して接続される。
印刷回路基板6310の上面及び下面に形成される複数の不揮発性メモリチップ6320とバッファ6340は複数のビアホールを介して接続される。
図20〜図22のモジュール構造においてそれぞれの不揮発性メモリチップは、それぞれ複数の半導体レイヤ(LA1〜LAn)を備えることができる。
半導体レイヤ(LA1〜LAn)は、それぞれのビットラインに接続されたメモリストリングを含む垂直チャンネル構造のメモリセルアレイ6410を含む。
図24を参照すると、メモリシステム6500はメモリコントローラ6510及びフラッシュメモリ装置6520を含む。
メモリコントローラ6510は、アドレス信号(ADD)及びコマンド(CMD)を発生させてバスを介してフラッシュメモリ装置6520に提供する。
データ(DQ)はバスを介してメモリコントローラ6510からフラッシュメモリ装置6520に伝送されるか、またはバスを介してフラッシュメモリ装置4520からメモリコントローラ4510に伝送される。
図25を参照すると、メモリシステム6600は、コントローラ6620、フラッシュメモリ装置6630、及びコントローラ6620とフラッシュメモリ装置6630をインタコネクションする複数の光接続装置(Optical Link)6610a、6610bを含む。
コントローラ6620は、コントロールユニット6621、第1送信部6622、及び第1受信部6623を含む。コントロールユニット6621は、制御信号(SN1)を第1送信部6622に伝送する。
第2受信部6631は、第2光復調器(6631_1)を含むことができ、第2光復調器(6631_1)は光接続装置6610aから受信した第1光受信信号(OPT’)を電気信号である制御信号(SN1)に変換してメモリセルアレイ6632に伝送する。
図24及び図25に示すメモリシステムは、SSD(Solid State Drive)を含むことができる。
図26を参照すると、モバイル機器やデスクトップコンピュータなどのコンピュータシステム6700にフラッシュメモリ装置6711が装着される。
コンピュータシステム6700は、システムバス6760に電気的に接続されるメモリシステム6710、モデム6720、中央処理装置(CPU)6750、RAM6740、及びユーザインターフェース6730を備えることができる。
フラッシュメモリ装置6711には、中央処理装置(CPU)6750により処理されたデータ又は外部から入力されたデータが保存される。
コンピュータシステム6700は、モバイル(mobile)装置又はデスクトップ(desk−top)コンピュータとすることができる。
図27を参照すると、モバイル機器やデスクトップコンピュータなどのコンピュータシステム6800にフラッシュメモリ装置6810が装着される。
コンピュータシステム6800は、システムバス6860に電気的に接続されるフラッシュメモリ装置6810、中央処理処置(CPU)6850、及びユーザインターフェース6830を備えることができる。
例えば、消去コマンドの中止時にチップの情報を制御ロジックと分離されたメモリ空間にバックアップし、再開時に保存空間に保存されたチップの情報に基づいてチップの動作条件を設定(復元)することができる。
しかし、本発明は、プログラムコマンド、リードコマンドなどの消去コマンド以外のコマンドの中止及び再開動作についても同様に適用することができる。
110a、110b、210a、210b メモリセルアレイ
120 ローデコーダ
130a、130b ページバッファ
140 制御ロジック
150 高電圧発生回路
170、170a 入出力回路
175、175a、175b バッファ回路
200、200a、200b、6510、6712 メモリコントローラ
202 バッファ回路
300 外部保存装置
1000、1000a、2000、3000、4000、5000、6500、6600、6710 メモリシステム
6100、6200、6300 メモリモジュール
6110、6210、6310 印刷回路基板
6120、6220、6320 不揮発性メモリチップ
6130、6230、6330 コネクタ
6240、6340 バッファ
6350 コントローラ
6400 積層半導体装置
6410、6632 メモリセルアレイ
6420 貫通電極
6520、6630、6711、6810 フラッシュメモリ装置
6610a、6610b 光接続装置
6620 コントローラ
6621 コントロールユニット
6622 第1送信部
6622_1 第1光変調器
6623 第1受信部
6623_1 第1光復調器
6631 第2受信部
6631_1 第2光復調器
6633 第2送信部
6633_1 第2光変調器
6700、6800 情報処理システム
6720 モデム
6730、6830 ユーザインターフェース
6740 RAM
6750、6850 中央処理装置(CPU)
6760、6860 システムバス
Claims (18)
- 不揮発性メモリ装置であって、
ワードライン及びビットラインに接続されたメモリセルを含みデータが保存されるメモリセルアレイと、
前記メモリセルアレイのストリング選択ライン、接地選択ライン、及びワードラインを選択的に活性化するローデコーダと、
プログラム動作時に外部データを臨時保存し、保存されたデータにより前記ビットラインを特定電圧に設定し、読み出し動作又は検証動作時にビットラインを介して選択されたメモリセルに保存されたデータを感知するページバッファと、
前記ローデコーダ及び前記ページバッファを制御する制御ロジックとを有し、
前記制御ロジックは、消去スタートコマンド実行中にホストから消去スタートコマンド実行の中止要請を受けると中止ポインタ(suspend pointer)をチェックし、中止ポインタが望ましい位置にあれば、消去スタートコマンドの実行を中止し、消去スタートコマンド実行中止当時のチップ情報を前記制御ロジックと分離された保存空間にバックアップし、
中止ポインタが望ましい位置になければ、続いて中止ポインタをチェックし、
前記チップ情報は、消去スタートコマンド実行中止当時の消去パルス電圧の大きさ、消去スタートコマンド実行中止当時のメモリチップで使用する高電圧パルスの電圧大きさ、消去スタートコマンド実行中止当時のコアの駆動時間、消去スタートコマンド実行中止当時の実行ループ回数、消去スタートコマンド実行中止当時の消去動作モードの単位動作、消去スタートコマンド実行中止当時のメモリチップの検証結果の内の少なくとも1つを含むことを特徴とする不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、前記ホストから消去スタートコマンド実行の再開要請を受けると、前記保存空間に保存された前記チップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記保存空間は、前記不揮発性メモリ装置の外部にある外部保存装置又はメモリコントローラを含むことを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記制御ロジックは、前記消去スタートコマンド実行の中止要請を受けると前記消去スタートコマンド中止時のチップ情報を、入出力回路を介して前記メモリコントローラ又は前記外部保存装置に保存し、
前記消去スタートコマンド実行の再開要請を受けると前記メモリコントローラ又は前記外部保存装置に保存されたチップ情報を、前記入出力回路を介して受信し、受信されたチップ情報に基づいてチップの条件を設定することを特徴とする請求項3に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、前記消去スタートコマンド実行の中止要請を受けると前記制御ロジックから前記消去スタートコマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記入出力回路に提供し、前記消去スタートコマンド実行の再開要請を受けると前記入出力回路からチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することを特徴とする請求項4に記載の不揮発性メモリ装置。
- 前記保存空間は、前記不揮発性メモリ装置内にあるメモリセルアレイであることを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記制御ロジックは、前記消去スタートコマンド実行の中止要請を受けると前記消去スタートコマンド中止時のチップ情報を、前記ページバッファを介して前記メモリセルアレイに保存し、
前記消去スタートコマンド実行の再開要請を受けると前記メモリセルアレイに保存されたチップ情報を、前記ページバッファを介して受信し、受信されたチップ情報に基づいてチップの条件を設定することを特徴とする請求項6に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、前記消去スタートコマンド実行の中止要請を受けると前記制御ロジックから前記消去スタートコマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記ページバッファに提供し、前記消去スタートコマンド実行の再開要請を受けると前記ページバッファからチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することを特徴とする請求項7に記載の不揮発性メモリ装置。
- 前記不揮発性メモリ装置は、前記消去スタートコマンド中止時のチップ情報を保存するためのバッファ回路をさらに有することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記不揮発性メモリ装置は、垂直NAND型フラッシュメモリ装置であることを特徴とする請求項1に記載の不揮発性メモリ装置。
- 不揮発性メモリ装置の消去動作制御方法であって、
消去スタートコマンドを実行する段階と、
中止コマンドの入力がされたか否かを判断する段階と、
中止コマンドの入力がされた場合、中止ポインタ(suspend pointer)をチェックする段階と、
中止ポインタが望ましい位置になければ、続いて中止ポインタをチェックする段階と、
中止ポインタが望ましい位置にあれば、前記消去スタートコマンドの実行を中止する段階と、
消去スタートコマンド実行中止当時のチップ情報を制御ロジックから外部保存装置にバックアップする段階と、
正常消去動作以外の他の動作モードを実行する段階と、
消去スタートコマンド実行中止当時のチップ情報を前記外部保存装置から前記制御ロジックに復元する段階と、
消去スタートコマンド応答して再開消去動作を実行する段階とを有し、
前記チップ情報は、消去スタートコマンド実行中止当時の消去パルス電圧の大きさ、消去スタートコマンド実行中止当時のメモリチップで使用する高電圧パルスの電圧大きさ、消去スタートコマンド実行中止当時のコアの駆動時間、消去スタートコマンド実行中止当時の実行ループ回数、消去スタートコマンド実行中止当時の消去動作モードの単位動作、消去スタートコマンド実行中止当時のメモリチップの検証結果の内の少なくとも1つを含むことを特徴とする不揮発性メモリ装置の消去動作制御方法。 - 前記消去スタートコマンドを入力する段階は、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項11に記載の不揮発性メモリ装置の消去動作制御方法。 - 前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項12に記載の不揮発性メモリ装置の消去動作制御方法。 - 前記不揮発性メモリ装置の消去動作制御方法は、中止コマンドの入力がない場合、ブロック消去が完了したか否かを判断する段階と、
前記ブロック消去が完了しない場合、ブロック消去を継続実行する段階とをさらに有することを特徴とする請求項11に記載の不揮発性メモリ装置の消去動作制御方法。 - 不揮発性メモリ装置の消去動作制御方法であって、
消去スタートコマンドを実行する段階と、
中止コマンドが入力されたか否かを判断する段階と、
中止コマンドが入力された場合、中止ポインタ(suspend pointer)をチェックする段階と、
中止ポインタが望ましい位置になければ、続いて中止ポインタをチェックする段階と、
中止ポインタが望ましい位置にあれば、チップ情報を制御ロジックから制御ロジックと分離された保存空間にバックアップする段階と、
前記消去スタートコマンドの実行を中止する段階と、
正常消去動作ではない動作モードを実行する段階と、
消去スタートコマンドに応答して再開消去動作を実行する段階と、
消去スタートコマンド実行中止当時のチップ情報を前記保存空間から前記制御ロジックに復元する段階と、を有し、
前記チップ情報は、消去スタートコマンド実行中止当時の消去パルス電圧の大きさ、消去スタートコマンド実行中止当時のメモリチップで使用する高電圧パルスの電圧大きさ、消去スタートコマンド実行中止当時のコアの駆動時間、消去スタートコマンド実行中止当時の実行ループ回数、消去スタートコマンド実行中止当時の消去動作モードの単位動作、消去スタートコマンド実行中止当時のメモリチップの検証結果の内の少なくとも1つを含むことを特徴とする不揮発性メモリ装置の消去動作制御方法。 - 前記消去スタートコマンドを入力する段階は、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項15に記載の不揮発性メモリ装置の消去動作制御方法。 - 前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項16に記載の不揮発性メモリ装置の消去動作制御方法。 - 前記チップ情報は、前記再開消去スタートコマンドに応答して前記保存空間から前記制御ロジックに自動復元されることを特徴とする請求項15に記載の不揮発性メモリ装置の消去動作制御方法。
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