TW201719665A - 於三維反及記憶體中每串列多個區塊之技術 - Google Patents

於三維反及記憶體中每串列多個區塊之技術 Download PDF

Info

Publication number
TW201719665A
TW201719665A TW105121910A TW105121910A TW201719665A TW 201719665 A TW201719665 A TW 201719665A TW 105121910 A TW105121910 A TW 105121910A TW 105121910 A TW105121910 A TW 105121910A TW 201719665 A TW201719665 A TW 201719665A
Authority
TW
Taiwan
Prior art keywords
memory
block
memory cell
line
memory cells
Prior art date
Application number
TW105121910A
Other languages
English (en)
Other versions
TWI695379B (zh
Inventor
合田明
葛拉漢Ｒ 伍爾史騰霍姆
田中友晴
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201719665A publication Critical patent/TW201719665A/zh
Application granted granted Critical
Publication of TWI695379B publication Critical patent/TWI695379B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

實施例說明供用於一裝置之技術和組配，該裝置包括具有複數個記憶胞串列之一個三維(3D)記憶體陣列，其中個別的串列可以具有對應至不同的記憶體區塊(例如，每串列有複數個記憶體區塊)之記憶胞。例如，一串列之一第一記憶胞集合係可以包括在一第一記憶體區塊中，且該串列之一第二記憶胞集合係可以包括在一第二記憶體區塊中。記憶體設備可以包括配置在與該第一記憶體區塊相關聯的字組線及與該第二記憶體區塊相關聯的字組線之間的分離器字組線。該等分離器字組線可以在該記憶體設備之各種操作期間接收不同的偏壓。此外，一字組線偏壓方案可以被選擇以基於該第二記憶體區塊是否被程式規劃而程式規劃該第一記憶體區塊。其他實施例可以被說明及/或請求其專利權益。

Description

於三維反及記憶體中每串列多個區塊之技術 發明領域
本揭示實施例通常係關於積體電路(IC)之領域，並且尤其是，關於相關聯於三維記憶體的技術。
發明背景
記憶體提供對於電子系統之資料儲存。快閃記憶體是各種記憶體型式之一者，其具有現代電腦和設備中之眾多用途。一般的快閃記憶體可以包含一記憶體陣列，其包括以列和行形式方式被佈置之大量的非依電性記憶胞。該等記憶胞通常可以被群集成為區塊。在一個區塊之內的該等記憶胞之各者可以藉由充電與該記憶胞相關聯的一漂浮閘而電氣地程式規劃。資料可用該漂浮閘中電荷形式被儲存於一記憶胞中。該資料可以藉由移除一區塊之記憶胞的漂浮閘中之電荷的一區塊抹除操作而被抹除。
近年來，垂直記憶體，例如，三維(3D)記憶體已發展出。一個三維快閃記憶體(例如，三維反及(NAND)記憶體陣列)設備可以包括彼此堆疊的複數個記憶胞串列，一串列之各記憶胞對應至該設備之複數個階層之一者。一各自串列之記憶胞可以共享一共用通道區域，例如，其之一 者係形成如記憶胞串列可以被形成之半導體材料(例如，多晶矽)的一各自支柱。
在三維快閃記憶體設備之另一維度中，一串列族群可以共享複數條存取線，習知如字組線(WL)。該等複數條字組線之各者可以耦合(例如，電氣地或此外以不同方式而可操作地連接)於串列族群中之各串列之各自的記憶胞。
在三維快閃記憶體設備之一第三維度中，串列族群可以耦合至一資料線集合之各自的資料線，習知如位元線(BL)。一個三維記憶體可以分割成為記憶體區塊，其包含複數個記憶體頁，經由汲極側選擇閘極(此後稱為選擇閘汲極(SGD))設備以及源極側選擇閘極(此後稱為選擇閘源極(SGS))設備而可選擇，其可以被提供在支柱各端點之上以控制記憶胞。一個三維反及(NAND)記憶體陣列可以採用在邊緣具有SGS和SGD之浮動體支柱。一記憶胞區塊可以對應至一最小的記憶胞族群，其可以藉由一區塊抹除操作被抹除(例如，其是不可能抹除一個區塊之一些記憶胞而同時保持該區塊的其他記憶胞中之資料)。
依據本發明之一實施例，係特地提出一種裝置，包含：一包含複數個記憶胞串列之三維(3D)記憶體陣列，該複數個記憶胞串列包括一第一記憶胞串列；以及與該複數個記憶胞串列耦合之複數條字組線，其中個別的字組線係耦合至該第一記憶胞串列之各自的記憶胞，且其中該複數 條字組線包括：一第一字組線集合，其對應至在該第一記憶胞串列中之一第一記憶胞集合；一第二字組線集合，其對應至在該第一記憶胞串列中之一第二記憶胞集合，其中一區塊抹除操作是使用該第二字組線集合來區塊抹除該第二記憶胞集合而不抹除該第一記憶胞集合；以及複數條分離器字組線，配置在該第一和第二字組線集合之間。
100‧‧‧記憶體設備
102‧‧‧三維記憶體陣列
103‧‧‧記憶胞
104‧‧‧字組線
105‧‧‧資料線
107‧‧‧電壓產生器
108‧‧‧列存取電路
109‧‧‧行存取電路
110、111‧‧‧信號線
112‧‧‧位址暫存器
114‧‧‧資料輸入/輸出電路
116‧‧‧控制電路
200‧‧‧記憶體設備
202‧‧‧三維記憶體陣列
210-213‧‧‧記憶胞
231-233‧‧‧記憶胞串列
250-253‧‧‧字組線
261-268‧‧‧電晶體
270-272‧‧‧位元線
WL0-WL3‧‧‧信號
SGD0-SGD3‧‧‧信號
SGS0-SGS3‧‧‧信號
280‧‧‧SGS線
299‧‧‧信號線
300‧‧‧記憶體設備
302(302a-f)‧‧‧第一字組線集合
304(304a-f)‧‧‧第二字組線集合
306(306a-d)‧‧‧分離器字組線
308a-d‧‧‧複數個記憶胞串列
310‧‧‧電源線
312‧‧‧SGS(選擇閘源極)線
314‧‧‧第一位元線
316‧‧‧第一SGD(選擇閘汲極)線
318‧‧‧第二位元線
320‧‧‧第二SGD線
322‧‧‧第一記憶胞集合
324‧‧‧第二記憶胞集合
400‧‧‧記憶體設備
402(402a-f)‧‧‧第一字組線集合
404(404a-f)‧‧‧第二字組線集合
406a-d‧‧‧分離器字組線
408a-d‧‧‧記憶胞串列
410‧‧‧電源線
412‧‧‧SGS線
414、418‧‧‧位元線
416、420‧‧‧SGD線
422‧‧‧第一記憶胞集合
424‧‧‧第二記憶胞集合
430‧‧‧第一板架
432‧‧‧第二板架
434‧‧‧第一支柱
436‧‧‧第二支柱
438‧‧‧摻雜收集區域
800‧‧‧抹除記憶體區塊之方法
802-808‧‧‧抹除記憶體區塊步驟
900‧‧‧程式規劃記憶體區塊方法
902-908‧‧‧程規記憶體區塊步驟
1200‧‧‧計算設備
1204‧‧‧處理器
1208‧‧‧系統控制邏輯
1212‧‧‧記憶體設備
1216‧‧‧通訊介面
1220‧‧‧輸入/輸出(I/O)設備
1224‧‧‧記憶體控制器
1228‧‧‧控制邏輯
實施例將藉由配合附圖之下面的詳細說明而容易地被了解。為了便利這說明，相同之參考號碼表示相同的結構元件。實施例藉由範例被例示並且不是對於附圖之圖形的限制。
圖1依照本揭示一些實施例而例示包含一個三維記憶體陣列之一記憶體設備範例。
圖2依照一些實施例而例示適用於使用圖1之記憶體設備的一個三維記憶體陣列之一範例分解圖。
圖3依照一些實施例而分解地例示每串列具有多個記憶體區塊的一記憶體設備。
圖4依照一些實施例而分解地例示每串列具有多個記憶體區塊及具有一雙重板架組配之一記憶體設備。
圖5依照一些實施例而例示圖3之記憶體設備，其展示在一第一區塊抹除操作期間可以施加至該記憶體設備之各種電壓。
圖6依照一些實施例而例示圖3之記憶體設備，其展示在一第二區塊抹除操作期間可以施加至該記憶體設備 之各種電壓。
圖7依照一些實施例而例示圖3之記憶體設備，其展示在一抹除驗證操作期間可以施加至該記憶體設備之各種電壓。
圖8是依照一些實施例而例示用以抹除一記憶體設備之一記憶體區塊一種方法的流程圖。
圖9是依照一些實施例而例示用以程式規劃一記憶體設備之一記憶體區塊的一方法之流程圖。
圖10依照一些實施例而例示圖3之記憶體設備，其展示在一程式規劃操作期間可以施加至該記憶體設備之各種電壓。
圖11依照一些實施例而例示圖3之記憶體設備，其展示在一讀取操作及/或一程式規劃驗證操作期間可以施加至該記憶體設備之各種電壓。
圖12依照一些實施例而分解地例示一計算設備範例，該計算設備包括如於此處所述之一記憶體設備。
較佳實施例之詳細說明
本揭示實施例說明對於一裝置之技術和組配，該裝置包括具有複數個記憶胞串列之一個三維(3D)記憶體陣列，其中個別的記憶胞串列可以具有對應至不同的記憶體區塊(例如，每串列多個記憶體區塊)之記憶胞。例如，一記憶胞串列之一第一記憶胞集合可以包括在一第一記憶體區塊中，並且該記憶胞串列之一第二記憶胞集合可以包括在 一第二記憶體區塊中。該記憶體設備可以包括分離器字組線，該等分離器字組線係配置在與該第一記憶體區塊相關聯的字組線及與該第二記憶體區塊相關聯的字組線之間。該等分離器字組線可以在記憶體設備的各種操作期間接收不同的偏壓。在一些實施例中，該等分離器字組線可以耦合於不被使用以儲存資料之三維記憶體陣列的假記憶胞。此外，一字組線偏壓方案可以被選擇以基於第二記憶體區塊是否被程式規劃而程式規劃第一記憶體區塊。這些以及其他論點將參照圖形於下面更詳細地說明。
在隨後的說明中，例示之實行例的各種論點將使用通常為那些熟習本技術者所採用的字詞來說明，以傳達他們的工作之內容要旨至其他熟習本技術者。但是，那些熟習本技術者應明白，本揭示實施例可以僅藉由上述一些論點被實施。為了說明目的，特定的數字、材料和組配被提出以便提供例示之實行例的全面了解。但是，一熟習本技術者應明白，本揭示實施例可以不需該等特定細節而被實施。在其他實例中，為了不混淆該等例示之實行例，習知的特點被省略或被簡化。
在隨後的詳細說明中，參考至形成本文的一部分之附圖，全文中相同的號碼指示相同的部件，並且其是藉由本揭示之主題要旨可以被實施之例示實施例而展示。應了解，其他的實施例可以被採用並且結構或邏輯可以有所改變而不脫離本揭示範疇。因此，隨後的詳細說明不是被採用作為限定之意，並且實施例範疇是藉由附加申請專利範圍和它們的等效者而界定。
為本揭示之目的，詞語“A及/或B”表示(A)、(B)、或(A或B)或(A和B)。為本揭示之目的，詞語“A、B、及/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B以及C)。
說明可以使用透視圖為基礎之說明，例如，頂部/底部、輸入/輸出、上/下、以及其類似者。此等說明僅是被使用以便利於討論並且不是意欲用以限制此處所述之實施例的應用於任何特定方位。
本說明可以使用詞語“在一個實施例中”、“在實施例中”，其各可以是涉及一個或多個相同或不同實施例。此外，詞語“包含”、“包括”、“具有”、以及其類似者，如相關於本揭示實施例之使用，是同義的。
字詞“耦合於”與其之衍生詞，可以於此處被使用。“耦合”可以意味著一個或多個之後的事物。“耦合”可以意味著二個或更多個元件以直接的實際或電氣方式接觸。但是，“耦合”同時也可以意味著兩個或更多個元件彼此以間接地方式接觸，但是仍然彼此協作或互動，並且可以意味著一個或多個其他元件耦合或連接在將彼此耦合的該等元件之間。字詞“直接地耦合”可以意味著二個或多個元件是以直接方式接觸。
如於此處所使用地，字詞“電路(circuitry)”可以是指，下述構件之部份，或可以包括一特定應用積體電路(ASIC)、一電子電路、執行一個或多個軟體或韌體程式之一處理器(共用、專用、或群組)及/或記憶體(共用、專用、或群組)、一組合邏輯電路、及/或提供上述功能之其他適當 構件。
圖1是依照一些實施例之一裝置範例，該裝置包含具有本揭示之一個或多個技術的一個三維記憶體陣列。更明確地說，該裝置可以包括具有一個三維記憶體陣列102之一記憶體設備100，該三維記憶體陣列102具有記憶胞103之堆疊平面，該等記憶胞103可以列和行之方式被佈置而具有線(例如，字組線)104和線(例如，資料線)105。記憶體設備100可以使用字組線104以存取記憶胞103以及使用資料線105以與記憶胞103交換資訊。列存取電路108和行存取電路109可以反應至一位址暫存器112，以基於在線路110、111、或其兩者上之列位址和行位址信號而存取記憶胞103。一資料輸入/輸出電路114可以被組配以在記憶胞103和線路110之間交換資料。
電路包括一控制電路116，其可以基於呈現在線路110和111上之信號而控制設備100之操作。在記憶體設備100外部之一處理設備(例如，一處理器或一記憶體控制器)可以使用在線路110、111、或其兩者上之不同的信號組合而傳送不同的命令(例如，讀取、寫入、或抹除命令)至記憶體設備100。控制電路116可以反應至命令以進行存取記憶胞之記憶體操作，例如，一讀取操作以自記憶胞103讀取資訊，以及一寫入(例如，程式)操作以儲存(例如，程式)資訊進入記憶胞103中。控制電路116同時也可以進行一抹除操作以自一些或所有記憶胞103清除資訊。在各種操作期間，控制電路116可以導致各種記憶體區塊(記憶胞群組)被選擇或不被選擇。
記憶體設備100可以接收一供應電壓，其包括供應電壓Vcc和Vss。供應電壓Vss可以在一接地電位(例如，具有大約為零伏特之一數值)操作。供應電壓Vcc可以包括一外部電壓，其可以自一外部電源(例如，一電池或交流電至直流電(AC-DC)之變流器電路)被供應至記憶體設備100。進一步地，記憶體設備100可以包括一電壓產生器107。控制電路116(或其部件)可以被組配以導致電壓產生器107用以產生不同的電壓以供使用於記憶體設備100之記憶體操作期間。例如，藉由電壓產生器107所產生的電壓可以在一讀取或寫入操作期間被施加至字組線104以存取記憶胞103。依據這揭示之各種實施例，電壓產生器107和控制電路116(或其部件)可以是指分別地或一起作為電路以導致不同電壓(包括偏壓)至記憶體設備100構件(例如，字組線104)之應用。在實施例中，控制電路116和電壓產生器107可以配合本揭示之技術，例如，以提供偏壓至字組線104，如在下面之進一步的討論。
記憶體設備100可以包括一非依電性記憶體設備，並且記憶胞103可以包括非依電性記憶胞，以至於當電源(例如，Vcc、Vss、或其兩者)自記憶體設備100被切斷時，記憶胞103可以保留儲存在其上之資訊。記憶胞103之各者可以被程式規劃以儲存代表一單一位元之一數值、或複數個位元(例如，二、三、四、或其他位元數目)之一數值的資訊。
記憶體設備100可以是一快閃記憶體設備，例如，一反及(NAND)快閃或一反或(NOR)快閃記憶體設備、或另 一類型之記憶體設備。記憶體設備100可以包括一記憶體陣列，於其中記憶胞103可以是實際地以多個階層之方式被置於相同設備上，以至於一些記憶胞103可以在形成支柱之記憶體設備100的一基片(例如，一半導體基片)上，以多個階層之方式被堆疊在其他的一些記憶胞103之上。一般熟習本技術者可以明白，記憶體設備100可以包括其他元件，為了不混淆此處所述之實施範例，其之許多者是不展示在圖1中。
圖2是依照一些實施例之一裝置範例的分解圖，該裝置包含具有適用於供記憶體設備100使用之一個三維記憶體陣列202的一記憶體設備200。記憶體設備200可以是與圖1之記憶體設備100相關聯的，例如，形成記憶體設備100之三維記憶體陣列102的一部份。記憶體設備200可以包括線路(例如，字組線)250、251、252、以及253，其等可以攜帶對應的信號WL0、WL1、WL2、以及WL3，並且可以形成至少部份之記憶體設備200的存取線。字組線250、251、252、以及253可以對應至圖1之字組線104。記憶體設備200可以包括資料線(位元線)270、271、以及272，其分別地攜帶信號BL0、BL1、以及BL2。位元線270、271、以及272可以對應至圖1之位元線105。
四條線路(存取線或字組線)250、251、252、及253以及三條位元線270、271、及272僅作為一例示之範例地被展示於圖2中。這些線路之數目可以變化。記憶體設備200可以包括記憶胞210、211、212、及213，以及電晶體261、262、263、264、265、266、267、及268。這些記憶胞210、 211、212、及213以及電晶體261至268可以記憶胞串列方式被佈置，例如，記憶胞串列231、232、及233。一給予的記憶胞串列之記憶胞可以共享一共用通道區域(例如，支柱)。為簡明起見，在圖2中，僅三個記憶胞串列被標記(231、232、及233)。展示於圖2中之記憶體陣列202包括9個記憶胞串列並且各個記憶胞串列中包括四個記憶胞210、211、212、及213。
概要而言，展示於圖2中之記憶體陣列202範例被提供作為例示目的並且是不限制於這揭示。一熟習本技術者應明白，存取線數目、記憶胞串列(支柱)數目、及各個記憶胞串列中之記憶胞數目是可以變化。
記憶胞210、211、212、及213可以實際地以多個階層方式被置於記憶體設備200中，以至於相同記憶胞串列中之記憶胞210、211、212、及213可以彼此以多個階層之方式互相地堆疊在記憶體設備200中，而形成一支柱。如展示於圖2中，在一記憶體操作(例如，一寫入操作)期間，電晶體261至268並且可以藉由如所展示之對應線所提供的對應信號SGD0、SGD1、SGD2、及SGD3、以及SGS0、SGS1、SGS2、及SGS3被控制(例如，導通或關閉)，以耦合該等記憶胞串列至它們之各自的位元線270、271、及272，以及一線路299。如所展示地，在一些實施例中，取決於一所需的記憶體陣列202組配，攜帶信號SGS0、SGS1、SGS2、及SGS3之該等線路可以經由一共用SGS線280而連接。
線路299可以包括記憶體設備200之一共用電源線並且可以攜帶一信號，例如，信號SL。在一記憶體操作 中，例如，一寫入操作，不同的電壓可以被施加至線路250、251、252、及253，以選擇性地存取記憶胞210、211、212、及213，以便將資訊儲存進入記憶胞210、211、212、及213中之一個或多個所選擇的記憶胞。例如，在一寫入操作中，記憶體設備200可以選擇記憶胞串列231之記憶胞212(展示在一虛線圓之內)，以將資訊儲存進入記憶胞212中。在這範例中，記憶體設備200可以施加一電壓至線路252並且施加其他電壓至線路250、251、及253。線路250、251、及253上之電壓可以具有相同或不同的數值。記憶體設備200可以包括記憶體設備並且使用相似於或相同於記憶體設備之記憶體操作(例如，寫入操作)以及參考下面圖3至圖11所述的操作而操作。例如，記憶體設備200之一個或多個字組線250、251、252、或253可以是分離器字組線，以使與一第一記憶體區塊相關聯的字組線與一第二記憶體區塊相關聯的字組線分離。該等一個或多個分離器字組線可以耦合至不被使用以儲存資料之假記憶胞。
在實施例中，記憶體陣列202可以包含，例如，配置在一晶模中(例如，一反及(NAND)晶模)之一個或多個記憶體區塊(其各具有複數個記憶胞)。一記憶體區塊可以取決於技術需求而具有不同的記憶體容量。當操作時，例如，當一記憶體陣列是將被存取以供用於資料抹除、資料程式規劃、或資料讀取時，一記憶體區塊可以被選擇(例如，以供用於抹除、程式規劃、或讀取)或不被選擇，以便當所選擇的區塊是正被抹除、被程式規劃、或被讀取時，避免抹除、程式規劃、或讀取不被選擇區塊。因此，在具有複數 個記憶體區塊之一記憶體陣列中，至少一區塊可以被選擇以供存取(例如，供用於一程式規劃模式或讀取模式)，而其他區塊則可能不被選擇以便避免存取。記憶體區塊之選擇和不選擇可以藉由施加至各自的字組線和SGS線之特定電壓數值被達成。
圖3依照各種實施例分解地例示具有複數個分離器字組線之一記憶體設備300的一側視圖。該記憶體設備300可以包括一第一字組線集合302(例如，包括字組線302a-f)、一第二字組線集合304(例如，包括字組線304a-f)、以及複數個分離器字組線306(例如，包括分離器字組線306a-d)。該記憶體設備300可以進一步地包括複數個串列308a-d。該等記憶胞被表示在圖3中藉由字組線302a-f、304a-f、以及306a-d與記憶胞串列308a-d相交之位置。個別的串列308a-d可以共享一共用通道區域(例如，被形成如一支柱)。在各種實施例中，第一字組線集合302和第二字組線集合304可以耦合至該等複數個串列308a-d之各自之個別的記憶胞。在一些實施例中，該等分離器字組線306可以耦合至複數個串列308a-d之不被使用於儲存資料之各自的假記憶胞，如在下面之進一步地討論。
在串列308a-d之一端點，該等串列308a-d可以經由一SGS線312耦合於記憶體設備300之一電源線310。在另一端點，串列308a可以經由一第一SGD線316耦合至一第一位元線314，串列308b可以經由第一SGD線316而耦合至一第二位元線318，串列308c可以經由一第二SGD線320而耦合至第一位元線314，並且串列308d可以經由第二SGD線 320而耦合至第二位元線318。因此，該等串列308a-d可以使用位元線314和318及SGD接觸點316和320而個別地被存取。
在各種實施例中，該等串列308a和308c可以被安置於記憶體設備300之一第一階層(例如，平面)上(例如，與第一位元線314一起被安置)，並且該等串列308b和308d可以被安置於記憶體設備300之不同於第一階層的一第二階層(例如，平面)上(例如，與第二位元線318一起被安置)。例如，如在圖3中所見，第二階層可以是在第一階層之後。在一些實施例中，該串列308b可以是直接地在串列308a之後，並且該串列308d可以是直接地在串列308c之後，但是為容易例示起見，該等串列308a-d在圖3中被例示如彼此相鄰。
為了例示目的，第一字組線集合302中之字組線、第二字組線集合304中之字組線、串列308a-d、位元線314及318、及/或SGD線316和320的數目被展示在圖3中，並且將明顯地，各種實施例可以包括任何適當數目之第一集合字組線302中的字組線、第二字組線集合304中之字組線、串列308a-d、位元線314和318、及/或SGD線316和320，而包括顯著地較大於圖3中所展示的那些數目。
在各種實施例中，串列308a之一第一記憶胞集合322(例如，藉由第一字組線集合302所存取者)可以包括在記憶體設備300之一第一記憶體區塊中，並且串列308a之一第二記憶胞集合324(例如，藉由第二字組線集合304所存取者)可以包括在記憶體設備300之一第二記憶體區塊中。在一些 實施例中，該記憶體區塊(例如，第一或第二記憶體區塊)可以進一步地包括一個或多個其他串列之記憶胞，例如，被配置在如串列308a之相同平面中且耦合於相同字組線集合的其他串列之記憶胞。例如，藉由第一字組線集合302所存取的串列308c之記憶胞可以包括在第一記憶體區塊中，並且藉由第二字組線集合304所存取之串列308c之記憶胞可以包括在第二記憶體區塊中。在其他實施例中，第一和第二記憶體區塊可以僅包括串列308a之記憶胞。
在各種實施例中，第一記憶體區塊和第二記憶體區塊可以藉由不同的區塊抹除操作被抹除。例如，一第一區塊抹除操作可以抹除第一記憶體區塊之記憶胞(例如，包括第一記憶胞集合322)而不會抹除第二記憶體區塊之記憶胞(例如，包括第二記憶胞集合324)。一第二區塊抹除操作可以抹除第二記憶體區塊之記憶胞而不會抹除第一記憶體區塊之記憶胞。
在各種實施例中，記憶體設備300中之分離器字組線306a-d可以便利於第一及/或第二區塊抹除操作。如在下面之進一步地討論，在區塊抹除操作中，一控制電路(例如，與圖1之電壓產生器107協同操作之控制電路116)可以施加一相對低的電壓(例如，零電壓)至對應至將被抹除之記憶體區塊的字組線，並且施加一相對高電壓至對應至將不被抹除之記憶體區塊(例如，不被選擇的記憶體區塊)之字組線。當不同的區塊之字組線是彼此相鄰時，該區塊抹除操作可能導致字組線產生一高電場，其可能中斷記憶體設備300之操作。例如，對於間隔20奈米距離之相鄰字組線，在 具有20伏特的相鄰字組線之間的一電壓差可能導致大約為10百萬伏特/公分(MV/cm)之一電場。在區塊抹除操作期間，被配置在第一字組線集合302和第二字組線集合304之間的分離器字組線306a-d可以防止藉由字組線所產生之一高電場。因此，分離器字組線306a-d可以允許串列(例如，串列308a)之記憶胞被包括在不同的記憶體區塊中，因而當比較於先前的記憶體組配時，則允許一較小的記憶體區塊尺寸。
記憶體設備300可以包括任何適當數目之一條或多條分離器字組線306a-d，例如，2條或更多條分離器字組線。在一些實施例中，記憶體設備300可以包括2、4、或8條分離器字組線306a-d。包括在記憶體設備300中之分離器字組線306a-d的數目可以是應用性相依，並且可以是依據於一個或多個因數，例如，相鄰記憶胞或字組線之近接性、藉由字組線所產生之電場強度、在記憶體設備操作(例如，區塊抹除、程式規劃、讀取)期間所使用之電壓、等等。
在一些實施例中，控制電路可以在區塊抹除操作及/或其他操作期間提供偏壓至分離器字組線306a-d，例如，如在下面之進一步地有關圖5-11的討論。分離器字組線306a-d可能不被使用以儲存(程式規劃)資料於記憶體設備300，或自該記憶體設備300讀取資料。在一些實施例中，分離器字組線306a-d可以耦合至不被使用於儲存資料之串列308a-d的記憶胞(例如，假記憶胞)。
圖4依照各種實施例而例示一記憶體設備400，該記憶體設備400是相似於記憶體設備300，但是具有一雙重 板架組配。記憶體設備400，可以包括一第一字組線集合402(包括字組線402a-f)、一第二字組線集合404(包括字組線404a-f)、分離器字組線406a-d、以及串列408a-d，其可以是相似於圖3之各自的第一字組線集合302、第二字組線集合304、分離器字組線306a-d、以及串列308a-d。記憶體設備400可以進一步地包括一電源線410、SGS線412、位元線414和418、以及SGD線416和420，其可以是相似於圖3之各自的電源線310、SGS線312、位元線314和318、以及SGD線316和320。
但是，記憶體設備400可以包括一第一板架430和一第二板架432。第一板架430和第二板架432可以藉由個別的處理程序被形成。串列408a-d可以包括被配置在第一板架430中之一第一連續的支柱部份434以及被配置在第二板架432中之一第二連續的支柱部份436。第一支柱部份434和第二支柱部份436可以藉由一摻雜(例如，N-摻雜)收集區域438彼此耦合。該摻雜收集區域438可以減低在第一支柱部份434和第二支柱部份436之間的介面之阻抗。相同串列408a-d之第一支柱部份434和第二支柱部份436可以是實質上共線。
在各種實施例中，第一記憶體區塊可以包括第一板架430上之記憶胞(例如，包括串列408a之第一記憶胞集合422)，並且第二記憶體區塊可以包括第二板架432上之記憶胞(例如，包括串列408a之第二記憶胞集合424)。在一些實施例中，一個或多個分離器字組線(例如，分離器字組線406a-b)可以包括在第一板架430中並且一個或多個分離器 字組線(例如，分離器字組線406c-d)可以包括在第二板架432中。在其他實施例中，所有的分離器字組線406a-d可以包括在相同板架中(例如，第一板架430或第二板架432)。
圖5例示在一第一區塊抹除操作期間之記憶體設備300，並且展示可以被施加至記憶體設備300之構件(如第一區塊抹除操作之部分)的各種電壓(例如，偏壓)。第一區塊抹除操作可以使用第一字組線集合302以抹除第一記憶體區塊之記憶胞(例如，包括第一記憶胞集合322)而不會抹除第二記憶胞區塊(例如，包括第二記憶胞集合324)。圖5中所展示之電壓數值被呈現作為範例，並且應明白，其他的電壓數值可以被使用於其他實施例中。此外，雖然記憶體設備300是藉由4條分離器字組線306a-d而展示於圖5中，其他實施例亦可以包括不同數目的分離器字組線。在第一區塊抹除操作期間被施加至分離器字組線及/或其他字組線之偏壓至少部份地可以藉由包括在記憶體設備中之分離器字組線數目被判定。在各種實施例中，該等電壓可以藉由控制電路(例如，與圖1之電壓產生器107協同操作之控制電路116)被施加至記憶體設備300。
在各種實施例中，一抹除選擇電壓，例如，0伏特(V)，可以被施加至第一字組線集合302之字組線302a-d。一抹除不選擇電壓，例如，20V，可以被施加至第二字組線集合304之字組線304a-f。分離器字組線306a-d可以被提供具有在抹除選擇電壓和抹除不選擇電壓之間的數值之不同偏壓。因此，抹除選擇電壓可以是較小於該等偏壓，並且該抹除不選擇電壓可以是較大於該等偏壓。
被施加至分離器字組線306a-d之偏壓數值可以被步進，以至於分離器字組線愈接近至與不選擇區塊相關聯的字組線(例如，第二字組線集合304)，則施加至分離器字組線之偏壓愈高。例如，如圖5中之展示，分離器字組線306a可以接收大約2V之一偏壓，分離器字組線306b可以接收大約5V之一偏壓，分離器字組線306c可以接收大約10V之一偏壓，並且分離器字組線306d可以接收大約15V之一偏壓。施加至分離器字組線306a-d的其他偏壓數值可以被使用於其他實施例中(例如，取決於分離器字組線306a-d之數目、抹除選擇電壓及/或抹除不選擇電壓數值、等等)。施加至分離器字組線306a-d之步進偏壓可以限制在相鄰字組線之間的電壓差並且因而限制所產生之電場。
在各種實施例中，電源線310及/或位元線314和318可以接收大約為20V之電壓(例如，等於抹除不選擇電壓)。SGS線312及/或SGD線316和320可以接收一中間電壓，例如15V。因此，大約為20V之電壓可以通過記憶胞串列308a-d之通道區域，並且與字組線302a-d(接收抹除選擇電壓)耦合之記憶胞可以被抹除。
在一些實施例中，相鄰電源區域之第一記憶體區塊的字組線(例如，字組線302e-f)可以接收在抹除選擇電壓之上的電壓。例如，字組線302e可以接收大約為5V之電壓並且字組線302f可以接收大約為10V之電壓。於此等施加的電壓，區塊抹除操作可能不當地抹除耦合至字組線302e-f之記憶胞，並且因此那些的記憶胞可能不被使用以儲存資料。因此，在一些實施例中，藉由字組線302e-f所存取之串 列308a之記憶胞可能不被考慮為第一記憶體區塊之部份。以一相似方式，在一些實施例中，藉由字組線304e-f所存取之串列308a之記憶胞可能不被考慮第二記憶體區塊之部份。
圖6分解地例示在一第二區塊抹除操作期間之記憶體設備300，並且展示作為第二區塊抹除操作之部分而施加至記憶體設備300構件之各種電壓(例如，偏壓)。第二區塊抹除操作可以使用第二字組線集合304以抹除第二記憶體區塊之記憶胞(例如，包括第二記憶胞集合324)而不會抹除第一記憶胞區塊(例如，包括第一記憶胞集合322)。
展示於圖6中之電壓數值被呈現作為範例，並且應明白，其他的電壓數值可以被使用於其他的實施例中。此外，雖然於圖6中記憶體設備300被展示具有4條分離器字組線306a-d，其他實施例亦可以包括一不同數目的分離器字組線。在第二區塊抹除操作期間，施加至分離器字組線及/或其他字組線的偏壓，至少部份地藉由包括在記憶體設備中之分離器字組線數目而被判定。在各種實施例中，該等電壓可以藉由控制電路(例如，與圖1之電壓產生器107協同操作的控制電路116)被施加至記憶體設備300。
如在圖6中之展示，一抹除選擇電壓，例如，0V，可以被施加至第二字組線集合304之字組線304a-d。一抹除不選擇電壓，例如，20V，可以被施加至第一字組線集合302之字組線302a-f。分離器字組線306a-d可以被提供具有在抹除選擇電壓和抹除不選擇電壓之間的數值之不同偏壓。施加至分離器字組線306a-d之偏壓數值可以被步進，以至於 分離器字組線愈接近至與相關聯的不選擇區塊之字組線(例如，第一字組線集合302)，則施加至分離器字組線之偏壓愈高。例如，如在圖6中之展示，分離器字組線306d可以接收大約2V之偏壓，分離器字組線306c可以接收大約5V之偏壓，分離器字組線306b可以接收大約10V之偏壓，並且分離器字組線306a可以接收大約15V之偏壓。
圖7分解地例示在一抹除驗證操作期間之記憶體設備300並且展示作為抹除驗證操作之部分而施加至記憶體設備300之構件的各種電壓(例如，偏壓)。例示在圖7中之抹除驗證操作可以在第二區塊抹除操作之後被使用，以驗證第二記憶體區塊已被抹除。
展示在圖7中之電壓數值被呈現作為範例，並且應明白，其他的電壓數值可以被使用於其他實施例中。此外，雖然在圖7中記憶體設備300被展示具有4條分離器字組線306a-d，其他實施例亦可以包括一不同數目的分離器字組線。在抹除驗證操作期間，施加至分離器字組線及/或其他字組線之偏壓，至少部份地藉由包括在記憶體設備中之分離器字組線數目被判定。在各種實施例中，該等電壓可以藉由控制電路(例如，與圖1之電壓產生器107協同操作的控制電路116)被施加至記憶體設備300。
如在圖7中之展示，作為抹除驗證操作之部份，第二字組線集合304之字組線304a-d可以接收可以是等於抹除選擇電壓(例如，大約0V)之一抹除驗證電壓並且第一集合字組線302之字組線302a-f可以接收一偏壓(例如，大約8V)以導致第一記憶體區塊之記憶胞操作而作為傳輸閘以 允許第二記憶體區塊之抹除被驗證。在一些實施例中，分離器字組線306a-b也可以接收大約8V之偏壓以導致與分離器字組線306a-b相關聯的記憶胞操作而作為傳輸閘。分離器字組線306c和306d(其是比分離器字組線306a-b較接近於第二字組線集合304)，可以分別地接收大約5V和大約2V之偏壓。SGS線312和SGD線316及320可以接收大約5V之偏壓，電源線310可以接收大約0V之偏壓，並且位元線314和318可以接收大約0.5V之偏壓。字組線304e可以接收大約2V之偏壓，並且字組線304f可以接收大約5V之偏壓。
圖8是依照各種實施例而例示用以抹除一記憶體設備之一記憶體區塊的一方法800之流程圖，該記憶體設備(例如，記憶體設備300或400)每串列包括多個記憶體區塊。在一些實施例中，該方法800可以藉由一控制電路而進行，例如，與電壓產生器107協同操作之控制電路116。此外，或替代地，在一些實施例中，一個或多個非暫態電腦可讀取媒體可以具有儲存在其上之指令，當該等指令藉由一個或多個處理器被執行時，將導致一設備用以進行該方法800。該方法800可以被使用以抹除該記憶體設備之一第一記憶體區塊而不會抹除該記憶體設備之一第二記憶體區塊，其中該第一和該第二記憶體區塊各包括來自相同記憶胞串列之記憶胞。
在802，方法800可以包括提供一抹除選擇電壓至對應於一記憶體設備之一第一記憶體區塊的一第一字組線集合之字組線。該抹除選擇電壓可以是，例如，0V。在一些實施例中，該記憶體設備可以是一個三維記憶體設備， 例如，記憶體設備300或400。
在804，方法800可以包括提供一抹除不選擇電壓至對應於一第二記憶體區塊的一第二字組線集合之字組線。該抹除不選擇電壓可以是一正電壓，例如，20V。在一些實施例中，第一和第二字組線集合可以包括來自記憶體設備之一個或多個相同記憶胞串列之各自的記憶胞。例如，第一記憶體區塊可以包括一串列之一第一記憶胞集合，並且第二記憶體區塊可以包括該串列之一第二記憶胞集合。
在806，方法800可以包括提供一第一偏壓至被配置在該等第一和第二字組線集合之間的一第一分離器字組線。
在808，該方法800可以包括提供一第二偏壓至一第二分離器字組線，該第二分離器字組線係配置而相鄰於在該等第一和第二字組線集合之間的第一分離器字組線。第一和第二偏壓可以是彼此不同並且其二者可以都具有在抹除選擇電壓和抹除不選擇電壓之間的數值。在一些實施例中，第一分離器字組線可以被配置在第二分離器字組線和第一字組線集合之間，並且該第一偏壓可以是較小於該第二偏壓。
方法800之各種操作可以最有助於了解所聲請之專利標的方式，作為複數個離散操作被說明。但是，說明之順序不應被視為意指這些操作是必定得依據其順序。應了解，依照本揭示，與方法800相關聯的操作順序可以變化及/或包括其他動作。
再次參看至圖3，記憶體設備300之記憶胞可以藉 由一程式規劃操作被程式規劃。在各種實施例中，該控制電路可以選擇用於程式規劃之一記憶體區塊(例如，第一記憶體區塊)的記憶胞。例如，該控制電路可以選擇對應於一頁區(例如，其是藉由相同字組線被存取)的第一記憶體區塊之記憶胞。該控制電路接著可以判定該第二記憶體區塊之記憶胞是否已被程式規劃，並且可以基於第二記憶體區塊記憶胞是否已被程式規劃之判定而判定供使用於程式規劃第一區塊之記憶胞的一字組線偏壓方案。例如，如果資料被程式規劃至該第二區塊而非如果資料不是被規劃至該第二區塊的話，則該控制電路一般可以使用較高的偏壓以供用於第一記憶體區塊之不選擇字組線及/或第二記憶體區塊之字組線。
在一些實施例中，控制電路可以檢查用於不被選擇區塊之一旗標及/或用於該不被選擇區塊之一個或多個字組線之一旗標，以判定是否該不被選擇區塊被程式規劃。例如，該控制電路可以檢查該不被選擇區塊之一個或多個預先判定的字組線(例如，字組線304c)之旗標。在一些實施例中，如果用於該區塊或該預先判定的字組線之旗標表明該不被選擇區塊或該預先判定的字組線已被程式規劃的話，則該控制電路可以施加一第一字組線偏壓方案，並且如果該旗標表明該區塊或該不被選擇區塊或該預先判定的字組線並不被程式規劃的話，則可以施加一第二字組線偏壓方案。在其他實施例中，該控制電路可以檢查用於該不被選擇區塊之複數個字組線的旗標，以得到儲存於該不被選擇區塊中之資料樣型上之更詳細的資訊。該控制電路可以基 於該等旗標而判定該字組線偏壓方案以供使用於程式規劃所選擇區塊之記憶胞。在一些實施例中，當選擇該字組線偏壓方案時，該控制電路同時也可以考慮鄰近於該不被選擇區塊之選擇字組線。
圖9依照各種實施例而例示用以程式規劃每串列包括多個記憶體區塊之一記憶體設備(例如，記憶體設備300或400)的一方法900。在一些實施例中，該方法800可以藉由一控制電路而進行，例如，與電壓產生器107協同操作之控制電路116。此外，或替代地，在一些實施例中，一個或多個非暫態電腦可讀取媒體可以具有儲存在其上之指令，當該等指令藉由一個或多個處理器被執行時，將導致一設備用以進行方法900。
在902，方法900可以包括選擇用以程式規劃之一第一記憶體區塊(例如，一第一記憶體區塊之一頁區)。
在904，方法900可以包括檢查與一第二記憶體區塊相關聯的一個或多個旗標以得到與該第二記憶體區塊相關聯的程式規劃資訊，其中該第二記憶體區塊包括來自如該第一記憶體區塊之記憶胞的記憶體設備之一相同串列的記憶胞。例如，控制電路可以檢查供用於該第二記憶體區塊或供用於與該第二記憶體區塊相關聯的一個或多個預先判定之字組線的一個或多個旗標。該等旗標可以表明相關聯的記憶體資源是否被程式規劃(例如，目前儲存資料)。
在906，方法900可以包括基於與第二記憶體區塊相關聯的程式規劃資訊而判定一偏壓方案以供使用於程式規劃第一記憶體區塊。例如，如果資料被程式規劃於第二 記憶體區塊中，則使用相對較高偏壓於不選擇字組線之一偏壓方案可以被使用，並且如果資料不被程式規劃於第二記憶體區塊中，則使用相對較低偏壓於不選擇字組線之一偏壓方案可以被使用。
在908，方法900可以包括使用所判定的偏壓方案而程式規劃第一記憶體區塊之記憶胞。
方法900之各種操作可以最有助於了解所聲請標的之方式，作為複數個離散操作被說明。但是，說明之順序不應被視為是意指這些操作是必定得依據其順序。應了解，依照本揭示，與方法900相關聯的操作順序可以變化及/或包括其他動作。
在各種實施例中，控制電路可以另外地或替代地基於與第二記憶體區塊相關聯的程式規劃資訊，而判定一偏壓方案以供使用於一讀取操作以讀取第一記憶體區塊之記憶胞。該控制電路可以與上述相關的程式規劃操作之一相似方式而判定與第二記憶體區塊相關聯的程式規劃資訊，例如，藉由檢查與第二記憶體區塊相關聯的一個或多個旗標及/或與該第二記憶體區塊相關聯的字組線。該控制電路可以作為偏壓方案之部件，基於與該第二記憶體區塊相關聯的程式規劃資訊而判定偏壓，以供施加至記憶體設備之字組線(例如，施加至被選擇以供讀取第一記憶體區塊之一字組線、不被選擇供讀取之第一記憶體區塊的字組線、第二記憶體區塊之字組線、及/或分離器字組線)。所判定之偏壓可以補償第二記憶體區塊中之記憶胞的臨界電壓中之一移位，其可能是由該第二記憶體區塊中之資料樣型所導 致。
圖10例示在一程式規劃操作期間之記憶體設備300，並且展示各種電壓(例如，偏壓)，其作為該程式規劃操作之部分而被施加至記憶體設備300。展示在圖10中之電壓數值是呈現作為範例，並且應明白，其他的電壓數值亦可以被使用於其他的實施例中。此外，雖然在圖10中記憶體設備300是被展示具有4條分離器字組線306a-d，其他實施例亦可以包括一不同數目的分離器字組線。在該程式規劃操作期間施加至該分離器字組線及/或其他字組線之偏壓，至少部份地可以藉由包括在記憶體設備中之分離器字組線的數目被判定。在各種實施例中，該等電壓可以藉由控制電路(例如，與圖1之電壓產生器107協同操作之控制電路116)被施加至記憶體設備300。
程式規劃操作可以程式規劃與字組線304b相關聯的第二記憶體區塊之一個或多個記憶胞。因此，字組線304b可以接收一程式規劃選擇電壓，例如，20V。其他字組線，其包括第二記憶體區塊之不被選擇字組線304a及304c-f、第一記憶體區塊之字組線302a-f、以及分離器字組線306a-d，可以接收偏壓，其是較小於該程式規劃選擇電壓。例如，字組線302a-d、304a、304c-d、以及306a-d可以接收大約10V之偏壓。字組線302e和304e可以接收大約6V之偏壓，並且字組線302f和304f可以接收大約3V之偏壓。如上面之討論，在一些實施例中，施加至該等不被選擇之字組線的偏壓數值可以基於該不被選擇記憶體區塊(例如，第一記憶體區塊) 是否被程式規劃而被判定。例如，當在不被選擇區塊中之資料被程式規劃時而非當在該不被選擇區塊中之資料不被規劃時，該等偏壓一般可以是較高的。
如於圖10中之進一步地展示，SGS線312可以接收大約0V之偏壓，並且電源線310可以接收大約2V之偏壓。SGD線316可以接收大約0V之偏壓，並且SGD線320可以接收大約3V之偏壓。位元線314可以接收大約為0V之電壓，並且位元線318可以接收大約為2V之電壓。藉由這些電壓，對應於字組線304b的串列308c之記憶胞可以被程式規劃至一正性程式規劃電壓(例如，其可以對應至一邏輯0)。其他記憶胞中之程式規劃可以藉由展示在10圖中之電壓而被禁止。
圖11例示在一讀取操作或一程式規劃驗證操作期間之記憶體設備300，並且展示各種電壓(例如，偏壓)，其可作為讀取操作或程式規劃驗證操作之部分而施加至記憶體設備300之構件。展示在圖10中之電壓數值是呈現作為範例，並且應明白，其他電壓數值可以被使用於其他的實施例中。此外，雖然在圖11中記憶體設備300是展示具有4條分離器字組線306a-d，其他實施例亦可以包括一不同數目的分離器字組線。在讀取操作或程式規劃驗證操作期間，施加至分離器字組線及/或其他字組線之偏壓，至少部份地，可以藉由包括在記憶體設備中之分離器字組線的數目而被判定。在各種實施例中，該等電壓可以藉由控制電路(例如，與圖1之電壓產生器107協同操作之控制電路116)被施加至 記憶體設備300。
讀取操作可以被使用以自與一選擇的字組線(例如，如在圖10中所例示之字組線304b)相關聯的記憶胞(例如，記憶胞之一頁區)讀取資料。程式規劃驗證操作可以被使用，例如，用以驗證有關圖10之上述程式規劃操作是否成功。展示在圖10中之電壓數值是呈現作為範例，並且應明白，其他電壓數值亦可以被使用於其他的實施例中。在各種實施例中，該等電壓可以藉由控制電路(例如，與圖1之電壓產生器107協同操作之控制電路116)被施加至記憶體設備300。
如在圖11中之展示，作為讀取操作及/或程式規劃驗證操作之部分，字組線304b，其是與將驗證哪些資料是將被讀取及/或將被程式規劃之記憶胞相關聯的，可以接收大約1V之偏壓。第一字組線集合302之字組線302a-f、第二字組線集合304之字組線304a和304c-f、以及分離器字組線306a-f可以接收大約8V之偏壓。SGS線312可以接收大約為5V之一電壓，並且電源線310可以接收大約為0V之一電壓。SGD線316可以接收大約為0V之一電壓，並且SGD線320可以接收大約為5V之一電壓。位元線314和318可以接收大約0.5V之電壓。
因此，串列308c和308d，其耦合於SGD線320，可以被選擇以供讀取，而串列308a和308b，其耦合於SGD線316，則不被選擇供讀取。字組線偏壓導致與字組線304b相關聯的串列308c和308d之記憶胞將被讀取。
在各種實施例中，一損耗整平方案可以為此處所述之記憶體設備所使用(例如，為控制電路所採用)，以實質上均勻地分佈循環壓力在與一相同記憶胞串列相關聯的記憶體區塊之中(例如，第一和第二記憶體區塊)。該第一記憶體區塊中之程式規劃抹除週期，其包括程式規劃資料至該第一記憶體區塊以及依序地抹除該第一記憶體區塊中之資料，可能導致第二記憶體區塊中之擾亂壓力。重複該第二記憶體區塊中之擾亂壓力可能導致將被儲存於第二記憶體區塊之記憶胞中的資料將被遺失或被損毀。
在各種實施例中，當相同資料被儲存於第二記憶體區塊中時，控制電路可以確保用於第一記憶體區塊之程式規劃抹除循環不被進行多於一預定次數。例如，當相同資料被儲存於第二記憶體區塊中時，該控制電路可以在第一記憶體區塊上進行高至一預定數目的程式規劃抹除週期(例如，而不會於第二記憶體區塊中有一中間抹除操作)。如果當相同資料被儲存於第二記憶體區塊中時，該預定數目被達到，則該控制電路將不在第一記憶體區塊中進行進一步之程式規劃抹除週期，直至該第二記憶體區塊中之資料是藉由一抹除操作被抹除為止。當相同資料是儲存於該第一記憶體區塊中時，該控制電路可以隨著一相似的損耗整平方案之後，以防止更多於該等預定數目之程式規劃抹除週期在該第二記憶體區塊上被進行。
使用於損耗整平方案之預定數目可以是任何適當數目的程式規劃抹除週期，例如，大約5個至大約50個程 式規劃抹除週期，例如，大約10個程式規劃抹除週期。
除了跨越記憶體陣列之所有記憶體區塊而施加的一廣域損耗整平方案之外，用於與相同串列相關聯的記憶體區塊之損耗整平方案可以被使用。對於該廣域損耗整平方案，控制電路可以確保在對於記憶體陣列之所有記憶體區塊的程式規劃抹除週期數目之間的一差量是在彼此之一預定臨界值內。在一些實施例中，該預定臨界值可以是程式規劃抹除週期之一百分比，例如，10%。該百分比臨界值可以僅在一啟始數目的程式規劃抹除週期被進行之後被施加以便利於百分比臨界值之施加。
此處所述之記憶體設備和方法可以使用任何適當的硬體及/或軟體以如所需地組配而被實行成為一系統。
圖12是依照一些實施例分解地例示一範例計算設備1200，該計算設備1200包括具有本揭示之電流漏損減少技術的一記憶體陣列。該計算設備1200可以包括耦合至一個或多個處理器1204之系統控制邏輯1208；具有一記憶體陣列之一記憶體設備1212；一個或多個通訊介面1216；以及輸入/輸出(I/O)設備1220。
記憶體設備1212可以是一非依電性電腦儲存晶片，其可以包括每記憶胞串列具有多個記憶體區塊之記憶體設備100、200、300、及/或400，如於此處之說明。除了該記憶體陣列之外，該記憶體設備1212可以包括一封裝，其具有配置於其中的記憶體設備100、200、300、及/或400， 驅動器電路(例如，驅動器)，輸入/輸出連接以電氣地耦合該記憶體設備1212與計算設備1200之其他構件、等等。該記憶體設備1212可以被組配以可移動地或永久地與計算設備1200耦合。
通訊介面1216可以提供用於計算設備1200之一介面以在一個或多個網路之上通訊及/或與任何其他適當設備通訊。通訊介面1216可以包括任何適當的硬體及/或韌體。用於一實施例之通訊介面1216可以包括，例如，一網路轉接器、一無線網路轉接器、一電話數據機、及/或一無線數據機。對於無線通訊，用於一實施例之通訊介面1216可以使用一個或多個天線以通訊地耦合計算設備1200與一無線網路。
對於一實施例，處理器1204之至少一者可以與供用於系統控制邏輯1208之一個或多個控制器的邏輯一起被封裝。對於一實施例，處理器1204之至少一者可以與供用於系統控制邏輯1208之一個或多個控制器的邏輯一起被封裝以形成一封裝之系統(SiP)。對於一實施例，處理器1204之至少一者可以與供用於系統控制邏輯1208之一個或多個控制器的邏輯被整合於相同晶模上。對於一實施例，處理器1204之至少一者可以與供用於系統控制邏輯1208之一個或多個控制器邏輯被整合在相同晶模上以形成一晶片上系統(SoC)。
對於一實施例之系統控制邏輯1208可以包括任何適當的介面控制器，以提供任何適當的介面至處理器 1204之至少一者及/或至與系統控制邏輯1208通訊之任何適當的設備或構件。該系統控制邏輯1208可以將資料移動進入及/或移出計算設備1200之各種構件。
對於一實施例，系統控制邏輯1208可以包括一記憶體控制器1224以提供一介面至記憶體設備1212，以控制各種記憶體存取操作。該記憶體控制器1224可以包括控制邏輯1228，其可以特別地被組配以控制記憶體設備1212之存取。
在各種實施例中，I/O設備1220可以包括使用者介面(其被設計以致能使用者與計算設備1200之互動)、週邊構件介面(其被設計以致能週邊構件與計算設備1200之互動)、及/或感知器(其被設計以判定關於計算設備1200之環境情況及/或位置資訊)。在各種實施例中，該等使用者介面可包括，但卻是不受限定於，一顯示器(例如，一液晶顯示器、一觸控屏幕顯示器、等等)、一擴音機、一麥克風、一個或多個數位攝影機以捕獲圖像及/或視訊、一閃光燈(例如，一發光二極體閃光燈)、以及一鍵盤。在各種實施例中，該等週邊構件介面可以包括，但是卻不受限定於，一非依電性記憶體接埠、一音訊插口、以及一電源供應介面。在各種實施例中，該等感知器可以包括，但是卻不受限定於，一迴旋儀感知器、一加速計、一近接感知器、一環境光感知器、以及一定位單元。該定位單元可以附加地/替代地是通訊介面1216之部件，或與通訊介面1216互動，以與一定位網路之構件(例如，一全球定位系統(GPS)衛星)通訊。
在各種實施例中，計算設備1200可以是一移動計算設備，例如，但是卻不受限定於，一膝上型計算設備、一平板計算設備、一小筆電、一智慧型手機、等等；一桌上型計算設備；一工作站；一伺服器；等等。該計算設備1200可以具有更多或較少之構件，及/或不同的結構。在進一步的實行例中，該計算設備1200可以是處理資料之任何其他電子設備。
各種實施例之一些非限定性的範例被呈現在下面。
範例1是一記憶體裝置，其包含：具有複數個記憶胞串列之一個三維(3D)記憶體陣列，該等複數個記憶胞串列包括一第一記憶胞串列；以及與該等複數個記憶胞串列耦合之複數條字組線，其中個別的字組線係耦合至該第一記憶胞串列之各自的記憶胞。範例1之記憶體裝置的複數條字組線包括：一第一字組線集合，其對應至在該第一記憶胞串列中之一第一記憶胞集合；一第二字組線集合，其對應至在該第一記憶胞串列中之一第二記憶胞集合，其中一區塊抹除操作使用該第二字組線集合以區塊抹除該第二記憶胞集合而不會抹除該第一記憶胞集合；以及複數條分離器字組線，其配置在該等第一和第二字組線集合之間。
範例2是範例1之裝置，其中該等複數條分離器字組線係耦合至該等複數個記憶胞串列之假記憶胞，其中該等假記憶胞是不被使用以儲存資料。
範例3是範例1之裝置，其中該等記憶胞包含反及 (NAND)快閃記憶胞，並且其中該第一記憶胞串列共享一共用通道區域。
範例4是範例1之裝置，其進一步地包含耦合至該三維記憶體陣列之控制電路，該控制電路用以在該區塊抹除操作期間提供不同的偏壓至該等複數條分離器字組線之不同的分離器字組線。不同的偏壓可以自相鄰該第二字組線集合之一第一分離器字組線增加至相鄰該第一字組線集合之一第二分離器字組線。
範例5是範例4之裝置，其中該等複數條分離器字組線包括二條或四條字組線。
範例6是範例4之裝置，其中，在該區塊抹除操作期間，該控制電路是用以供應較小於該等偏壓之一抹除選擇電壓給該第二字組線集合之字組線，以及供應較大於該等偏壓之一抹除不選擇電壓給該第一字組線集合之字組線。
範例7是範例之裝置4，其中該控制電路是進一步地，在一抹除驗證操作期間，用以供應一抹除驗證電壓給該第二字組線集合之字組線以及供應較小於該抹除不選擇電壓之一傳輸閘電壓給該第一字組線集合之字組線。
範例8是範例1至7之任何一者的範例，其進一步地包含耦合至該三維記憶體陣列之控制電路，該控制電路用以：選擇該第一記憶胞集合供用以程式規劃；判定該第二記憶胞集合之記憶胞是否被程式規劃；以及基於該第二記憶胞集合之記憶胞是否被程式規劃之該判定，而判定用 以程式規劃該第一記憶胞集合之一字組線偏壓方案。
範例9是範例8之裝置，其中，用以判定該第二記憶胞集合之記憶胞是否被程式規劃時，該控制電路是用以判定對於該第二字組線集合之一條或多條字組線的一旗標之一狀態。
範例10是範例1至7之任何一者的裝置，其進一步地包含耦合至該三維記憶體陣列之控制電路，該控制電路用以：判定該第二記憶胞集合之記憶胞是否被程式規劃；以及基於該第二記憶胞集合之記憶胞是否被程式規劃之該判定，而判定用以自該第一記憶胞集合讀取資料之一字組線偏壓方案。
範例11是範例1至8之任何一者的裝置，其進一步地包含耦合至該三維記憶體陣列之控制電路，該控制電路防止該第一記憶胞集合上之一程式抹除週期數目超出一預定之程式抹除週期數目同時一相同資料被儲存於該第二記憶胞集合中。
範例12是範例1至8之任何一者的裝置，其中該第一記憶胞集合係包括在一第一記憶體區塊中並且該第二記憶胞集合係包括在一第二記憶體區塊中，其中該第一記憶體區塊進一步地包括該等複數個記憶胞串列之一個或多個其他串列的記憶胞，並且其中該第二記憶體區塊進一步地包括該等一個或多個其他串列之記憶胞。
範例13是範例1至8之任何一者的裝置，其進一步地包含：一耦合至該記憶體之處理器；一耦合至該處理器 之顯示器，其；以及一耦合至該處理器之網路介面。
範例14是一種操作一記憶體之方法，該方法包含下列步驟：藉由一控制電路，作為一區塊抹除操作之部分，該控制電路耦合於具有包括一第一串列之複數個記憶胞串列之一個三維(3D)記憶體陣列，而提供一第一偏壓至一第一分離器字組線，該第一分離器字組線係配置在對應至該第一串列中之一第一記憶胞集合的一第一字組線集合及對應至該第一串列中之一第二記憶胞集合的一第二字組線集合之間，其中該區塊抹除操作使用該第二字組線集合以區塊抹除該第二記憶胞集合而不會抹除該第一記憶胞集合；以及提供一第二偏壓至一第二分離器字組線，該第二分離器字組線被配置而相鄰於在該等第一和第二字組線集合之間的該第一分離器字組線，其中該第二偏壓是不同於該第一偏壓。
範例15是範例14之方法，其中該第二偏壓是較小於該第一偏壓，並且其中該第二分離器字組線被配置在該第一分離器字組線及該第二字組線集合之間。
範例16是範例14之方法，其進一步地包含下列步驟：藉由該控制電路，作為該區塊抹除操作之部分，提供一抹除選擇電壓至該第二字組線集合之字組線，其中該抹除選擇電壓是較小於該等第一和第二偏壓；以及藉由該控制電路，作為該區塊抹除操作之部分，而提供一抹除不選擇電壓至該第一字組線集合之字組線，其中該抹除不選擇電壓是較高於該等第一和第二偏壓。
範例17是範例14至16之任何一者的方法，其進一步地包含下列步驟：判定該第二記憶胞集合之記憶胞是否被程式規劃；以及基於該第二記憶胞集合之記憶胞是否被程式規劃之該判定，判定用以程式規劃該第一記憶胞集合之一字組線偏壓方案。
範例18是一種計算系統，其包含：一耦合至一處理器之記憶體，該記憶體包括：一記憶體陣列，該記憶體陣列具有包括具有一第一記憶胞串列之複數個記憶胞串列，其中個別串列的記憶胞共享一共用通道區域，並且其中該第一記憶胞串列含有包括在一第一記憶胞區塊中之一第一記憶胞集合，及包括在一第二記憶胞區塊中之一第二記憶胞集合；以及一控制電路，其耦合於該記憶體陣列。範例18之控制電路用以：自該處理器接收將儲存於該記憶體陣列中之資料；判定該第二區塊之一個或多個記憶胞是否被程式規劃；基於該第二區塊之一個或多個記憶胞是否被程式規劃之該判定而判定一字組線偏壓方案；並且使用該判定的字組線偏壓方案而程式規劃資料至該第一區塊之記憶胞。
範例19是範例18之系統，其中，用以判定該第二區塊之該等一個或多個記憶胞是否被程式規劃時，該控制電路用以檢查與該第二區塊相關聯的一旗標。
範例20是範例18之系統，其中該記憶體進一步地包括耦合於該等複數個記憶胞串列之複數條字組線，其中該等複數條字組線包括對應至該第一記憶胞區塊之一第一 字組線集合和對應至該第二記憶胞區塊之一第二字組線集合，並且其中，使用該判定的字組線偏壓方案以程式規劃資料至該第一記憶胞區塊時，該控制電路用以施加一程式規劃選擇電壓至該第一字組線集合之一選擇的字組線，並且施加偏壓至該第一字組線集合之各自沒被選擇的字組線，其中該等偏壓之數值是基於該判定的字組線偏壓方案。
範例21是範例20之系統，用以判定該第二區塊之該等一個或多個記憶胞是否被程式規劃時，該控制電路用以檢查與該第二字組線集合之一預定字組線相關聯的一旗標。
範例22是範例20之系統，其中，用以判定該第二區塊之該等一個或多個記憶胞是否被程式規劃時，該控制電路用以檢查與該第二字組線集合之複數條字組線相關聯的旗標。
範例23是範例20之系統，其中該等複數條字組線進一步地包括配置在該等第一和第二字組線集合之間的複數條分離器字組線，其中該控制電路用以在抹除該第二記憶胞區塊而不會抹除該第一記憶胞區塊的一區塊抹除操作期間，提供不同的偏壓至該等複數條分離器字組線之不同的分離器字組線。
範例24是範例18之系統，其中該記憶體陣列是一個三維(3D)反及(NAND)快閃記憶體陣列。
範例25是範例18至24之任何一者的系統，其進一步地包含：一耦合至該記憶體之處理器；一耦合至該處理 器之顯示器；以及一耦合至該處理器之網路介面。
範例26是具有儲存的在其上之指令的一個或多個非暫態媒體，當該等指令藉由一設備之一個或多個處理器被執行時，將導致該設備用以：作為在具有包括一第一串列之複數個記憶胞串列的一個三維(3D)記憶體陣列上之一區塊抹除操作的部分，而提供一第一偏壓至一第一分離器字組線，該第一分離器字組線係配置在對應至該第一串列中之一第一記憶胞集合的一第一字組線集合及對應至該第一串列中之一第二記憶胞集合的一第二字組線集合之間，其中該區塊抹除操作使用該第二字組線集合以區塊抹除該第二記憶胞集合而不會抹除該第一記憶胞集合；以及作為該區塊抹除操作之部分，提供一第二偏壓至一第二分離器字組線，該第二分離器字組線被配置而相鄰於在該等第一和第二字組線集合之間的該第一分離器字組線，其中該第二偏壓是不同於該第一偏壓。
範例27是範例26之一個或多個媒體，其中該第二偏壓是較小於該第一偏壓，並且其中該第二分離器字組線被配置在該第一分離器字組線及該第二字組線集合之間。
範例28是範例26之一個或多個媒體，其中，當該等指令被執行時，進一步地導致該設備用以：藉由作為該區塊抹除操作之部分，提供一抹除選擇電壓至該第二字組線集合之字組線，其中該抹除選擇電壓是較小於該等第一和第二偏壓；以及藉由作為該區塊抹除操作之部分，提供一抹除不選擇電壓至該第一字組線集合之字組線，其中該 抹除不選擇電壓是較高於該等第一和第二偏壓。
範例29是範例26至28之任何一者的一個或多個媒體，其中，當該等指令被執行時，進一步地導致該設備用以：判定該第二記憶胞集合之記憶胞是否被程式規劃；以及基於該第二記憶胞集合之記憶胞是否被程式規劃之該判定，判定用以程式規劃該第一記憶胞集合之一字組線偏壓方案。
各種實施例可以包括上述實施例之任何適當的組合，上述實施例包括以連結形式(及)以上者(例如，“及”也可能是“及/或”)來說明之實施例的替換者(或)實施例。此外，一些實施例可以包括具有指令儲存在其上之一個或多個製造物件(例如，非暫態電腦可讀取媒體)，當該等指令被執行時，將導致任何上述實施例之動作。此外，一些實施例可以包括具有用以實行上述實施例之各種操作的任何適當構件之裝置或系統。
上面例示之實行例的說明，包括在摘要中所述者，不是意欲徹底地或限制本揭示實施例於所揭示之精確形式。關於那些熟習本技術者應明白，雖然特定實行例和範例為了例示目的而於此處被說明，各種等效修改是可能在本揭示之範疇內。
按照上面的詳細說明，本揭示實施例可以有這些修改。於隨後的申請專利範圍中所使用之字詞不應被視為用以限制本揭示各種實施例於所揭示之說明文的特定實行例與申請專利範圍中。更確切地說，根據申請專利範圍說 明所建立之原理而解釋之範疇是整體地將藉由下面申請專利範圍而受判定。
300‧‧‧記憶體設備
302(302a-f)‧‧‧第一字組線集合
304(304a-f)‧‧‧第二字組線集合
306(306a-d)‧‧‧分離器字組線
308a-d‧‧‧複數個記憶胞串列
310‧‧‧電源線
312‧‧‧SGS(選擇閘源極)線
314‧‧‧第一位元線
316‧‧‧第一SGD(選擇閘汲極)線
318‧‧‧第二位元線
320‧‧‧第二SGD線
322‧‧‧第一記憶胞集合
324‧‧‧第二記憶胞集合

Claims (25)

  1. 一種裝置，包含：一包含複數個記憶胞串列之三維(3D)記憶體陣列，該複數個記憶胞串列包括一第一記憶胞串列；以及與該複數個記憶胞串列耦合之複數條字組線，其中個別的字組線係耦合至該第一記憶胞串列之各自的記憶胞，且其中該複數條字組線包括：一第一字組線集合，其對應至在該第一記憶胞串列中之一第一記憶胞集合；一第二字組線集合，其對應至在該第一記憶胞串列中之一第二記憶胞集合，其中一區塊抹除操作是使用該第二字組線集合來區塊抹除該第二記憶胞集合而不抹除該第一記憶胞集合；以及複數條分離器字組線，配置在該第一和第二字組線集合之間。
  2. 如請求項1之裝置，其中該複數條分離器字組線係耦合至該複數個記憶胞串列之假記憶胞，其中該等假記憶胞不被使用以儲存資料。
  3. 如請求項1之裝置，其中該等記憶胞包含反及(NAND)快閃記憶胞，且其中該第一串列之記憶胞共享一共用通道區域。
  4. 如請求項1之裝置，進一步包含耦合至該三維記憶體陣列之控制電路，該控制電路在該區塊抹除操作期間提供 不同的偏壓給該複數條分離器字組線之不同的分離器字組線，其中該等不同的偏壓自相鄰該第二字組線集合之一第一分離器字組線增加至相鄰該第一字組線集合之一第二分離器字組線。
  5. 如請求項4之裝置，其中該複數條分離器字組線包括二條或四條字組線。
  6. 如請求項4之裝置，其中，在該區塊抹除操作期間，該控制電路供應小於該等偏壓之一抹除選擇電壓給該第二字組線集合之字組線，以及供應大於該等偏壓之一抹除不選擇電壓給該第一字組線集合之字組線。
  7. 如請求項6之裝置，其中該控制電路進一步在一抹除驗證操作期間供應一抹除驗證電壓給該第二字組線集合之字組線以及供應小於該抹除不選擇電壓之一傳輸閘電壓給該第一字組線集合之字組線。
  8. 如請求項1之裝置，進一步包含耦合至該三維記憶體陣列之控制電路，該控制電路用以：選擇該第一記憶胞集合供用以程式規劃；判定該第二記憶胞集合之記憶胞是否被程式規劃；以及基於該第二記憶胞集合之記憶胞是否被程式規劃之該判定來判定用以程式規劃該第一記憶胞集合之一字組線偏壓方案。
  9. 如請求項8之裝置，其中，為判定該第二記憶胞集合之記憶胞是否被程式規劃，該控制電路判定該第二字組線 集合之一條或多條字組線的一旗標之狀態。
  10. 如請求項1之裝置，進一步包含耦合至該三維記憶體陣列之控制電路，該控制電路用以：判定該第二記憶胞集合之記憶胞是否被程式規劃；以及基於該第二記憶胞集合之記憶胞是否被程式規劃之該判定來判定用以自該第一記憶胞集合讀取資料之一字組線偏壓方案。
  11. 如請求項1之裝置，進一步包含耦合至該三維記憶體陣列之控制電路，該控制電路防止該第一記憶胞集合上之一程式抹除週期數目超出一預定的程式抹除週期數目同時一相同資料被儲存於該第二記憶胞集合中。
  12. 如請求項1之裝置，其中該第一記憶胞集合係包括在一第一記憶體區塊中且該第二記憶胞集合係包括在一第二記憶體區塊中，其中該第一記憶體區塊進一步包括該複數個記憶胞串列之一個或多個其他串列的記憶胞，且其中該第二記憶體區塊進一步包括該一個或多個其他串列之記憶胞。
  13. 如請求項1之裝置，進一步包含：一處理器，其耦合至該記憶體；一顯示器，其耦合至該處理器；以及一網路介面，其耦合至該處理器。
  14. 一種方法，包含：作為一區塊抹除操作之一部分，藉由一控制電路提 供一第一偏壓給一第一分離器字組線，該控制電路與包含有包括一第一串列之複數個記憶胞串列之一個三維(3D)記憶體陣列耦合，該第一分離器字組線係配置在對應於該第一串列中之一第一記憶胞集合的一第一字組線集合與對應於該第一串列中之一第二記憶胞集合的一第二字組線集合之間，其中該區塊抹除操作使用該第二字組線集合來區塊抹除該第二記憶胞集合而不抹除該第一記憶胞集合；以及作為該區塊抹除操作之一部分，藉由該控制電路提供一第二偏壓給一第二分離器字組線，該第二分離器字組線被配置相鄰於在該等第一和第二字組線集合之間的該第一分離器字組線，其中該第二偏壓不同於該第一偏壓。
  15. 如請求項14之方法，其中該第二偏壓小於該第一偏壓，且其中該第二分離器字組線被配置在該第一分離器字組線及該第二字組線集合之間。
  16. 如請求項14之方法，其進一步包含：作為該區塊抹除操作之一部分，藉由該控制電路提供一抹除選擇電壓給該第二字組線集合之字組線，其中該抹除選擇電壓小於該第一和第二偏壓；以及作為該區塊抹除操作之一部分，藉由該控制電路提供一抹除不選擇電壓給該第一字組線集合之字組線，其中該抹除不選擇電壓高於該第一和第二偏壓。
  17. 如請求項14之方法，進一步包含： 判定該第二記憶胞集合之記憶胞是否被程式規劃；以及基於該第二記憶胞集合之記憶胞是否被程式規劃之該判定來判定用以程式規劃該第一記憶胞集合之一字組線的偏壓方案。
  18. 一種系統，包含：一耦合至一處理器之記憶體，該記憶體包括：一記憶體陣列，包含有包括一第一記憶胞串列之複數個記憶胞串列，其中個別串列的記憶胞共享一共用通道區域，且其中該第一記憶胞串列包括被包括在一第一記憶胞區塊中之一第一記憶胞集合，及被包括在一第二記憶胞區塊中之一第二記憶胞集合；以及一控制電路，其耦合於該記憶體陣列，該控制電路用以：自該處理器接收要儲存於該記憶體陣列中之資料；判定該第二區塊之一個或多個記憶胞是否被程式規劃；基於該第二區塊之一個或多個記憶胞是否被程式規劃之該判定而判定一字組線偏壓方案；且使用該判定的字組線偏壓方案程式規劃資料至該第一區塊之記憶胞。
  19. 如請求項18之系統，其中，為判定該第二區塊之一個或多個記憶胞是否被程式規劃，該控制電路檢查與該第二區塊相關聯的一旗標。
  20. 如請求項18之系統，其中該記憶體進一步包括與該複數個記憶胞串列耦合之複數條字組線，其中該複數條字組線包括對應至該第一記憶胞區塊之一第一字組線集合和對應至該第二記憶胞區塊之一第二字組線集合，且其中，為使用該判定的字組線偏壓方案程式規劃資料至該第一記憶胞區塊之一選擇之字組線，該控制電路施加一程式規劃選擇電壓至該第一字組線集合之一選擇的字組線，且施加偏壓至該第一字組線集合之各自未被選擇的字組線，其中該等偏壓之數值是基於該判定的字組線偏壓方案。
  21. 如請求項20之系統，其中，為判定該第二區塊之一個或多個記憶胞是否被程式規劃，該控制電路檢查與該第二字組線集合之一預定字組線相關聯的一旗標。
  22. 如請求項20之系統，其中，為判定該第二區塊之一個或多個記憶胞是否被程式規劃，該控制電路檢查與該第二字組線集合之複數條字組線相關聯的旗標。
  23. 如請求項20之系統，其中該複數條字組線進一步包括配置在該第一和第二字組線集合之間的複數條分離器字組線，其中該控制電路在一抹除該第二記憶胞區塊而不抹除該第一記憶胞區塊的區塊抹除操作期間，提供不同的偏壓給該複數條分離器字組線之不同的分離器字組 線。
  24. 如請求項18之系統，其中該記憶體陣列是一個三維(3D)反及(NAND)快閃記憶體陣列。
  25. 如請求項18之系統，進一步包含：一處理器，其耦合至該記憶體；一顯示器，其耦合至該處理器；以及一網路介面，其耦合至該處理器。
TW105121910A 2015-09-11 2016-07-12 於三維反及記憶體中每串列多個區塊之技術 TWI695379B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/852,429 2015-09-11
US14/852,429 US9786375B2 (en) 2015-09-11 2015-09-11 Multiple blocks per string in 3D NAND memory

Publications (2)

Publication Number Publication Date
TW201719665A true TW201719665A (zh) 2017-06-01
TWI695379B TWI695379B (zh) 2020-06-01

Family

ID=58237109

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105121910A TWI695379B (zh) 2015-09-11 2016-07-12 於三維反及記憶體中每串列多個區塊之技術

Country Status (5)

Country Link
US (2) US9786375B2 (zh)
EP (1) EP3347900B1 (zh)
CN (1) CN107851455A (zh)
TW (1) TWI695379B (zh)
WO (1) WO2017044220A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019041082A1 (en) 2017-08-28 2019-03-07 Micron Technology, Inc. ARCHITECTURE AND MEMORY OPERATION
US10346088B2 (en) * 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
US10325665B2 (en) * 2017-12-08 2019-06-18 Intel Corporation Block by deck operations for NAND memory
CN109314117B (zh) 2018-08-14 2019-08-30 长江存储科技有限责任公司 操作3d存储器件的方法
CN109979509B (zh) * 2019-03-29 2020-05-08 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
JP2020198141A (ja) 2019-06-03 2020-12-10 キオクシア株式会社 半導体記憶装置
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11217601B2 (en) 2019-10-29 2022-01-04 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11309328B2 (en) 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
KR20210119084A (ko) * 2020-03-24 2021-10-05 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
US11514953B2 (en) * 2020-08-27 2022-11-29 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
CN116994622A (zh) * 2021-06-04 2023-11-03 长江存储科技有限责任公司 用于nand存储操作的架构和方法
KR20230075014A (ko) * 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR20240122175A (ko) * 2023-02-03 2024-08-12 삼성전자주식회사 메모리 저장 장치 및 메모리 저장 장치의 웨어 레벨링 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3866460B2 (ja) 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US20060256623A1 (en) 2005-05-12 2006-11-16 Micron Technology, Inc. Partial string erase scheme in a flash memory device
KR100739256B1 (ko) 2006-05-12 2007-07-12 주식회사 하이닉스반도체 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7760547B2 (en) * 2007-09-25 2010-07-20 Sandisk Corporation Offset non-volatile storage
KR101691092B1 (ko) * 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8228735B2 (en) 2010-02-17 2012-07-24 Micron Technology, Inc. Memory array having memory cells coupled between a programmable drain select gate and a non-programmable source select gate
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101204646B1 (ko) 2010-11-17 2012-11-23 에스케이하이닉스 주식회사 낸드 플래시 메모리 장치 및 그 동작 방법
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
KR101988434B1 (ko) * 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
KR102021808B1 (ko) * 2012-12-04 2019-09-17 삼성전자주식회사 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리
KR20140088385A (ko) * 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
JP5781109B2 (ja) * 2013-03-01 2015-09-16 株式会社東芝 不揮発性半導体記憶装置
US8923054B1 (en) * 2013-06-14 2014-12-30 Sandisk Technologies Inc. Pseudo block operation mode in 3D NAND
US9036428B1 (en) 2014-06-13 2015-05-19 Sandisk Technologies Inc. Partial block erase for a three dimensional (3D) memory

Also Published As

Publication number Publication date
WO2017044220A1 (en) 2017-03-16
US20180158529A1 (en) 2018-06-07
TWI695379B (zh) 2020-06-01
US20170076805A1 (en) 2017-03-16
US9786375B2 (en) 2017-10-10
EP3347900A4 (en) 2019-08-14
EP3347900B1 (en) 2020-12-30
EP3347900A1 (en) 2018-07-18
US10381086B2 (en) 2019-08-13
CN107851455A (zh) 2018-03-27

Similar Documents

Publication Publication Date Title
TWI695379B (zh) 於三維反及記憶體中每串列多個區塊之技術
US10090053B2 (en) Apparatus, systems, and methods to operate a memory
US9928165B2 (en) Nonvolatile memory device and method of controlling suspension of command execution of the same
US9785493B1 (en) Data recovery method after word line-to-word line short circuit
CN109791793A (zh) 均衡存储器单元的不同块的擦除深度
CN102163456A (zh) 非易失性存储器件、其操作方法以及包括其的存储系统
KR102347181B1 (ko) 메모리 장치 및 그것을 포함하는 메모리 시스템
US8995188B2 (en) Sharing support circuitry in a memory
EP3496104A2 (en) Block by deck operations for nand memory
JP6874269B2 (ja) ３ｄ ｎａｎｄメモリにおけるリーク電流低減
US7864584B2 (en) Expanded programming window for non-volatile multilevel memory cells
US9646703B2 (en) Memory system, method of programming the memory system, and method of testing the memory system
US20230145467A1 (en) Nonvolatile memory device having multi-stack memory block and method of operating the same
US10971202B1 (en) Low latency data transfer
JP2019215950A (ja) メモリ装置におけるプログラム禁止
US20150078077A1 (en) Nonvolatile semiconductor memory device
CN111161778B (zh) 非易失性存储器装置的存取线的顺序电压斜降
KR20160097006A (ko) 반도체 메모리 장치 및 그 프로그램 방법
JP6903198B1 (ja) サブブロックメモリ動作のためのピーク及び平均電流低減
WO2023002644A1 (ja) 半導体記憶装置
US20200286532A1 (en) Semiconductor storage device
US9202559B2 (en) Semiconductor memory device and method of controlling the same