JP6874269B2 - ３ｄ ｎａｎｄメモリにおけるリーク電流低減 - Google Patents

Description

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本願は、２０１５年３月２３日に出願された、「ＣＵＲＲＥＮＴ ＬＥＡＫＡＧＥ ＲＥＤＵＣＴＩＯＮ ＩＮ ３Ｄ ＮＡＮＤ ＭＥＭＯＲＹ」と題する米国出願第１４／６６６，１４７号に基づく優先権を主張し、当該出願はこれにより、全ての目的のためにその全体が本明細書において参照として組み込まれる。

本開示の実施形態は概して集積回路（ＩＣ）分野に関し、より具体的には、３次元ＮＡＮＤメモリにおけるリーク電流低減に関連付けられた技術に関する。

メモリは電子システムにデータの記憶を提供する。フラッシュメモリは、様々なメモリタイプのうちの１つであり、現代のコンピュータ及びデバイスにおいて多数の用途がある。典型的なフラッシュメモリは、行及び列の形状で配置された多数の不揮発性メモリセルを含むメモリアレイを備えてよい。セルは通常、ブロックへとグループ化されてよい。ブロック内のセルの各々は、浮遊ゲートに電荷をためることによって、電気的にプログラムされてよい。電荷は、ブロック消去動作によって、浮遊ゲートから除去されてよい。データは、浮遊ゲートの電荷としてセルに格納されてよい。ＮＡＮＤメモリアレイは、フラッシュメモリの基本アーキテクチャを備えてよい。

近年は、３次元（３Ｄ）メモリなどの縦型メモリが開発されてきた。３Ｄフラッシュメモリ（例えば、３Ｄ ＮＡＮＤメモリアレイ）デバイスは、互いに重なり合うようにスタックされた[0]蓄電素子（メモリセル）の複数のストリングを含んでよい。ここで、各蓄電素子は、デバイスの複数の階層のうちの１つに対応している。各ストリングの蓄電素子は、周りに蓄電素子のストリングが形成されてよい半導体材料（例えばポリシリコン）の各ピラーにおいて形成されるものなどの、共通のチャネル領域を共有してよい。

別の次元において、複数のストリングの各群は、例えば、ワードライン（ＷＬ）として知られる複数のアクセスラインを共有するストリング群を備えてよい。複数のアクセスラインの各々は、各ストリングの複数の階層の各階層に対応する蓄電素子（メモリセル）を結合（例えば、電気的に、又はそうでなければ動作可能に接続）してよい。各蓄電素子が、２ビットの情報を格納可能なマルチレベルセルを備える場合、同一アクセスラインによって結合された（従って、同一階層に対応する）蓄電素子は、メモリページへと論理的にグループ化されてよい。

第３の次元において、複数のストリングの各群は、ビットライン（ＢＬ）として知られる対応するデータラインによって結合されたストリング群を備えてよい。３Ｄメモリは、メモリブロックへと分割されてよい。当該メモリブロックは、メモリセルを制御するよう、ピラーの各端部[0]の外側に設けられてよいドレイン側選択ゲート（以下、選択ゲートドレイン（ＳＧＤ））デバイスと、ソース側選択ゲート（選択ゲートソース（ＳＧＳ））デバイスとを介して選択可能な複数のメモリページを備える。３Ｄ ＮＡＮＤメモリアレイは、エッジにおいてＳＧＳ及びＳＧＤを有するフローティングボディピラーを利用してよい。

３Ｄ ＮＡＮＤメモリアレイの読み出し動作は、メモリアレイの特定のメモリ位置に格納されたデータのアクセスを備えてよい。メモリアレイの特定のブロックへの書き込み（プログラム）動作の前に、特定のブロックはまず、高電圧を印加することで消去されてよい。

プログラム動作は、選択されたメモリ位置に高電圧を慎重に印加することを要求することがあり、その後、データが適切にプログラムされたかを確認すべく、プログラムベリファイ動作が続く。更に、高電圧が使用されるので、フラッシュチップは、選択されていない（例えば、非選択の）メモリセルへの不用意なプログラミングに対して比較的耐性があるよう設計されてよい。通常、メモリセルは、そのソース端子及びドレイン端子を接地電位に保持しつつ、そのゲートに高電圧を印加することによってプログラムされてよい。

高電界は、メモリセルのチャネルの電子にゲート酸化物を越えさせ、浮遊ゲートに埋め込まれるようにし（ファウラー‐ノルドハイム（Ｆ‐Ｎ）トンネリングとして知られる）、それにより、メモリセルの有効閾値電圧を上げてよい。プログラミングは通常、ページ又はブロック単位で行われてよい。これは、同一ワードラインに接続されたブロック内の全てのメモリセルが、同時に書き込みデータ（例えば、ロジック"０"）でプログラムされるよう選択されてよいことを意味する。残りのメモリセルは、プログラミング中、選択されなくてよい（非選択であってよい）。メモリセルはプログラミング前、消去状態（論理"１"）で開始するので、論理"０"でプログラムされるメモリセルのみが、Ｆ‐Ｎトンネリングを増進するのに必要な高電界にさらされてよい。

プログラム動作中、メモリアレイのうちの少なくとも１つのメモリブロックが、プログラミングのために選択されてよく、一方、メモリアレイの他のブロックは非選択にされてよい。選択ブロックでは、メモリアレイに物理的に接続されているために、同一ワードライン上の全てのメモリセルは、同一の高電圧プログラミングレベルを受けることがある。結果的に、消去されたメモリセルは、それらの閾値電圧が意図せずにシフトされる可能性がある。消去状態からの変更が必要でないそれらのメモリセルが論理"０"状態にプログラムされることを防ぐべく、プログラム禁止スキームが使用されてよい。より具体的には、プログラム禁止スキームは、プログラムされるべきではないメモリセルの意図しないプログラミングが起こらないように、ピラー電位を上げるべく使用されてよい。ピラー電位は、プログラム禁止ピラーの電流チャネルを昇圧することによって上げられてよい。

しかしながら、ピラー電位の上昇が原因で、プログラム禁止ピラーの昇圧された電流チャネルにおいてリーク電流が生じることがある。それを防止すべく、メモリアレイの電流の共通のソース（ＳＲＣ）が有限な正電圧にバイアスされて、ピラーのゲート‐ソース間電圧が負にされてよい。その結果、プログラム禁止ピラーの昇圧されたチャネルからのリークが低減される。一方、ＳＲＣをバイアスすることで、非選択メモリブロックのピラーのリーク電流が増加する可能性があり、このことは、同様に、メモリアレイの動作電流を増加させる可能性がある。

添付図面と併せて以下の詳細な説明を読むことによって、実施形態が容易に理解されるであろう。本説明を容易にすべく、同様の参照番号は、同様の構造的要素を指定する。実施形態は、添付図面の図面において、例として示されるのであって、限定として示されるのではない。

本開示のいくつかの実施形態による、３Ｄメモリアレイを備える例示的なメモリデバイスである。 いくつかの実施形態による、図１のメモリデバイスでの使用に適した３Ｄメモリアレイの例示的な概略図である。 いくつかの実施形態による、アクセス動作（例えば、プログラムモード）中のメモリアレイの選択メモリブロック及び非選択メモリブロックの例示的なバイアス条件を有する表を示す。 いくつかの実施形態による、アクセス動作（例えば、読み出しモード）中のメモリアレイの選択メモリブロック及び非選択メモリブロックの例示的なバイアス条件を有する表を示す。 いくつかの実施形態による、メモリアレイのピラーにおける選択ゲートソースのゲート電圧の関数としてドレイン電流Ｉｄを示す例示的な図である。 いくつかの実施形態による、メモリアレイの選択ブロック及び非選択ブロックへのバイアス電圧の印加の例示的なブロック図である。 いくつかの実施形態による、リーク電流を低減すべく３Ｄメモリアレイをバイアスする方法のフロー図である。 いくつかの実施形態による、本開示のリーク電流低減技術を有するメモリアレイを含む例示的なコンピューティングデバイス８００を概略的に示す。

本開示の実施形態は、いくつかの実施形態による、リーク電流を低減すべくバイアス電圧が提供されてよいメモリアレイを備える装置のための技術及び構成を説明する。いくつかの実施形態において、装置は、少なくとも第１のブロック及び第２のブロックを有する３次元（３Ｄ）ＮＡＮＤメモリアレイと、当該３Ｄ ＮＡＮＤメモリアレイにアクセスすべく３Ｄ ＮＡＮＤメモリアレイと結合された回路構成部とを備えてよい。当該回路構成部は、第１のブロックを非選択にし、第２のブロックを選択し、３Ｄ ＮＡＮＤメモリアレイにおけるリーク電流を低減すべく、非選択にされた第１のブロックに第１のバイアス電圧を供給し、選択された第２のブロックに第２のバイアス電圧を供給する回路を含んでよい。第１のバイアス電圧は、第２のバイアス電圧とは異なっていてよい。

以下の説明においては、当業者が他の当業者に彼らの研究内容を伝えるのに通常使用する用語を用いて、例示的な実装の様々な態様が説明される。しかしながら、本開示の実施形態が、説明された態様の一部のみで実施されてよいことが当業者には明らかであろう。説明の目的で、例示的な実装の十分な理解を提供すべく、特定の数、材料、及び構成が記載される。しかしながら、本開示の実施形態が、それらの特定の細目なしに実施されてよいことは当業者には明らかであろう。他の例では、例示的な実装を曖昧にしないよう、周知の特徴は省略される、又は簡略化される。

以下の詳細な説明では、本明細書の一部を成す添付図面を参照する。当該図面では、全体を通して同様の番号は同様の部分を指定し、当該図面では、本開示の主題が実施されてよい実施形態が例として示されている。本開示の範囲から逸脱することなく、他の実施形態が利用されてよく、構造的又は論理的な変更が成されてよいことが理解されるべきである。従って、以下の詳細な説明は、限定的に解釈されるべきではなく、実施形態の範囲は、添付の特許請求の範囲及びその均等物によって定義される。

本開示において、「Ａ及び／又はＢ」という表現は、（Ａ）、（Ｂ）、（Ａ）又は（Ｂ）、又は（Ａ及びＢ）を意味する。本開示において、「Ａ、Ｂ、及び／又はＣ」という表現は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。

当該説明は、上／下、内／外、上方／下方、及び同様のものなどの視点に基づく説明を使用することがある。そのような説明は、単に考察を容易にすべく使用されるのであって、本明細書において説明された実施形態の適用を何れかの特定の方向性のものに制限するよう意図されてはいない。

当該説明は、「一実施形態において」又は「実施形態において」という表現を使用することがあり、これらは各々、同一又は異なる実施形態のうちの１又は複数を指すことがある。更に、本開示の実施形態に関して使用されるとき、用語「備える」、「含む」、「有する」、又は同様のものは同義である。

用語「〜と結合された」が、その派生語と共に本明細書において使用されることがある。「結合された」は、以下のうちの１又は複数を意味してよい。「結合された」は、２又は２より多い要素が、直接物理的又は電気的に接触していることを意味してよい。しかしながら、「結合された」はまた、２又は２より多い要素が、互いに間接的に接触するが、それでも依然として互いに協働又は相互作用することを意味してよく、他の１又は複数の要素が、互いに結合されるとされた要素間で結合又は接続されることを意味してよい。「直接結合された」という用語は、２つ以上の要素が直接接触していることを意味してよい。

図１は、いくつかの実施形態による、本開示のリーク電流低減技術を組み込んだ３Ｄメモリアレイを備える例示的な装置である。より具体的には、当該装置は、ライン（例えば、アクセスライン）１０４及びライン（例えば、データライン）１０５に沿って行及び列に配置されてよいスタックされたメモリセル１０３の面を有する３Ｄメモリアレイ１０２を有するメモリデバイス１００を備えてよい。メモリデバイス１００は、メモリセル１０３にアクセスするためにライン１０４を使用し、メモリセル１０３と情報を交換するためにライン１０５を使用してよい。行アクセス回路１０８及び列アクセス回路１０９は、アドレスレジスタ１１２に応答して、ライン１１０上、ライン１１１上、又はその両方のライン上の行アドレス信号及び列アドレス信号に基づいてメモリセル１０３にアクセスしてよい。データ入出力回路１１４は、メモリセル１０３とライン１１０との間でデータを交換するよう構成されてよい。

制御回路１１６を含む回路構成部は、ライン１１０及びライン１１１上に存在する信号に基づいて、デバイス１００の動作を制御してよい。メモリデバイス１００の外部のデバイス（例えば、プロセッサ又はメモリコントローラ）は、ライン１１０上、ライン１１１上、又はその両方のライン上の信号の種々の組み合わせを使用して、種々のコマンド（例えば、読み出しコマンド、書き込みコマンド、又は消去コマンド）をメモリデバイス１００に送信してよい。制御回路１１６は、コマンドに応答して、メモリセル１０３から情報を読み出すための読み出し動作、及び、情報をメモリセル１０３に格納（例えば、プログラム）するための書き込み（例えば、プログラミング）動作などの、（複数の）メモリセルにアクセスするメモリ動作を実行してよい。制御回路１１６はまた、メモリセル１０３の一部又は全部から情報をクリアするための消去動作を実行してよい。様々な動作中、制御回路１１６は、様々なメモリブロック（メモリセル群）が選択又は非選択にされるようにしてよい。

メモリデバイス１００は、電源電圧Ｖｃｃ及びＶｓｓを含む電源電圧を受けてよい。電源電圧Ｖｓｓは、（例えば、ほぼゼロボルトの値を有する）接地電位で動作してよい。電源電圧Ｖｃｃは、バッテリ又は交流‐直流（ＡＣ‐ＤＣ）コンバータ回路などの外部電源からメモリデバイス１００に供給される外部電圧を含んでよい。更に、メモリデバイス１００は、電圧発生器１０７を含んでよい。制御回路１１６（又は、その一部）は、メモリデバイス１００のメモリ動作中に使用するための種々の電圧を電圧発生器１０７に生成させるよう構成されてよい。例えば、電圧発生器１０７で発生した電圧は、メモリセル１０３にアクセスすべく、読み出し動作又は書き込み動作中にライン１０４に印加されてよい。電圧発生器１０７及び制御回路１１６（又は、それらの一部）は別々に又は合わせて、メモリデバイス１００のコンポーネント（例えば、ライン１０４）に、本開示の様々な実施形態によるバイアス電圧を含む種々の電圧の印加をもたらすモジュールと称されてよい。実施形態において、制御回路１１６及び電圧発生器１０７は、（例えば、以下で説明されるバイアス電圧Ｖｂを供給することによって、）メモリ動作中に協働して非選択メモリブロックのリーク電流を低減するよう、本開示のリーク電流低減技術が組み込まれてよい。このことは、図２〜図７を参照して、以下でより詳しく説明される。

メモリデバイス１００は、不揮発性メモリデバイスを含んでよく、メモリセル１０３は、不揮発性メモリセルを含んでよい。これにより、メモリデバイス１００から電力（例えば、Ｖｃｃ、Ｖｓｓ、又はその両方）が断たれたとき、メモリセル１０３はそれに格納された情報を保持し得る。メモリセル１０３の各々は、１ビットの端数の値、単一のビットの値、又は、２ビット、３ビット、４ビット、若しくは別のビット数などの複数のビットの値を表す情報を格納するようプログラムされてよい。

メモリデバイス１００は、ＮＡＮＤフラッシュメモリデバイス若しくはＮＯＲフラッシュメモリデバイスなどのフラッシュメモリデバイス、又は、別の種類のメモリデバイスであってよい。メモリデバイス１００は、メモリセル１０３が、同一のデバイスにおいて複数のレベルに物理的に位置してよいメモリアレイを含んでよい。これにより、メモリデバイス１００の基板（例えば、半導体基板）の上で、メモリセル１０３のいくつかが、他のいくつかのメモリセル１０３の上に複数のレベルにスタックされ、ピラーが形成されてよい。当業者ならば、メモリデバイス１００が、他の要素を含んでよいことを認識しているだろう。それらの要素のうちのいくつかは、本明細書において説明される例示的な実施形態を曖昧にしないよう、図１においては示されていない。

図２は、いくつかの実施形態による、メモリデバイス１００での使用に適した３Ｄメモリアレイ２０２を有するメモリデバイス２００を備える装置の例示的な概略図である。メモリデバイス２００は、メモリデバイス１００の３Ｄメモリアレイ１０２の一部を形成するなど、図１のメモリデバイス１００と関連付けられてよい。メモリデバイス２００は、対応する信号ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３を伝えてよいライン（例えばワードライン）２５０、２５１、２５２、及び２５３を含んでよく、メモリデバイス２００のアクセスラインの少なくとも一部分を形成してよい。ライン２５０、２５１、２５２、及び２５３は、図１のライン１０４に対応していてよい。メモリデバイス２００は、信号ＢＬ０、ＢＬ１、及びＢＬ２をそれぞれ伝えるデータライン（ビットライン）２７０、２７１、及び２７２を含んでよい。ビットライン２７０、２７１、及び２７２は、図１のライン１０５に対応していてよい。

４本のライン（アクセスライン又はワードライン）２５０、２５１、２５２、及び２５３と、３本のビットライン２７０、２７１、及び２７２とが、単に説明例として図２に示されている。これらのラインの数は異なってよい。メモリデバイス２００は、メモリセル２１０、２１１、２１２、及び２１３と、トランジスタ２６１から２６８とを含んでよい。これらのメモリセル２１０、２１１、２１２、及び２１３と、トランジスタ２６１から２６８とは、メモリセルストリング（ピラー）２３１、２３２、及び２３３などのメモリセルストリングに配置されてよい。簡潔にするために、図２では、メモリセルストリング（ピラー）のうち３つのみがラベルを付けられている（２３１、２３２、及び２３３）。図２に示されたメモリアレイ２０２は、１２本のメモリセルストリングを含み、各メモリセルストリング（ピラー）に４つのメモリセル２１０、２１１、２１２、及び２１３を含む。

要約すれば、図２に示された例示的なメモリアレイ２０２は、例示の目的で提供されているのであって、本開示に限定しているのではない。当業者ならば、アクセスラインの数、メモリセルストリング（ピラー）の数、及び、各メモリセルストリング内のメモリセルの数は異なってよいことを理解するであろう。

メモリセル２１０、２１１、２１２、及び２１３は、メモリデバイス２００の複数のレベルに物理的に位置してよく、これにより、同一のメモリセルストリング内のメモリセル２１０、２１１、２１２、及び２１３は、メモリデバイス２００の複数のレベルに互いに重なり合うようにスタックされ、ピラーが形成されてよい。図２に示されるように、トランジスタ２６１から２６８は、書き込み動作などのメモリ動作中、メモリセルストリングをそれらの各ビットライン２７０、２７１、及び２７２、並びにライン２９９に結合するよう、示されるような対応するラインを介して供給される対応する信号ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３と、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３とによって制御され（例えばオンにされ、又は、オフにされ）てよい。いくつかの実施形態では、所望のメモリアレイ２０２の構成に応じて、信号ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３を伝えるラインは、示されるように、共通のＳＧＳライン２８０を介して接続されてよい。

ライン２９９は、メモリデバイス２００の共通のソースラインを含んでよく、信号ＳＬなどの信号を伝えてよい。書き込み動作などのメモリ動作では、メモリセル２１０、２１１、２１２、及び２１３の中の１又は複数の選択されたメモリセルに情報を格納すべく、メモリセル２１０、２１１、２１２、及び２１３に選択的にアクセスするよう、種々の電圧がライン２５０、２５１、２５２、及び２５３に印加されてよい。例えば、書き込み動作では、メモリセルストリング２３１の（破線の円内に示された）メモリセル２１２に情報を格納すべく、メモリデバイス２００は、メモリセル２１２を選択してよい。本例において、メモリデバイス２００は、ある電圧をライン２５２に印加してよく、他の電圧をライン２５０、２５１、及び２５３に印加してよい。ライン２５０、２５１、及び２５３における電圧は、同一又は異なる値を有してよい。メモリデバイス２００は、メモリデバイスを含み、図３から図７を参照して以下で説明されるメモリデバイスおよびメモリ動作と同様又は同一のメモリ動作（例えば、書き込み動作）を使用して動作してよい。例えば、書き込み動作中にライン２５０、２５１、２５２、及び２５３に印加される種々の電圧は、図３から図７を参照して以下で説明されるメモリデバイスの書き込み動作中に使用される電圧と同様又は同一であってよい。

実施形態において、メモリアレイ２０２は、例えばＮＡＮＤダイなどのダイに配置された１又は複数のメモリブロックを備えてよい。メモリブロックは、技術的要請に応じて、種々のメモリ容量を有してよい。簡潔にするために、図２に示されたメモリアレイ２０２は、ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３によってそれぞれ規定される４つのサブブロックを含むメモリブロックを示している。メモリアレイがプログラミング（又はデータ読み出し）のためにアクセスされるべき場合などの動作中、メモリブロックが（例えば、プログラミングのために）選択、又は非選択にされて、他の（複数の）ブロックがプログラムされている間にプログラムすることを避けてよい。従って、複数のメモリブロックを有するメモリアレイにおいて、少なくとも１つのブロックがアクセスのために（例えば、プログラムモード又は読み出しモードのために）選択されてよく、一方で、他のブロックは、アクセスを避けるべく非選択にされてよい。メモリブロックの選択及び非選択は、特定の電圧値を各ワードライン及びＳＧＳラインに印加することによって達成されてよい。

図３は、いくつかの実施形態による、アクセス動作（例えば、プログラムモード）中のメモリアレイの選択メモリブロック及び非選択メモリブロックの例示的なバイアス条件を有する表を示す。図３の表３０２及び３０４に提供された電圧値Ｖ１、Ｖ２、Ｖ３、Ｖ４、及びＶ５は、例示の目的のためだけに示されており、リーク電流を低減すべくメモリアレイの選択ブロック及び非選択ブロックをバイアスするほんの一例を示しているに過ぎない。

表３０２は、プログラミング中の選択ブロックのバイアス条件を示す。プログラム動作は、Ｔ１〜Ｔ６として６つのシーケンスに分割される。ＢＬ（"０"又は"１"）は、そのプログラムデータが"０"又は"１"であるＢＬを表す。ＢＬは、"０"データの場合接地され、"１"の場合、２Ｖなどのある一定の電圧でバイアスされる。選択ＷＬがＷＬ０である場合、ＷＬ１〜ＷＬ３などのその他のＷＬは非選択にされる。ＷＬ０は、Ｔ２において２Ｖ、Ｔ３において１０Ｖ、Ｔ４において２０Ｖ、Ｔ５において１９Ｖ、及びＴ６において０Ｖにバイアスされる。ＷＬ１〜ＷＬ３は、Ｔ２において２Ｖ、Ｔ３〜Ｔ５において１０Ｖ、及びＴ６において０Ｖにバイアスされる。ＳＧＤ０が選択された場合、ＳＧＤ１〜ＳＧＤ３などのその他のＳＧＤは非選択にされる。従って、ＢＬ電圧及びＳＧＤ電圧の組み合わせにおいて４つの場合が存在し得る：（１）ＢＬ（"０"）かつＳＧＤ０（電圧Ｖ２）、（２）ＢＬ（"０"）かつＳＧＤ１〜ＳＧＤ３（電圧Ｖ１）、（３）ＢＬ（"１"）かつＳＧＤ０（Ｖ２）、及び（４）ＢＬ（"１"）かつＳＧＤ１〜ＳＧＤ３（Ｖ１）。各組み合わせの詳細は次のように説明される。

ＢＬ（"０"）及びＳＧＤ０と結合されるピラーの電位は、Ｔ３〜Ｔ５において０Ｖを保つ。選択されたセルは、Ｆ‐Ｎトンネリング現象によって、２０ＶのＷＬ０と０ＶのＶピラーとでプログラムされる。

ＢＬ（"０"）及びＳＧＤ１〜ＳＧＤ３と結合されたピラーの電位は、ＳＧＤトランジスタの閾値電圧が１Ｖの場合、Ｔ２において１Ｖに上がり、ＳＧＤトランジスタが０ＶのＳＧＤ１〜ＳＧＤ３でカットオフされるチャネル昇圧によってＴ３〜Ｔ５においては８Ｖに上がる。

ＢＬ（"１"）及びＳＧＤ０と結合されたピラーの電位は、ＳＧＤトランジスタの閾値電圧が１Ｖの場合、Ｔ２において１Ｖに上がり、ＳＧＤトランジスタが２ＶのＶ＿ＢＬ及び２ＶのＳＧＤ０でカットオフされるチャネル昇圧によってＴ３〜Ｔ５においては８Ｖに上がる。

ＢＬ（"１"）及びＳＧＤ１〜ＳＧＤ３と結合されたピラーの電位は、ＳＧＤトランジスタの閾値電圧が１Ｖの場合、Ｔ２において１Ｖに上がり、ＳＧＤトランジスタが０ＶのＳＧＤ１〜ＳＧＤ３でカットオフされるチャネル昇圧によってＴ３〜Ｔ５においては８Ｖに上がる。

表３０４は、プログラミング中の非選択ブロックのバイアス条件を示す。ＷＬ０〜ＷＬ３は、Ｔ１〜Ｔ６の全期間においてフローティングのままにされる。ＳＧＤ０〜ＳＧＤ３及びＳＧＳ０〜ＳＧＳ３は、それぞれＶ４及びＶ５などのある一定の電圧にバイアスされてよい。ここで、例として、両方について０．５Ｖが指定される。実施形態において、Ｖ４は、Ｖ５とは異なっていてよい。

図４は、いくつかの実施形態による、アクセス動作（例えば、読み出しモード）中のメモリアレイの選択メモリブロック及び非選択メモリブロックの例示的なバイアス条件を有する表を示す。表４０２は、選択ブロックにおけるバイアス条件を示し、表４０４は、非選択ブロックにおけるバイアス条件を示す。示された例において、セルデータは、セルＶｔが＜１Ｖの場合"１"であり、セルＶｔが＞１Ｖの場合"０"である。選択されたＷＬ０に２Ｖを印加し、ＳＲＣに１Ｖを印加することによって、選択されたピラーを電流が流れるかどうかが判断されてよい。ＢＬを介した有限の電流が検出された場合、データは"１"と認識されてよく、そうでなければ、データは"０"と認識されてよい。非選択サブブロックを介したリーク電流を最小限に抑えるべく、選択サブブロックのＳＧＤ及びＳＧＳに電圧Ｖ６及びＶ７が、それぞれ例えば１Ｖ及び０．５Ｖで印加されてよい。また、電圧Ｖ８及びＶ９は、非選択ブロックのＳＧＤ及びＳＧＳに印加されてよい。実施形態において、Ｖ６は、Ｖ７とは異なっていてよく、Ｖ８は、Ｖ９とは異なっていてよい。

図５は、いくつかの実施形態による、メモリアレイのピラーにおけるＳＧＳのゲート電圧Ｖｇの関数としてドレイン電流Ｉｄを示す例示的な図である。示されるように、Ｖｇのゼロ値において有限の、ゼロではないＩｄが存在し得、ＧＩＤＬ電流を表している。ＧＩＤＬの値は、メモリ製造条件、周辺温度、及び同様のものなどの様々な要因に依存し得る。Ｖｂは、ＧＩＤＬ電流が最小になり得る電圧値を表す。Ｖｂの値は、メモリアレイに関連付けられた製造段階又は研究開発段階において決定されてよい。ＳＧＤは図３と同様のＶｇ‐Ｉｄ曲線を有すが、最小のＩｄを有するよう、異なるＶｇを有してよい。

図３の表３０４を参照すると、実施形態において、非選択ブロックのＳＧＳ０〜ＳＧＳ３及びＳＧＤ０〜ＳＧＤ３は、ＧＩＤＬ電流を最小限に抑えるべく、電圧値Ｖｂにバイアスされてよい。例えば、ＳＧＤ０，...，ＳＧＤ３は、電圧値Ｖ４にバイアスされてよく、ＳＧＳ０〜ＳＧＳ３は、電圧値Ｖ５にバイアスされてよく、Ｖｂに実質的に等しいピラーバイアスが供給される。実施形態において、Ｖ４はＶ５と等しくてよい。他の実施形態では、Ｖ４及びＶ５は異なっていてよい。プリチャージしないのが原因で非選択ブロックのピラー電位が０Ｖほどの低さであると仮定すると、共通のソースラインＳＬは、実質的にＳＧＳのドレインの役割を果たしてよい。従って、例えば、ＳＧＳ＝０Ｖであり、かつＳＲＣ＝２Ｖである場合、ゲート誘起ドレインリーク（ＧＩＤＬ）電流が存在し得る。ＧＩＤＬ電流は、ＳＬ電圧が上がるにつれて増加し得る。同様に、非選択ブロックのＳＧＤがＢＬ（"１"）と接続されている場合、当該ＢＬは、実質的にＳＧＤのドレインの役割を果たしてよい。従って、例えば、ＳＧＤ＝０ＶかつＢＬ（"１"）＝２Ｖである場合、ゲート誘起ドレインリーク（ＧＩＤＬ）電流が存在し得る。ＧＩＤＬ電流は、ＢＬ電圧が上がるにつれて増加し得る。更に、メモリアレイに複数の非選択ブロックがある場合、非選択ブロックの各ピラーにおける比較的小さいＧＩＤＬ値（例えば、１ｐＡ）でさえ、メモリアレイの動作電流ＩＣＣの大幅な増加に寄与し得る。例えば、メモリアレイの１０２３個の非選択ブロックの場合、合計のＩＣＣは約１０ｍＡに達し得る。メモリアレイによって消費される電力は、ＩＣＣの増加に対応して増加することがあり、それは望ましくないであろう。非選択ブロックのＳＧＤも同じ状況であり得る。

メモリアレイ内の選択ブロック及び非選択ブロックのバイアス要件は異なっていてよい。選択ブロックのＳＧＳは、ピラーからＳＲＣへの十分低いリーク電流を有してよい。一方、非選択ブロックのＳＧＳは、ＳＲＣからピラーへの十分低いリーク電流を有してよい。換言すると、選択ブロックのリーク電流の方向は、非選択ブロックのそれとは反対であってよい。加えて、ＳＲＣ及びＷＬ０のエッジにおけるＳＧＳのドーピングプロファイルは、ＢＬ及びＷＬ３のエッジにおけるＳＧＤのドーピングプロファイルと同様に異なっていてよい。従って、選択ブロック及び非選択ブロックのＳＧＳにおける異なるバイアス電圧が、各ブロックにおける各リーク電流を最小限に抑え得る。同様に、選択ブロック及び非選択ブロックのＳＧＤにおける異なるバイアス電圧は、リーク電流を最小限に抑えるべく異なっていてよい。

要約すれば、図３及び図４に示されるように、メモリアレイの選択ブロックの選択サブブロックのＳＧＤのバイアス電圧値は、非選択ブロックのＳＧＤラインのバイアス電圧値とは異なっていてよい。更に、非選択ブロックのＳＧＳのバイアス電圧値は、選択ブロックのＳＧＳのバイアス電圧値とは異なっていてよい。

図６は、いくつかの実施形態による、メモリアレイの選択ブロック及び非選択ブロックへのバイアス電圧の印加の例示的なブロック図である。当該ブロック図は、メモリアレイ２０２などの、メモリアレイ（図示せず）の選択ブロック（例えばブロックｎ）６０２及び非選択ブロック（例えばブロックｍ）６０４を示す。例えば、電圧発生器１０７及び制御回路１１６を備える電力管理ユニットなどの図１を参照して説明された回路構成部によって、ブロック６０２、６０４にバイアス電圧Ｖ１〜Ｖ５が供給されてよい。より具体的には、バイアス電圧Ｖ１〜Ｖ５は、当業者に知られた回路によって供給されてよい。簡潔にするために、図６では、回路構成部の断片６０８及び６１０のみが示されている。

例えば、ブロックを選択するために、ストリングドライバが、論理ハイレベルＨで信号Ｂｌｋｓｅｌを供給してよく、それがＳＧＳラインに印加されてよく、論理ローレベルＬで信号Ｂｌｋｓｅｌｂを供給してよく、それがワードラインに印加されてよい。ブロックを非選択にするために、信号Ｂｌｋｓｅｌ及び信号Ｂｌｋｓｅｌｂのレベルが逆にされてよい。例えば、ＢｌｋｓｅｌがＬに等しくてよく、ＢｌｋｓｅｌｂがＨに等しくてよい。その結果、ブロック６０２及びブロック６０４は、パストランジスタ６２０及び６２２及び６２４、並びに６２６及び６２８及び６３０を介して、対応する信号レベルＢｌｋｓｅｌｂ（ｎ）＝ＬかつＢｌｋｓｅｌ（ｎ）＝Ｈ、及びＢｌｋｓｅｌｂ（ｍ）＝ＨかつＢｌｋｓｅｌ（ｍ）＝Ｌをそれぞれ印加することによって選択及び非選択にされてよい。更に、選択ブロック６０２のグローバルラインＧＳＧＤ及びＧＳＧＳを介して、Ｖ１、Ｖ２、及びＶ３がそれぞれ印加されてよい。図６に示されるように、ラインＳＧＤ＿非選択及びＳＧＳ＿非選択を介して、Ｖ４及びＶ５がそれぞれ印加されてよい。

Ｖ１〜Ｖ９の電圧は、十分低いリーク電流を有すよう、ＳＧＳ又はＳＧＤを強くオンにし得ない電圧より低くてよい。リーク電流に対する最小のＶｇは、名目上Ｖｔ＿ＳＧＤより低く、０Ｖよりも高いので、Ｖ１、Ｖ４、Ｖ６、及びＶ８は、Ｖｔ＿ＳＧＤより低い電圧で設定されてよいことが推奨される。同様に、リーク電流に対する最小のＶｇは、名目上Ｖｔ＿ＳＧＳより低く、０Ｖよりも高いので、Ｖ３、Ｖ５、Ｖ７、及びＶ９は、Ｖｔ＿ＳＧＳより低い電圧で設定されてよいことが推奨される。結果的に、それらの電圧値は、次のように、条件１から条件６の何れかによって指定されてよい。

条件（１）：０Ｖ≦Ｖ１≦Ｖ＿ＢＬ（"１"）かつ０Ｖ≦Ｖ４≦Ｖ＿ＢＬ（"１"）かつ０Ｖ≦Ｖ６≦Ｖ＿ＢＬ（"１"）かつ０Ｖ≦Ｖ８≦Ｖ＿ＢＬ（"１"）かつ０Ｖ≦Ｖ３≦Ｖ＿ＳＲＣかつ０Ｖ≦Ｖ５≦Ｖ＿ＳＲＣかつ０Ｖ≦Ｖ７≦Ｖ＿ＳＲＣかつ０Ｖ≦Ｖ９≦Ｖ＿ＳＲＣ。ここで、Ｖ＿ＳＲＣ及びＶ＿ＢＬ（"１"）はそれぞれ、プログラム中の"１"‐プログラムのためのＳＲＣ及びＢＬにおける電圧である。

条件（２）：条件１かつＶ１〜Ｖ９のうちの少なくとも１つが０Ｖに等しくない。

条件（３）：０Ｖ≦Ｖ１≦Ｖｔ＿ＳＧＤかつ０Ｖ≦Ｖ４≦Ｖｔ＿ＳＧＤかつ０Ｖ≦Ｖ６≦Ｖｔ＿ＳＧＤかつ０Ｖ≦Ｖ８≦Ｖｔ＿ＳＧＤかつ０Ｖ≦Ｖ３≦Ｖｔ＿ＳＧＳかつ０Ｖ≦Ｖ５≦Ｖｔ＿ＳＧＳかつ０Ｖ≦Ｖ７≦Ｖｔ＿ＳＧＳかつ０Ｖ≦Ｖ９≦Ｖｔ＿ＳＧＳ。ここで、Ｖｔ＿ＳＧＳ、Ｖｔ＿ＳＧＤはそれぞれ、ＳＧＳ及びＳＧＤの閾値電圧である。

条件（４）：条件３かつＶ１〜Ｖ９のうちの少なくとも１つが０Ｖに等しくない。

条件（５）：条件１又は条件２又は条件３又は条件４であって、Ｖ１〜Ｖ９のうちの少なくとも１つが温度に依存する。

条件（６）：条件５であって、温度係数は負である。条件６は、リーク電流に対する最小のＶｇが顕著な温度依存性を有する場合、有効であり得る。

図７は、いくつかの実施形態による、リーク電流を低減すべく３Ｄメモリアレイをバイアスする方法のフロー図である。方法７００は、いくつかの実施形態において、図３〜図６に関連して説明された動作に適合し得る。

ブロック７０２において、方法７００は、３次元（３Ｄ）ＮＡＮＤメモリアレイの少なくとも第１のブロックを非選択にする段階を含んでよい。

ブロック７０４において、方法７００は更に、３Ｄ ＮＡＮＤメモリアレイの少なくとも第２のブロックを選択する段階を含んでよい。第２のブロックを選択する段階は更に、選択された第２のブロックにおいて、少なくとも１つのサブブロックを選択し、残りのサブブロックを非選択にする段階を含んでよい。

ブロック７０６において、方法７００は更に、非選択にされた第１のブロックに第１のバイアス電圧を供給する段階（又は供給されるようにする段階）を含んでよい。これは更に、非選択にされた第１のブロックの複数のＳＧＤラインに第１の電圧値を供給し、非選択にされた第１のブロックのＳＧＳラインに第３の電圧値を供給する段階を含んでよい。

ブロック７０８において、方法７００は更に、３Ｄ ＮＡＮＤメモリアレイにおけるリーク電流を低減すべく、選択された第２のブロックに第２のバイアス電圧を供給する段階（又は供給されるようにする段階）を含んでよい。これは更に、選択された第２のブロックの選択されたサブブロックのＳＧＤラインに第２の電圧値を供給し、選択された第２のブロックのＳＧＳラインに第４の電圧値を供給する段階を含んでよい。

方法７００の様々な動作が、特許請求の範囲に記載の主題を理解する上で最も有用な態様で、複数の別個の動作として説明されている。しかしながら、説明の順序は、これらの動作が必ず順序に依存するものと示唆していると解釈されるべきではない。方法７００に関連付けられた動作の順序は異なっていてよい、及び／又は、本開示による他の動作を含んでよいことが理解されるであろう。

本明細書において説明されるメモリアレイ及び方法は、望みどおりに構成するよう任意の適切なハードウェア及び／又はソフトウェアを使用して、システムに実装されてよい。

図８は、いくつかの実施形態による、本開示のリーク電流低減技術を有するメモリアレイを含む例示的なコンピューティングデバイス８００を概略的に示す。コンピューティングデバイス８００は、１又は複数のプロセッサ８０４に結合されたシステム制御ロジック８０８と、メモリアレイを有するメモリデバイス８１２と、１又は複数の通信インタフェース８１６と、入出力（Ｉ／Ｏ）デバイス８２０とを含んでよい。

メモリデバイス８１２は、図３〜図７を参照して説明されたように、メモリブロックが動作中にバイアスされるメモリデバイス１００を含んでよい不揮発性のコンピュータ記憶チップであってよい。メモリアレイに加えて、メモリデバイス８１２は、メモリデバイス１００が中に配置されるパッケージ、ドライバ回路（例えば、ドライバ）、メモリデバイス８１２をコンピューティングデバイス８００の他のコンポーネントと電気的に結合するための入出力接続等を含んでよい。メモリデバイス８１２は、コンピューティングデバイス８００と取り外し可能に、又は取り外せないように結合されるよう構成されてよい。

（複数の）通信インタフェース８１６は、１又は複数のネットワークを通じて、及び／又は任意の他の適切なデバイスと通信すべく、コンピューティングデバイス８００のためのインタフェースを提供してよい。（複数の）通信インタフェース８１６は、任意の適切なハードウェア及び／又はファームウェアを含んでよい。一実施形態の（複数の）通信インタフェース８１６は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、及び／又は無線モデムを含んでよい。無線通信の場合、一実施形態の（複数の）通信インタフェース８１６は、コンピューティングデバイス８００を無線ネットワークと通信可能に結合すべく、１又は複数のアンテナを使用してよい。

一実施形態では、（複数の）プロセッサ８０４のうちの少なくとも１つが、システム制御ロジック８０８の１又は複数のコントローラのロジックと一緒にパッケージ化されてよい。一実施形態では、システムインパッケージ（ＳＩＰ）を形成すべく、（複数の）プロセッサ８０４のうちの少なくとも１つが、システム制御ロジック８０８の１又は複数のコントローラのロジックと一緒にパッケージ化されてよい。一実施形態では、（複数の）プロセッサ８０４のうちの少なくとも１つが、システム制御ロジック８０８の１又は複数のコントローラのロジックと同一のダイ上で統合されてよい。一実施形態では、システムオンチップ（ＳｏＣ）を形成すべく、（複数の）プロセッサ８０４のうちの少なくとも１つが、システム制御ロジック８０８の１又は複数のコントローラのロジックと同一のダイ上で統合されてよい。

一実施形態のシステム制御ロジック８０８は、（複数の）プロセッサ８０４のうちの少なくとも１つに、及び／又は、システム制御ロジック８０８と通信する任意の適切なデバイス若しくはコンポーネントに任意の適切なインタフェースを提供すべく、任意の適切なインタフェースコントローラを含んでよい。システム制御ロジック８０８は、コンピューティングデバイス８００の様々なコンポーネントに、及び／又は、当該様々なコンポーネントから、データを移動させてよい。

一実施形態のシステム制御ロジック８０８は、メモリデバイス８１２にインタフェースを提供して様々なメモリアクセス動作を制御すべく、メモリコントローラ８２４を含んでよい。メモリコントローラ８２４は、メモリデバイス８１２のアクセスを制御するよう具体的に構成されてよい制御ロジック８２８を含んでよい。

様々な実施形態において、Ｉ／Ｏデバイス８２０は、コンピューティングデバイス８００とのユーザインタラクションを可能にするよう設計されたユーザインタフェース、コンピューティングデバイス８００とのペリフェラルコンポーネントインタラクションを可能にするよう設計されたペリフェラルコンポーネントインタフェース、及び／又は、コンピューティングデバイス８００に関連する環境条件及び／又は位置情報を決定するよう設計されたセンサを含んでよい。様々な実施形態において、ユーザインタフェースは、限定はされないが、例えば、液晶ディスプレイ、タッチスクリーンディスプレイ等といったディスプレイ、スピーカ、マイク、画像及び／又はビデオを取り込むための１又は複数のデジタルカメラ、フラッシュライト（例えば、発光ダイオードフラッシュ）、及びキーボードを含み得る。様々な実施形態において、ペリフェラルコンポーネントインタフェースは、限定はされないが、不揮発性メモリポート、オーディオジャック、及び電源インタフェースを含んでよい。様々な実施形態において、センサは、限定はされないが、ジャイロセンサ、加速度計、近接センサ、周辺光センサ、及び測位ユニットを含んでよい。測位ユニットは、更に／代替的に、例えば、グローバルポジショニングシステム（ＧＰＳ）衛星といった測位ネットワークのコンポーネントと通信するよう、（複数の）通信インタフェース８１６の一部であってよい、又は、（複数の）通信インタフェース８１６と情報をやり取りしてよい。

様々な実施形態において、コンピューティングデバイス８００は、限定はされないが、ラップトップコンピューティングデバイス、タブレットコンピューティングデバイス、ネットブック、スマートフォンなどのモバイルコンピューティングデバイス、デスクトップコンピューティングデバイス、ワークステーション、サーバ等であってよい。コンピューティングデバイス８００は、コンポーネント数を増減させてよく、及び／又は、アーキテクチャを変更してよい。更なる実装において、コンピューティングデバイス８００は、データを処理する任意の他の電子デバイスであってよい。

様々な実施形態に従って、本開示はいくつかの例を記載する。

例１は装置である。当該装置は、少なくとも第１のブロック及び第２のブロックを有するメモリアレイと、メモリアレイにアクセスすべくメモリアレイと結合された回路構成部とを備え、当該回路構成部は、第１のブロックを非選択にし、第２のブロックを選択し、メモリアレイにおけるリーク電流を低減すべく、非選択にされた第１のブロックに第１のバイアス電圧を供給し、選択された第２のブロックに第２のバイアス電圧を供給する回路を含み、第１のバイアス電圧は第２のバイアス電圧とは異なる。

例２は例１の主題を含んでよく、回路構成部は更に、選択された第２のブロックにおいて、少なくとも１つのサブブロックを選択し、残りのサブブロックを非選択にする回路を含み、非選択にされた第１のブロックに第１のバイアス電圧を供給する回路は、非選択にされた第１のブロックの複数の選択ゲートドレイン（ＳＧＤ）ラインに第１の電圧値を供給し、選択された第２のブロックに第２のバイアス電圧を供給する回路は、選択された第２のブロックの選択されたサブブロックのＳＧＤラインに第２の電圧値を供給する。

例３は例２の主題を含んでよく、第１の電圧値は、第２の電圧値とは異なる。

例４は例２の主題を含んでよく、非選択にされた第１のブロックに第１のバイアス電圧を供給する回路は更に、非選択にされた第１のブロックの選択ゲートソース（ＳＧＳ）ラインに第３の電圧値を供給し、選択された第２のブロックに第２のバイアス電圧を供給する回路は更に、選択された第２のブロックのＳＧＳラインに第４の電圧値を供給する。

例５は例４の主題を含んでよく、第３の電圧値は、第４の電圧値とは異なる。

例６は例４の主題を含んでよく、回路構成部は更に、選択された第２のブロックの非選択の残りのサブブロックに第５の電圧値を供給する。

例７は例６の主題を含んでよく、第５の電圧値は約０Ｖを含む。

例８は例７の主題を含んでよく、メモリアレイは共通のソースラインを含み、回路構成部は、共通のソースラインに第６の電圧値を供給して、メモリのプログラム禁止ピラーの昇圧されたチャネルのリーク電流を低減する。

例９は、例１の主題を含んでよく、回路構成部は、第１の電圧及び第２の電圧を供給すべく、メモリアレイのブロックに関連付けられたＳＧＳライン及びＳＧＤラインのそれぞれとパストランジスタを介して電気的に結合された少なくとも２本の選択ラインを含む。

例１０は例１の主題を含んでよく、回路構成部は、プログラムモード又は読み出しモードのうちの選択された１つのモードでメモリアレイにアクセスする。

例１１は、例１から例１０の何れかの主題を含んでよく、リーク電流は、ゲート誘起ドレインリーク（ＧＩＤＬ）を含む。

例１２は例１１の主題を含んでよく、第１の電圧は、メモリアレイと関連付けられたＧＩＤＬの最小値に対応する。

例１３は例１１の主題を含んでよく、装置は集積回路を備え、メモリアレイは、３次元（３Ｄ）メモリアレイを備える。

例１４はメモリアレイである。当該メモリアレイは、少なくとも第１のメモリブロック及び第２のメモリブロックと、少なくとも第１のメモリブロック及び第２のメモリブロックにアクセスすべく、少なくとも第１のメモリブロック及び第２のメモリブロックと結合された回路構成部とを備え当該回路構成部は、第１のブロックを非選択にし、第２のブロックを選択し、メモリアレイにおけるリーク電流を低減すべく、非選択にされた第１のブロックに第１のバイアス電圧を供給し、選択された第２のブロックに第２のバイアス電圧を供給する回路を含み、第１のバイアス電圧は第２のバイアス電圧とは異なる。

例１５は例１４の主題を含んでよく、回路構成部は更に、選択された第２のブロックにおいて、少なくとも１つのサブブロックを選択し、残りのサブブロックを非選択にする回路を含み、非選択にされた第１のブロックに第１のバイアス電圧を供給する回路は、非選択にされた第１のブロックの選択ゲートドレイン（ＳＧＤ）ラインに第１の電圧値を供給し、選択された第２のブロックに第２のバイアス電圧を供給する回路は、選択された第２のブロックの選択されたサブブロックのＳＧＤラインに第２の電圧値を供給する。

例１６は例１５の主題を含んでよく、非選択にされた第１のブロックに第１のバイアス電圧を供給する回路は更に、非選択にされた第１のブロックの選択ゲートソース（ＳＧＳ）ラインに第３の電圧値を供給し、選択された第２のブロックに第２のバイアス電圧を供給する回路は更に、選択された第２のブロックのＳＧＳラインに第４の電圧値を供給する。

例１７は方法である。当該方法は、メモリアレイの少なくとも第１のブロックを制御回路によって非選択にする段階と、メモリアレイの少なくとも第２のブロックを制御回路によって選択する段階と、非選択にされた第１のブロックに第１のバイアス電圧が制御回路によって供給されるようにする段階と、メモリアレイにおけるリーク電流を低減すべく、選択された第２のブロックに第２のバイアス電圧が制御回路によって供給されるようにする段階とを備え、第１の電圧は第２の電圧とは異なる。

例１８は、例１７の主題を含んでよく、更に、選択された第２のブロックにおいて、制御回路によって、少なくとも１つのサブブロックを選択し、残りのサブブロックを非選択にする段階を備え、非選択にされた第１のブロックに第１のバイアス電圧が供給されるようにする段階は、非選択にされた第１のブロックの複数の選択ゲートドレイン（ＳＧＤ）ラインに第１の電圧値が供給されるようにする段階を含み、選択された第２のブロックに第２のバイアス電圧が供給されるようにする段階は、選択された第２のブロックの選択されたサブブロックのＳＧＤラインに第２の電圧値が供給されるようにする段階を含む。

例１９は例１８の主題を含んでよく、非選択にされた第１のブロックに第１のバイアス電圧が供給されるようにする段階は更に、非選択にされた第１のブロックの選択ゲートソース（ＳＧＳ）ラインに第３の電圧値を供給する段階を含み、選択された第２のブロックに第２のバイアス電圧が供給されるようにする段階は更に、選択された第２のブロックのＳＧＳラインに第４の電圧値が供給されるようにする段階を含む。

例２０は例１９の主題を含んでよく、第１の電圧値は第２の電圧値とは異なり、第３の電圧値は第４の電圧値とは異なる。

様々な実施形態は、上記において接続形式（及び）で説明された実施形態の選択形式（又は）の実施形態を含む上述の実施形態の任意の適切な実施形態の組み合わせを含んでよい（例えば、「及び」は、「及び／又は」であってよい）。更に、いくつかの実施形態は、実行されると上述の実施形態の何れかの動作をもたらす命令を格納した１又は複数の製造品（例えば、非一時的コンピュータ可読媒体）を含んでよい。更に、いくつかの実施形態は、上述の実施形態の様々な動作を実行するための任意の適切な手段を有する装置又はシステムを含んでよい。

要約書に記載されたものを含む、示された実装の上記説明は、網羅的であること、又は、本開示の実施形態を、開示された形態そのものに限定することを意図したものではない。例示の目的で本明細書において特定の実装及び例が説明されているが、当業者ならば認識するであろうように、様々な等価な変更が本開示の範囲内で可能である。

これらの変更は、上記の詳細な説明を踏まえて、本開示の実施形態に対して成されてよい。以下の特許請求の範囲において使用される用語は、本開示の様々な実施形態を、明細書及び特許請求の範囲において開示された特定の実装に限定するよう解釈されるべきではない。むしろ、範囲は、クレーム解釈の確立された原則に従って解釈されるべき以下の特許請求の範囲のみによって決定される。

Claims (16)

1. 少なくとも第１のブロック及び第２のブロックを有する３次元（３Ｄ）ＮＡＮＤメモリアレイと、
   前記３Ｄ ＮＡＮＤメモリアレイにアクセスすべく前記３Ｄ ＮＡＮＤメモリアレイに結合された回路構成部と
   を備え、
   前記回路構成部は、
   前記第１のブロックを非選択にし、前記第２のブロックを選択し、
   前記３Ｄ ＮＡＮＤメモリアレイにおけるリーク電流を低減すべく、前記非選択にされた第１のブロックに第１のバイアス電圧を供給し、前記選択された第２のブロックに第２のバイアス電圧を供給する回路を含み、前記第１のバイアス電圧は前記第２のバイアス電圧とは異なり、
   前記回路構成部は更に、
   前記選択された第２のブロックにおいて、少なくとも１つのサブブロックを選択し、残りのサブブロックを非選択にする回路を含み、
   前記非選択にされた第１のブロックに第１のバイアス電圧を供給する前記回路は、前記非選択にされた第１のブロックの複数の選択ゲートドレイン（ＳＧＤ）ラインに第１の電圧値を供給し、
   前記選択された第２のブロックに第２のバイアス電圧を供給する前記回路は、前記選択された第２のブロックの前記選択されたサブブロックのＳＧＤラインに第２の電圧値を供給し、前記選択された第２のブロックの非選択の残りのサブブロックのＳＧＤラインに第５の電圧値を供給し、前記第５の電圧値は前記第１の電圧値および前記第２の電圧値とは異なる、装置。
2. 前記第１の電圧値は前記第２の電圧値とは異なる、請求項１に記載の装置。
3. 前記非選択にされた第１のブロックに第１のバイアス電圧を供給する前記回路は更に、前記非選択にされた第１のブロックの選択ゲートソース（ＳＧＳ）ラインに第３の電圧値を供給し、
   前記選択された第２のブロックに第２のバイアス電圧を供給する前記回路は更に、前記選択された第２のブロックのＳＧＳラインに第４の電圧値を供給する、請求項１に記載の装置。
4. 前記第３の電圧値は前記第４の電圧値とは異なる、請求項３に記載の装置。
5. 前記第５の電圧値は約０Ｖを含む、請求項１に記載の装置。
6. 前記３Ｄ ＮＡＮＤメモリアレイは、共通のソースラインを含み、前記回路構成部は、前記共通のソースラインに第６の電圧値を供給して、前記３Ｄ ＮＡＮＤメモリアレイのプログラム禁止ピラーの昇圧されたチャネルのリーク電流を低減する、請求項５に記載の装置。
7. 前記回路構成部は、前記第１のバイアス電圧及び前記第２のバイアス電圧を供給すべく、前記３Ｄ ＮＡＮＤメモリアレイのブロックと関連付けられたＳＧＳライン及びＳＧＤラインのそれぞれとパストランジスタを介して電気的に結合された少なくとも２本の選択ラインを含む、請求項１に記載の装置。
8. 前記回路構成部は、プログラムモード又は読み出しモードのうちの選択された１つのモードで前記３Ｄ ＮＡＮＤメモリアレイにアクセスする、請求項１に記載の装置。
9. 前記リーク電流は、ゲート誘起ドレインリーク（ＧＩＤＬ）を含む、請求項１から８の何れか一項に記載の装置。
10. 前記第１のバイアス電圧は、前記３Ｄ ＮＡＮＤメモリアレイと関連付けられた前記ＧＩＤＬの最小値に対応する、請求項９に記載の装置。
11. 前記装置は集積回路を備える、請求項９に記載の装置。
12. ３次元（３Ｄ）ＮＡＮＤメモリアレイであって、
    少なくとも第１のメモリブロック及び第２のメモリブロックと、
    前記少なくとも第１のメモリブロック及び第２のメモリブロックにアクセスすべく、前記少なくとも第１のメモリブロック及び第２のメモリブロックと結合された回路構成部とを備え、前記回路構成部は、
    前記第１のメモリブロックを非選択にし、前記第２のメモリブロックを選択し、
    前記３Ｄ ＮＡＮＤメモリアレイにおけるリーク電流を低減すべく、前記非選択にされた第１のメモリブロックに第１のバイアス電圧を供給し、前記選択された第２のメモリブロックに第２のバイアス電圧を供給する回路を含み、前記第１のバイアス電圧は前記第２のバイアス電圧とは異なり、
    前記回路構成部は更に、
    前記選択された第２のメモリブロックにおいて、少なくとも１つのサブブロックを選択し、残りのサブブロックを非選択にする回路を含み、
    前記非選択にされた第１のメモリブロックに第１のバイアス電圧を供給する前記回路は、前記非選択にされた第１のメモリブロックの選択ゲートドレイン（ＳＧＤ）ラインに第１の電圧値を供給し、
    前記選択された第２のメモリブロックに第２のバイアス電圧を供給する前記回路は、前記選択された第２のメモリブロックの前記選択されたサブブロックのＳＧＤラインに第２の電圧値を供給し、前記選択された第２のメモリブロックの非選択の残りのサブブロックのＳＧＤラインに第５の電圧値を供給し、前記第５の電圧値は前記第１の電圧値および前記第２の電圧値とは異なる、３Ｄ ＮＡＮＤメモリアレイ。
13. 前記非選択にされた第１のメモリブロックに第１のバイアス電圧を供給する前記回路は更に、前記非選択にされた第１のメモリブロックの選択ゲートソース（ＳＧＳ）ラインに第３の電圧値を供給し、
    前記選択された第２のメモリブロックに第２のバイアス電圧を供給する前記回路は更に、前記選択された第２のメモリブロックのＳＧＳラインに第４の電圧値を供給する、請求項１２に記載の３Ｄ ＮＡＮＤメモリアレイ。
14. ３次元（３Ｄ）ＮＡＮＤメモリアレイの少なくとも第１のブロックを制御回路によって非選択にする段階と、
    前記３Ｄ ＮＡＮＤメモリアレイの少なくとも第２のブロックを前記制御回路によって選択する段階と、
    前記３Ｄ ＮＡＮＤメモリアレイにおけるリーク電流を低減すべく、前記非選択にされた第１のブロックに第１のバイアス電圧が前記制御回路によって供給されるようにする段階と、
    前記選択された第２のブロックに第２のバイアス電圧が前記制御回路によって供給されるようにする段階と、を備え、前記第１のバイアス電圧は前記第２のバイアス電圧とは異なり、
    前記選択された第２のブロックにおいて、前記制御回路によって少なくとも１つのサブブロックを選択し、残りのサブブロックを非選択にする段階を更に備え、
    前記非選択にされた第１のブロックに第１のバイアス電圧が供給されるようにする段階は、前記非選択にされた第１のブロックの複数の選択ゲートドレイン（ＳＧＤ）ラインに第１の電圧値が供給されるようにする段階を含み、
    前記選択された第２のブロックに第２のバイアス電圧が供給されるようにする段階は、前記選択された第２のブロックの前記選択されたサブブロックのＳＧＤラインに第２の電圧値が供給され、前記選択された第２のブロックの非選択の残りのサブブロックのＳＧＤラインに第５の電圧値が供給されるようにする段階であって、前記第５の電圧値は前記第１の電圧値および前記第２の電圧値とは異なる、段階を含む、
    方法。
15. 前記非選択にされた第１のブロックに第１のバイアス電圧が供給されるようにする段階は更に、前記非選択にされた第１のブロックの選択ゲートソース（ＳＧＳ）ラインに第３の電圧値を供給する段階を含み、
    前記選択された第２のブロックに第２のバイアス電圧が供給されるようにする段階は更に、前記選択された第２のブロックのＳＧＳラインに第４の電圧値が供給されるようにする段階を含む、請求項１４に記載の方法。
16. 前記第１の電圧値は前記第２の電圧値とは異なり、前記第３の電圧値は前記第４の電圧値とは異なる、請求項１５に記載の方法。

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