KR20170072388A - 반도체 메모리 장치 및 반도체 시스템 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 다수의 비트 라인 쌍들과 다수의 워드 라인들에 각각 연결되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 입력 커맨드에 대응하는 파라미터를 설정하고, 상기 설정된 파라미터를 토대로 상기 입력 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 수행하는 동작 회로를 포함하며, 상기 동작 회로는 상기 입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략할 수 있다.

Description

반도체 메모리 장치 및 반도체 시스템 {SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR SYSTEM}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 반도체 메모리 장치 및 반도체 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
한편, 비휘발성 메모리 장치에서, 프로그램/리드/소거 동작에서는 각 커맨드에 대응하는 동작을 수행하기 전에 동작 수행을 위한 파라미터 설정, 예를 들어, 각 워드 라인으로 공급될 워드 라인 전압들(즉, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(즉, 웰 영역)로 공급된 전압 등의 설정이 먼저 수행되어야 한다. 이 때, 커맨드가 입력될 때마다, 커맨드에 대응하는 동작을 수행하기 위한 파라미터 설정에 소요되는 시간으로 인해 전체 동작 시간이 증가하게 된다.
따라서, 파라이터 설정에 소요되는 시간을 줄이고 전체 동작의 성능을 향상시키기 위한 스킴이 필요하다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 현재 입력되는 커맨드가 이전 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략함으로써 전체 동작의 성능을 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
또한, 본 발명의 실시예가 해결하고자 하는 기술적 과제는, 현재 입력되는 연산 부호(OP CODE)가 이전 연산 부호(OP CODE)와 동일한 계열의 코드인 경우, 중복되는 파라미터의 설정을 생략함으로써 전체 동작의 성능을 향상시킬 수 있는 반도체 시스템을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는 다수의 비트 라인 쌍들과 다수의 워드 라인들에 각각 연결되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 입력 커맨드에 대응하는 파라미터를 설정하고, 상기 설정된 파라미터를 토대로 상기 입력 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 수행하는 동작 회로를 포함하며, 상기 동작 회로는 상기 입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 메모리 장치는 다수의 메모리 셀들을 포함하고, 메모리 셀들의 워드 라인들이 일정 개수로 그룹핑 되어 있는 메모리 셀 어레이; 입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 입력 어드레스에 대응하는 워드 라인과 이전에 입력된 어드레스에 대응하는 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 검출하여 다수 개의 파라미터 생략 신호를 생성하는 파라미터 설정 제어부; 상기 다수 개의 파라미터 생략 신호에 따라 상기 입력 커맨드에 대응하는 동작을 수행하기 위한 파라미터들의 설정을 선택적으로 생략하고, 설정된 파라미터들을 토대로 제어 신호를 생성하는 제어 신호 생성부; 상기 제어 신호에 따라 프로그램/리드/소거 동작을 위한 동작 전압들을 생성하는 전압 공급부; 상기 입력 어드레스에 따라 상기 메모리 셀 어레이의 워드 라인을 선택하고, 상기 제어 신호에 따라 상기 메모리 셀 어레이의 각 워드 라인에 상기 동작 전압들을 선택적으로 인가하는 어드레스 디코더; 및 상기 메모리 셀 어레이의 비트 라인들과 연결되어 상기 메모리 셀 어레이의 데이터를 리드/라이트 하는 읽기 및 쓰기 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 시스템은, 다양한 동작 수행을 위한 연산 부호를 출력하는 컨트롤러; 및 상기 연산 부호에 대응하는 파라미터를 설정하고, 상기 설정된 파라미터를 토대로 상기 연산 부호에 대응하는 동작을 수행하는 반도체 장치를 포함하며, 상기 반도체 장치는 상기 연산 부호가 이전에 입력된 연산 부호와 동일한 계열의 코드인 경우, 중복되는 파라미터의 설정을 생략할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치의 동작 방법은 커맨드 및 어드레스를 입력받는 단계; 상기 입력 커맨드와 이전 입력 커맨드를 비교하는 단계; 상기 입력 커맨드와 이전 입력 커맨드가 동일 계열의 커맨드인 경우, 상기 입력 어드레스에 대응하는 워드 라인과 이전 입력 어드레스에 대응하는 이전 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 검출하는 단계; 상기 검출 결과가 다른 워드 라인 그룹인 경우, 워드 라인 그룹에 해당하는 파라미터를 설정하는 단계; 상기 설정된 파라미터를 토대로 상기 입력 커맨드에 대응하는 동작을 수행하는 단계; 및 상기 입력 커맨드 및 어드레스를 상기 이전 커맨드 및 이전 어드레스로 저장하는 단계를 포함할 수 있다.
상기 입력 커맨드와 이전 입력 커맨드가 일치하지 않는 경우, 상기 입력 커맨드에 대응하는 파라미터를 모두 설정하는 단계를 더 포함할 수 있다. 상기 입력 어드레스에 대응하는 워드 라인과 이전 입력 어드레스에 대응하는 이전 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 검출하는 단계는, 미리 설정된 워드 라인 그룹을 토대로, 상기 입력 어드레스에 대응하는 워드 라인을 그룹핑하는 단계; 상기 미리 설정된 워드 라인 그룹을 토대로, 이전 입력 어드레스에 대응하는 이전 워드 라인을 그룹핑하는 단계; 및 상기 그룹핑 값들을 비교하는 단계를 포함할 수 있다. 상기 파라미터를 설정하는 단계는, 제 1 레지스터에 액세스하여 상기 파라미터에 대응되는 특정 값을 로딩한 후 이를 연산하여 최종 파라미터 값을 제 2 레지스터에 저장하는 것을 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 현재 입력되는 커맨드가 이전 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략하고 이전 값을 유지함으로써 전체 동작 수행에 소요되는 시간을 줄이고 고속 동작을 보장할 수 있는 효과가 있다.
또한, 제안된 실시예에 따른 반도체 시스템은, 현재 입력되는 커맨드가 이전 커맨드와 동일한 계열의 커맨드인 경우, 중복되는 파라미터의 설정을 생략함으로써 전체 동작의 성능을 향상시킬 수 있다.
도 1 은 일반적인 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도 이다.
도 2 는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도 이다.
도 3 은 본 발명의 일실시예에 따른 비휘발성 메모리 장치(300)의 블록도 이다.
도 4 는 도 3 의 메모리 셀 어레이(310)의 상세 구성도 이다.
도 5 는 도 3 의 제어 로직(330)의 상세 블록도 이다.
도 6 은 도 5 의 파라미터 저장부(512)의 상세 블록도 이다.
도 7 은 도 5 의 변화 검출부(514)의 상세 블록도 이다.
도 8 은 도 7 의 제 1 그룹 비교부(710_1)의 상세 블록도 이다.
도 9a 및 도 9b 는 도 3 내지 도 8 에 도시된 비휘발성 메모리 장치(300)의 동작을 설명하기 위한 파형도 이다.
도 10 은 도 3 내지 도 8 에 도시된 비휘발성 메모리 장치(300)의 동작을 설명하기 위한 플로우 차트 이다.
도 11 은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도 이다.
도 12 는 도 11 의 메모리 시스템의 응용 예를 보여주는 블록도 이다.
도 13 은 도 12 를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도 이다.
도 14 는 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도 이다.
도 15 는 도 14 의 반도체 장치(1420)를 설명하기 위한 상세 블록도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 1 은 일반적인 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도 이고, 도 2 는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도 이다. 이하, 반도체 메모리 장치는 비휘발성 메모리 장치를 예로 들어 설명하기로 한다. 참고로, 도 1 및 도 2 에는 비휘발성 메모리 장치의 프로그램 동작 위주로 설명이 되어 있지만, 리드 동작에도 동일한 설명이 적용될 수 있다.
도 1 을 참조하면, 컨트롤러(미도시)로부터 비휘발성 메모리 장치(미도시)로 입출력 라인(I/O<7:0>)를 통해 프로그램 동작 수행을 지시하는 커맨드가 입력된다. 이 때, 상기 커맨드는 비휘발성 메모리 장치에 대한 표준에서 종래에 정의된 커맨드 값(예를 들어, 00h, 05h, 10h, 11h, 30h, 35h, 60h, 70h, 7Bh, 80h, 81h, 85h, 90h, D0h, E0h, F1h, F2h, FFh 등) 중에 하나가 선택된 값이며, 프로그램 동작 수행을 위해서는 프로그램 시퀀스 시작 명령("80h")-어드레스("A")-페이지 데이터("D")-프로그램 시퀀스 완료 명령("10h")이 순차적으로 입력될 수 있다. 이 때, 상기 프로그램 시퀀스 완료 명령("10h")이 입력된 후 상기 비휘발성 메모리 장치의 레디/비지 신호(R/B)는 하이 레벨에서 로우 레벨로 천이하고, 이에 따라 입력된 어드레스("A")를 가지는 메모리 셀들에 입력된 데이터("D")를 프로그램하는 동작이 수행될 수 있다.
이 때, 상기 프로그램 동작 구간은, 프로그램 준비 구간, 셀 동작 구간, 프로그램 종료 구간으로 구분될 수 있으며, 이 중, 프로그램 준비 구간에는 바이어스 설정, 워드 라인 설정 등이 수행되며, 이를 위해서는, 별도의 레지스터에 액세스하여 특정 값을 로딩한 후 이를 연산하여 최종 파라미터 값을 타겟 레지스터에 저장하는 동작이 수행되어야 한다.
한편, 비휘발성 메모리 장치, 일 예로 플래시 메모리 장치가 될 수 있으며, 3D 구조를 가지는 플래시 메모리 장치의 워드 라인 스택이 증가함에 따라 설정해야할 파라미터들이 점점 증가하고 있다. 하지만, 현재의 스킴으로는, 커맨드가 입력된 후, 입력 커맨드에 대응하는 동작 수행을 위한 파라미터 값을 매번 재설정함으로써 프로그램 동작에 소요되는 시간(즉, tPROG)이 증가하고 있다.
한편, 3D 구조를 가지는 플래시 메모리 장치의 경우, 워드 라인 간 속도 차를 해소하기 위해 소정 개수의 워드 라인들을 그룹핑하여 동작하고 있다. 이 때, 동일 그룹 내의 워드 라인들의 일부 파라미터들(예를 들어, 프로그램 검출 전압(PROGRAM VERIFICATION VOLTAGE) 레벨, 프로그램 시작 바이어스, 패스 전압(VPASS) 레벨, 파이프 게이트 전압, 더미 워드 라인 전압, 소스 라인(DSL, SSL) 전압, 블라인드 수, 최대 루프 수 등)은 같은 파라이터 값을 가진다.
따라서, 도 2 를 참조하면, 본 발명에서는, 현재 입력되는 커맨드가 이전 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략하고 이전 값을 유지함으로써 프로그램 동작 시간 중 프로그램 준비 구간의 시간, 즉, 바이어스 설정, 워드 라인 설정에 소요되는 시간을 줄여 전체 프로그램 동작 시간을 감소시킬 수 있는 방법에 대해 논의하고자 한다.
도 3 은 본 발명의 일실시예에 따른 비휘발성 메모리 장치(300)의 블록도 이다.
도 3 을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310) 및 동작 회로(320)를 포함한다.
메모리 셀 어레이(310)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 비트 라인 쌍들과 다수의 워드 라인들에 각각 연결되는 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 비휘발성 메모리 셀들이다. 다수의 메모리 셀들은 동일 워드 라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(310)는 다수의 페이지로 구성된다.
동작 회로(320)는, 입력 커맨드에 대응하는 파라미터를 설정하고, 설정된 파라미터를 토대로 상기 입력 커맨드에 대응하는 동작을 메모리 셀 어레이(310)에 수행한다. 이 때, 동작 회로(320)는 상기 입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략할 수 있다. 이 때, 워드 라인 그룹은, 프로그램 검출 전압(PROGRAM VERIFICATION VOLTAGE) 레벨, 프로그램 시작 바이어스, 패스 전압(VPASS) 레벨, 파이프 게이트 전압, 더미 워드 라인 전압, 소스 라인(DSL, SSL) 전압, 블라인드 수, 최대 루프 수 중 적어도 하나에 따라 미리 설정될 수 있다.
동작 회로(320)는, 제어 로직(330), 전압 공급부(340), 어드레스 디코더(350), 및 읽기 및 쓰기 회로(360)를 포함한다.
제어 로직(330)은 어드레스 디코더(350), 읽기 및 쓰기 회로(360), 및 전압 공급부(340)에 연결된다. 제어 로직(330)은 비휘발성 메모리 장치(300)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신하고, 이에 응답하여 비휘발성 메모리 장치(300)의 제반 동작을 제어하도록 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)를 생성할 수 있다. 특히, 본 발명의 일실시예에 따른 제어 로직(330)은 커맨드(CMD)에 대응하는 파라미터를 설정하고, 설정된 파라미터를 토대로 커맨드(CMD)에 대응하는 동작, 즉, 프로그램/리드/소거 동작을 메모리 셀 어레이(310)에 수행하되, 현재 입력된 커맨드(CMD)가 이전에 입력된 커맨드(CMD)와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략할 수 있다. 참고로, 제어 로직(330)은 입력 어드레스(ADDR)에 대응하는 워드 라인의 어드레스(이하에서는, '타겟 워드 라인(AXWL)'이라고 한다.)를 어드레스 디코더(350)로부터 제공받을 수 있다.
전압 공급부(340)는 제어 로직(330)으로부터 출력되는 전압 설정 신호(BIAS_SET)에 응답하여 프로그램/리드/소거 동작을 위한 동작 전압들(VRS)을 생성한다. 상기 동작 전압들(VRS)은, 소거 전압(VERASE), 프로그램 전압(VPGM), 리드 전압(VREAD), 패스 전압(VPASS), 소스 라인 전압(VDSL, VSSL), 공통 소스 전압(VSL), 파이프 게이트 전압(VPG) 등을 포함할 수 있다.
어드레스 디코더(350)는 워드 라인들(WL)을 통해 메모리 셀 어레이(310)에 연결된다. 어드레스 디코더(350)는 비휘발성 메모리 장치(300) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신하고, 이를 디코딩하여 메모리 셀 어레이(310)의 워드 라인(WL)을 선택하고, 선택된 워드 라인(WL)을 타겟 워드 라인(AXWL)으로 제어 로직(330)에 제공한다. 또한, 어드레스 디코더(350)는 제어 로직(330)으로부터 출력되는 워드 라인 설정 신호(WL_SET)에 응답하여 상기 메모리 셀 어레이(310)의 각 워드 라인(WL)에 전압 공급부(340)로부터 제공되는 동작 전압(VRS)을 선택적으로 인가한다. 예를 들어, 어드레스 디코더(350)는 리드 동작 시 전압 공급부(340)로부터 제공되는 리드 전압(VREAD)을 선택된 메모리 블록의 워드 라인들 중 선택된 워드 라인에 인가하고, 프로그램 동작시 전압 공급부(340)로부터 제공되는 프로그램 전압(VPGM)을 선택된 메모리 블록의 워드 라인들 중 선택된 워드 라인에 인가하고 나머지 워드 라인들에는 패스 전압(VPASS)을 인가할 수 있다. 비휘발성 메모리 장치(300)의 프로그램 및 리드 동작은 페이지 단위로 수행된다. 프로그램 및 리드 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 로우 어드레스 및 컬럼 어드레스를 포함한다. 어드레스 디코더(350)는 블록 어드레스 및 로우 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 컬럼 어드레스(CADD)는 어드레스 디코더(350)에 의해 디코딩되어 읽기 및 쓰기 회로(360)에 제공된다.
읽기 및 쓰기 회로(360)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(310)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 컬럼 어드레스(CADD)에 대응하는 메모리 셀의 프로그램 상태를 센싱하여 이를 리드 데이터(DATA)로 출력한다. 읽기 및 쓰기 회로(360)는 제어 로직(330)으로부터 출력되는 리드/라이트 제어 신호(PB_CTRL)에 응답하여 동작한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(360)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로(미도시) 등을 포함할 수 있다.
도 4 는 도 3 의 메모리 셀 어레이(410)를 설명하기 위한 도면이다.
도 4 를 참조하면, 메모리 셀 어레이(310)의 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 셀 스트링(String)을 포함한다. 다수의 셀 스트링 각각은 비트 라인(BL)과 소스 라인(SL) 사이에 직렬 연결된 드레인 선택 트랜지스터(DST), 제1 메모리 셀 그룹(MG1), 파이프 트랜지스터(PT), 제2 메모리 셀 그룹(MG2), 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 메모리 셀 그룹(MG1)은 제 p+1 메모리 셀 내지 제 n 메모리 셀들(MCp+1 ~ MCn)들을 포함하며, 제2 메모리 셀 그룹(MG2)은 제 0 메모리 셀 내지 제 p 메모리 셀들(MC0 ~ MCp)을 포함한다.
드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)과 연결되며, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)과 연결된다. 제1 메모리 셀 그룹(MG1)의 제 P+1 메모리 셀 내지 제 n 메모리 셀들(MCp+1 ~ MCn) 각각은 워드 라인(WLp+1 ~ WLn)에 연결되고, 제2 메모리 셀 그룹(MG2)의 제 0 메모리 셀 내지 제 p 메모리 셀들(MC0 ~ MCp) 각각은 워드 라인(WL0 ~ WLp)에 연결된다. 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
도 5 는 도 3 의 제어 로직(330)의 상세 블록도 이다. 도 5 에 도시된 제어 로직(330)은 전체 동작 중 본 발명의 실시예에 따른 특징을 설명하기 위한 구성, 즉, 파라미터를 설정하는 구성 위주로 도시되어 있다.
도 5 를 참조하면, 제어 로직(330)은 파라미터 설정 제어부(510) 및 제어 신호 생성부(530)를 포함한다.
파라미터 설정 제어부(510)는, 입력 커맨드(CMD)가 이전에 입력 커맨드(CMD_PRE)와 동일한 계열의 커맨드인 경우, 입력 어드레스(도 3 의 ADDR)에 대응하는 타겟 워드 라인(AXWL)과 이전 입력 어드레스에 대응하는 이전 타겟 워드 라인(AXWL_PRE)이 같은 워드 라인 그룹에 해당되는 지를 검출하여 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)를 생성할 수 있다. 이 때, 워드 라인 그룹은 동일한 파라미터 값을 사용하는 워드 라인들을 그룹핑하여 구성될 수 있다. 예를 들어, 8 개의 워드 라인(WL1~WL8)이 있다고 가정할 때, 제 1 프로그램 시작 바이어스를 사용하는 제 1 및 제 2 워드 라인(WL1, WL2)을 제 1 워드 라인 그룹으로 설정하고, 제 2 프로그램 시작 바이어스를 사용하는 제 3 내지 제 8 워드 라인(WL3~WL8)을 제 2 워드 라인 그룹으로 그룹핑 할 수 있다. 또는, 제 1 패스 전압(VPASS) 레벨을 사용하는 제 1 내지 제 3 워드 라인(WL1~WL3)을 제 1 워드 라인 그룹으로 설정하고, 제 2 패스 전압(VPASS) 레벨을 사용하는 제 4 내지 제 5 워드 라인(WL4~WL5)을 제 2 워드 라인 그룹으로 설정하고, 제 3 패스 전압(VPASS) 레벨을 사용하는 제 6 내지 제 8 워드 라인(WL6~WL8)을 제 3 워드 라인 그룹으로 설정할 수 있다. 본 발명의 실시예에서는, 상기 다양한 방식으로 그룹핑된 워드 라인 그룹에 따라 다수 개의 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)를 생성하고, 각 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)에 따라 해당되는 파라미터 설정을 선택적으로 수행할 수 있다.
보다 자세하게, 파라미터 설정 제어부(510)는, 파라미터 저장부(512) 및 변화 검출부(514)를 포함한다.
파라미터 저장부(512)는, 동작 종료 신호(MCOFF)에 응답하여 입력 커맨드(CMD) 및 입력 어드레스(ADDR)에 대응하는 타겟 워드 라인(AXWL)을 저장한다. 파라미터 저장부(512)는 리셋 신호(LOGRST)에 응답하여 초기화될 수 있다. 변화 검출부(514)는, 동작 인에이블 신호(ENABLE)에 응답하여 상기 입력 커맨드(CMD)와 상기 파라미터 저장부(512)에 저장된 이전 입력 커맨드(CMD_PRE)가 동일한 계열의 커맨드인 경우, 상기 입력 어드레스(ADDR)에 대응하는 타겟 워드 라인(AXWL)과 상기 파라미터 저장부(512)에 저장된 이전 타겟 워드 라인(AXWL_PRE)이 같은 워드 라인 그룹에 해당되는 지를 검출하여 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)를 출력한다. 이 때, 상기 동작 종료 신호(MCOFF)는, 입력 커맨드(CMD)에 대응하는 동작이 종료될 때마다 활성화되는 신호이고, 상기 동작 인에이블 신호(ENABLE)는, 입력 커맨드(CMD)에 대응하는 동작이 수행되는 동안 활성화되는 신호이다. 동작 종료 신호(MCOFF), 동작 인에이블 신호(ENABLE) 및 리셋 신호(LOGRST)는 제어 로직(330)의 다른 구성(미도시)에서 생성되어 파라미터 설정 제어부(510)로 인가될 수 있다.
제어 신호 생성부(530)는, 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)에 따라 상기 입력 커맨드(CMD)에 대응하는 동작을 수행하기 위한 파라미터를 설정하고, 설정된 파라미터를 토대로 전압 공급부(도 3 의 340), 어드레스 디코더(350) 및 읽기 및 쓰기 회로(360)의 동작을 제어하는 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)를 생성한다. 이 때, 파라미터를 설정하는 동작은, 별도의 레지스터에 액세스하여 특정 값을 로딩한 후 이를 연산하여 최종 파라미터 값을 타겟 레지스터에 저장하는 동작을 의미하며, 본 발명의 실시예에서는, 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)에 따라 상기 로딩, 연산 및 저장하는 동작이 선택적으로 수행될 수 있다. 즉, 제어 신호 생성부(530)는, 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)가 활성화될 때, 그에 해당하는 파라미터를 설정하는 동작을 생략할 수 있다.
도 6 은 도 5 의 파라미터 저장부(512)의 상세 블록도 이다.
도 6 에서는, 8 비트의 커맨드(CMD<0:7>)와 5 비트의 타겟 워드 라인(AXWL<0:4>)이 입력되는 경우가 예를 들어 설명되어 있다.
도 6 을 참조하면, 파라미터 저장부(512)는, 동작 종료 신호(MCOFF)에 응답하여 입력 커맨드(CMD<0:7>)를 저장하는 제 1 저장부(610) 및 동작 종료 신호(MCOFF)에 응답하여 타겟 워드 라인(AXWL<0:4>)을 저장하는 제 2 저장부(630)를 포함한다. 상기 제 1 저장부(610) 및 제 2 저장부(630)는 리셋 신호(LOGRST)에 응답하여 초기화될 수 있다. 일실시예에서, 상기 제 1 저장부(610) 및 제 2 저장부(630) 각각은, 입력 비트를 각각 저장하기 위한 다수 개의 플립플롭으로 구성될 수 있다.
상기와 같이, 본 발명의 실시예에서, 파라미터 저장부(512)는, 커맨드(CMD<0:7>) 및 어드레스(ADDR)가 입력되고, 입력 커맨드(CMD<0:7>)에 대응하는 동작이 수행된 후 동작 종료 신호(MCOFF)가 활성화되면, 상기 입력 커맨드(CMD<0:7>)를 이전 입력 커맨드(CMD_PRE<0:7>)로 저장하고, 상기 어드레스(ADDFR)에 대응하는 타겟 워드 라인(AXWL<0:4>)을 이전 타겟 워드 라인(AXWL_PRE<0:4>)으로 저장한다.
도 7 은 도 5 의 변화 검출부(514)의 상세 블록도 이다.
도 7 을 참조하면, 변화 검출부(514)는 워드 라인 그룹 비교부(710), 커맨드 비교부(720) 및 신호 출력부(730)를 포함한다.
워드 라인 그룹 비교부(710)는 제 1 내지 제 N 그룹 비교부(710_1 ~ 710_N)를 포함한다. 제 1 내지 제 N 그룹 비교부(710_1 ~ 710_N)는, 각각 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 입력 어드레스(ADDR)에 대응하는 타겟 워드 라인(AXWL<0:4>)과 파라미터 저장부(도 6 의 512)에 저장된 이전 타겟 워드 라인(AXWL_PRE<0:4>)이 같은 워드 라인 그룹에 해당되는 지를 비교하여 그룹 매치 신호(MATCHED_1, MATCHED_2, …, MATCHED_N)를 출력한다. 이 때, 제 1 내지 제 N 그룹 비교부(710_1 ~ 710_N)는 각각 프로그램 검출 전압(PROGRAM VERIFICATION VOLTAGE) 레벨, 프로그램 시작 바이어스, 패스 전압(VPASS) 레벨, 파이프 게이트 전압, 더미 워드 라인 전압, 소스 라인(DSL, SSL) 전압, 블라인드 수, 최대 루프 수 중 적어도 하나에 따라 워드 라인 그룹을 미리 설정할 수 있다. 제 1 내지 제 N 그룹 비교부(710_1 ~ 710_N)는 입력 어드레스에 대응하는 타겟 워드 라인(AXWL<0:4>)과 파라미터 저장부(도 6 의 512)에 저장된 이전 타겟 워드 라인(AXWL_PRE<0:4>)이 같은 워드 라인 그룹에 해당되는 경우, 해당되는 그룹 매치 신호(MATCHED_1, MATCHED_2, …, MATCHED_N)를 활성화하여 출력한다.
커맨드 비교부(720)는 상기 입력 커맨드(CMD<0:7>)와 상기 파라미터 저장부(512)에 저장된 입력 커맨드(CMD_PRE<0:7>)를 비교하여 두 커맨드가 동일한 계열의 커맨드인 경우 커맨드 매치 신호(CMD_MATCH)를 활성화하여 출력한다.
신호 출력부(730)는 커맨드 매치 신호(CMD_MATCH)에 응답하여 다수의 그룹 매치 신호(MATCHED_1, MATCHED_2, …, MATCHED_N)를 다수의 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)로 각각 출력한다.
참고로, 워드 라인 그룹 비교부(710), 커맨드 비교부(720) 및 신호 출력부(730)는 동작 인에이블 신호(ENABLE)에 응답하여 활성화될 수 있다. 일 실시예에서, 신호 출력부(730)는 동작 인에이블 신호(ENABLE), 커맨드 매치 신호(CMD_MATCH) 및 다수의 그룹 매치 신호(MATCHED_1, MATCHED_2, …, MATCHED_N) 중 해당 신호를 입력받는 다수개의 앤드(AND) 게이트로 구성될 수 있다.
이하, 제 1 내지 제 N 그룹 비교부(710_1 ~710_N)의 상세 구성에 대해 알아보고자 한다. 이때, 제 1 내지 제 N 그룹 비교부(710_1 ~710_N)는 동일 구성을 가지므로 제 1 그룹 비교부(710_1)를 예로 들어 설명한다.
도 8 은 도 7 의 제 1 그룹 비교부(710_1)의 상세 블록도 이다.
도 8 을 참조하면, 제 1 그룹 비교부(710_1)는 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 입력 어드레스에 대응하는 타겟 워드 라인(AXWL<0:4>)을 그룹핑하는 제 1 그룹핑부(810), 상기 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 파라미터 저장부(512)에 저장된 이전 타겟 워드 라인(AXWL_PRE<0:4>)을 그룹핑하는 제 2 그룹핑부, 및 제 1 그룹핑부(810)의 결과값(GRP)과 상기 제 2 그룹핑부(820)의 결과값(GRP_PRE)을 비교하여 일치하는 경우 그룹 매치 신호(MATCHED_CMD)를 출력하는 그룹 비교부(830)를 포함한다. 이 때, 그룹 비교부(830)는 동작 인에이블 신호(ENABLE)에 응답하여 활성화된다.
상기와 같이, 본 발명의 일실시예에서, 변화 검출부(514)는 특정 기준에 따라 워드 라인 그룹을 미리 설정하고, 입력 어드레스에 대응하는 워드 라인과 이전에 입력된 어드레스에 대응하는 워드 라인이 동일 워드 라인 그룹에 해당되는 경우에 파라미터 설정을 생략할 수 있도록 파라미터 생략 신호를 활성화한다. 이 때, 상기 특정 기준을 다수 개 설정할 수 있도록 변화 검출부(514)의 워드 라인 그룹 비교부 내의 그룹 비교부를 다수개 구비하여 다양한 기준에 의해 파라미터 설정을 생략 할 수 있다.
이하, 도면을 참조하며, 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 동작을 설명한다.
도 9a 및 도 9b 는 도 3 내지 도 8 에 도시된 비휘발성 메모리 장치(300)의 동작을 설명하기 위한 파형도 이다.
설명의 편의를 위해, 변화 검출부(514)의 워드 라인 그룹 비교부(710) 내에 2 개의 그룹 비교부(710_1, 710_2)가 구비되는 경우를 예로 들어 설명한다. 이 때, 8 개의 워드 라인(WL1~WL8)이 있다고 가정할 때, 제 1 그룹 비교부(710_1)는 제 1 프로그램 시작 바이어스를 사용하는 제 1 및 제 2 워드 라인(WL1, WL2)을 제 1 워드 라인 그룹으로 설정하고, 제 2 프로그램 시작 바이어스를 사용하는 제 3 내지 제 8 워드 라인(WL3~WL8)을 제 2 워드 라인 그룹으로 미리 설정하고 있고, 제 2 그룹 비교부(710_2)는 제 1 패스 전압(VPASS) 레벨을 사용하는 제 1 내지 제 3 워드 라인(WL1~WL3)을 제 1 워드 라인 그룹으로 설정하고, 제 2 패스 전압(VPASS) 레벨을 사용하는 제 4 내지 제 5 워드 라인(WL4~WL5)을 제 2 워드 라인 그룹으로 설정하고, 제 3 패스 전압(VPASS) 레벨을 사용하는 제 6 내지 제 8 워드 라인(WL6~WL8)을 제 3 워드 라인 그룹으로 설정하고 있다고 가정한다.
도 9a 를 참조하면, 첫번째로, 컨트롤러(미도시)로부터 비휘발성 메모리 장치(300)로 입출력 라인(I/O<7:0>)을 통해 프로그램 시퀀스 시작 명령("80h")-어드레스("A")-페이지 데이터("Data")-프로그램 시퀀스 완료 명령("10h")이 순차적으로 입력된다. 이 때, 상기 프로그램 시퀀스 완료 명령("10h")이 입력된 후 상기 비휘발성 메모리 장치의 레디/비지 신호(R/B)는 하이 레벨에서 로우 레벨로 천이하고, 이에 따라 동작 인에이블 신호(ENABLE)를 로직 하이 레벨로 천이한다.
어드레스 디코더(350)는 어드레스(ADDR)를 디코딩하여 메모리 셀 어레이(310)의 제 1 워드 라인(WL1)을 선택하고, 선택된 제 1 워드 라인(WL1)을 타겟 워드 라인(AXWL)으로 제어 로직(330)에 제공한다. 이 때, 첫번째 커맨드 입력 시에는 제 1 및 제 2 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2)가 모두 비활성화되어 있어 제어 신호 생성부(530)는 모든 파라미터에 대한 설정 동작을 수행하여 전압 공급부(340), 어드레스 디코더(350) 및 읽기 및 쓰기 회로(360)의 동작을 제어하는 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)를 생성할 수 있다.
이 후, 입력 커맨드(CMD)에 대응하는 프로그램 동작이 종료될 때 활성화되는 동작 종료 신호(MCOFF)에 응답하여, 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD) 및 타겟 워드 라인(AXWL)을 이전 입력 커맨드(CMD_PRE) 및 이전 타겟 워드 라인(AXWL_PRE)으로 저장한다.
두번째로, 컨트롤러로부터 프로그램 시퀀스 시작 명령("80h")-어드레스("B")-페이지 데이터("Data")-프로그램 시퀀스 완료 명령("10h")이 순차적으로 입력된다. 어드레스 디코더(350)는 어드레스(ADDR)를 디코딩하여 메모리 셀 어레이(310)의 제 2 워드 라인(WL2)을 선택하고, 선택된 제 2 워드 라인(WL2)을 타겟 워드 라인(AXWL)으로 제어 로직(330)에 제공한다.
제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD)가 이전 입력 커맨드(CMD_PRE)와 동일한 계열의 커맨드(PGM)이므로, 현재 타겟 워드 라인(AXWL)과 이전 타겟 워드 라인(AXWL_PRE)이 같은 워드 라인 그룹에 해당되는 지를 검출하여 제 1 및 제 2 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2)를 생성한다. 이 때, 이전 타겟 워드 라인(AXWL_PRE)은 제 1 워드 라인(WL1)이고, 현재 타겟 워드 라인(AXWL)은 제 2 워드 라인(WL2)이므로, 제 1 그룹 비교부(710_1) 및 제 2 그룹 비교부(710_2) 모두 이전 타겟 워드 라인(AXWL_PRE)과 현재 타겟 워드 라인(AXWL)이 동일 워드 라인 그룹에 속하는 것으로 판단하고, 제 1 및 제 2 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2)를 활성화한다. 이에 따라, 제어 신호 생성부(530)는 프로그램 시작 바이어스 및 패스 전압(VPASS) 레벨 설정을 생략하여 전압 공급부(340), 어드레스 디코더(350) 및 읽기 및 쓰기 회로(360)의 동작을 제어하는 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)를 생성할 수 있다.
이 후, 동작 종료 신호(MCOFF)에 응답하여, 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD) 및 타겟 워드 라인(AXWL)을 이전 입력 커맨드(CMD_PRE) 및 이전 타겟 워드 라인(AXWL_PRE)으로 저장한다.
세번째로, 컨트롤러로부터 프로그램 시퀀스 시작 명령("80h")-어드레스("C")-페이지 데이터("Data")-프로그램 시퀀스 완료 명령("10h")이 순차적으로 입력된다. 어드레스 디코더(350)는 어드레스(ADDR)를 디코딩하여 메모리 셀 어레이(310)의 제 3 워드 라인(WL3)을 선택하고, 선택된 제 3 워드 라인(WL3)을 타겟 워드 라인(AXWL)으로 제어 로직(330)에 제공한다.
제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD)가 이전 입력 커맨드(CMD_PRE)와 동일한 계열의 커맨드(PGM)이므로, 현재 타겟 워드 라인(AXWL)과 이전 타겟 워드 라인(AXWL_PRE)이 같은 워드 라인 그룹에 해당되는 지를 검출하여 제 1 및 제 2 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2)를 생성한다. 이 때, 이전 타겟 워드 라인(AXWL_PRE)은 제 2 워드 라인(WL2)이고, 현재 타겟 워드 라인(AXWL)은 제 3 워드 라인(WL3)이므로, 제 1 그룹 비교부(710_1)은 이전 타겟 워드 라인(AXWL_PRE)과 현재 타겟 워드 라인(AXWL)이 서로 다른 그룹에 있다고 판단하여 제 1 파라미터 생략 신호(PARA_SKIP_1)를 비활성화하고, 반면, 제 2 그룹 비교부(710_2)은 이전 타겟 워드 라인(AXWL_PRE)과 현재 타겟 워드 라인(AXWL)이 동일 워드 라인 그룹에 있다고 판단하여 제 2 파라미터 생략 신호(PARA_CKIP_2)를 활성화한다. 이에 따라, 제어 신호 생성부(530)는 패스 전압(VPASS) 레벨 설정을 생략할 수 있다.
이 후, 동작 종료 신호(MCOFF)에 응답하여, 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD) 및 타겟 워드 라인(AXWL)을 이전 입력 커맨드(CMD_PRE) 및 이전 타겟 워드 라인(AXWL_PRE)으로 저장한다.
도 9b 를 참조하면, 네번째로, 컨트롤러로부터 프로그램 시퀀스 시작 명령("80h")-어드레스("D")-페이지 데이터("Data")-프로그램 시퀀스 완료 명령("10h")이 순차적으로 입력된다. 어드레스 디코더(350)는 어드레스(ADDR)를 디코딩하여 메모리 셀 어레이(310)의 제 4 워드 라인(WL4)을 선택하고, 선택된 제 4 워드 라인(WL4)을 타겟 워드 라인(AXWL)으로 제어 로직(330)에 제공한다.
상기와 동일한 과정을 통해, 제 1 그룹 비교부(710_1)은 제 1 파라미터 생략 신호(PARA_SKIP_1)를 활성화하고, 반면, 제 2 그룹 비교부(710_2)은 제 2 파라미터 생략 신호(PARA_CKIP_2)를 비활성화한다. 이에 따라, 제어 신호 생성부(530)는 프로그램 시작 바이어스 설정을 생략할 수 있다. 이 후, 동작 종료 신호(MCOFF)에 응답하여, 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD) 및 타겟 워드 라인(AXWL)을 이전 입력 커맨드(CMD_PRE) 및 이전 타겟 워드 라인(AXWL_PRE)으로 저장한다.
다섯번째로, 컨트롤러로부터 리드 시퀀스 시작 명령("00h")-어드레스("E")-리드 시퀀스 완료 명령("30h")이 순차적으로 입력된다. 이 때, 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD)가 이전 입력 커맨드(CMD_PRE)와 다른 계열의 커맨드(READ)이므로, 모든 파라미터에 대한 설정 동작을 수행한다.
여섯번째로, 컨트롤러로부터 프로그램 시퀀스 시작 명령("80h")-어드레스("F")-페이지 데이터("Data")-프로그램 시퀀스 완료 명령("10h")이 순차적으로 입력된다. 마찬가지로 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD)가 이전 입력 커맨드(CMD_PRE)와 다른 계열의 커맨드(PGM)이므로, 모든 파라미터에 대한 설정 동작을 수행한다.
도 10 은 도 3 내지 도 8 에 도시된 비휘발성 메모리 장치(300)의 동작을 설명하기 위한 플로우 차트 이다.
도 10 을 참조하면, 먼저, 비휘발성 메모리 장치(300)는 컨트롤러(미도시)로부터 커맨드(CMD) 및 어드레스(ADDR)를 입력받는다(S1000). 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD)와 이전 입력 커맨드(CMD_PRE)를 비교(S1100)하여, 일치하지 않는 경우(S1200의 No), 모든 파라미터 생략 신호(PARA_SKIP_1, PARA_CKIP_2, …, PARA_SKIP_N)를 비활성화한다. 이에 따라 제어 로직(330)의 제어 신호 생성부(530)는 모든 파라미터를 설정하여, 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)를 생성한다 (S1300).
반면, 입력 커맨드(CMD)와 이전 입력 커맨드(CMD_PRE)가 일치하는 경우(S1200의 Yes), 파라미터 설정 제어부(510)는 입력 어드레스(ADDR)에 대응하는 타겟 워드 라인(AXWL)과 이전 입력 어드레스에 대응하는 이전 타겟 워드 라인(AXWL_PRE)이 같은 워드 라인 그룹에 해당되는 지를 검출하고, 검출 결과에 따라 파라미터를 설정한다(S1400). 이 때, 파라미터 설정 제어부(510)는 특정 기준에 따라 미리 설정된(PRESET) 워드 라인 그룹을 토대로 입력 어드레스(ADDR)에 대응하는 타겟 워드 라인(AXWL)과 이전 입력 어드레스에 대응하는 이전 타겟 워드 라인(AXWL_PRE)이 같은 워드 라인 그룹에 해당되는 지 검출 할 수 있다. 보다 상세하게, 파라미터 설정 제어부(510)는 미리 설정된 워드 라인 그룹을 토대로 입력 어드레스(ADDR)에 대응하는 타겟 워드 라인(AXWL)을 그룹핑하고, 상기 미리 설정된 워드 라인 그룹을 토대로 이전 입력 어드레스에 대응하는 이전 타겟 워드 라인(AXWL_PRE)을 그룹핑한다(S1420). 상기 그룹핑 값들이 일치하지 않는 경우 (S1440의 No). 즉, 다른 워드 라인 그룹인 경우, 제어 로직(330)의 제어 신호 생성부(530)는 상기 워드 라인 그룹에 해당하는 파라미터를 설정하여, 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)를 생성한다(S1460). 반면, 상기 그룹핑 값들이 일치하는 경우 (S1440의 Yes). 즉, 동일 워드 라인 그룹인 경우, 제어 로직(330)의 제어 신호 생성부(530)는 상기 워드 라인 그룹에 해당하는 파라미터 설정을 생략하여, 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)를 생성한다. 상기 각 워드 라인 그룹 별로 파라미터 설정 동작(S1400)은 워드 라인 그룹 비교부(710) 내의 제 1 내지 제 N 그룹 비교부(710_1 ~710_N)의 수만큼 반복 수행될 수 있다.
전압 공급부(340), 어드레스 디코더(350) 및 읽기 및 쓰기 회로(360)는 상기 전압 설정 신호(BIAS_SET), 워드 라인 설정 신호(WL_SET), 리드/라이트 제어 신호(PB_CTRL)에 응답하여 입력 커맨드(CMD)에 대응하는 동작을 수행할 수 있다(S1500).
이후, 입력 커맨드(CMD)에 대응하는 프로그램 동작이 종료될 때 활성화되는 동작 종료 신호(MCOFF)에 응답하여, 제어 로직(330)의 파라미터 설정 제어부(510)는 입력 커맨드(CMD) 및 타겟 워드 라인(AXWL)을 이전 입력 커맨드(CMD_PRE) 및 이전 타겟 워드 라인(AXWL_PRE)으로 저장한다(S1600).
상기와 같이, 본 발명의 일실시예에 따른 제어 로직(330)은 커맨드(CMD)에 대응하는 파라미터를 설정하고, 설정된 파라미터를 토대로 커맨드(CMD)에 대응하는 동작, 즉, 프로그램/리드/소거 동작을 메모리 셀 어레이(310)에 수행하되, 현재 입력된 커맨드(CMD)가 이전에 입력된 커맨드(CMD)와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략하고 이전 값을 유지한다. 따라서, 동작 준비 구간에서 소요되는 시간을 줄임으로써 전체 동작 수행에 소요되는 시간을 줄이고 고속 동작을 보장할 수 있다.
도 11 은 도 3 의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11 을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(300) 및 컨트롤러(1100)를 포함한다.
비휘발성 메모리 장치(300)는 도 3 을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 비휘발성 메모리 장치(300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 비휘발성 메모리 장치(300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 비휘발성 메모리 장치(300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 비휘발성 메모리 장치(300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 비휘발성 메모리 장치(300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(300) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 비휘발성 메모리 장치(300)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 비휘발성 메모리 장치(300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 비휘발성 메모리 장치(300)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 비휘발성 메모리 장치(300)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 비휘발성 메모리 장치(300)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 비휘발성 메모리 장치(300)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 비휘발성 메모리 장치(300)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 비휘발성 메모리 장치(300) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(300) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12 는 도 11 의 메모리 시스템의 응용 예를 보여주는 블록도 이다.
도 12 를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 12 에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 3 을 참조하여 설명된 비휘발성 메모리 장치(300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11 을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 13 은 도 12 을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 13 을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13 에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이 때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13 에서, 도 12 를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11 을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12 를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
상기의 설명에서는, 메모리 장치를 포함하는 메모리 시스템을 예로 들었지만, 본 발명은 반도체 시스템으로 확장 가능하다.
도 14 는 본 발명의 실시예에 따른 반도체 시스템(1400)을 설명하기 위한 블록도 이다. 도 15 는 도 14 의 반도체 장치(1420)을 설명하기 위한 상세 블록도 이다.
도 14 를 참조하면, 반도체 시스템(1400)은 컨트롤러(1410) 및 반도체 장치(1420)를 포함한다. 컨트롤러(1410)는 다양한 동작 수행을 위한 연산 부호(OP_CODE)를 반도체 장치(1420)로 출력하고, 반도체 장치(1420)는 연산 부호(OP_CODE)에 대응하는 동작을 수행할 수 있다.
본 발명의 실시예에서는, 반도체 장치(1420)는 연산 부호(OP_CODE)에 대응하는 파라미터를 설정하고, 설정된 파라미터를 토대로 연산 부호(OP_CODE)에 대응하는 동작을 수행하되, 현재 입력된 연산 부호(OP_CODE)가 이전에 입력된 연산 부호(OP_CODE)와 동일한 계열의 코드인 경우, 중복되는 파라미터의 설정을 생략하고 이전 값을 유지한다. 따라서, 동작 준비 구간에서 소요되는 시간을 줄임으로써 전체 동작 수행에 소요되는 시간을 줄이고 고속 동작을 보장할 수 있다.
도 15 를 참조하면, 반도체 장치(1420)는 파라미터 설정 제어부(1510) 및 제어 신호 생성부(1530)를 포함한다.
파라미터 설정 제어부(1510)는, 연산 부호(OP_CODE)가 이전에 입력 연산 부호(OP_CODE_PRE)와 동일한 계열의 코드인 경우, 적어도 하나 이상의 파라미터 생략 신호(PARA_SKIP)를 생성할 수 있다. 도면에는 하나의 파라미터 생략 신호(PARA_SKIP)가 도시되어 있지만, 파라미터 생략 신호(PARA_SKIP)는 다수 개 존재 할 수 있다. 파라미터 설정 제어부(1510)는, 코드 저장부(1512) 및 변화 검출부(1514)를 포함할 수 있다. 코드 저장부(1512)는, 도 5 및 도 6 의 파라미터 저장부(512)의 제 1 저장부(610)에 대응될 수 있고, 변화 검출부(1514)는. 도 5 및 도 7 의 변화 검출부(514)의 커맨드 비교부(720)에 대응될 수 있다.
제어 신호 생성부(1530)는, 파라미터 생략 신호(PARA_SKIP)에 따라 연산 부호(OP_CODE)에 대응하는 동작을 수행하기 위한 파라미터를 설정하고, 설정된 파라미터를 토대로 제어 신호(SET)을 생성한다. 이 때, 파라미터를 설정하는 동작은, 별도의 레지스터에 액세스하여 특정 값을 로딩한 후 이를 연산하여 최종 파라미터 값을 타겟 레지스터에 저장하는 동작을 의미하며, 본 발명의 실시예에서는, 파라미터 생략 신호(PARA_SKIP)에 따라 상기 로딩, 연산 및 저장하는 동작이 선택적으로 수행될 수 있다. 즉, 제어 신호 생성부(1530)는, 파라미터 생략 신호(PARA_SKIP)가 활성화될 때, 그에 해당하는 파라미터를 설정하는 동작을 생략할 수 있다. 제어 신호 생성부(1530)는, 도 5 의 제어 신호 생성부(530)에 대응할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
300: 비휘발성 메모리 장치 310: 메모리 셀 어레이
320: 동작 회로 330: 제어 로직
340: 전압 공급부 350: 어드레스 디코더
360: 읽기 및 쓰기 회로

Claims (20)

  1. 다수의 비트 라인 쌍들과 다수의 워드 라인들에 각각 연결되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    입력 커맨드에 대응하는 파라미터를 설정하고, 상기 설정된 파라미터를 토대로 상기 입력 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 수행하는 동작 회로
    를 포함하며, 상기 동작 회로는 상기 입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 설정된(PRESET) 워드 라인 그룹은,
    프로그램 검출 전압(PROGRAM VERIFICATION VOLTAGE) 레벨, 프로그램 시작 바이어스, 패스 전압(VPASS) 레벨, 파이프 게이트 전압, 더미 워드 라인 전압, 소스 라인(DSL, SSL) 전압, 블라인드 수, 최대 루프 수 중 적어도 하나에 따라 미리 설정되는 것
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 동작 회로는,
    상기 설정된 파라미터를 토대로 프로그램/리드/소거 동작을 위한 동작 전압들을 생성하는 전압 공급부;
    입력 어드레스에 따라 상기 메모리 셀 어레이의 워드 라인을 선택하고, 상기 설정된 파라미터를 토대로 상기 메모리 셀 어레이의 각 워드 라인에 상기 동작 전압들을 선택적으로 인가하는 어드레스 디코더;
    상기 메모리 셀 어레이의 비트 라인들과 연결되어 상기 메모리 셀 어레이의 데이터를 리드/라이트 하는 읽기 및 쓰기 회로; 및
    상기 전압 공급부, 상기 어드레스 디코더 및 상기 읽기 및 쓰기 회로의 동작을 제어하며, 상기 입력 커맨드에 대응하는 동작을 수행하기 위한 파라미터를 설정하되 상기 입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 설정된 워드 라인 그룹별로 중복되는 파라미터의 설정을 생략하는 제어 로직
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 로직은,
    상기 입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 상기 입력 어드레스에 대응하는 워드 라인과 이전에 입력된 어드레스에 대응하는 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 검출하여 적어도 하나의 파라미터 생략 신호를 생성하는 파라미터 설정 제어부; 및
    상기 파라미터 생략 신호에 따라 상기 입력 커맨드에 대응하는 동작을 수행하기 위한 파라미터를 설정하고, 설정된 파라미터를 토대로 상기 전압 공급부, 상기 어드레스 디코더 및 상기 읽기 및 쓰기 회로의 동작을 제어하는 제어 신호들을 생성하는 제어 신호 생성부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 파라미터 설정 제어부는,
    동작 종료 신호에 응답하여, 해당 입력 커맨드 및 입력 어드레스에 대응하는 워드 라인을 저장하는 파라미터 저장부; 및
    동작 인에이블 신호에 응답하여, 입력 커맨드와 상기 파라미터 저장부에 저장된 커맨드가 동일한 계열의 커맨드인 경우, 입력 어드레스에 대응하는 워드 라인과 상기 파라미터 저장부에 저장된 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 검출하여 상기 파라미터 생략 신호를 출력하는 변화 검출부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 동작 종료 신호는, 입력 커맨드에 대응하는 동작이 종료될 때마다 활성화되는 신호이고, 상기 동작 인에이블 신호는, 입력 커맨드에 대응하는 동작이 수행되는 동안 활성화되는 신호
    인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 파라미터 저장부는,
    상기 동작 종료 신호에 응답하여, 해당 입력 커맨드 및 입력 어드레스를 저장하는 다수 개의 플립플롭
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 변화 검출부는,
    미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 입력 어드레스에 대응하는 워드 라인과 상기 파라미터 저장부에 저장된 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 비교하여 적어도 하나의 그룹 매치 신호를 출력하는 워드 라인 그룹 비교부;
    상기 입력 커맨드와 상기 파라미터 저장부에 저장된 커맨드가 동일한 계열의 커맨드인 경우 커맨드 매치 신호를 활성화하여 출력하는 커맨드 비교부; 및
    상기 커맨드 매치 신호에 따라, 상기 그룹 매치 신호를 상기 파라미터 생략 신호로 각각 출력하는 신호 출력부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 워드 라인 그룹 비교부, 상기 커맨드 비교부 및 상기 신호 출력부는 상기 동작 인에이블 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 워드 라인 그룹 비교부는
    다수 개의 그룹 비교부를 포함하며,
    각 비교 그룹부는, 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 입력 어드레스에 대응하는 워드 라인과 상기 파라미터 저장부에 저장된 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 비교하여 그룹 매치 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 다수 개의 그룹 비교부 각각은,
    상기 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 입력 어드레스에 대응하는 워드 라인을 그룹핑하는 제 1 그룹핑부;
    상기 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 파라미터 저장부에 저장된 워드 라인을 그룹핑하는 제 2 그룹핑부; 및
    상기 제 1 그룹핑부의 결과값과 상기 제 2 그룹핑부의 결과값을 비교하여 일치하는 경우 상기 그룹 매치 신호를 출력하는 그룹 비교부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 4 항에 있어서,
    상기 제어 신호 생성부는,
    상기 파라미터 생략 신호가 비활성화되면, 제 1 레지스터에 액세스하여 상기 파라미터에 대응되는 특정 값을 로딩한 후 이를 연산하여 최종 파라미터 값을 제 2 레지스터에 저장하여 상기 파라미터를 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 다수의 메모리 셀들을 포함하고, 메모리 셀들의 워드 라인들이 일정 개수로 그룹핑 되어 있는 메모리 셀 어레이;
    입력 커맨드가 이전에 입력된 커맨드와 동일한 계열의 커맨드인 경우, 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 입력 어드레스에 대응하는 워드 라인과 이전에 입력된 어드레스에 대응하는 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 검출하여 다수 개의 파라미터 생략 신호를 생성하는 파라미터 설정 제어부;
    상기 다수 개의 파라미터 생략 신호에 따라 상기 입력 커맨드에 대응하는 동작을 수행하기 위한 파라미터들의 설정을 선택적으로 생략하고, 설정된 파라미터들을 토대로 제어 신호를 생성하는 제어 신호 생성부;
    상기 제어 신호에 따라 프로그램/리드/소거 동작을 위한 동작 전압들을 생성하는 전압 공급부;
    상기 입력 어드레스에 따라 상기 메모리 셀 어레이의 워드 라인을 선택하고, 상기 제어 신호에 따라 상기 메모리 셀 어레이의 각 워드 라인에 상기 동작 전압들을 선택적으로 인가하는 어드레스 디코더; 및
    상기 메모리 셀 어레이의 비트 라인들과 연결되어 상기 메모리 셀 어레이의 데이터를 리드/라이트 하는 읽기 및 쓰기 회로
    를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 파라미터 설정 제어부는,
    동작 종료 신호에 응답하여, 해당 입력 커맨드 및 입력 어드레스에 대응하는 워드 라인을 저장하는 파라미터 저장부;
    각각이 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 입력 어드레스에 대응하는 워드 라인과 상기 파라미터 저장부에 저장된 워드 라인이 같은 워드 라인 그룹에 해당되는 지를 비교하여 해당 그룹 매치 신호를 출력하는 다수 개의 그룹 비교부;
    상기 입력 커맨드와 상기 파라미터 저장부에 저장된 커맨드가 동일한 계열의 커맨드인 경우 커맨드 매치 신호를 활성화하여 출력하는 커맨드 비교부; 및
    상기 커맨드 매치 신호에 따라, 상기 다수 개의 그룹 매치 신호를 상기 파라미터 생략 신호로 각각 출력하는 신호 출력부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 미리 설정된(PRESET) 워드 라인 그룹은,
    프로그램 검출 전압(PROGRAM VERIFICATION VOLTAGE) 레벨, 프로그램 시작 바이어스, 패스 전압(VPASS) 레벨, 파이프 게이트 전압, 더미 워드 라인 전압, 소스 라인(DSL, SSL) 전압, 블라인드 수, 최대 루프 수 중 적어도 하나에 따라 미리 설정되는 것
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 다수 개의 그룹 비교부 각각은,
    상기 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 입력 어드레스에 대응하는 워드 라인을 그룹핑하는 제 1 그룹핑부;
    상기 미리 설정된(PRESET) 워드 라인 그룹을 토대로, 상기 파라미터 저장부에 저장된 워드 라인을 그룹핑하는 제 2 그룹핑부; 및
    상기 제 1 그룹핑부의 결과값과 상기 제 2 그룹핑부의 결과값을 비교하여 일치하는 경우 상기 그룹 매치 신호를 출력하는 그룹 비교부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제어 신호 생성부는,
    상기 다수 개의 파라미터 생략 신호 중 비활성화되는 신호들에 응답하여, 제 1 레지스터에 액세스하여 상기 비활성화된 신호에 대응되는 값을 로딩한 후 이를 연산하여 최종 파라미터 값을 제 2 레지스터에 저장하여 파라미터를 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 다양한 동작 수행을 위한 연산 부호를 출력하는 컨트롤러; 및
    상기 연산 부호에 대응하는 파라미터를 설정하고, 상기 설정된 파라미터를 토대로 상기 연산 부호에 대응하는 동작을 수행하는 반도체 장치
    를 포함하며, 상기 반도체 장치는 상기 연산 부호가 이전에 입력된 연산 부호와 동일한 계열의 코드인 경우, 중복되는 파라미터의 설정을 생략하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 반도체 장치는,
    상기 연산 부호가 이전에 연산 부호와 동일한 계열의 코드인 경우, 적어도 하나의 파라미터 생략 신호를 생성하는 파라미터 설정 제어부; 및
    상기 파라미터 생략 신호에 따라 상기 연산 부호에 대응하는 동작을 수행하기 위한 파라미터를 설정하고, 설정된 파라미터를 토대로 제어 신호를 생성하는 제어 신호 생성부
    를 포함하는 것을 특징으로 하는 반도체 시스템.
  20. 제 19 항에 있어서,
    상기 파라미터 설정 제어부는,
    상기 연산 부호를 저장하는 코드 저장부; 및
    상기 연산 부호와 상기 코드 저장부에 저장된 연산 부호가 동일한 계열의 코드인 경우, 상기 파라미터 생략 신호를 출력하는 변화 검출부
    를 포함하는 것을 특징으로 하는 반도체 시스템.
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