WO2023007539A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2023007539A1
WO2023007539A1 PCT/JP2021/027504 JP2021027504W WO2023007539A1 WO 2023007539 A1 WO2023007539 A1 WO 2023007539A1 JP 2021027504 W JP2021027504 W JP 2021027504W WO 2023007539 A1 WO2023007539 A1 WO 2023007539A1
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gate conductor
voltage
conductor layer
line
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic-resistive Random Access Memory
  • Non-Patent Document 3 Magnetism by current
  • DRAM DRAM memory cell
  • FIG. 8 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 9 shows the problem in operation
  • FIG. 8 shows the write operation of the DRAM memory cell.
  • FIG. 8(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact with the floating body 102 of the P layer (a semiconductor region containing acceptor impurities is hereinafter referred to as "P layer").
  • P layer a semiconductor region containing acceptor impurities is hereinafter referred to as "P layer”.
  • the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage.
  • the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the accelerated electrons flowing from the source N + layer 103 toward the drain N + layer 104 collide with the Si lattice, and the kinetic energy lost at that time generates electron-hole pairs (impact ionization phenomenon).
  • Most of the generated electrons (not shown) reach the drain N + layer 104 .
  • a small portion of very hot electrons jump over the gate oxide film 109 and reach the gate conductive layer 105 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 8B shows how the floating body 102 is saturated charged with the generated holes 106 .
  • FIG. 8(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. 10(a) shows a "1" write state
  • FIG. 10(b) shows a "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. do not have.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • a single transistor type DRAM which is a memory device using MOS transistors and eliminates capacitors
  • the capacitive coupling between the word line and the floating body is large, and the potential of the word line is increased when reading or writing data.
  • the amplitude is transmitted as noise directly to the MOS transistor body.
  • problems of erroneous reading and erroneous rewriting of stored data are caused, making it difficult to put a one-transistor DRAM (gain cell) without a capacitor into practical use.
  • a memory device using a semiconductor element has a page composed of a plurality of memory cells arranged in rows on a substrate, and a plurality of pages arranged in columns.
  • a memory device comprising: each memory cell included in each page, a first semiconductor layer on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer at both ends of the first semiconductor layer in a first direction parallel to the substrate; and a second impurity layer; a first gate insulating layer covering both side surfaces of the first semiconductor layer near the first impurity layer in a second direction parallel to the substrate and perpendicular to the first direction; a first gate conductor layer covering both side surfaces of the first gate insulating layer and separated from each other in plan view; and a second gate conductor layer; a second gate insulating layer covering the first semiconductor layer near the second impurity layer; a third gate conductor layer covering the second gate insulating layer; controlling the voltage applied to the
  • the group of holes is extracted from one or both of the first impurity layer and the second impurity layer, and the voltage of the first semiconductor layer is changed to the first data.
  • a second data retention voltage that is lower than the retention voltage;
  • the first impurity layer of the memory cell is connected to a source line, the second impurity layer is connected to a bit line, the first gate conductor layer is connected to a first plate line, and the a second gate conductor layer connected to a second plate line, said third gate conductor layer connected to a word line;
  • the bit line is connected to a sense amplifier circuit; In a page read operation, voltages applied to the word line, the first plate line, the second plate line, the source line, and the bit line are controlled to select the word line.
  • a memory device using a semiconductor element characterized by:
  • the same pulse voltage is applied to the first plate line and the second plate line or a fixed voltage lower than that of the first plate line during the page erase operation. is input (second invention).
  • a fixed voltage higher than the positive bias pulse voltage of the second plate line is input to the first plate line during the page read operation. It is characterized (third invention).
  • the pulse voltage width of the positive bias of the second plate line is equal to that of the word line during one or both of the page write operation and the page read operation. It is characterized by being shorter than the pulse voltage width (fourth invention).
  • a fifth invention is characterized in that, in the first invention, the third gate conductor layer is composed of at least two gate conductor layers, each of which operates synchronously or asynchronously. invention).
  • a first gate capacitance between the first gate conductor layer and the first semiconductor layer, the second gate conductor layer and the first semiconductor one or both of the second gate capacitances between the layers is larger than the third gate capacitance between the third gate conductor layer and the first semiconductor layer.
  • FIG. 1 is a structural diagram of a memory device according to a first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of the memory device according to the first embodiment
  • FIG. 2 is a diagram for explaining a write operation mechanism of the memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the memory device according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining the mechanism of a hole push-up erase operation in which a page erase operation is performed only with a positive bias applied voltage according to the first embodiment
  • FIG. 4 is a diagram for explaining the mechanism of a hole push-up erase operation in which a page erase operation is performed only with a positive bias applied voltage according to the first embodiment
  • FIG. 4 is a diagram for explaining the mechanism of a hole push-up erase operation in which a page erase operation is performed only with a positive bias applied voltage according to the first embodiment
  • FIG. 4 is a diagram for explaining the mechanism of a hole push-up erase operation in
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a circuit block diagram for explaining improvements in write and read operations of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a circuit block diagram for explaining improvements in write and read operations of a memory device having SGTs according to the first embodiment
  • FIG. 4 is an operation waveform diagram for explaining improvements in write and read operations of the memory device having SGTs according to the first embodiment
  • FIG. 4 is a circuit block diagram for explaining improvements in write and read operations of a memory device having SGTs according to the first embodiment
  • FIG. 4 is an operation waveform diagram for explaining improvements in write and read operations of the memory device having SGTs according to the first embodiment
  • FIG. 4 is an operation waveform diagram for explaining improvements in write and read operations of the memory device having SGTs according to the first embodiment
  • FIG. 4 is an operation waveform diagram for explaining improvements in write and read operations of the memory device having SGTs according to the first
  • FIG. 4 is a circuit block diagram for explaining improvements in write and read operations of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a memory device using semiconductor elements
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the first dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 2 The structure of the first dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a first dynamic flash memory cell according to the first embodiment of the present invention.
  • (a) is a horizontal cross-sectional view along the ZZ' line in (b)
  • (b) is a vertical cross-sectional view along the XX' line in (a)
  • (c) is a A vertical sectional view taken along the line Y1-Y1'
  • (d) is a vertical sectional view taken along the line Y2-Y2' in (a).
  • a strip-shaped P layer 2 (which is an example of the "first semiconductor layer” in the claims) is provided on a substrate 1 (which is an example of the "substrate” in the claims). Then, on both sides of the P layer 2 in the XX′ direction, an N + layer 3a (“first impurity layer” in the claims) and an N + layer 3b (“second impurity layers” in the claims) are provided. ), which is an example of "layer”. Surrounding the P layer 2 connected to the N + layer 3a, the first gate insulating layer 4a (which is an example of the “first gate insulating layer” in the claims) and the P layer 2 connected to the N + layer 3b are formed.
  • first gate conductor layer (first gate conductor layer” in the scope of claims) covering each of the two side surfaces in the Y1-Y1' direction of the first gate insulating layer 4a and separated from each other. an example) and a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims).
  • second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims).
  • third gate conductor layer 5c Surrounding the second gate insulating layer 4b is a third gate conductor layer 5c (which is an example of the "third gate conductor layer” in the claims).
  • the insulating layer 6 separates the first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor layer 5c.
  • the N + layers 3a, 3b, the P layer 2, the first gate insulating layer 4a, the second gate insulating layer 4b, the first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor are formed.
  • a dynamic flash memory cell consisting of layer 5c is formed.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the claims), and the N + layer 3b serves as a bit line BL (a "bit line” in the claims).
  • the first gate conductor layer 5a is connected to the first plate line PL1 (which is an example of the "first plate line” in the claims)
  • the second gate conductor layer 5b is connected to the first plate line PL1 (which is an example of the "first plate line” in the claims) is a second plate line PL2 (an example of a "second plate line” in the scope of claims)
  • the third gate conductor layer 5c is a word line WL (an example of a "word line” in the scope of claims). ), respectively.
  • FIG. 2A shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 8 of the P layer 2 before the erasing operation.
  • a channel region 8 between N + layers 3a and 3b is electrically isolated from insulating substrate 1 and serves as a floating body.
  • a voltage lower than that applied to the first plate line PL1 is applied to the second plate line PL2.
  • the hole group 11 is mainly accumulated in the P layer 2 closer to the second gate conductor layer 5b connected to the second plate line PL2.
  • Some of the hole groups 11 are also accumulated in the channel region 8 surrounded by the third gate conductor layer 5c. and. As shown in FIG.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 3a serving as the source connected to the source line SL and the channel region 8 is forward biased.
  • Vb is the built-in voltage of the PN junction and is approximately 0.7V.
  • V ERA -3V
  • the potential of channel region 8 will be -2.3V.
  • This value is the potential state of the channel region 8 in the erased state. Therefore, when the potential of channel region 8 of the floating body becomes a negative voltage, the threshold voltage of the N-channel MOS transistor of the dynamic flash memory cell increases due to the substrate bias effect. As a result, as shown in FIG. 2(c), the threshold voltage of the third gate conductor layer 5c connected to this word line WL is increased.
  • the erased state of this channel region 8 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, the first plate line PL1, and the second plate line PL2, and the potential of the floating body are an example for performing the erase operation. There may be other operating conditions under which the erasing operation can be performed.
  • FIG. 3 shows a page write operation (which is an example of a "page write operation" in the claims) of a dynamic flash memory cell.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL.
  • 2 V for example, is input to the first gate conductor layer 5a connected to the line PL1, 0 V, for example, is input to the second gate conductor layer 5b connected to the second plate line PL2, and the word line
  • 5 V is input to the third gate conductor layer 5c connected to WL.
  • the inversion layer 12a is formed in the channel region 8 inside the first gate conductor layer 5a connected to the first plate line PL1, and the first gate conductor layer 5a is formed.
  • the first N-channel MOS transistor with gate conductor layer 5a is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a connected to the first plate line PL1.
  • the second N-channel MOS transistor having third gate conductor layer 5c connected to word line WL is operated in the saturation region.
  • an inversion layer 12b is formed all over the channel region 8 inside the third gate conductor layer 5c connected to the word line WL without any pinch-off point.
  • the inversion layer 12b formed entirely inside the third gate conductor layer 5c connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor having the first gate conductor layer 5a. work.
  • the channel region 8 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the third gate conductor layer 5c, which are connected in series, has a third
  • the electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the third gate conductor layer 5c connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon.
  • the inversion layer 12a is not formed in the channel region 8 inside the second gate conductor layer 5b connected to the second plate line PL2.
  • the hole groups 11 formed by the impact ionization phenomenon are mainly accumulated in the P layer 2 near the second gate conductor layer 5b connected to the second plate line PL2.
  • a gate induced drain leakage (GIDL) current may be used to generate electron-hole pairs, and the generated hole groups 11 may fill the inside of the floating body FB. (See, for example, Non-Patent Document 5).
  • GIDL gate induced drain leakage
  • the generated hole group 11 is majority carriers in the channel region 8 and charges the channel region 8 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0 V, the channel region 8 is set to the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 8. .7V). When the channel region 8 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor connected to the word line WL is lowered.
  • a first data retention voltage (an example of a "first data retention voltage” in the scope of claims), which is the write state of the channel region 8, is assigned to logical storage data "1".
  • the generated hole groups 11 are mainly stored in the P layer 2 near the second gate conductor layer 5b. This provides a stable substrate bias effect.
  • a second boundary region between N + layer 3a and channel region 8 or a second boundary region between N + layer 3b and channel region 8 is used. Electron-hole pairs may be generated in the boundary region 3 by impact ionization or GIDL current, and the channel region 8 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, the first plate line PL1, and the second plate line PL2 are examples for performing the write operation, and the write operation can be performed. Other operating conditions are possible.
  • FIGS. 4(a) to 4(c) The read operation of the dynamic flash memory cell will be described with reference to FIGS. 4(a) to 4(c).
  • Vb built-in voltage
  • the threshold voltage of the N channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4(b) if the memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 8 is VERA +Vb.
  • a write operation randomly stores a write state of "1". As a result, logical storage data of logical "0" and "1" are created.
  • the threshold voltage of the N-channel MOS transistor is, for example, 1.3 V when the stored data is logic "0", and is, for example, 0.3 V when the stored data is logic "1". . Therefore, for example, 0 V is input to the N + layer 3a connected to the source line SL, 0.5 V is input to the N + layer 3b connected to the bit line BL, and 0 V is input to the N + layer 3b connected to the first plate line PL1. For example, 0.8 V, which is an intermediate voltage between logic "0" and logic "1" of the N-channel MOS transistor, is input to the first gate conductor layer 5a, and the second gate conductor layer 5a is connected to the second plate line PL2.
  • the first N-channel MOS transistor having the first gate conductor layer 5a operates in the linear region, and the third gate conductor to which the word line WL is connected.
  • a second N-channel MOS transistor with layer 5c operates in the saturation region.
  • the threshold voltage of the first N-channel MOS transistor having the first gate conductor layer 5a is as high as 1.3 V in the memory cell in which the stored data is logic "0". Even if a voltage of 0.8 V is applied to the first gate conductor layer 5a to which one plate line PL1 is connected, it does not become conductive. Therefore, as shown in FIG. 4(c), reading is performed by the sense amplifier circuit by utilizing the level difference between the two threshold voltages for the first plate line PL1 and the word line WL.
  • the read operation of the dynamic flash memory cell with a wide operating margin is performed.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, the first plate line PL1, and the second plate line PL2, and the potential of the floating body are an example for performing the read operation. There may be other operating conditions under which the read operation is possible.
  • FIGS. 5A (a) to (d), FIG. 5B, and FIG. 6 page erasing is performed only by applying a positive bias voltage without applying a negative bias voltage to one or both of the source line SL and the bit line BL.
  • the mechanism of the hole push-up erase operation that performs the operation (which is an example of a "page erase operation" in the claims) will now be described.
  • channel region 8 between N + layers 3a and 3b is electrically isolated from the substrate and serves as a floating body.
  • FIG. 5A(a) shows the timing operation waveform diagram of the main nodes of the erase operation.
  • T0 to T12 represent times from the start to the end of the erasing operation.
  • 5A(b) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 8 at time T0 before the erasing operation.
  • the bit line BL and the source line SL go from Vss to high voltage states of V BLH and V SLH , respectively.
  • Vss is 0V, for example.
  • the plate line PL1, the plate line PL2, and the word line WL selected in the page erase operation are set to the first voltage V PLL to the second voltage V PLH and The voltage changes from the third voltage Vss to the fourth voltage VWLH , and the inversion layer 12a inside the first gate conductor layer 5a connected to the plate line PL1 to the channel region 8 is connected to the plate line PL2.
  • the inversion layer 12c (not shown) inside the third gate conductor layer 5c, which is connected to the word line WL, and the inversion layer 12b inside the second gate conductor layer 5b, which is connected to the word line WL, are not formed.
  • the voltages of V BLH and V SLH are the threshold voltages of the second N-channel MOS transistor on the word line WL side, the first N-channel MOS transistor on the plate line PL1 side, and the third threshold voltage on the plate line PL2 side. and the threshold voltages of the N-channel MOS transistors are V tWL and V tPL respectively, it is desirable that V BLH >V WLH +V tWL and V SLH >V PLH +V tPL . For example, if V tWL and V tPL are 0.5 V, V WLH and V PLH should be set to 3 V, and V BLH and V SLH should be set to 3.5 V or higher.
  • the plate line PL1, the plate line PL2, and the word line WL are set to the high voltage state of the second voltage V PLH and the fourth voltage V WLH , so that the floating state of the channel region 8 is changed.
  • a voltage is boosted by a first capacitive coupling between plate line PL1 and plate line PL2 and channel region 8 and a second capacitive coupling between word line WL and channel region 8 .
  • the voltage of the channel region 8 becomes a high voltage from V FB "1" in the "1" write state.
  • the voltages of the bit line BL and the source line SL are high voltages V BLH and V SLH , the PN junction between the source N + layer 3a and the channel region 8, the drain N + layer 3b and the channel Since the PN junction with region 8 is in a reverse-biased state, boosting is possible.
  • the page erase operation mechanism of FIG. 5A(a) will be described.
  • the voltages on the bit line BL and the source line SL drop from the high voltages V BLH and V SLH to Vss.
  • the PN junction between the source N + layer 3a and the channel region 8 and the PN junction between the drain N + layer 3b and the channel region 8 are forward biased as shown in FIG.
  • the remaining hole groups of the hole groups 11 in the channel region 8 are discharged to the source N + layer 3a and the drain N + layer 3b.
  • the voltage V FB of the channel region 8 is the PN junction formed between the source N + layer 3 a and the P layer channel region 8 and the PN junction formed between the drain N + layer 3 b and the P layer channel region 8 . is the built-in voltage Vb.
  • the page erase operation mechanism of FIG. 5A(a) will be described.
  • the voltages of the bit line BL and the source line SL rise from Vss to high voltages V BLH and V SLH .
  • the plate line PL 2 and the word line WL 2 are changed from the second voltage V PLH and the fourth voltage V WLH to the first voltage V at times T9 to T10, respectively.
  • the voltage VFB of the channel region 8 is reduced from Vb by a first capacitive coupling between the plate lines PL1 and PL2 and the channel region 8 and a second capacitive coupling between the word line WL and the channel region 8.
  • VFB becomes "0". Therefore, the voltage difference .DELTA.VFB between the "1" written state and the "0" erased state of the channel region 8 is expressed by the following equation.
  • VFB “1” Vb - ⁇ WL x VtWL “1” - ⁇ BL x VBLH (4)
  • V FB “0” Vb - ⁇ WL ⁇ V WLH - ⁇ PL ⁇ (V PLH - V PLL ) (5)
  • the sum of ⁇ WL and ⁇ PL is 0.8 or more, ⁇ V FB becomes large, and a sufficient margin can be obtained.
  • the page erase operation mechanism of FIG. 5A(a) will be described.
  • the voltages of the bit line BL and the source line SL drop from V BLH to Vss and from V SLH to Vss respectively, and the erase operation ends.
  • the bit line BL and the source line SL slightly lower the voltage of the channel region 8 by capacitive coupling. Since the voltage is equal to the increased amount, the increase and decrease of the voltages of the bit line BL and the source line SL are canceled out, and as a result, the voltage of the channel region 8 is not affected.
  • the page erase operation is performed by using the voltage V FB "0" in the "0" erased state of the channel region 8 as the second data retention voltage (which is an example of the "second data retention voltage” in the scope of claims). and assigns it to logical storage data "0".
  • a fixed voltage V PL2 lower than that applied to the first plate line PL1 is applied to the second plate line PL2 during the hole push-up erase operation in which the page erase operation is performed only with a positive bias applied voltage.
  • V PL2 may be, for example, 0 V, which is the ground potential Vss.
  • the voltage of the second plate line PL2 is less than or equal to that of the first plate line PL1. to improve the page write operation and the page read operation by inputting a positive bias pulse voltage.
  • FIG. 7A 3 rows ⁇ 3 columns of memory cells C00 to C22 form part of a memory cell block.
  • Each of memory cells C00-C22 corresponds to the memory cell shown in FIG.
  • memory cells C00 to C22 of 3 rows ⁇ 3 columns are shown, but in an actual memory cell block, the memory cells form a matrix larger than 3 rows ⁇ 3 columns.
  • Word lines WL0 to WL2 first plate lines PL10 to PL12, second plate lines PL20 to PL22, source lines SL, and bit lines BL0 to BL2 are connected to each memory cell.
  • Transistors T0C to T2C whose gates receive the transfer signal FT, form a switch circuit.
  • the bit lines BL0 to BL2 are connected to sense amplifier circuits SA0 to SA2 (which are examples of the "sense amplifier circuit" in the claims) via switch circuits.
  • Word lines WL0-WL2, first plate lines PL10-PL12, and second plate lines PL20-PL22 are connected to a row decoder circuit RDEC.
  • Sense amplifier circuits SA0-SA2 are connected to a pair of complementary input/output lines IO and /IO via transistors T0A-T2B having their gates connected to column select lines CSL0-CSL2.
  • FIG. 7A shows a state in which the entire memory cell block has undergone the erase operation of FIG. 2B, FIG. 5A, or FIG. 5B. It shows that it is not stored.
  • FIG. 7B shows a circuit block diagram in which word line WL1 is selected and a page write operation is performed
  • FIG. 7C shows its operation waveform diagram.
  • Page data is written (loaded) in the sense amplifier circuits SA0-SA2 from input/output lines IO and /IO by column selection lines CSL0-CSL2.
  • the dynamic flash memory cell is in the "0" erased state and the voltage of channel region 8 is V FB "0".
  • Vss is applied to the bit lines BL0 to BL2, the source line SL, and the word line WL1, V PL1L is applied to the first plate line PL11, and Vss is applied to the second plate line PL21.
  • Vss is 0V and VPL1L is 0.8V.
  • Vss is 0V and VPL1L is 0.8V.
  • word line WL1 rises from Vss to V WLH .
  • the threshold voltage for erasing "0" of the second N-channel MOS transistor surrounding the channel region 8 by the third gate conductor layer 5c connected to the word line WL1 is VtWL "0”
  • the second capacitive coupling between the word line WL1 and the channel region 8 causes the voltage of the channel region 8 of the memory cells C01 and C21 to rise to V FB ". 0"+ ⁇ BL ⁇ V BLH + ⁇ WL ⁇ Vt WL "0".
  • Vt WL "0" is, for example, 1.3V.
  • an inversion layer 12b is formed in the channel region 8 inside the third gate conductor layer 5c, and a second capacitance between the word line WL1 and the channel region 8 is generated. Block the bond.
  • V PL1H is, for example, 1.6V. This is to make the threshold voltage Vt WL "0" for erasing "0" equal to or higher than 1.3V.
  • a positive bias pulse voltage (“positive bias pulse voltage ) is applied.
  • V PL2H is, for example, 0.3V. Since the threshold voltage after "1" is written is, for example, 0.3 V, when V PL2H is raised to 0.3 V or more, an inversion layer is also formed in the channel region 8 of the second gate conductor layer 5b.
  • V WLH 1.6V, for example.
  • an inversion layer 12a is formed in the channel region 8 inside the first gate conductor layer 5a connected to the first plate line PL11, and a pinch-off point 13 exists in the inversion layer 12a. Therefore, the first N-channel MOS transistor having the first gate conductor layer 5a operates in the linear region.
  • the second N channel MOS transistor having third gate conductor layer 5c connected to word line WL1 operates in the saturation region.
  • this region is the region on the source side viewed from the second N-channel MOS transistor having the third gate conductor layer 5c connected to the word line WL1, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line. Accelerated electrons collide with lattice Si atoms and their kinetic energy produces electron-hole pairs. Some of the generated electrons flow to the first gate conductor layer 5a and the third gate conductor layer 5c, but most of them flow to the N + layer 3b connected to the bit line BL (not shown).
  • the second plate line PL21 drops from V PL2H to Vss.
  • the first plate line PL11 is at a high voltage state of V PL1H and the word line WL1 is at a high voltage state of V WLH , and the generation of hole groups 11 continues due to the source-side impact ionization phenomenon.
  • the second plate line PL21 drops from V PL2H to Vss at time T5
  • hole groups 11 are accumulated in the channel region 8 by time T5.
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor start to decrease from, for example, 1.3 V after erasing "0".
  • the page write operation can be sufficiently performed without the assistance of the
  • the voltage of word line WL1 drops from VWLH to Vss.
  • the word line WL1 and the channel region 8 are in second capacitive coupling.
  • the inversion layer 12b blocks this second capacitive coupling until the threshold voltage Vt WL "1" or less. Therefore, there is substantial capacitive coupling between word line WL1 and channel region 8 only when word line WL1 goes below Vt WL "1" and drops to Vss.
  • the voltage of the channel region 8 becomes Vb- ⁇ WL ⁇ Vt WL "1".
  • Vt WL "1" is lower than Vt WL "0"
  • ⁇ WL ⁇ Vt WL "1" is smaller.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, the first plate line PL1, and the second plate line PL2, and the potential of the floating body are an example for performing the write operation. There may be other operating conditions under which write operations are possible.
  • FIG. 7E shows a page read operation (which is an example of a "page read operation” in the claims).
  • page data (“ page data”) is read to the sense amplifier circuits SA0-SA2.
  • the word line WL1 connected to the first memory cell group C01, C11, C21 rises from the low voltage Vss to the high voltage VWLY for reading, and at time Y2, the bit lines BL0 to BL2 are read from the low voltage Vss. to the high voltage V BLY for
  • the second plate line PL21 rises from the low voltage Vss to the high voltage V PL2H at time Y1, and falls from the high voltage V PL2H to the low voltage Vss at time Y2.
  • the memory cell current for "1" read increases.
  • the refresh operation performed in parallel with the "1" read operation is improved.
  • word line WL1 drops from high voltage VWLY for reading to low voltage Vss.
  • the first plate lines PL10-PL12 are at a low voltage V PL1L and the second plate lines PL20 and PL22 are at a lower voltage Vss than the first plate lines PL10-PL12. Only the second plate line PL21 goes to the high voltage V PL2H .
  • V PL2H is lower than the low voltage V PL1L of the first plate lines PL10-PL12.
  • V PL1L may be 0.8V and V PL2H may be 0.3V.
  • transfer signal FT drops from high voltage V FTH to low voltage Vss.
  • all word lines WL0-WL2 are selected and raised from the low voltage Vss to the high voltage VWLR for refresh.
  • the low voltage Vss may be 0V and the high voltage V WLR may be 1.3V.
  • the bit lines BL0 to BL2 rise from the low voltage Vss to the high voltage V BLR for refresh.
  • the circuit blocks shown in FIGS. 7A, 7B, 7D and 7F are the first memory cell groups C01 and C11 read out to the sense amplifier circuits SA0 to SA2 during the refresh operation during the page read operation.
  • C21 can be output to complementary input/output lines IO and /IO.
  • the transfer signal FT is V FTH
  • the transistors T0C to T2C which are switch circuits, are in a conductive state
  • the data stored in the memory cells C01, C11, C21 are transferred to the sense amplifier circuits SA0 to SA2. , where logical determination of "0" and "1" is made.
  • the transfer signal FT drops from V FTH to Vss, and the transistors T0C to T2C, which are the switch circuits, become non-conductive.
  • bit lines BL0-BL2 and sense amplifier circuits SA0-SA2 are electrically disconnected.
  • the read page data from the memory cells C01, C11 and C21 are stored in the sense amplifier circuits SA0 to SA2.
  • the column selection lines CSL0-CSL2 are sequentially input to the gates of the transistors T0A-T2B, so that the page data stored in the sense amplifier circuits SA0-SA2 are output to the complementary input/output lines IO and /IO.
  • the page data write operation to the sense amplifier circuits SA0 to SA2 during the refresh operation can also be explained using FIG. 7D.
  • the transfer signal FT drops from V FTH to Vss, and the transistors T0C-T2C, which are the switch circuits, become non-conductive.
  • bit lines BL0-BL2 and sense amplifier circuits SA0-SA2 are electrically disconnected.
  • the page data may be written to the sense amplifier circuits SA0-SA2 from the input/output lines IO and /IO through the column selection lines CSL0-CSL2.
  • the page data stored in the sense amplifier circuit can be freely read during the refresh operation, or the page data can be read out from the sense amplifier circuit. Data can be written. Therefore, the refresh operation can be performed in the background operation behind the page read operation or the page write operation. As a result, it is possible to provide a memory device compatible with high-speed systems.
  • the word lines WL0 to WL2 are connected to the left and right at the memory block ends, respectively, but are connected to the row decoder circuit RDEC in a separated state. , they may be controlled synchronously or asynchronously.
  • the dynamic flash memory operation can also be performed in a structure in which the polarities of the conductivity of N + layers 3a, 3b and P layer 2 are reversed.
  • the “P layer 2” becomes the “N layer 2”, and majority carriers in the N layer 2 become electrons. Therefore, the electron group generated by impact ionization is stored in the channel region 8, and the "1" state is set.
  • the insulating layer 6 separates the first gate conductor layer 5a from the third gate conductor layer 5c and the second gate conductor layer 5b from the third gate conductor layer 5c.
  • the second gate insulating layer 4b is extended so as to cover the exposed P layer 2 and the first gate conductor layer 5a, forming the first gate conductor layer 5a and the second gate conductor layer 5a. Insulation isolation between 5b and the third gate conductor layer 5c may be performed.
  • the first gate insulating layer 4a is extended to cover the exposed P layer 2 and the third gate conductor layer 5c, forming the first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor layer 5c. Insulation isolation between the three gate conductor layers 5c may be performed. Alternatively, this insulation separation may be performed by other methods.
  • the first gate insulating layer 4a was formed to cover both side surfaces and the upper surface of the P layer 2. As shown in FIG. On the other hand, the first gate insulating layer 4a should be formed covering at least both side surfaces of the P layer 2 .
  • the dynamic flash memory cells are formed on the insulating substrate 1 in the strip-shaped first semiconductor layer standing perpendicular to the insulating substrate, but they may be formed in a planar semiconductor layer.
  • a semiconductor layer may be formed on the substrate so as to stand vertically (see Non-Patent Document 6) or extend horizontally (see Non-Patent Document 7) with respect to the substrate.
  • a P layer having a lower acceptor impurity concentration than that of the P layer 2 may be provided between the N + layers 3a, 3b and the P layer 2, or both. Further, an N layer having a lower donor impurity concentration than that of the N + layers 3a, 3b may be provided between the N + layers 3a, 3b and the P layer 2, or both.
  • an SOI substrate may be used as the insulating substrate 1 in FIG.
  • a semiconductor substrate may be used, and after forming the P layer 2 , the insulating substrate 1 may be formed by oxidizing the bottom of the P layer 2 and the top surface of the semiconductor substrate on the periphery of the P layer 2 .
  • FIGS. 7A to 7F the refresh operation of a 1-bit dynamic flash memory cell made up of one semiconductor body has been explained, but two semiconductor bodies that store complementary data of "1" and "0" are shown.
  • the present invention is also effective for refreshing 1-bit high-speed dynamic flash memory cells.
  • the 1-bit dynamic flash memory cell made up of one semiconductor matrix explained the refresh operation in a single-layer memory array, but the 1-bit dynamic flash memory cell made up of one semiconductor matrix
  • the present invention is also effective for a multi-layered memory array in which .
  • This embodiment has the following features.
  • feature 1 In the conventional examples shown in FIGS. 8 to 10, "1" is written by accumulating hole groups 106 in the floating body 102 of the P layer. This floating body 102 greatly fluctuates according to the read pulse voltage applied to the word line. A problem arises that the hole group 106 accumulated by this voltage fluctuation leaks from the floating body 102 . As a result, there is a problem that a sufficient potential difference margin cannot be obtained between the floating body "1" potential and "0" potential at the time of writing.
  • the third gate conductor layer 5c for controlling the voltage of the floating body of the P layer 2, which is the channel region is separate from the third gate conductor layer 5c connected to the first word line WL1.
  • a first gate conductor layer 5a and a second gate conductor layer 5b were provided. As a result, fluctuations in the floating body voltage of the P layer 2 when the drive pulse voltage is applied to the first word line can be suppressed. As a result, the potential difference margin between the floating body "1" potential and "0" potential at the time of writing is expanded.
  • a first gate conductor layer 5a connected to a first plate line and a second gate conductor layer 5b connected to a second plate line are provided on both sides of the P layer 2. rice field.
  • the second plate line voltage lower than the first plate line voltage
  • the hole groups 11 generated when "1" is written shown in FIG. can be stored in
  • the second plate line voltage is made lower than the read-on voltage of the first plate line, thereby stabilizing the hole group during the reading operation. can be held in the P layer 2 closer to the second gate conductor layer 5b. As a result, a stable and high potential difference margin can be obtained.
  • the first to third gate conductor layers 5a, 5b, and 5c may be formed by combining a single layer or a plurality of conductor material layers containing polycrystalline Si containing a large amount of donor or acceptor impurities. good. Also, the outside of the first to third gate conductor layers 5a, 5b, 5c may be connected to a wiring metal layer such as W, for example. This also applies to other embodiments.
  • one of the first gate capacitance between the first gate conductor layer 5a and the P layer 2 and the second gate capacitance between the second gate conductor layer 5b and the P layer 2 or the sum of the capacitances of both is made larger than the third gate capacitance between the third gate conductor layer 5c and the P layer 2, a dynamic flash memory with a wide operating margin can be obtained.
  • This is more than the third gate capacitance of the third gate conductor layer 5c than the capacitance obtained by adding one or both of the first and second gate capacitances of the first and second gate conductor layers 5a and 5b.
  • the gate length of the first to third gate conductor layers 5a, 5b and 5c, and the film thickness and dielectric constant of the first and second gate insulating layers 4a and 4b are combined. may This also applies to other embodiments.
  • first dynamic flash memory cells shown in FIG. 1 may be vertically stacked to form a memory device. This also applies to other embodiments.
  • cross-sectional shape of the P layer 2 is rectangular in FIG. 1, it may be trapezoidal. Further, the cross-sectional shape of the P layer may be different between the portion covered with the first gate insulating layer 4a and the portion covered with the second gate insulating layer 4b. This also applies to other embodiments.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 8 which is the floating body FB.
  • the erase operation may be performed by negatively biasing BL or negatively biasing both the source line SL and the bit line BL. Alternatively, the erase operation may be performed under other voltage conditions.
  • the N + layers 3a, 3b of FIG. 1 may be formed of Si or other semiconductor material layers containing donor impurities. Also, the N + layer 3a and the N + layer 3b may be formed of different semiconductor material layers. This also applies to other embodiments.

Landscapes

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Abstract

基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置である。各ページに含まれる各メモリセルには、帯状のＰ層がある。そして、Ｐ層の両側にソース線ＳＬに繋がるＮ+層とビット線に繋がるＮ+層とがある。そして、Ｎ+層に繋がるＰ層の一部を囲んで第１のゲート絶縁層と、Ｎ+層に繋がるＰ層を囲んで第２のゲート絶縁層とがある。そして、第１のゲート絶縁層の２つの側面のそれぞれを覆い、且つ互いに分離した第１のプレート線に繋がる第１のゲート導体層と、第２のプレート線に繋がる第２のゲート導体層がある。そして、第２のゲート絶縁層を囲んで、ワード線に繋がる第３のゲート導体層がある。ページ書込み動作と、ページ読出し動作との一方もしくは両方において、第２のプレート線には第１のプレート線の電圧以下の正バイアスのパルス電圧を入力する。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　キャパシタを有しないメモリ素子として、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献１を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献２を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献３を参照）などがある。これらはキャパシタを必要としないのでメモリ素子の高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（特許文献１および非特許文献４を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図８に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図９に、動作上の問題点を、図１０に、読出し動作を示す（非特許文献７～１０を参照）。
　図８にＤＲＡＭメモリセルの書込み動作を示す。図８（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、Ｐ層（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）のフローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図８（ｂ）は、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図８（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図８（ｃ）は、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図８（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図８（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図８（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図９を用いて、説明する。図９（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図９（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　　　　　　　　　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１０に読出し動作を示す。図１０（ａ）は、“１”書込み状態を、図１０（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１０（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平３－１７１７６８号公報
H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
　ＭＯＳトランジスタを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＭＯＳトランジスタボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルを高性能化、および高密度化する必要がある。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
　前記各ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する第１の半導体層と、
　前記第１の半導体層の前記基板に平行な第１の方向の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層寄りの前記第１の半導体層の前記基板に平行かつ前記第１の方向に垂直な第２の方向の両側面を覆った第１のゲート絶縁層と、
　平面視において、前記第１のゲート絶縁層の両側面を覆い、且つ互いに分離した第１のゲート導体層と、第２のゲート導体層と、
　前記第２の不純物層寄りの前記第１の半導体層を覆った第２のゲート絶縁層と、
　前記第２のゲート絶縁層を覆った第３のゲート導体層と、を有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、
　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
　ページ消去動作時には、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、前記第１の半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は第１のプレート線と接続し、前記第２のゲート導体層は第２のプレート線と接続し、前記第３のゲート導体層はワード線と接続し、
　前記ビット線は、センスアンプ回路に接続し、
　ページ読出し動作時には、前記ワード線と、前記第１のプレート線と、前記第２のプレート線と、前記ソース線と、前記ビット線と、に印加する電圧を制御して、前記ワード線で選択するメモリセル群のページデータをセンスアンプ回路に読み出し、
　前記ページ書込み動作と、前記ページ読出し動作の一方もしくは両方において、前記第２のプレート線には前記第１のプレート線の電圧以下の正バイアスのパルス電圧を入力する、
　ことを特徴とする（第１発明）半導体素子を用いたメモリ装置。
　第２発明は、上記の第１発明において、前記ページ消去動作時には、前記第１のプレート線および前記第２のプレート線には同一のパルス電圧、もしくは前記第１のプレート線よりも低い固定電圧を入力することを特徴とする（第２発明）。
　第３発明は、上記の第１発明において、前記ページ読出し動作時には、前記第１のプレート線には、前記第２のプレート線の前記正バイアスのパルス電圧よりも高い固定電圧を入力することを特徴とする（第３発明）。
　第４発明は、上記の第１発明において、前記第２のプレート線の前記正バイアスのパルス電圧幅は、前記ページ書込み動作時と前記ページ読出し動作時との一方もしくは両方において、前記ワード線のパルス電圧幅より短いことを特徴とする（第４発明）。
　第５発明は、上記の第１発明において、前記第３のゲート導体層は、少なくとも２個のゲート導体層から成り、それぞれを同期、もうしくは非同期で動作することを特徴とする（第５発明）。
　第６発明は、上記の第１発明において、前記第１のゲート導体層と前記第１の半導体層との間の第１のゲート容量と、前記第２のゲート導体層と前記第１の半導体層との間の第２のゲート容量の一方又は両者を合わせたゲート容量が、前記第３のゲート導体層と前記第１の半導体層との間の第３のゲート容量より大きいことを特徴とする（第６発明）。
第１実施形態に係るメモリ装置の構造図である。 第１実施形態に係るメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る正バイアスの印加電圧のみでページ消去動作を行う正孔プッシュアップ消去動作のメカニズムを説明するための図である。 第１実施形態に係る正バイアスの印加電圧のみでページ消去動作を行う正孔プッシュアップ消去動作のメカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作と読出し動作との向上を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作と読出し動作との向上を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作と読出し動作との向上を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作と読出し動作との向上を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作と読出し動作との向上を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作と読出し動作との向上を説明するための回路ブロック図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式、製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係る第１のダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、第１のダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。
　図１に、本発明の第１実施形態に係る第１のダイナミック フラッシュ メモリセルの構造を示す。（ａ）は（ｂ）のＺ－Ｚ’線に沿った水平断面図であり、（ｂ）は（ａ）におけるＸ－Ｘ’線に沿った垂直断面図、（ｃ）は（ａ）におけるＹ１－Ｙ１’線に沿った垂直断面図、（ｄ）は（ａ）におけるＹ２－Ｙ２’線に沿った垂直断面図である。
　基板１（特許請求の範囲の「基板」の一例である）上に帯状のＰ層２（特許請求の範囲の「第１の半導体層」の一例である）がある。そして、Ｐ層２のＸ－Ｘ’方向の両側にＮ+層３ａ（特許請求の範囲の「第１の不純物層」である）とＮ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）と、がある。Ｎ+層３ａに繋がるＰ層２を囲んで第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｎ+層３ｂに繋がるＰ層２を囲んで第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａのＹ１－Ｙ１’方向の２つの側面のそれぞれを覆い、且つ互いに分離した第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第２のゲート絶縁層４ｂを囲んで、第３のゲート導体層５ｃ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、及び第２のゲート導体層５ｂと、第３のゲート導体層５ｃと、は絶縁層６により分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層２、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃからなるダイナミック フラッシュ メモリセルが形成される。
　そして、図１に示すように、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１のプレート線ＰＬ１（特許請求の範囲の「第１のプレート線」の一例である）に、第２のゲート導体層５ｂは第２のプレート線ＰＬ２（特許請求の範囲の「第２のプレート線」の一例である）に、第３のゲート導体層５ｃはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。
　図２を用いて、消去動作メカニズムを説明する。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１が、Ｐ層２のチャネル領域８に蓄えられている状態を示す。Ｎ+層３ａ、３ｂ間のチャネル領域８は、電気的に絶縁基板１から分離され、フローティングボディとなっている。そして、第２のプレート線ＰＬ２には第１のプレート線ＰＬ１より低い電圧が印加されている。これにより、正孔群１１は、主に第２のプレート線ＰＬ２に接続している第２のゲート導体層５ｂ寄りのＰ層２に溜められる。正孔群１１の一部は、第３のゲート導体層５ｃで囲まれたチャネル領域８にも溜められる。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域８の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域８のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域８に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域８の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域８の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域８の電位状態となる。このため、フローティングボディのチャネル領域８の電位が負の電圧になると、ダイナミック フラッシュ メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第３のゲート導体層５ｃのしきい値電圧は高くなる。このチャネル領域８の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２に印加する電圧条件と、フローティングボディの電位は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、ダイナミック フラッシュ メモリセルのページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、第２のプレート線ＰＬ２の接続された第２のゲート導体層５ｂに、例えば、０Ｖを入力し、ワード線ＷＬの接続された第３のゲート導体層５ｃに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａの内側のチャネル領域８には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第３のゲート導体層５ｃの内側のチャネル領域８には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第３のゲート導体層５ｃの内側に全面に形成された反転層１２ｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域８の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第３のゲート導体層５ｃに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。
　このようなダイナミック フラッシュ メモリセルの書込み動作中に第２のプレート線ＰＬ２の接続された第２のゲート導体層５ｂに、例えば、０Ｖを入力している。したがって、第２のプレート線ＰＬ２の接続された第２のゲート導体層５ｂの内側のチャネル領域８には、反転層１２ａが形成されない。これにより、インパクトイオン化現象で形成された正孔群１１は、主に第２のプレート線ＰＬ２に接続している第２のゲート導体層５ｂ寄りのＰ層２に溜められる。
　また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群１１でフローティングボディＦＢ内を満たしてもよい（例えば非特許文献５を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域８の多数キャリアであり、チャネル領域８を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域８はソース線ＳＬの接続されたＮ+層３ａとチャネル領域８との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域８が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域８の書込み状態である、第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）を論理記憶データ“１”に割り当てる。生成された正孔群１１は主に第２のゲート導体層５ｂ寄りのＰ層２に溜められている。これにより、安定な基板バイアス効果が得られる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａとチャネル領域８との間の第２の境界領域、または、Ｎ+層３ｂとチャネル領域８との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域８を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４（ａ）～図４（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４（ａ）に示すように、チャネル領域８がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域８のフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、論理“０”と“１”の論理記憶データが作成される。
　ＮチャネルＭＯＳトランジスタのしきい値電圧は、記憶データが論理“０”の場合には、例えば、１．３Vであり、記憶データが論理“１” の場合には、例えば、０．３Vである。したがって、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば０．５Ｖを入力し、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａに、例えば、ＮチャネルＭＯＳトランジスタの論理“０”と論理“１”との中間電圧である０．８Vを入力し、第２のプレート線ＰＬ２の接続された第２のゲート導体層５ｂに、例えば、０Ｖを入力する。この結果、記憶データが論理“１”のメモリセルにおいて、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作し、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。一方、記憶データが論理“０”のメモリセルにおいて、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタのしきい値電圧は、例えば、１．３Vと高くなっているため、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａに電圧０．８Vを印加しても、導通しない。したがって、図４（ｃ）に示すように、この第１のプレート線ＰＬ１とワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプ回路で読出しが行われる。
　また、この読出し動作時に記憶データが論理“１”のメモリセルにおいて、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。この結果、書込み動作と同様にソース側インパクトイオン化現象が引き起こされる。したがって、この読出し動作と並行し、メモリセルのＰ層２のチャネル領域８の内部に、インパクトイオン化現象による正孔群１１の形成が行われる。このような第１のリフレッシュ動作が読出し動作と並行して行えることにより、記憶データが論理“１”のデータ保持特性が著しく向上する。
　この読出し動作時において、第１のゲート導体層５ａ、Ｐ層２間の第１のゲート容量と、第２のゲート導体層５ｂ、Ｐ層２間の第２のゲート容量との、一方の容量、または両方を加えた容量を第３のゲート導体層５ｃ、Ｐ層２間の第３のゲート容量より大きくすることによって、駆動時におけるチャネル領域８のフローティング電圧の変動を大きく抑圧することができる。これにより、動作マージンの広いダイナミック フラッシュ メモリセルの読出し動作がなされる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２に印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ（ａ）～（ｄ）と図５Ｂと図６を用いて、負バイアスの電圧をソース線ＳＬとビット線ＢＬの一方、若しくは両方に印加せずに正バイアスの印加電圧のみでページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）を行う正孔プッシュアップ消去動作のメカニズムを説明する。ここで、Ｎ+層３ａ、３ｂ間のチャネル領域８は、電気的に基板から分離され、フローティングボディとなっている。図５Ａ（ａ）は、消去動作の主要ノードのタイミング動作波形図を示している。図５Ａ（ａ）において、Ｔ０～Ｔ１２は、消去動作開始から終了までの時刻を表している。図５Ａ（ｂ）に消去動作前の時刻Ｔ０に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域８に蓄えられている状態を示す。そして、時刻Ｔ１～Ｔ２において、ビット線ＢＬとソース線ＳＬとが、それぞれＶｓｓからＶBLHとＶSLHの高電圧状態になる。ここで、Ｖｓｓは、例えば、０Ｖである。この動作は、次の期間時刻Ｔ３～Ｔ４で、ページ消去動作で選択されたプレート線ＰＬ１とプレート線ＰＬ２とワード線ＷＬとが、それぞれ第１の電圧ＶPLLから第２の電圧ＶPLHと、第３の電圧Ｖｓｓから第４の電圧ＶWLHと高電圧状態になり、チャネル領域８にプレート線ＰＬ１の接続された第１のゲート導体層５ａの内側の反転層１２ａと、プレート線ＰＬ２の接続された第３のゲート導体層５ｃの内側の反転層１２ｃ（図示せず）と、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側の反転層１２ｂとを、形成させない。したがって、ＶBLHとＶSLHの電圧は、ワード線ＷＬ側の第２のＮチャネルＭＯＳトランジスタと、プレート線ＰＬ１側の第１のＮチャネルＭＯＳトランジスタのしきい値電圧とプレート線ＰＬ２側の第３のＮチャネルＭＯＳトランジスタのしきい値電圧とを、それぞれＶtWLとＶtPLとした場合、ＶBLH＞ＶWLH＋ＶtWL、ＶSLH＞ＶPLH＋ＶtPLであることが望ましい。例えば、ＶtWLとＶtPLが０．５Ｖの場合、ＶWLHとＶPLHは、３Ｖに設定して、ＶBLHとＶSLHは、３．５Ｖ以上に設定すれば良い。
　引き続き、図５Ａ（ａ）のページ消去動作メカニズムを説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬ１とプレート線ＰＬ２とワード線ＷＬとが、第２の電圧ＶPLHと第４の電圧ＶWLHの高電圧状態になるのに伴い、フローティング状態のチャネル領域８の電圧が、プレート線ＰＬ１とプレート線ＰＬ２と、チャネル領域８との第１の容量結合と、ワード線ＷＬとチャネル領域８との第２の容量結合とによって、押し上げられる。チャネル領域８の電圧は、“１”書込み状態のＶFB“１”から高電圧になる。これは、ビット線ＢＬとソース線ＳＬの電圧が、ＶBLHとＶSLHと高電圧であるため、ソースＮ+層３ａとチャネル領域８との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域８との間のＰＮ接合が逆バイアス状態であるため、昇圧することが可能である。
　引き続き、図５Ａ（ａ）のページ消去動作メカニズムを説明する。次の期間の時刻Ｔ５～Ｔ６で、ビット線ＢＬとソース線ＳＬの電圧が、高電圧のＶBLHとＶSLHからＶｓｓへと低下する。この結果、ソースＮ+層３ａとチャネル領域８との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域８との間のＰＮ接合は、図５Ａ（ｃ）に示すように、順バイアス状態となり、チャネル領域８の正孔群１１のうちの残存正孔群は、ソースＮ+層３ａと、ドレインＮ+層３ｂとに、排出する。その結果、チャネル領域８の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域８とが形成するＰＮ接合と、ドレインＮ+層３ｂとＰ層のチャネル領域８とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、図５Ａ（ａ）のページ消去動作メカニズムを説明する。次に時刻Ｔ７～Ｔ８で、ビット線ＢＬとソース線ＳＬの電圧が、Ｖｓｓから高電圧のＶBLHとＶSLHへと上昇する。この施策によって、図５Ａ（ｄ）に示すように、時刻Ｔ９～Ｔ１０で、プレート線ＰＬ2とワード線ＷＬ2を第２の電圧ＶPLHと第４の電圧ＶWLHからそれぞれ第１の電圧ＶPLLと第３の電圧Ｖｓｓに下降する際に、チャネル領域８にプレート線ＰＬ１側の反転層１２ａとプレート線ＰＬ２側の反転層１２ｃとワード線ＷＬ側の反転層１２ｂを形成させずに、効率良く、チャネル領域８の電圧ＶFBは、プレート線ＰＬ１とプレート線ＰＬ２と、チャネル領域８との第１の容量結合と、ワード線ＷＬとチャネル領域８との第２の容量結合によって、ＶｂからＶFB“０”となる。したがって、“１”書込み状態と“０”消去状態のチャネル領域８の電圧差ΔＶFBは、以下の式で表される。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　（４）
ＶFB“０”＝Ｖｂ－βWL×ＶWLH－βPL×（ＶPLH－ＶPLL）　（５）
ΔＶFB＝ＶFB“１”－ＶFB“０”
　　　　＝βWL×ＶWLH＋βPL×（ＶPLH－ＶPLL）
　　　　　－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　　（６）
ここで、βWLとβPLとの和は、０．８以上あり、ΔＶFBは、大きくなり、十分にマージンが取れる。
　引き続き、図５Ａ（ａ）のページ消去動作メカニズムを説明する。次に時刻Ｔ１１～Ｔ１２で、ビット線ＢＬとソース線ＳＬの電圧が、ＶBLHからVｓｓへ、ＶSLHからＶｓｓへとそれぞれ下降して、消去動作が終了する。その際、ビット線ＢＬとソース線ＳＬとが、チャネル領域８の電圧を容量結合で若干引き下げるが、時刻Ｔ７～Ｔ８にビット線ＢＬとソース線ＳＬとが、チャネル領域８の電圧を容量結合で引き上げていた分と同等であるため、ビット線ＢＬとソース線ＳＬの電圧の上げ下げは相殺され、結果的にチャネル領域８の電圧に影響を与えない。このチャネル領域８の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。
　図５Ｂは、正バイアスの印加電圧のみでページ消去動作を行う正孔プッシュアップ消去動作時において、第２のプレート線ＰＬ２には、第１のプレート線ＰＬ１よりも低い固定電圧ＶPL2を印加した例を示している。ＶPL2は、例えば、接地電位Ｖｓｓである０Ｖでも良い。このようにページ消去動作時に第２のプレート線ＰＬ２に固定電圧ＶPL2を与え、ページ消去動作以外の全ての動作モードで固定電圧を与えることにより、第２のプレート線ＰＬ２をロウデコーダー回路ＲＤＥＣに接続し、デコードする必要は無くなる。
　その結果、図６に示すように、“１”書込み状態と“０”消去状態とで、マージンを大きく取れる。ここで、“０”消去状態において、プレート線ＰＬ１とプレート線ＰＬ２側のしきい値電圧は、基板バイアス効果により、高くなっている。したがって、プレート線ＰＬ１とプレート線ＰＬ２との印加電圧を、例えば、そのしきい値電圧以下にすると、プレート線ＰＬ１側の第１のＮチャネルＭＯＳトランジスタとプレート線ＰＬ２側の第３のＮチャネルＭＯＳトランジスタは、非導通となりメモリセル電流を流さない。図６の右側の「ＰＬ：非導通」は、その様子を示している。
　図７Ａ～図７Ｆを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作と、ページ読出し動作とにおいて、第２のプレート線ＰＬ２に第１のプレート線ＰＬ１の電圧以下の正バイアスのパルス電圧を入力し、ページ書込み動作と、ページ読出し動作とを向上させることを説明する。
　図７Ａは、３行×３列のメモリセルＣ００～Ｃ２２がメモリセルブロックの一部を構成している。メモリセルＣ００～Ｃ２２のそれぞれは、図１に示したメモリセルに対応する。ここでは、３行×３列のメモリセルＣ００～Ｃ２２を示すが、実際のメモリセルブロックにおいては、３行×３列よりも大きな行列をメモリセルが構成している。そして、各メモリセルには、ワード線ＷＬ０～ＷＬ２、第１のプレート線ＰＬ１０～ＰＬ１２、第２のプレート線ＰＬ２０～ＰＬ２２、ソース線ＳＬ、ビット線ＢＬ０～ＢＬ２が接続されている。そのゲートにトランスファー信号ＦＴが入力するトランジスタＴ０Ｃ～Ｔ２Ｃは、スイッチ回路を構成している。また、そのゲートをビット線プリチャージ信号ＦＳに接続するトランジスタＴ０Ｄ～Ｔ２Ｄのドレインは、ビット線電源ＶＢに、ソースは、各ビット線ＢＬ０～ＢＬ２に接続する。そして、各ビット線ＢＬ０～ＢＬ２は、スイッチ回路を介して、センスアンプ回路ＳＡ０～ＳＡ２（特許請求の範囲の「センスアンプ回路」の一例である）に接続する。ワード線ＷＬ０～ＷＬ２、第１のプレート線ＰＬ１０～ＰＬ１２、第２のプレート線ＰＬ２０～ＰＬ２２は、ロウデコーダー回路ＲDＥＣに接続する。センスアンプ回路ＳＡ０～ＳＡ２は、そのゲートをカラム選択線ＣＳＬ０～ＣＳＬ２に接続するトランジスタＴ０Ａ～Ｔ２Ｂを介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。
　また、図７Ａは、メモリセルブロック全体が図２（ｂ）、若しくは、図５Ａ、若しくは、図５Ｂの消去動作が行われた状態を示しており、そのチャネル半導体層８に正孔群１１が蓄積されていない様子を示している。
　図７Ｂは、ワード線ＷＬ１が選択されて、ページ書込み動作が行われる回路ブロック図を示しており、図７Ｃは、その動作波形図を示している。センスアンプ回路ＳＡ０～ＳＡ２には、入出力線ＩＯと／ＩＯからカラム選択線ＣＳＬ０～ＣＳＬ２により、ページデータが書かれている（ロードされている）。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域８の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ０～ＢＬ２、ソース線ＳＬ、ワード線ＷＬ１には、Ｖｓｓが、第１のプレート線ＰＬ１１には、ＶPL1Lが、第２のプレート線ＰＬ２１には、Ｖｓｓが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPL1Lは、０．８Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬ０とＢＬ２がＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、メモリセルＣ０１とＣ２１のチャネル領域８の電圧は、ビット線ＢＬ０とＢＬ２とチャネル領域８との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　次に時刻Ｔ３～Ｔ４で、ワード線ＷＬ１がＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬ１の接続された第３のゲート導体層５ｃがチャネル領域８を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬ１の電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬ１とチャネル領域８との第２の容量結合により、メモリセルＣ０１とＣ２１のチャネル領域８の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ここで、ＶｔWL“０”は、例えば、１．３Ｖである。ワード線ＷＬ１の電圧がＶｔWL“０”以上に上昇すると、第３のゲート導体層５ｃの内側のチャネル領域８に反転層１２ｂが形成され、ワード線ＷＬ１とチャネル領域８との第２の容量結合を遮る。
　次に時刻Ｔ３～Ｔ４で、第１のプレート線ＰＬ１１の接続された第１のゲート導体層５ａの電圧を、例えば、ＶPL1Lから高電圧のＶPL1Hへと上げる。ＶPL1Hは、例えば、１．６Ｖである。それは、“０”消去のしきい値電圧ＶｔWL“０”である１．３Ｖ以上にするためである。また、第２のプレート線ＰＬ２１の接続された第２のゲート導体層５ｂの電圧を、例えば、ＶｓｓからＶPL2Hへと上げる、正バイアスのパルス電圧（特許請求の範囲の「正バイアスのパルス電圧」の一例である）を印加する。ここで、ＶPL2Hは、例えば、０．３Ｖである。“１”書込み後のしきい値電圧は、例えば、０．３Ｖであるため、ＶPL2Hを０．３Ｖ以上に上げると、第２のゲート導体層５ｂのチャネル領域８にも反転層が形成され、インパクトイオン化現象で発生した正孔群１１がチャネル領域８に溜まり辛くなるためである。また、ワード線ＷＬ１の接続された第３のゲート導体層５ｃを、例えば、ＶWLH＝１．６Ｖまで上げる。その結果、第１のプレート線ＰＬ１１の接続された第１のゲート導体層５ａの内側のチャネル領域８に反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。したがって、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬ１の接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬ１の接続された第３のゲート導体層５ｃの内側のチャネル領域８にピンチオフ点は存在せずにゲート導体層５ｃの内側に反転層１２ｂが形成される。このワード線ＷＬ１の接続された第３のゲート導体層５ｃの内側に形成された反転層１２ｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域８の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬ１の接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第３のゲート導体層５ｃに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　次に時刻Ｔ５で、第２のプレート線ＰＬ２１は、ＶPL2HからＶｓｓに低下する。時刻Ｔ５では、第１のプレート線ＰＬ１１はＶPL1Hと高電圧状態にあり、またワード線ＷＬ１はＶWLHと高電圧状態にあり、引き続きソース側インパクトイオン化現象による正孔群１１の生成は継続する。ここで、時刻Ｔ５で、第２のプレート線ＰＬ２１は、ＶPL2HからＶｓｓに低下しても、Ｔ５までにチャネル領域８には、正孔群１１が蓄積されている。この結果、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、“０”消去後の、例えば、１．３Ｖから低下し始めているため、第２のプレート線ＰＬ２１による加勢が無くても十分にページ書込み動作を行える。
　そして、時刻Ｔ６～Ｔ７で、ワード線ＷＬ１の電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬ１とチャネル領域８とは、第２の容量結合をするが、ワード線ＷＬ１の電圧ＶWLHが、チャネル領域８の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬ１とチャネル領域８との、実質的な容量結合は、ワード線ＷＬ１がＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域８の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　次に時刻Ｔ８～Ｔ９で、ビット線ＢＬ０とＢＬ２が、ＶBLHからＶｓｓへと低下する。ビット線ＢＬ０とＢＬ２とチャネル領域８とは、容量結合しているため、最終的にチャネル領域８の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線ＢＬ０とＢＬ２とチャネル領域８とのカップリング比βBLも小さい。このチャネル領域８の“１”書込み状態を第１のデータ保持電圧とする、メモリ書込み動作を行い、論理記憶データ“１”に割り当てる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２に印加する電圧条件と、フローティングボディの電位は、書込み動作を行うための一例であり、書込み動作ができる他の動作条件であってもよい。
　図７Ｄは、任意のタイミングにおいて、メモリセルＣ００～Ｃ２２の内、メモリセルＣ１０、Ｃ０１、Ｃ２１、Ｃ０２、Ｃ１２にランダムに“１”書込みが行われ、そのチャネル半導体層８に正孔群１１が蓄積された様子を示している。
　図７Ｅは、ページ読出し動作（特許請求の範囲の「ページ読出し動作」の一例である）を示している。時刻Ｙ１～Ｙ３において、第１のページに属するメモリセル群（特許請求の範囲の「メモリセル群」の一例である）Ｃ０１、Ｃ１１、Ｃ２１に記憶されているページデータ（特許請求の範囲の「ページデータ」の一例である）がセンスアンプ回路ＳＡ０～ＳＡ２に読み出される。時刻Ｙ１で第１のメモリセル群Ｃ０１、Ｃ１１、Ｃ２１に接続するワード線ＷＬ１が低電圧Ｖｓｓから読出し用の高電圧ＶWLYに上昇し、時刻Ｙ２でビット線ＢＬ０～ＢＬ２が低電圧Ｖｓｓから読出し用の高電圧ＶBLYに上昇する。ここで、Ｖｓｓは、例えば、接地電圧Ｖｓｓ＝０Ｖでも良い。また、第２のプレート線ＰＬ２１が、時刻Ｙ１で低電圧Ｖｓｓから高電圧ＶPL2Hに上昇し、時刻Ｙ２で高電圧ＶPL2Hから低電圧Ｖｓｓに下降する。このような第２のプレート線ＰＬ２１に正バイアスのパルス電圧をページ読出し開始時に印加することにより、“１”読出しのメモリセル電流が増加する。さらに“１”読出し動作と並行して行われるリフレッシュ動作が向上する。そして、時刻Ｙ３で、ワード線ＷＬ１が読出し用の高電圧ＶWLYから低電圧Ｖｓｓに下降する。
　ここで、図７Ｆに示すように第１のメモリセル群Ｃ０１、Ｃ１１、Ｃ２１に記憶されているページデータのうち、メモリセルＣ０１とＣ２１は、“１”読出し動作と並行して“１”書込みが行われている。したがって、メモリセルＣ０１とＣ２１では、メモリセル電流が流れ、その結果、ソース サイド インパクトイオン化現象が起こり、正孔群１１が生成される。すなわち、“１”読出しと並行して、メモリセルＣ０１とＣ２１では、リフレッシュ動作が行われる。
　このページ読出し動作時には、第１のプレート線ＰＬ１０～ＰＬ１２は、低電圧のＶPL1Lであり、第２のプレート線ＰＬ２０とＰＬ２２は、第１のプレート線ＰＬ１０～ＰＬ１２よりも低電圧Ｖｓｓである。第２のプレート線ＰＬ２１のみが、高電圧のＶPL2Hになる。しかし、ＶPL2Hは、第１のプレート線ＰＬ１０～ＰＬ１２の低電圧のＶPL1Lよりも低い。例えば、ＶPL1Lは、０．８Ｖであり、ＶPL2Hは、０．３Ｖであっても良い。
　また、図７Ｅの時刻Ｒ１で、トランスファー信号ＦＴが高電圧ＶFTHから低電圧Ｖｓｓへと低下する。時刻Ｒ２で、全ワード線ＷＬ０～ＷＬ２が選択され、低電圧Ｖｓｓからリフレッシュ用の高電圧ＶWLRへと上がる。ここで、例えば、低電圧Ｖｓｓは０Ｖ、高電圧ＶWLRは、１．３Ｖであっても良い。そして、時刻Ｒ３で、ビット線プリチャージ信号ＦＳが、低電圧Ｖｓｓから高電圧ＶFSHへと上がると、ビット線ＢＬ０～ＢＬ２は、低電圧Ｖｓｓからリフレッシュ用の高電圧ＶBLRへ上がる。この結果、“１”書込みされたメモリセルＣ１０、Ｃ０１、Ｃ２１、Ｃ０２、Ｃ１２のチャネル半導体層８の内部の正孔群１１が減少していても、このリフレッシュ動作により、ビルトイン電圧Ｖｂへ上昇する。その後、時刻Ｒ４で、全ワード線ＷＬ０～ＷＬ２がリセットされ、時刻Ｒ５でビット線ＢＬ０～ＢＬ２がリセットされると、ワード線ＷＬ０～ＷＬ２とビット線ＢＬ０～ＢＬ２と、チャネル半導体層８との容量結合により、チャネル半導体層８の電圧は、Ｖｂから僅かに低下して、第１のデータ保持電圧ＶFB“1”となる。
　また、図７Ａ、図７Ｂ、図７Ｄと図７Ｆに示す回路ブロックは、ページ読出し動作時中のリフレッシュ動作時において、センスアンプ回路ＳＡ０～ＳＡ２に読み出された第１のメモリセル群Ｃ０１、Ｃ１１、Ｃ２１のページデータを相補の入出力線ＩＯと／ＩＯに出力することが可能である。
　図７Ｄに示す、メモリセルＣ０１、Ｃ１１、Ｃ２１の記憶データが、時刻Ｙ１でワード線ＷＬ１が選択され、時刻Ｙ２でビット線プリチャージ信号ＦＳがＶｓｓから高電圧ＶFSHに上がると、ビット線ＢＬ０～ＢＬ２にそれぞれ読み出される。このページ読出し動作中は、トランスファー信号ＦＴは、ＶFTHであり、スイッチ回路である、トランジスタＴ０Ｃ～Ｔ２Ｃは導通状態であり、メモリセルＣ０１、Ｃ１１、Ｃ２１の記憶データは、センスアンプ回路ＳＡ０～ＳＡ２に読み出され、そこで、“０”と“１”の論理判定が為される。その後、リフレッシュ動作が始まると、トランスファー信号ＦＴは、ＶFTHからＶｓｓへと低下し、スイッチ回路である、トランジスタＴ０Ｃ～Ｔ２Ｃは非導通状態となる。その結果、ビット線ＢＬ０～ＢＬ２とセンスアンプ回路ＳＡ０～ＳＡ２は電気的に切り離される。センスアンプ回路ＳＡ０～ＳＡ２には、メモリセルＣ０１、Ｃ１１、Ｃ２１からの読出しページデータが記憶されている。次にカラム選択線ＣＳＬ０～ＣＳＬ２がトランジスタＴ０Ａ～Ｔ２Ｂのゲートに順次入力することにより、センスアンプ回路ＳＡ０～ＳＡ２に記憶されているページデータは相補の入出力線ＩＯと／ＩＯに出力される。
　また、図７Ｄを用いて、リフレッシュ動作中のセンスアンプ回路ＳＡ０～ＳＡ２へのページデータの書込み動作も説明できる。リフレッシュ動作が始まると、トランスファー信号ＦＴは、ＶFTHからＶｓｓへと低下し、スイッチ回路である、トランジスタＴ０Ｃ～Ｔ２Ｃは非導通状態となる。その結果、ビット線ＢＬ０～ＢＬ２とセンスアンプ回路ＳＡ０～ＳＡ２は電気的に切り離される。ここで、入出力線ＩＯと／ＩＯからカラム選択線ＣＳＬ０～ＣＳＬ２により、ページデータをセンスアンプ回路ＳＡ０～ＳＡ２に書き込んでも良い。
　このようにスイッチ回路Ｔ０Ｃ～Ｔ２Ｃにより、ビット線とセンスアンプ回路を電気的に切り離すことにより、リフレッシュ動作時に自由にセンスアンプ回路に記憶されているページデータを読み出すこと、もしくは、センスアンプ回路にページデータを書き込むことが可能である。したがって、リフレッシュ動作がページ読出し動作、もしくは、ページ書込み動作の背後のバックグラウンド動作で行うことができる。この結果、高速なシステムに対応するメモリ装置を提供できる。
　なお、図７Ａ、図７Ｂ、図７Ｄと図７Ｆに示す回路ブロックにおいて、ワード線ＷＬ０～ＷＬ２は、それぞれメモリブロック端で左右を結線しているが、分離した状態でロウデコーダー回路ＲＤＥＣに接続して、それぞれを同期、もしくは非同期で制御しても良い。
　なお、図１において、Ｎ+層３ａ、３ｂ、Ｐ層２の導電性の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、「Ｐ層２」は、「Ｎ層２」となり、Ｎ層２での多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域８に蓄えられて、“１”状態が設定される。
　また、図１において、第１のゲート導体層５ａと第３のゲート導体層５ｃ、第２のゲート導体層５ｂと第３のゲート導体層５ｃ、間の分離を絶縁層６により行っている。これに対して、第２のゲート絶縁層４ｂを、露出したＰ層２と、第１のゲート導体層５ａを覆うように伸延させて、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃ間の絶縁分離を行ってもよい。同様に、第１のゲート絶縁層４ａを、露出したＰ層２と第３のゲート導体層５ｃを覆うように伸延させて、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃ間の絶縁分離を行ってもよい。また、他の方法で、この絶縁分離を行ってもよい。
　また、図１において、第１のゲート絶縁層４ａはＰ層２の両側面と上面を覆って形成した。これに対して、第１のゲート絶縁層４ａは少なくともＰ層２の両側面を覆って形成されていればよい。
　また、図１において、ダイナミック フラッシュ メモリセルを絶縁基板１上に、前記絶縁基板に垂直方向に立つ帯状の第１の半導体層に形成したが、平面状の半導体層に形成しても良い。また、基板上に、前記基板に対して、垂直方向に立つ（非特許文献６を参照）、または水平方向に伸延する（非特許文献７を参照）半導体層に形成しても良い。
　また、図１において、Ｎ+層３ａ、３ｂとＰ層２の間の一方、または両方にＰ層２よりアクセプタ不純物濃度の低いＰ層を設けてもよい。また、Ｎ+層３ａ、３ｂとＰ層２の間の一方、または両方に、Ｎ+層３ａ、３ｂよりドナー不純物濃度に低いＮ層を設けてもよい。
　また、図１の絶縁基板１として、ＳＯＩ基板を用いてもよい。また、半導体基板を用い、Ｐ層２を形成した後に、Ｐ層２の底部、及びＰ層２の外周部の半導体基板の上面を酸化して絶縁基板１を形成してもよい。
　また、本明細書及び図面の式（１）～（７）は、現象を定性的に説明するために用いた式であり、現象がそれらの式によって限定されるものではない。
　図７Ａ～図７Ｆにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルのリフレッシュ動作を説明したが、“１”と“０”相補のデータを記憶する２個の半導体母体から成る１ビットの高速ダイナミック フラッシュ メモリセルのリフレッシュ動作に関しても本発明は有効である。
　図７Ａ～図７Ｆにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルが単層のメモリアレイでリフレッシュ動作を説明したが、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルを多段に積んだ多層のメモリアレイに関しても本発明は有効である。
　本実施形態は、下記の特徴を有する。
（特徴１）
　図８～図１０に示した従来例では、“１”書き込みはＰ層のフローティングボディ１０２に正孔群１０６を溜めることにより行われる。このフローティングボディ１０２は、ワード線に印加される読出しパルス電圧により大きく変動する。この電圧変動により溜められた正孔群１０６がフローティングボディ１０２よりリークする問題が生じる。これにより、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。これに対して、本実施形態に示したように、第１のワード線ＷＬ１に繋がった第３のゲート導体層５ｃとは別に、チャネル領域であるＰ層２のフローティングボディの電圧を制御する第１のゲート導体層５ａと、第２のゲート導体層５ｂを設けた。これにより、第１のワード線への駆動パルス電圧印加時のＰ層２のフローティングボディ電圧の変動を抑圧できた。この結果、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンの拡大が図られた。
（特徴２）
　図１に示すように、Ｐ層２の両側面に第１のプレート線に繋がった第１のゲート導体層５ａと、第２のプレート線に繋がった第２のゲート導体層５ｂと、を設けた。第２のプレート線電圧を、第１のプレート線電圧より低くすることにより、図３で示した“１”書き込み時に発生させた正孔群１１を第２のゲート導体層５ｂ寄りのＰ層２に溜めることができる。そして、“１”読み出し時において、図４に示すように、第２のプレート線電圧を、第１のプレート線の読み出しオン電圧より低くすることにより、正孔群を読み出し動作中において、安定して第２のゲート導体層５ｂ寄りのＰ層２に保持できる。これにより、安定して高い電位差マージンが得られる。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作と、ページ読出し動作とにおいて、第２のプレート線ＰＬ２には第１のプレート線ＰＬ１の電圧以下の正バイアスのパルス電圧が入力する。この結果、ページ書込み動作において、“０”消去後にしきい値電圧が高くなっているメモリセルへの“１”書込み動作を加速できる。また、ページ読出し動作において、“１”読出しのメモリセル電流を向上させ、リフレッシュ動作の大幅な改善が図られる。
（その他の実施形態）
　なお、図１において、第１乃至第３のゲート導体層５ａ、５ｂ、５ｃは、単層または複数のドナー又はアクセプタ不純物を多く含んだ多結晶Ｓｉを含めた導体材料層を組み合わせて用いてもよい。また、第１乃至第３のゲート導体層５ａ、５ｂ、５ｃの外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態において、第１のゲート導体層５ａ、Ｐ層２間の第１のゲート容量と、第２のゲート導体層５ｂ、Ｐ層２間の第２のゲート容量との、一方の容量、または両方を加えた容量を第３のゲート導体層５ｃ、Ｐ層２間の第３のゲート容量より大きくすることによって、動作マージンの広いダイナミック フラッシュ メモリが得られることを述べた。これを、第１乃至第２のゲート導体層５ａ、５ｂの第１乃至第２のゲート容量の一方又は両者を加えた容量よりも、第３のゲート導体層５ｃの第３のゲート容量よりも、大きくなるように、第１乃至第３のゲート導体層５ａ、５ｂ、５ｃのゲート長と、第１乃至第２のゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて行ってもよい。このことは、他の実施形態においても同様である。
　また、図１で示した第１のダイナミック フラッシュ メモリセルを垂直方向に複数段積み上げて、メモリ装置を形成してもよい。このことは、他の実施形態においても同様である。
　また、図１ではＰ層２の断面形状は矩形であったが、台形状であってもよい。また、第１のゲート絶縁層４ａで覆われた部分と、第２のゲート絶縁層４ｂで覆われた部分のＰ層の断面形状が異なっていてもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態の説明では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域８内の正孔群を引き抜いていたが、ソース線ＳＬに代えて、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬの両方を負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。
　また、図１のＮ+層３ａ、３ｂは、ドナー不純物を含んだ、Ｓｉまたは他の半導体材料層より形成されてもよい。また、Ｎ+層３ａと、Ｎ+層３ｂは、異なる半導体材料層で形成されてもよい。このことは、他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１　絶縁基板
２、２２ａ、２２ｂ、２２Ａ、２２Ｂ、２２ａｂ、２２ｂｂ　Ｐ層
３ａ、３ｂ、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３Ｂ、２３Ｄ　Ｎ+層
４ａ、２４ａ　第１のゲート絶縁層
４ｂ、２４ｂ　第２のゲート絶縁層
５ａ、２５ａ、２５ｂ　第１のゲート導体層
５ｂ、２６　第２のゲート導体層
５ｃ、２７　第３のゲート導体層
６、３０、３２　絶縁層
１１　正孔群
１２ａ　反転層
１３　ピンチオフ点
ＳＬ１　第１のソース線
ＰＬ１　第１のプレート線
ＰＬ２　第２のプレート線
ＷＬ１　第１のワード線
ＢＬ１　第１のビット線
ＢＬ２　第２のビット線
３１ａ、３１ｂ、３１ｃ、３１ｄ、３２ａ、３２ｂ、３３ａ　コンタクトホール
３５　第１の配線導体層
３６　第２の配線導体層
３７　第３の配線導体層
３８ａ　第４の配線導体層
３８ｂ　第５の配線導体層
２２ａａ、２２ａ　Ｐ+層

Ｃ００～Ｃ２２：　メモリセル
ＳＬ：　ソース線
ＢＬ０～ＢＬ２：　ビット線
ＰＬ１０～ＰＬ１２：　第１のプレート線
ＰＬ２０～ＰＬ２２：　第２のプレート線
ＷＬ０～ＷＬ２：　ワード線
ＳＡ０～ＳＡ２：　センスアンプ回路
Ｔ０Ａ～Ｔ２Ｄ：　ＭＯＳトランジスタ
ＩＯ、／ＩＯ：　入出力線
ＣＳＬ０～ＣＳＬ２：　カラム選択線

Claims (6)

  1. 　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
    　前記各ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する第１の半導体層と、
    　前記第１の半導体層の前記基板に平行な第１の方向の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層寄りの前記第１の半導体層の前記基板に平行かつ前記第１の方向に垂直な第２の方向の両側面を覆った第１のゲート絶縁層と、
    　平面視において、前記第１のゲート絶縁層の両側面を覆い、且つ互いに分離した第１のゲート導体層と、第２のゲート導体層と、
    　前記第２の不純物層寄りの前記第１の半導体層を覆った第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を覆った第３のゲート導体層と、を有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、
    　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
    　ページ消去動作時には、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、前記第１の半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は第１のプレート線と接続し、前記第２のゲート導体層は第２のプレート線と接続し、前記第３のゲート導体層はワード線と接続し、
    　前記ビット線は、センスアンプ回路に接続し、
    　ページ読出し動作時には、前記ワード線と、前記第１のプレート線と、前記第２のプレート線と、前記ソース線と、前記ビット線と、に印加する電圧を制御して、前記ワード線で選択するメモリセル群のページデータをセンスアンプ回路に読み出し、
    　前記ページ書込み動作と、前記ページ読出し動作の一方もしくは両方において、前記第２のプレート線には前記第１のプレート線の電圧以下の正バイアスのパルス電圧を入力する、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記ページ消去動作時には、前記第１のプレート線および前記第２のプレート線には同一のパルス電圧、もしくは前記第１のプレート線よりも低い固定電圧を入力する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記ページ読出し動作時には、前記第１のプレート線には、前記第２のプレート線の前記正バイアスのパルス電圧よりも高い固定電圧を入力する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第２のプレート線の前記正バイアスのパルス電圧幅は、前記ページ書込み動作時と前記ページ読出し動作時との一方もしくは両方において、前記ワード線のパルス電圧幅より短い、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第３のゲート導体層は、少なくとも２個のゲート導体層から成り、それぞれを同期、もうしくは非同期で動作する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート導体層と前記第１の半導体層との間の第１のゲート容量と、前記第２のゲート導体層と前記第１の半導体層との間の第２のゲート容量の一方又は両者を合わせたゲート容量が、前記第３のゲート導体層と前記第１の半導体層との間の第３のゲート容量より大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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