KR100954132B1 - 발진 장치, 발진 방법 및 메모리 장치 - Google Patents

발진 장치, 발진 방법 및 메모리 장치 Download PDF

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Abstract

본 발명은 발진 신호의 주기의 변동을 고려하여 발진 신호의 주기에 적절한 마진을 가지게 할 수 있는 발진 장치, 발진 방법 및 메모리 장치를 제공하는 것을 과제로 한다.
본 발명에 따르면 발진 주기 지시 신호를 출력하는 제1 설정부(102∼104)와, 상기 발진 주기 지시 신호에 대하여 연산하는 연산기(111)와, 상기 연산된 발진 주기 지시 신호에 따른 주기의 발진 신호를 생성하는 발진부(105, 106)를 가지는 것을 특징으로 하는 발진 장치가 제공된다.

Description

발진 장치, 발진 방법 및 메모리 장치{OSCILLATION DEVICE, METHOD OF OSCILLATION, AND MEMORY DEVICE}
본 발명은 발진 장치, 발진 방법 및 메모리 장치에 관한 것이다.
메모리에는 셀프 리프레시 요구 신호를 생성하기 위한 발진기가 구비된다. 그 발진기는 프로세스 변동에 의해 발진 주기에 변동이 생긴다. 그 때문에, 각 반도체 칩마다 요구되는 리프레시 시간이 달라진다. 이것을 해소하기 위해, 프로빙 테스트(probing test)에서, 반도체 칩마다 리프레시 요구 신호의 분주수를 변경하고 있다. 이와 같이 함으로써, 리프레시 요구 신호의 주기를 조정하여, 요구되는 리프레시 요구 신호의 주기의 반도체 칩마다의 변동을 작게 하고 있다.
메모리는 정규(normal) 메모리 셀 및 용장 메모리 셀을 가진다. 이 경우에 문제가 되는 것은, 정규 메모리 셀을 용장 메모리 셀로 치환하기 전(이하, 용장 전이라고 한다)의 프로빙 테스트와 정규 메모리 셀을 용장 메모리 셀로 치환한 후(이하, 용장 후라고 한다)의 프로빙 테스트의 관계이다. 용장 전의 프로빙 테스트에서는, 용장 후의 프로빙 테스트에서 리프레시 동작의 실력 부족에 의해, 페일(fail)이 발생하지 않도록 하기 위해, 용장 전의 리프레시 요구 신호의 주기를 용장 후의 리프레시 요구 신호의 주기보다 길게 할 필요가 있다. 그러나, 외부에서 반도체 칩마다 다른 분주수를 알 수 없기 때문에, 반도체 칩마다 적절한 마진을 이용하여, 용장 전의 리프레시 요구 신호의 주기를 용장 후의 리프레시 요구 신호의 주기보다 길게 할 수 없다.
도 12는 메모리 장치의 구성예를 도시하는 도면이다. 발진 장치(1201)는 리프레시 요구 신호(S2)를 생성한다. 측정 모드에서, 테스트 회로(1203)는 선택 회로(1204)를 통해, 분주수를 분주기(1206)에 지시한다. 발진기(1205)는 발진 신호(S1)를 출력한다. 분주기(1206)는 지시된 분주수로 발진 신호(S1)를 분주하여, 리프레시 요구 신호(S2)를 출력한다. 리프레시 요구 신호(S2)의 주기를 측정하여, 그 주기의 변동을 보정한 분주수를 퓨즈 회로(1202)에 기록한다. 정규 모드에서는, 퓨즈 회로(1202)는 선택 회로(1204)를 통해 분주수를 분주기(1206)에 지시한다. 이에 따라, 발진 장치(1201)는 원하는 주기의 리프레시 요구 신호(S2)를 생성할 수 있다. 메모리(1208)는 데이터를 기억한다. 메모리 컨트롤 회로(1207)는 리프레시 요구 신호(S2)를 기초로 메모리(1208)에 대하여 리프레시 동작을 행한다.
퓨즈 회로(1202)의 분주수 설정을 테스트 모드에서 재현할 수 있도록 해 두고, 용장 전의 분주수 설정을 용장 후의 분주수 설정(퓨즈 회로(1202)의 설정)에 대하여 마진을 가진 설정으로 하여 시험을 행할 필요가 있다.
각 반도체 칩마다 발진기(1205)의 발진 주기가 다르기 때문에, 이것을 최적화한 경우에는, 각 반도체 칩마다 분주수가 다르게 된다. 이러한 상태에서, 각 반도체 칩마다 최적의 분주수의 마진을 가지게 하기 위해서는, 각 반도체 칩마다 테 스트 모드 등에서 설정하는 분주수를 바꿀 필요가 있다. 즉, 퓨즈 회로(1202)에의 분주수 기록 후에 그 분주수를 알고 있어야 한다. 그러나, 퓨즈 회로(1202)의 분주수는 반도체 칩 외부에 출력되고 있지 않기 때문에 불분명하다. 가령 퓨즈 회로(1202)의 분주수를 독출하였다고 해도, 각 반도체 칩마다 분주수가 다르기 때문에, 각 반도체 칩마다 다른 분주수를 설정할 필요가 있다. 이 설정을 GO/NOGO[패스(합격)/페일(불합격)] 시험에서 실현하는 것은 매우 곤란하다.
도 13은 용장 전의 테스트 모드에서 분주수에 마진을 갖게 하기 위한 메모리 장치의 구성예를 도시하는 도면이다. 이하, 도 13이 도 12와 다른 점을 설명한다. 선택 회로(1301)는, 용장 전의 테스트 모드에서 외부 입력의 발진 신호(SA1)를 선택하여 이 선택된 신호를 발진 신호(SA2)로서 출력하고, 용장 후의 테스트 모드에서는 발진기(1205)의 발진 신호(S1)를 선택하여 이 선택된 신호를 발진 신호(SA2)로서 출력한다. 분주기(1206)는 발진 신호(SA2)를 분주하여, 리프레시 요구 신호(SA3)를 출력한다. 메모리 컨트롤 회로(1207)는 리프레시 요구 신호(SA3)를 기초로 하여 메모리(1208)에 대하여 리프레시 동작을 행한다. 그러나, 이 경우도, 발진기(1205)의 발진 신호(S1)의 변동에 따른 분주수의 마진을 갖게 할 수 없다.
도 14는 용장 전의 테스트 모드에서 분주수에 마진을 갖게 하기 위한 다른 메모리 장치의 구성예를 도시하는 도면이다. 이하, 도 14가 도 12와 다른 점을 설명한다. 선택 회로(1401)는, 용장 전의 테스트 모드에서는 외부 입력의 리프레시 요구 신호(SB1)를 선택하여 이 선택된 신호를 리프레시 요구 신호(SB2)로서 출력하고, 용장 후의 테스트 모드에서는 분주기(1206)가 출력하는 리프레시 요구 신 호(S2)를 선택하여 이 선택된 신호를 리프레시 요구 신호(SB2)로서 출력한다. 메모리 컨트롤 회로(1207)는 리프레시 요구 신호(SB2)를 기초로 메모리(1208)에 대하여 리프레시 동작을 행한다. 그러나, 이 경우도, 발진기(1205)의 발진 신호(S1)의 변동에 따른 분주수의 마진을 가지게 할 수 없다.
또, 하기 특허문헌 1에는, 셀 리프레시 모드를 가지는 반도체 기억 장치로서, 셀프 리프레시 기간 가변 수단을 구비하고, 상기 셀프 리프레시 기간 가변 수단은, 소정의 외부 어드레스 신호를 입력하고, 상기 소정의 외부 어드레스 신호를 기초로 발진 주기 제어 신호를 생성하고, 상기 발진 주기 제어 신호에 의해 발진 회로의 발진 주기를 가변으로 함으로써, 셀프 리프레시 기간을 가변으로 한 것을 특징으로 하는 반도체 기억 장치가 기재되어 있다.
또, 하기 특허문헌 2에는, 데이터 유지를 위해 리프레시 동작을 필요로 하는 복수의 메모리 셀을 어레이 형상으로 포함하는 메모리 어레이와, 상기 메모리 어레이 내의 미리 정해진 복수의 메모리 셀(「모니터 셀」이라고 한다)에 대하여, 소정의 데이터를 각각 기록하는 제어를 행하는 회로와, 상기 소정의 데이터를 기록한 상기 복수의 모니터 셀로부터, 리프레시 주기 또는 상기 리프레시 주기보다도 짧은 소정 기간 경과했을 때에 데이터를 독출하는 제어를 행하는 회로와, 상기 모니터 셀로부터의 독출 데이터와 상기 소정의 데이터를 비교하여 에러 카운트 또는 에러율을 측정하고, 상기 에러 카운트 또는 에러율의 측정 결과에 기초하여, 리프레시 주기를 가변으로 제어하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치가 기재되어 있다.
[특허문헌 1] 일본 특허 공개 제2001-184860호 공보
[특허문헌 2] 일본 특허 공개 제2006-4557호 공보
용장 전의 테스트에서는, 용장 후의 테스트보다도 리프레시 요구 신호의 주기를 길게 할(분주수를 크게 한다) 필요가 있다. 그러나, 반도체 칩마다 분주수의 설정이 다르기 때문에, 반도체 칩마다 적절한 분주수의 마진을 이용하여, 용장 전의 분주수를 설정하는 것이 곤란하다.
본 발명의 목적은, 발진 신호의 주기의 변동을 고려하여 발진 신호의 주기에 적절한 마진을 가지게 할 수 있는 발진 장치, 발진 방법 및 메모리 장치를 제공하는 것이다.
본 발명의 발진 장치는, 발진 주기 지시 신호를 출력하는 제1 설정부와, 상기 발진 주기 지시 신호에 대하여 연산하는 연산기와, 상기 연산된 발진 주기 지시 신호에 따른 주기의 발진 신호를 생성하는 발진부를 가지는 것을 특징으로 한다.
발진 주기 지시 신호에 대하여 연산함으로써, 발진 신호의 주기의 변동을 고려하여 발진 신호의 주기에 적절한 마진을 가지게 할 수 있다.
(제1 실시형태)
도 1은 본 발명의 제1 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이며, 도 2는 그 동작을 설명하기 위한 타이밍 차트이다. 발진 장치(101)는 퓨즈 회로(102), 테스트 회로(103), 선택 회로(104), 발진기(105), 분주기(106), 비교 회로(107) 및 가산 회로(111)를 가지며, 리프레시 요구 신호(S2)를 생성한다. 발진 장치(101)는 측정 모드, 테스트 모드 및 정규 모드를 가지며, 그 발진 방법을 설명한다. 우선, 측정 모드에 의한 리프레시 요구 신호(S2)의 주기의 조정 방법을 설명한다. 테스트 회로(103)는 측정 모드에서의 분주수를 나타내는 데이터를 출력한다. 예컨대, 테스트 회로(103)가 출력하는 분주수를 외부에서 제어 가능하다. 측정 모드에 있어서, 선택 회로(104)는 테스트 회로(103)가 출력하는 분주수를 선택한다. 퓨즈 회로(102), 테스트 회로(103) 및 선택 회로(104)는, 분주기(106)의 분주수를 설정하기 위한 설정부이다. 측정 모드에서는, 가산 회로(111)는 가산을 행하지 않거나, 0을 가산한다. 발진부는 발진기(105) 및 분주기(106)를 포함한다. 발진기(105)는 인에이블 신호(ST)에 따라 발진 신호(S1)를 생성한다. 구체적으로는, 발진기(105)는 발진 신호를 생성하여, 인에이블 신호(ST)가 하이 레벨이 되면 발진 신호(S1)의 출력을 개시한다. 제1 분주기(106)는 카운터를 포함하며, 선택 회로(104)가 출력하는 분주수로 발진 신호(S1)를 분주하여 리프레시 요구 신호(제1 분주 신호)(S2)를 출력하고, 발진 신호(S1)의 발진수(펄스수)를 카운트하여 카운트값(S3)을 출력한다. 또, 분주기(106)는, 인에이블 신호(ST)가 하이 레벨이 되면 카운트값(S3)을 0으로 리셋하고, 인에이블 신호(ST)가 로우 레벨이 되면 카운트값(S3)의 카운트를 정지하여 카운트값(S3)을 유지한다. 또, 발진기(105)는 인에이 블 신호(ST)가 로우 레벨이 되면, 발진 신호(S1)의 출력을 정지하도록 해도 된다.
예컨대, 인에이블 신호(ST)의 하이 레벨 기간은 20 ㎲이다. 이 하이 레벨 기간은 변경 가능하다. 분주기(106)는, 인에이블 신호(ST)가 하이 레벨인 동안, 발진 신호(S1)의 카운트값(S3)을 카운트한다. 예컨대, 인에이블 신호(ST)가 하이 레벨인 20 ㎲의 기간에서, 카운트값(S3)은 24이다. 분주기(카운터)(106)는 테스트 회로(103)에 의해 지정된 분주수(제1 신호에서 지정된 발진수)로 리셋할지의 여부를 선택할 수 있다. 측정 모드에서는 리셋하지 않는 쪽이 선택되고, 테스트 모드 및 정규 모드에서는 리셋하는 쪽이 선택된다. 또한, 테스트 회로(103)는 24보다 큰 분주수를 출력하도록 해도 된다. 발진 신호(S1)의 주기는 인에이블 신호(ST)의 하이 레벨 기간(20 ㎲)을 카운트값(S3)으로 나눈 값이다.
그러나, 카운트값(S3)은 정수(整數)이기 때문에, 발진수가 24∼25 사이일 때의 카운트값(S3)은 24가 되므로 오차가 생긴다. 발진 신호(S1)의 주기는 20 ㎲/24에서 20 ㎲/25까지의 사이이다. 이 경우, 발진 신호(S1)의 주기의 최대 오차는 20 ㎲/24-20 ㎲/25=20 ㎲/(24×25)이다.
이 오차는 인에이블 신호(ST)의 하이 레벨 기간을 길게 함으로써 작게 하는 것이 가능하다. 예컨대, 인에이블 신호(ST)의 하이 레벨 기간을 200 ㎲로 하면, 카운트값(S3)은 약 240이 되며, 발진 신호(S1)의 주기의 최대 오차는 200 ㎲/240-200 ㎲/241=200 ㎲/(240×241)이고, 인에이블 신호(ST)의 하이 레벨 기간이 20 ㎲인 경우에 비해서 1자릿수 작게 할 수 있다. 이에 따라, 한 번의 측정으로, 발진 신호(S1)의 주기를 고 정밀도로 측정할 수 있다.
비교 회로(비교기)(107)는 카운트값(S3) 및 레퍼런스수(F)를 비교하여, 비교 결과 신호(S4)를 출력한다. 비교 결과 신호(S4)는 카운트값(S3) 및 레퍼런스수(CNT)가 일치하면 일치 신호가 되고, 카운트값(S3) 및 레퍼런스수(CNT)가 일치하지 않으면 불일치 신호가 된다. 예컨대, 레퍼런스수(CNT)는 외부 신호이며, 예컨대 어드레스선을 이용하여 어드레스로서 외부로부터 입력 가능하다. 출력 회로(108)는 출력 버퍼이며, 비교 결과 신호(S4)를 외부에 출력한다. 레퍼런스수(CNT)를 변화시켜, 비교 결과 신호(S4)가 일치 신호가 되는 레퍼런스수(CNT)를 검출한다. 일치를 나타내는 레퍼런스수(CNT)가 발진 신호(S1)의 발진수(카운트값)로서 검출된다.
외부 어드레스를 레퍼런스수(CNT)로 하여 카운트값(S3)을 검출하기 위해서는, 분주기(106)의 카운터를 바이너리 카운터(2진 카운터)로 구성한다. 상기의 경우, 카운트값(S3)이 24=11000(2진수)이기 때문에, 이 카운트값(S3)과 어드레스 [A10∼A0(=LLL, LLLH, HLLL)]를 비교해서 검출 가능하다. 여기서, L(로우 레벨)은 0을 나타내고, H(하이 레벨)는 1을 나타낸다.
도 3은 분주기(106)의 카운트값(S3)을 기초로 하여 퓨즈 회로(102)의 분주수를 설정하는 방법을 설명하기 위한 그래프이다. 상기 방법에 의해, 분주기(106)의 카운트값(S3)을 검출할 수 있다. 도 3의 상단의 그래프와 같이, 인에이블 신호(ST)의 하이 레벨 기간을 카운트값(S3)으로 나눔으로써, 발진 신호(S1)의 발진 주기를 얻을 수 있다. 다음으로, 도 3의 하단의 그래프와 같이, 원하는 리프레시 요구 신호(S2)의 주기를 발진 신호(S1)의 발진 주기로 나눔으로써, 분주수를 얻을 수 있다. 이 분주수를 퓨즈 회로(102)에 기록한다. 퓨즈 회로(102)는 레이저 퓨즈 회로 또는 전기 퓨즈 회로이며, 분주수를 기억한다.
또, 실제로는, 분주기(106)의 카운트값(S3)과 분주수의 대응표를 준비해 두고, 대응표를 이용하여 분주기(106)의 카운트값(S3)으로부터 분주수를 구하고, 퓨즈 절단에 의해 퓨즈 회로(102)에 분주수를 설정한다.
다음으로, 정규 모드에 의해 리프레시 요구 신호(S2)를 생성하는 방법을 설명한다. 퓨즈 회로(102)는 상기 기록된 분주수를 나타내는 데이터를 출력한다. 정규 모드에서, 선택 회로(104)는 퓨즈 회로(102)가 출력하는 분주수를 선택한다. 정규 모드에서는, 가산 회로(111)는 가산을 행하지 않거나, 0을 가산한다. 발진기(105)는 인에이블 신호(ST)에 따라 발진 신호(S1)를 생성한다. 분주기(106)는 선택 회로(104)가 출력하는 분주수로 발진 신호(S1)를 분주하여 리프레시 요구 신호(S2)를 출력한다. 이에 따라, 원하는 주기의 리프레시 요구 신호(S2)를 생성할 수 있으며, 리프레시 요구 신호(S2)의 주기의 변동을 방지할 수 있다.
메모리(110)는, 예컨대 리프레시 동작이 필요한 DRAM 또는 의사 SRAM이며, 데이터를 기억한다. 메모리 컨트롤 회로(메모리 컨트롤러)(109)는 리프레시 요구 신호(S2)를 기초로 메모리(110)에 대하여 리프레시 동작을 행한다. 리프레시 동작은 DRAM 등의 기억한 데이터를 잃어버리지 않도록 전하를 보충하는 동작이다. 반도체 메모리의 일종인 DRAM은, 콘덴서에 전하를 비축함으로써 정보를 유지한다. 이 전하는 시간과 함께 감소하기 때문에, 내버려 두면 일정 시간에 완전히 방전되어 정보를 잃어버린다. 이를 방지하기 위해, DRAM에는 일정 시간마다 재차 전하를 주입하는 리프레시 동작을 행할 필요가 있다.
메모리(110)는 복수의 정규 메모리 셀 및 복수의 용장 메모리 셀을 가진다. 정규 메모리 셀 및 용장 메모리 셀은, 데이터를 기억하는 메모리 셀이다. 상기 측정 모드 및 정규 모드 사이에, 테스트 모드에 의한 시험을 행한다.
우선, 제1 프로빙 테스트는, 용장 전(정규 메모리 셀을 용장 메모리 셀로 치환하기 전)의 메모리 장치의 테스트이며, 정규 메모리 셀 및 용장 메모리 셀에 대하여 리프레시 동작 시험 등을 행한다. 이 시험에서, 페일(불합격)인 정규 메모리 셀이 있는 경우에는, 페일인 정규 메모리 셀을 패스(합격)인 용장 메모리 셀로 치환한다. 또한, 상기 퓨즈 회로(102)에의 기록은 제1 프로빙 테스트 후에 행해도 된다.
다음으로, 제2 프로빙 테스트를 행한다. 제2 프로빙 테스트는 용장 후(정규 메모리 셀을 용장 메모리 셀로 치환한 후)의 메모리 장치의 테스트이며, 정규 메모리 셀 및 치환된 용장 메모리 셀에 대하여 리프레시 동작 시험 등을 행한다. 상기 제1 및 제2 프로빙 테스트는, 패키징 전의 반도체 칩의 메모리 장치의 테스트이다.
다음으로, 파이널 테스트를 행한다. 파이널 테스트는 패키징 후의 메모리 장치의 테스트이며, 정규 메모리 셀 및 치환된 용장 메모리 셀에 대하여 리프레시 동작 시험 등을 행한다.
파이널 테스트 모드에서는, 정규 모드 시와 동일한 주기의 리프레시 요구 신호(S2)를 이용하여 리프레시 동작 시험을 행한다. 예컨대, 파이널 테스트 모드 및 정규 모드에서는, 분주기(106)의 분주수가 20이며, 리프레시 요구 신호(S2)의 주기는 420 ㎲이다. 이 「20」의 분주수는, 상기 측정 모드에서 퓨즈 회로(102)에 기록 된 분주수이다. 또, 선택 회로(104)는 퓨즈 회로(102)의 분주수를 선택하고, 가산 회로(111)는 가산을 행하지 않기 때문에, 분주기(106)는 퓨즈 회로(102)의 분주수로 분주를 행한다.
파이널 테스트 전의 제2 프로빙 테스트 모드에서는, 파이널 테스트보다도 엄격한 조건에서 리프레시 동작 시험 등을 행한다. 만약, 파이널 테스트와 동일한 조건으로 제2 프로빙 테스트를 행하면, 리프레시 동작 시험의 변동에 의해, 제2 프로빙 테스트를 겨우 패스한 것은, 파이널 테스트에서는 페일이 되는 경우가 있다. 이러한 효율이 나쁜 테스트를 회피하기 위해, 제2 프로빙 테스트는, 파이널 테스트보다도 엄격한 조건에서 리프레시 동작 시험 등을 행한다. 구체적으로는, 제2 프로빙 테스트의 리프레시 요구 신호(S2)의 주기를 파이널 테스트의 리프레시 요구 신호(S2)의 주기보다도 길게 한다. 리프레시 요구 신호(S2)는 주기가 길수록, 리프레시 주기가 길어져, 데이터가 소실되기 쉬워진다. 예컨대, 제2 프로빙 테스트에서, 분주기(106)의 분주수는 21이며, 리프레시 요구 신호(S2)의 주기는 450 ㎲이다. 퓨즈 회로(102)는 「20」의 분주수를 기억하고, 선택 회로(104)는 퓨즈 회로(102)의 분주수를 선택한다. 가산 회로(111)는 퓨즈 회로(102)의 분주수(예컨대 20)에 연산 계수(NM)(예컨대 1)를 가산하여 분주기(106)에 출력한다. 가산 회로(111)는 실질적으로는 감산을 행한다. 분주기(106)는 가산기(111)가 출력하는 분주수(예컨대 21)로 분주를 행하여, 리프레시 요구 신호(S2)(예컨대 450 ㎲의 주기)를 출력한다.
제2 프로빙 테스트 전의 제1 프로빙 테스트 모드에서는, 상기와 같은 이유에 의해, 제2 프로빙 테스트보다도 엄격한 조건으로 리프레시 동작 시험 등을 행한다. 구체적으로는, 제1 프로빙 테스트의 리프레시 요구 신호(S2)의 주기를 제2 프로빙 테스트의 리프레시 요구 신호(S2)의 주기보다도 길게 한다. 예컨대, 제1 프로빙 테스트에서, 분주기(106)의 분주수는 22이며, 리프레시 요구 신호(S2)의 주기는 500 ㎲이다. 퓨즈 회로(102)는「20」의 분주수를 기억하고, 선택 회로(104)는 퓨즈 회로(102)의 분주수를 선택한다. 가산 회로(111)는 퓨즈 회로(102)의 분주수(예컨대 20)에 연산 계수(NM)(예컨대 2)를 가산하여, 분주기(106)에 출력한다. 분주기(106)는 가산기(111)가 출력하는 분주수(예컨대 22)로 분주를 행하여, 리프레시 요구 신호(S2)(예컨대 500 ㎲의 주기)를 출력한다.
가산 회로(111)는 용장 전의 리프레시 요구 신호(S2)의 주기가 용장 후의 리프레시 요구 신호(S2)의 주기보다도 길어지도록 연산한다.
이상과 같이, 본 실시형태는, 한 번의 측정으로, 발진 신호(S1)의 주기를 고 정밀도로 측정할 수 있어, 간단히 리프레시 요구 신호(S2)의 주기의 변동을 방지할 수 있다.
또, 프로세스 변동에 의해 발진기(105)의 발진 신호(S1)의 주기에 변동이 생기기 때문에, 메모리 장치의 반도체 칩마다 퓨즈 회로(102)에 기록되는 분주수가 다르다. 제1 및 제2 프로빙 테스트에서는, 가산 회로(111)는 퓨즈 회로(102)의 분주수에 대하여, 적절한 마진으로서 연산 계수(NM)를 가산한다. 이에 따라, 반도체 칩마다 퓨즈 회로(102)의 분주수가 달랐다고 해도, 각 반도체 칩의 퓨즈 회로(102)의 분주수에 대하여 적절한 마진을 설정할 수 있어, 적절한 제1 및 제2 프로빙 테스트를 행할 수 있다.
(제2 실시형태)
도 4는 본 발명의 제2 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다. 본 실시형태(도 4)는, 제1 실시형태(도 1)에 대하여, 고온용 설정부(401), 저온용 설정부(402) 및 온도 검출기(403)를 추가한 것이다. 이하, 본 실시형태가 제1 실시형태와 다른 점을 설명한다. 리프레시 요구 신호(S2)의 주기는 온도에 따라 변경하는 것이 바람직하다. 메모리(110)는 고온에서는 축적 전하의 방전 속도가 빠르기 때문에 분주수를 작게 하여 리프레시 요구 신호(S2)의 주기를 짧게 하고, 저온에서는 축적 전하의 방전 속도가 느리기 때문에 분주수를 크게 하여 리프레시 요구 신호(S2)의 주기를 길게 하는 것이 바람직하다. 이에 따라, 소비 전력을 작게 할 수 있다. 고온용 설정부(401)에는 고온 시의 작은 분주수를 기억시키고, 저온용 설정부(402)에는 저온 시의 큰 분주수를 기억시킨다. 고온 설정부(401) 및 저온 설정부(402)는, 각각 도 1의 퓨즈 회로(102) 및 테스트 회로(103)를 가진다. 온도 검출기(403)는 온도를 검출한다. 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 고온일 때에는 선택 회로(104)는 고온용 설정부(401)가 출력하는 분주수를 선택하고, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 저온일 때에는 선택 회로(104)는 저온용 설정부(402)가 출력하는 분주수를 선택한다. 고온용 설정부(401), 저온용 설정부(402) 및 선택 회로(104)는, 온도 검출기(403)에 의해 검출된 온도에 따라 분주기(106)의 분주수를 설정하기 위한 설정부이다.
우선, 고온(제1 온도)에서, 제1 실시형태의 측정 모드의 동작을 행하여, 발진 신호(S1)의 카운트값(S3)을 검출한다. 다음으로, 상기 도 3의 설명과 같이, 그 카운트값(S3)을 기초로 고온에서의 분주수를 구한다. 여기서, 고온 시의 리프레시 요구 신호(S2)의 주기는 짧다. 다음으로, 그 분주수를 고온용 설정부(401) 내의 퓨즈 회로(102)에 기록하여 설정한다.
다음으로, 저온(제2 온도)에서, 제1 실시형태의 측정 모드의 동작을 행하여, 발진 신호(S1)의 카운트값(S3)을 검출한다. 다음으로, 상기 도 3의 설명과 같이, 그 카운트값(S3)을 기초로 저온에서의 분주수를 구한다. 여기서, 저온 시의 리프레시 요구 신호(S2)의 주기는 길다. 다음으로, 그 분주수를 저온용 설정부(402) 내의 퓨즈 회로(102)에 기록하여 설정한다.
또한, 상기에서는, 고온 시의 분주수와 저온 시의 분주수의 양쪽을 측정하는 경우를 예로 설명했지만, 한쪽만 측정하도록 해도 된다. 예컨대, 고온 시의 분주수만을 측정하고, 저온 시의 분주수는 고온 시의 분주수에 계수를 곱한 분주수로서 저온용 설정부(402)에 기록하도록 해도 된다. 또, 고온 및 저온의 2개의 온도 영역으로 나누어, 온도 영역마다 분주수를 설정하는 경우를 설명했지만, 3개 이상의 온도 영역마다 분주수를 설정하도록 해도 된다.
다음으로, 테스트 모드에 대해서 설명한다. 테스트 모드는 제1 실시형태와 동일하다. 제1 프로빙 테스트 모드에서는, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 고온일 때에는 선택 회로(104)는 고온용 설정부(401) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택하고, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 저온일 때에는 선택 회로(104)는 저온용 설정부(402) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택한다. 가산 회로(111)는 선택 회로(104)가 출력 하는 분주수(예컨대 20)에 대하여 연산 계수(NM)(예컨대 2)를 가산한다. 분주기(106)는 가산 회로(111)가 출력하는 분주수(예컨대 22)로 발진 신호(S1)를 분주하여, 리프레시 요구 신호(S2)(예컨대 500 ㎲의 주기)를 출력한다.
다음으로, 제2 프로빙 테스트 모드에서는, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 고온일 때에는 선택 회로(104)는 고온용 설정부(401) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택하고, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 저온일 때에는 선택 회로(104)는 저온용 설정부(402) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택한다. 가산 회로(111)는 선택 회로(104)가 출력하는 분주수(예컨대 20)에 대하여 연산 계수(NM)(예컨대 1)를 가산한다. 분주기(106)는 가산 회로(111)가 출력하는 분주수(예컨대 21)로 발진 신호(S1)를 분주하여, 리프레시 요구 신호(S2)(예컨대 450 ㎲의 주기)를 출력한다.
다음으로, 파이널 테스트 모드에서는, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 고온일 때에는 선택 회로(104)는 고온용 설정부(401) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택하고, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 저온일 때에는 선택 회로(104)는 저온용 설정부(402) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택한다. 가산 회로(111)는 가산하지 않거나, 0을 가산한다. 분주기(106)는 선택 회로(104)가 출력하는 분주수(예컨대 20)로 발진 신호(S1)를 분주하여, 리프레시 요구 신호(S2)(예컨대 420 ㎲의 주기)를 출력한다.
다음으로, 정규 모드에서는, 발진 장치(101)는 제1 실시형태와 마찬가지로, 리프레시 요구 신호(S2)를 생성한다. 온도 검출기(403)에 의해 검출된 온도가 임계 값보다도 고온일 때에는 선택 회로(104)는 고온용 설정부(401) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택하고, 온도 검출기(403)에 의해 검출된 온도가 임계값보다도 저온일 때에는 선택 회로(104)는 저온용 설정부(402) 내의 퓨즈 회로(102)가 출력하는 분주수를 선택한다. 가산 회로(111)는 가산하지 않거나, 0을 가산한다. 분주기(106)는 선택 회로(104)가 출력하는 분주수(예컨대 20)로 발진 신호(S1)를 분주하여, 리프레시 요구 신호(S2)(예컨대 420 ㎲의 주기)를 출력한다.
본 실시형태는, 제1 실시형태와 마찬가지로, 한 번의 측정으로, 발진 신호(S1)의 주기를 고 정밀도로 측정할 수 있어, 리프레시 요구 신호(S2)의 주기의 변동을 간단히 방지할 수 있다.
또, 프로세스 변동에 의해 발진기(105)의 발진 신호(S1)의 주기에 변동이 생기기 때문에, 메모리 장치의 반도체 칩마다 퓨즈 회로(102)에 기록되는 분주수가 다르다. 제1 및 제2 프로빙 테스트에서는, 가산 회로(111)는 퓨즈 회로(102)의 분주수에 대하여, 적절한 마진으로서 연산 계수(NM)를 가산한다. 이에 따라, 반도체 칩마다 퓨즈 회로(102)의 분주수가 달랐다고 해도, 각 반도체 칩의 퓨즈 회로(102)의 분주수에 대하여 적절한 마진을 설정할 수 있어, 적절한 제1 및 제2 프로빙 테스트를 행할 수 있다.
(제3 실시형태)
도 5는 본 발명의 제3 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다. 본 실시형태(도 5)는, 제1 실시형태(도 1)에 대하여, 퓨즈 회로(501), 테스트 회로(502), 선택 회로(503), 분주기(504) 및 온도 검출기(505)를 추가한 것 이다. 발진부는 발진기(105), 분주기(106 및 504)를 포함한다. 이하, 본 실시형태가 제1 실시형태와 다른 점을 설명한다.
퓨즈 회로(102), 테스트 회로(103) 및 선택 회로(104)는, 제1 분주기(106)의 분주수를 설정하기 위한 제1 설정부이다. 퓨즈 회로(501), 테스트 회로(502) 및 선택 회로(503)는, 제2 분주기(504)의 분주수를 설정하기 위한 제2 설정부이다.
퓨즈 회로(102) 및 테스트 회로(103)는, 고온 시의 분주수를 출력한다. 측정 모드에서는, 선택 회로(104)는 테스트 회로(103)가 출력하는 분주수를 선택한다. 분주기(106)는 발진 신호(S1)의 발진수를 카운트하여, 카운트값(S3)을 출력한다. 제1 실시형태와 마찬가지로, 검출된 카운트값(S3)을 기초로 고온 시의 분주수를 구하여, 퓨즈 회로(102)에 기록한다.
퓨즈 회로(501) 및 테스트 회로(502)는, 저온 시의 분주수를 출력한다. 퓨즈 회로(501)에는 퓨즈 회로(102)에 기록한 분주수의 계수배의 분주수를 기록한다. 측정 모드에서는 선택 회로(503)는 테스트 회로(502)가 출력하는 분주수를 선택하고, 정규 모드에서는 선택 회로(503)는 퓨즈 회로(501)가 출력하는 분주수를 선택하여 분주기(504)에 출력한다. 온도 검출기(505)는 온도를 검출한다. 제2 분주기(504)는 온도 검출기(505)에 의해 검출된 온도가 임계값보다 저온일 때에는, 선택 회로(503)가 출력하는 분주수로 제1 분주기(106)가 출력하는 리프레시 요구 신호(제1 분주 신호)(S2)를 분주하여, 리프레시 요구 신호(제2 분주 신호)(S5)를 출력하고, 온도 검출기(505)에 의해 검출된 온도가 임계값보다 고온일 때에는 분주기(504)가 리프레시 요구 신호(S2)를 리프레시 요구 신호(S5)로서 출력한다. 분주기(504)는, 검출된 온도에 따라, 고온 시의 리프레시 요구 신호 또는 저온 시의 리프레시 요구 신호를 출력한다. 고온 시에서는, 분주수가 작으며, 리프레시 요구 신호(S5)의 주기가 짧다. 저온 시에서는, 분주수가 크며, 리프레시 요구 신호(S5)의 주기가 길다. 메모리 컨트롤 회로(109)는, 리프레시 요구 신호(S5)를 기초로 하여 메모리(110)에 대하여 리프레시 동작을 행한다.
가산 회로(111)는, 제1 실시형태와 마찬가지로, 측정 모드, 파이널 테스트 모드 및 정규 모드에서는 가산을 행하지 않고, 제1 프로빙 테스트 모드에서는 연산 계수(NM)(예컨대 2)를 가산하고, 제2 프로빙 테스트 모드에서는 연산 계수(NM)(예컨대 1)를 가산한다.
또한, 분주기(504)는, 분주기(106)와 마찬가지로, 리프레시 요구 신호(S2)의 발진수를 카운트하고, 비교 회로(107)가 분주기(504)의 카운트값 및 레퍼런스수(CNT)를 비교하고, 비교 결과 신호를 출력 회로(108)에 출력하고, 제1 실시형태와 동일하게 하여, 분주기(504)의 카운트값을 기초로 저온 시의 분주수를 구하여, 퓨즈 회로(501)에 기록하도록 해도 된다.
(제4 실시형태)
도 6은 본 발명의 제4 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다. 본 실시형태(도 6)는, 제1 실시형태(도 1)에 대하여, 제어 회로(601)를 추가한 것이다. 이하, 본 실시형태가 제1 실시형태와 다른 점을 설명한다. 제1 실시형태에서는, 분주수를 제어함으로써, 리프레시 요구 신호(S2)의 주기를 조정하였지만, 본 실시형태에서는, 정전류값 또는 정전압값을 제어함으로써, 리프레시 요구 신호(S2)의 주기를 조정한다.
퓨즈 회로(102) 및 테스트 회로(103)는, 정전류값 또는 정전압값의 지시 신호를 선택 회로(104)를 통해 가산 회로(111)에 출력한다. 가산 회로(111)는, 제1 실시형태와 마찬가지로, 측정 모드, 파이널 테스트 모드 및 정규 모드에서는 가산을 행하지 않고, 제1 및 제2 프로빙 테스트 모드에서는 선택 회로(104)가 출력하는 정전류값 또는 정전압값의 지시 신호에 대하여 연산 계수(NM)를 가산한다.
제어 회로(제어부)(601)는, 가산 회로(111)가 출력하는 지시 신호에 따라 정전류 또는 정전압을 생성한다. 발진기(105)는 생성된 정전류 또는 정전압에 따른 주기로 발진 신호(S1)를 생성한다. 발진 신호(S1)의 주기는, 정전류값 또는 정전압값에 따라 변화한다. 분주기(106)는 발진 신호(S1)를 분주하여 리프레시 요구 신호(S2)를 출력하고, 발진 신호(S1)를 카운트하여 카운트값(S3)을 출력한다. 그 밖의 동작은 제1 실시형태와 동일하다.
도 7은 제어 회로(601) 및 발진기(105)의 구성예를 도시하는 회로도이다. 제어 회로(601)는 정전압 생성 회로이다. 전류원(701) 및 가변 저항(702)은, 전원 전압 및 기준 전위 사이에 직렬로 접속된다. 콤퍼레이터(703)는 가변 저항(702)의 전압 및 발진기(105)의 전압의 비교 결과를 출력한다. p채널 MOS 전계 효과 트랜지스터(704)에서, 소스는 전원 전압에 접속되고, 게이트는 콤퍼레이터(703)의 출력 단자에 접속되고, 드레인은 발진기(105)에 접속된다. 가변 저항(702)의 저항 값을 바꿈으로써, 발진기(105)에 공급하는 정전압값을 제어할 수 있다. 발진기(105)는 정전압값에 따른 주기로 발진 신호를 생성한다.
도 8은 다른 제어 회로(601) 및 발진기(105)의 구성예를 도시하는 회로도이다. 제어 회로(601)는 정전류 생성 회로이다. n채널 MOS 전계 효과 트랜지스터(802)에서, 소스는 기준 전위에 접속되고, 게이트 및 드레인은 전류원(801)을 통해 전원 전압에 접속된다. n채널 MOS 전계 효과 트랜지스터(803)에서, 소스는 기준 전위에 접속되고, 게이트는 트랜지스터(802)의 게이트에 접속되며, 드레인은 발진기(105)를 통해 전원 전압에 접속된다. 트랜지스터(803)의 채널 폭(게이트 폭)은, 트랜지스터(802)의 채널 폭의 정수배이며, 가변이다. 구체적으로는, 트랜지스터(803)는 복수의 트랜지스터의 병렬 접속으로 구성되며, 병렬 접속수를 바꿈으로써, 채널 폭을 제어할 수 있다. 트랜지스터(803)의 채널 폭을 바꿈으로써, 발진기(105)에 공급하는 정전류값을 제어할 수 있다. 발진기(105)는 정전류값에 따른 주기로 발진 신호를 생성한다.
도 9는 다른 제어 회로(601) 및 발진기(105)의 구성예를 도시하는 회로도이다. 제어 회로(601)는 정전류 생성 회로이다. p채널 MOS 전계 효과 트랜지스터(901)에서, 소스는 전원 전압에 접속되며, 게이트 및 드레인은 전류원(903)을 통해 기준 전위에 접속된다. p채널 MOS 전계 효과 트랜지스터(902)는, 소스가 전원 전압에 접속되고, 게이트가 트랜지스터(901)의 게이트에 접속되고, 드레인이 발진기(105)를 통해 기준 전위에 접속된다. 트랜지스터(902)의 채널 폭은, 트랜지스터(901)의 채널 폭의 정수배이며 가변이다. 구체적으로는, 트랜지스터(902)는 복수의 트랜지스터를 병렬 접속하여 구성되며, 병렬 접속수를 바꿈으로써, 채널 폭을 제어할 수 있다. 트랜지스터(902)의 채널 폭을 바꿈으로써, 발진기(105)에 공급하 는 정전류값을 제어할 수 있다. 발진기(105)는 정전류값에 따른 주기로 발진 신호를 생성한다.
발진기(105)는 복수의 홀수의 인버터를 링 형상으로 접속한 것이다. 제어 회로(601)는 정전류 또는 정전압을 제어하는 것 외에, 발진기(105) 내의 각 인버터의 지연 시간을 결정하도록 각 인버터의 노드의 용량값을 조정함으로써, 발진 신호(S1)의 주기를 제어해도 된다. 그 경우, 퓨즈 회로(102) 및 테스트 회로(103)는, 용량값 지시 신호를 출력한다.
가산 회로(111)는, 용장 전의 발진 신호(S1) 및 리프레시 요구 신호(S2)의 주기가, 용장 후의 발진 신호(S1) 및 리프레시 요구 신호(S2)의 주기보다도 길어지도록 연산한다.
본 실시형태는, 제1 실시형태와 마찬가지로, 한 번의 측정으로, 발진 신호(S1)의 주기를 고 정밀도로 측정할 수 있어, 간단히 리프레시 요구 신호(S2)의 주기의 변동을 방지할 수 있다.
또, 프로세스 변동에 의해 발진기(105)의 발진 신호(S1)의 주기에 변동이 생기기 때문에, 메모리 장치의 반도체 칩마다 퓨즈 회로(102)에 기록되는 분주수가 다르다. 제1 및 제2 프로빙 테스트에서는, 가산 회로(111)는 퓨즈 회로(102)의 분주수에 대하여, 적절한 마진으로서 연산 계수(NM)를 가산한다. 이에 따라, 반도체 칩마다 퓨즈 회로(102)의 분주수가 달랐다고 해도, 각 반도체 칩의 퓨즈 회로(102)의 분주수에 대하여 적절한 마진을 설정할 수 있어, 적절한 제1 및 제2 프로빙 테스트를 행할 수 있다.
(제5 실시형태)
도 10은 본 발명의 제5 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다. 본 실시형태(도 10)는, 제1 실시형태(도 1)에 대하여, 퓨즈 회로(1001), 테스트 회로(1002) 및 선택 회로(1003)를 추가한 것이다. 이하, 본 실시형태가 제1 실시형태와 다른 점을 설명한다.
측정 모드 및 테스트 모드에서는, 테스트 회로(1002)는 선택 회로(1003)를 통해 연산 계수(NM)를 가산 회로(111)에 출력한다. 테스트에 패스한 경우에는, 「0」의 연산 계수를 퓨즈 회로(1001)에 기록한다. 퓨즈 회로(1001)는 레이저 퓨즈 회로 또는 전기 퓨즈 회로이며, 연산 계수를 기억한다. 정규 모드에서는, 퓨즈 회로(1001)는 선택 회로(1003)를 통해, 「0」의 연산 계수(NM)를 가산 회로(111)에 출력한다. 가산 회로(111)는 선택 회로(104)가 출력하는 분주수에 대하여, 「0」의 연산 계수(NM)를 가산한다. 이후, 제1 실시형태와 동일하다.
제1 실시형태에 있어서, 제2 프로빙 테스트 또는 파이널 테스트에서 페일이 된 메모리 장치를 생각한다. 이 경우, 보다 주기가 짧은 리프레시 요구 신호(S2)를 사용하면 패스하는 경우가 있다. 또, 제품 사양에 따라, 리프레시 요구 신호(S2)가 소정 값보다 길지 않으면 안 되는 것과 짧아도 되는 것이 있다. 그래서, 리프레시 요구 신호(S2)가 짧은 제품 사양으로서 사용하기 위한 리테스트(retest)를 행하여, 패스하면, 사양 완화품으로서 출하한다.
우선, 리테스트 모드에 있어서, 테스트 회로(1002)는, 선택 회로(1003)를 통해, 음의 연산 계수(NM)(예컨대 -1)를 가산기(111)에 출력한다. 선택 회로(104)는 퓨즈 회로(102)의 분주수(예컨대 20)를 가산기(111)에 출력한다. 가산기(111)는 퓨즈 회로(102)의 분주수(예컨대 20)에 연산 계수(NM)(예컨대 -1)를 가산하여, 작은 분주수(예컨대 19)를 출력한다. 분주기(106)는 가산기(111)가 출력하는 분주수로 발진 신호(S1)를 분주하여, 주기가 짧은 리프레시 요구 신호(S2)를 출력한다. 이 상태에서, 메모리(110)의 리프레시 동작 시험 등을 행한다. 시험에 패스하면, 상기 시험에 사용한 연산 계수(NM)(예컨대 -1)를 퓨즈 회로(1001)에 기록한다. 퓨즈 회로(1001)는 연산 계수(NM)를 고정값으로서 가산 회로(111)에 출력하기 위한 연산 계수 출력부이다.
제품 출하 후는, 메모리 장치는 정규 모드가 된다. 정규 모드에서는, 선택 회로(1003)는 퓨즈 회로(1001)의 연산 계수를 선택하고, 선택 회로(104)는 퓨즈 회로(102)의 분주수를 선택한다. 가산 회로(111)는 퓨즈 회로(102)의 분주수에 퓨즈 회로(1001)의 연산 계수(NM)를 가산한다. 분주기(106)는 가산 회로(111)가 출력하는 분주수로 발진 신호(S1)를 분주하여, 주기가 짧은 리프레시 요구 신호(S2)를 출력한다.
(제6 실시형태)
도 11은 본 발명의 제6 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다. 본 실시형태(도 11)는, 제4 실시형태(도 6)에 대하여, 퓨즈 회로(1001), 테스트 회로(1002) 및 선택 회로(1003)를 추가한 것이다. 이하, 본 실시형태가 제4 실시형태와 다른 점을 설명한다. 본 실시형태는, 제4 실시형태에 제5 실시형태를 적용한 것이다.
측정 모드 및 테스트 모드에서는, 테스트 회로(1002)는 선택 회로(1003)를 통해 연산 계수(NM)를 가산 회로(111)에 출력한다. 메모리 장치가 테스트에 패스한 경우에는, 퓨즈 회로(1001)에 「0」의 연산 계수를 기록한다. 정규 모드에서는, 퓨즈 회로(1001)는, 선택 회로(1003)를 통해, 「0」의 연산 계수(NM)를 가산 회로(111)에 출력한다. 가산 회로(111)는, 선택 회로(104)가 출력하는 정전류값 또는 정전압값의 지시 신호에 대하여, 「0」의 연산 계수(NM)를 가산한다. 이후, 제4 실시형태와 동일하다.
제5 실시형태와 마찬가지로, 제2 프로빙 테스트 또는 파이널 테스트에서 페일이 된 메모리 장치를 생각한다. 리프레시 요구 신호(S2)가 짧은 제품 사양으로서 메모리 장치를 사용하기 위한 리테스트를 행하여, 패스하면, 사양 완화품으로서 출하한다.
우선, 리테스트 모드에서, 테스트 회로(1002)는, 선택 회로(1003)를 통해, 발진 신호(S1)의 주기를 짧게 하기 위한 연산 계수(NM)를 가산기(111)에 출력한다. 선택 회로(104)는, 퓨즈 회로(102)의 정전류값 또는 정전압값의 지시 신호를 가산기(111)에 출력한다. 가산기(111)는, 퓨즈 회로(102)의 정전류값 또는 정전압값의 지시 신호에 연산 계수(NM)를 가산하여 제어 회로(601)에 출력한다. 제어 회로(601)는, 가산 회로(111)가 출력하는 지시 신호에 따라 정전류 또는 정전압을 생성한다. 발진기(105)는, 생성된 정전류 또는 정전압에 따른 단주기의 발진 신호(S1)를 생성한다. 분주기(106)는, 발진 신호(S1)를 분주하여, 주기가 짧은 리프레시 요구 신호(S2)를 생성한다. 이 상태에서, 메모리(110)의 리프레시 동작 시험 등을 행한다. 메모리 장치가 이 시험에 패스하면, 상기 시험에 사용한 연산 계수(NM)를 퓨즈 회로(1001)에 기록한다. 퓨즈 회로(1001)는, 연산 계수(NM)를 고정값으로서 가산 회로(111)에 출력하기 위한 연산 계수 출력부이다.
제품 출하 후, 메모리 장치는 정규 모드가 된다. 정규 모드에서는, 선택 회로(1003)는 퓨즈 회로(1001)의 연산 계수를 선택하고, 선택 회로(104)는 퓨즈 회로(102)의 지시 신호를 선택한다. 가산 회로(111)는, 퓨즈 회로(102)의 지시 신호의 정전류 또는 정전압에 퓨즈 회로(1001)의 연산 계수(NM)를 가산한다. 제어 회로(601)는, 가산 회로(111)가 출력하는 지시 신호에 따라 정전류 또는 정전압을 생성한다. 발진기(105)는, 생성된 정전류 또는 정전압에 따른 주기의 발진 신호(S1)를 생성한다. 분주기(106)는, 발진 신호(S1)를 분주하여, 주기가 짧은 리프레시 요구 신호(S2)를 생성한다.
또한, 제1 내지 제6 실시형태에서는, 가산 회로(111)는 가산 또는 감산을 행하는 경우를 예로 설명했지만, 승산 또는 제산 등의 연산을 행하는 연산기여도 된다. 연산기(111)는, 선택 회로(104)가 출력하는 발진 주기 지시 신호(분주수, 정전류 값 또는 정전압값의 지시 신호 등)에 대하여 연산 계수(NM)를 연산한다. 발진 주기 지시 신호에 대하여 연산함으로써, 발진 신호의 주기의 변동을 고려하여 발진 신호의 주기에 적절한 마진을 가지게 할 수 있다.
상기 실시형태는, 모두 본 발명을 실시하는데 있어서의 구체화된 예를 나타낸 것에 불과하며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 될 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하 지 않고, 여러 가지 형태로 실시할 수 있다.
본 발명의 실시형태는, 예컨대 이하와 같이 여러 가지 적용이 가능하다.
(부기 1)
제1 발진 주기 지시 신호를 출력하는 제1 설정부와,
상기 제1 발진 주기 지시 신호에 대하여 연산하는 연산기와,
상기 연산된 제1 발진 주기 지시 신호에 따른 주기의 제1 발진 신호를 생성하는 발진부를 가지는 것을 특징으로 하는 발진 장치.
(부기 2)
상기 발진부는, 메모리에 대한 리프레시 요구 신호의 생성에 사용되는 상기 제1 발진 신호를 외부에 출력하는 것을 특징으로 하는 부기 1에 기재된 발진 장치.
(부기 3)
상기 발진부는,
제2 발진 신호를 생성하는 발진기와,
상기 연산된 제1 발진 주기 지시 신호에 따른 분주수로 상기 제2 발진 신호를 분주하는 제1 분주기를 가지는 것을 특징으로 하는 부기 1에 기재된 발진 장치.
(부기 4)
상기 발진부는,
상기 연산된 제1 발진 주기 지시 신호에 따른 전류를 생성하는 제어부와,
상기 생성된 전류에 따른 주기의 상기 제2 발진 신호를 생성하는 발진기와,
상기 제2 발진 신호의 주파수를 분주하는 제1 분주기를 가지는 것을 특징으 로 하는 부기 1에 기재된 발진 장치.
(부기 5)
상기 발진부는,
상기 연산된 제1 발진 주기 지시 신호에 따른 전압을 생성하는 제어부와,
상기 생성된 전압에 따른 주기의 상기 제2 발진 신호를 생성하는 발진기와,
상기 제2 발진 신호의 주파수를 분주하는 제1 분주기를 가지는 것을 특징으로 하는 부기 1에 기재된 발진 장치.
(부기 6)
연산 계수를 상기 연산기에 출력하는 연산 계수 출력부를 더 가지는 것을 특징으로 하는 부기 1에 기재된 발진 장치.
(부기 7)
상기 발진부는,
인에이블 신호를 수신함으로써, 제2 발진 신호를 생성하는 발진기와,
상기 제2 발진 신호의 발진수를 카운트하고, 상기 연산된 제1 발진 주기 지시 신호에 따른 분주수로 상기 제2 발진 신호의 주파수를 나눔으로써 얻어진 주파수를 가지는 상기 제1 발진 신호를 출력하는 제1 분주기와,
상기 카운트된 발진수와 기준값을 비교하는 비교기를 구비하고,
상기 제1 설정부는, 상기 기준값에 따른 상기 제1 발진 주기 지시 신호로서 상기 제1 분주기의 분주수를 출력하는 것을 특징으로 하는 부기 1에 기재된 발진 장치.
(부기 8)
상기 기준값은 온도에 따라 설정되는 것을 특징으로 하는 부기 7에 기재된 발진 장치.
(부기 9)
온도를 검출하는 온도 검출기를 더 가지고,
상기 제1 설정부는, 검출된 상기 온도에 따라, 상기 연산된 제1 발진 주기 지시 신호로서 상기 제1 분주기의 분주수를 출력하는 것을 특징으로 하는 부기 7에 기재된 발진 장치.
(부기 10)
제2 발진 주기 지시 신호를 출력하는 제2 설정부를 더 가지고,
상기 발진부는,
제2 발진 신호를 발생하는 발진기와,
상기 연산된 상기 제1 발진 주기 지시 신호에 따른 분주수로 제2 발진 신호의 주파수를 나누어 얻어진 주파수를 가지는 제3 발진 신호를 발생하는 제1 분주기와,
상기 제2 발진 주기 지시 신호에 따른 분주수로 제3 발진 신호의 주파수를 나누어 얻어진 주파수를 가지는 제4 발진 신호를 발생하며, 온도에 따라 상기 제3 발진 신호 또는 상기 제4 발진 신호를 출력하는 제2 분주기를 구비하는 부기 1에 기재된 발진 장치.
(부기 11)
상기 제1 설정부는, 상기 발진 주기 지시 신호를 기억하는 퓨즈 회로를 가지는 것을 특징으로 하는 부기 1에 기재된 발진 장치.
(부기 12)
상기 연산기는 가산 또는 감산을 행하는 것을 특징으로 하는 부기 1에 기재된 발진 장치.
(부기 13)
부기 1에 기재된 발진 장치와,
데이터를 기억하는 메모리와,
상기 발진 신호를 기초로 상기 메모리에 대하여 리프레시 동작을 행하는 메모리 컨트롤러를 가지는 것을 특징으로 하는 메모리 장치.
(부기 14)
상기 메모리는 정규 메모리 셀 및 용장 메모리 셀을 가지고,
상기 연산기는 상기 정규 메모리 셀을 상기 용장 메모리 셀로 치환하기 전의 발진 신호의 주기가 상기 정규 메모리 셀을 상기 용장 메모리 셀로 치환한 후의 발진 신호의 주기보다도 길어지도록 연산하는 것을 특징으로 하는 부기 13에 기재된 메모리 장치.
(부기 15)
발진 장치에 대한 발진 방법으로서,
발진 주기 지시 신호를 출력하는 출력 단계와,
상기 발진 주기 지시 신호에 대하여 연산하는 연산 단계와,
발진부에 의해 상기 연산된 발진 주기 지시 신호에 따른 주기의 발진 신호를 생성하는 발진 단계를 가지는 것을 특징으로 하는 발진 방법.
(부기 16)
발진 신호를 발진기에 의해 생성하는 단계와,
상기 연산된 발진 주기 지시 신호에 따른 분주수로 상기 발진 신호를 분주하는 단계를 더 가지는 것을 특징으로 하는 부기 15에 기재된 발진 장치에 대한 발진 방법.
(부기 17)
상기 연산된 발진 주기 지시 신호에 따른 주기의 발진 신호를 생성하는 단계와,
상기 발진 신호를 분주하는 단계를 더 가지는 것을 특징으로 하는 부기 15에 기재된 발진 장치에 대한 발진 방법.
(부기 18)
발진기에 의해, 미리 결정된 기간, 제1 발진 신호를 발생하는 단계와,
상기 미리 결정된 기간, 제1 발진 신호의 발진수를 카운트하는 단계와,
주파수를 기억하는 단계와,
분주수에 따른 발진 주기 지시 신호를 출력하는 단계와
발진 주기 지시 신호에 대하여 연산을 행하는 단계와,
상기 발진부에 의해, 연산된 발진 주기 지시 신호에 따른 주기를 가지는 제2 발진 신호를 발생하는 단계를 더 가지는 것을 특징으로 하는 부기 15에 기재된 발 진 장치에 대한 발진 방법.
도 1은 본 발명의 제1 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다.
도 2는 메모리 장치의 동작을 설명하기 위한 타이밍 차트이다.
도 3은 분주기의 카운트값을 기초로 퓨즈 회로의 분주수를 설정하는 방법을 설명하기 위한 그래프이다.
도 4는 본 발명의 제2 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다.
도 5는 본 발명의 제3 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다.
도 6은 본 발명의 제4 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다.
도 7은 제어 회로 및 발진기의 구성예를 도시하는 회로도이다.
도 8은 다른 제어 회로 및 발진기의 구성예를 도시하는 회로도이다.
도 9는 다른 제어 회로 및 발진기의 구성예를 도시하는 회로도이다.
도 10은 본 발명의 제5 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다.
도 11은 본 발명의 제6 실시형태에 따른 메모리 장치의 구성예를 도시하는 블록도이다.
도 12는 메모리 장치의 구성예를 도시하는 도면이다.
도 13은 용장 전의 테스트 모드에서 분주수에 마진을 가지게 하기 위한 메모리 장치의 구성예를 도시하는 도면이다.
도 14는 용장 전의 테스트 모드에서 분주수에 마진을 가지게 하기 위한 다른 메모리 장치의 구성예를 도시하는 도면이다.
<부호의 설명>
101: 발진 장치
102: 퓨즈 회로
103: 테스트 회로
104: 선택 회로
105: 발진기
106: 분주기
107: 비교 회로
108: 출력 회로
109: 메모리 컨트롤 회로
110: 메모리
111: 가산 회로

Claims (10)

  1. 오퍼레이션 모드에 따른 제1 발진 주기 지시 신호를 출력하는 제1 설정부와,
    상기 제1 발진 주기 지시 신호에 대하여 오퍼레이션 모드에 따른 연산 계수에 의해 연산하는 연산기와,
    상기 연산된 제1 발진 주기 지시 신호에 따른 주기의 제1 발진 신호를 생성하는 발진부를 포함하며,
    상기 발진부는,
    인에이블 신호를 수신함으로써, 제2 발진 신호를 생성하는 발진기와,
    상기 제2 발진 신호의 발진수를 카운트하고, 상기 연산된 제1 발진 주기 지시 신호에 따른 분주수로 상기 제2 발진 신호의 주파수를 나눔으로써 얻어진 주파수를 갖는 상기 제1 발진 신호를 출력하는 제1 분주기와,
    상기 카운트된 발진수와, 기준값을 비교하는 비교기
    를 포함하는 것을 특징으로 하는 발진 장치.
  2. 제1항에 있어서, 상기 발진부는, 메모리에 대한 리프레시 요구 신호의 생성에 사용되는 상기 제1 발진 신호를 외부에 출력하는 것을 특징으로 하는 발진 장치.
  3. 제1항에 있어서, 상기 발진부에 있어서,
    상기 제1 분주기는, 상기 연산된 제1 발진 주기 지시 신호에 따른 분주수로 상기 제2 발진 신호를 분주하는 것을 특징으로 하는 발진 장치.
  4. 제1항에 있어서, 상기 발진부는,
    상기 연산된 제1 발진 주기 지시 신호에 따른 전류를 생성하는 제어부와,
    상기 생성된 전류에 따른 주기의 제2 발진 신호를 생성하는 발진기를 포함하는 것을 특징으로 하는 발진 장치.
  5. 제1항에 있어서, 상기 발진부는,
    상기 연산된 제1 발진 주기 지시 신호에 따른 전압을 생성하는 제어부와,
    상기 생성된 전압에 따른 주기의 제2 발진 신호를 생성하는 발진기를 포함하는 것을 특징으로 하는 발진 장치.
  6. 제1항에 있어서, 상기 연산 계수를 고정값으로서 상기 연산기에 출력하는 연산 계수 출력부를 더 포함하는 것을 특징으로 하는 발진 장치.
  7. 제1항에 있어서, 상기 제1 설정부는 상기 제1 분주기의 분주수를, 상기 제1 발진 주기 지시 신호로서 출력하는 것을 특징으로 하는 발진 장치.
  8. 제1항에 기재된 발진 장치와,
    데이터를 기억하는 메모리와,
    상기 제1 발진 신호를 기초로 상기 메모리에 대하여 리프레시 동작을 행하는 메모리 컨트롤러를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 메모리는 정규 메모리 셀 및 용장 메모리 셀을 구비하고,
    상기 연산기는 상기 정규 메모리 셀을 상기 용장 메모리 셀로 치환하기 전의 상기 제1 발진 신호의 주기가 상기 정규 메모리 셀을 상기 용장 메모리 셀로 치환한 후의 상기 제1 발진 신호의 주기보다도 길어지도록 연산하는 것을 특징으로 하는 메모리 장치.
  10. 발진 장치에 대한 발진 방법으로서,
    오퍼레이션 모드에 따른 제1 발진 주기 지시 신호를 출력하는 출력 단계와,
    상기 제1 발진 주기 지시 신호에 대하여 오퍼레이션 모드에 따른 연산 계수에 의해 연산하는 연산 단계와,
    상기 연산된 제1 발진 주기 지시 신호에 따른 주기의 제1 발진 신호를 생성하는 발진 단계를 포함하며,
    상기 발진 단계는,
    인에이블 신호를 수신함으로써, 제2 발진 신호를 생성하는 단계와,
    상기 제2 발진 신호의 발진수를 카운트하고, 상기 연산된 제1 발진 주기 지시 신호에 따른 분주수로 상기 제2 발진 신호의 주파수를 나눔으로써 얻어진 주파수를 갖는 상기 제1 발진 신호를 출력하는 단계와
    상기 카운트된 발진수와, 기준값을 비교하는 단계
    를 포함하는 것을 특징으로 하는 발진 방법.
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