JP2001184860A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001184860A JP36598699A JP36598699A JP2001184860A JP 2001184860 A JP2001184860 A JP 2001184860A JP 36598699 A JP36598699 A JP 36598699A JP 36598699 A JP36598699 A JP 36598699A JP 2001184860 A JP2001184860 A JP 2001184860A
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Shinya Tashiro
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Abstract

(57)【要約】 【課題】 メモリセルのデータ保持を確実かつ低消費電
力動作を満たすようにセルフリフレッシュ期間を、デバ
イスを再設計および再生産することなく変更できる半導
体記憶装置を提供する。 【解決手段】 セルフリフレッシュ期間可変手段によ
り、セルフリフレッシュ期間を可変にし、セルフリフレ
ッシュ期間の異なる複数の条件で半導体記憶装置の特性
を外部の測定装置により測定し、データ保持が確実かつ
低消費電力動作可能な条件の特定のセルフリフレッシュ
期間を求め、特定のセルフリフレッシュ期間を生成する
ための発振回路の発振周期が、前発振回路内の電流能力
調整回路の複数のフューズを適宜溶断することにより、
確定するように構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、セルフリフレッシ
ュ期間を可変に出来るシンクロナスDRAM等の半導体
記憶装置に関するものである。
【0002】
【従来の技術】近年、シンクロナスDRAM等の半導体
記憶装置にはバッテリー使用のシステムの普及から、低
消費電力のデバイスがユ−ザ側から強く要求され、特
に、記憶データ保持期間の低消費電力化が不可欠となっ
てきた。このようなシンクロナスDRAM等の半導体記
憶装置は、記憶デ−タ保持の方法としてセルフリフレッ
シュモードが用意されている。セルフリフレッシュモー
ドは、このモードに入ると、あらかじめ設定されたリフ
レッシュ期間に基づくパルス信号が、デバイス内部の発
振回路とカウンタとによって生成され、自動的にリフレ
ッシュ動作が実行されものである。
【0003】以下、従来の半導体記憶装置において、シ
ンクロナスDRAMの一例を挙げ、そのセルフリフレッ
シュ動作について図を参照して説明する。図6は、従来
のシンクロナスDRAMのセルフリフレッシュ動作を説
明するブロック図である。図7は、従来のシンクロナス
DRAMのセルフリフレッシュ用内部発振回路の回路図
である。図8は、従来のシンクロナスDRAMのセルフ
リフレッシュ動作時のタイミングチャートである。
【0004】従来のセルフリフレッシュ(以下SRとも
記す)モードを有するシンクロナスDRAMは、図6に
示すように、モ−ド設定を制御し、SRフラグ信号ΦF
SRを発生するタイミングジェネレ−タ部201と、外
部アドレスΦA0〜ΦAnを取り込むアドレスバッファ
部202と、SRモ−ド時に制御信号ΦSRを発生する
SR制御部203と、制御信号ΦSRを受け動作しする
発振回路部205と、SRモード時に発振回路部205
の出力信号ΦOSを分周し、制御信号ΦSを出力するリ
フレッシュカウンタ−部206と、リフレッシュ動作の
制御信号ΦSEを出力するROWアドレス(行アドレ
ス)系制御部207と、セルフリフレッシュモード時に
内部アドレスを発生し、外部アドレスから切り替え、そ
のROWアドレス信号ΦR0〜ΦRnを発生するアドレ
ス切替え部204と、ROWアドレスデコーダ208
と、メモリセルアレイ部210(センスアンプ209を
含む)とを有している。
【0005】また、発振回路部205は、図7に示すよ
うに制御信号ΦSRを入力とするNチャネルトランジス
タTN5と、発振回路の電流能力を制御する抵抗Rと、
TN1、TN2と、PチャネルトランジスタTP1で決
定されたゲ−トレベルを入力し、発振パルスを生成させ
るためのm段のインバータチェーン部(TN31〜TN
3m、TN41〜TN4m、TP31〜TP3m、TP
41〜TP4m)と、その出力を成形し、制御信号ΦO
Sを出力するインバータINV1で構成されている。
【0006】次に、動作について説明する。SRモ−ド
が設定されると、SR制御部203はタイミングジェネ
レ−タ部201から出力されたSRフラグ信号ΦFSR
を受けることにより、制御信号ΦSRを出力する。その
制御信号ΦSRを受けて発振回路部205は、制御信号
ΦOSを発振出力し、リフレッシュカウンタ−部206
は制御信号ΦOSを分周した制御信号ΦSを出力する。
【0007】また、制御信号ΦSRを受けてアドレス切
替え部204は、アドレスバッファ部202から入力さ
れる外部アドレス信号から内部アドレス信号を生成する
ようにアドレス切り替えを行ない、ROWアドレス信号
ΦR0〜ΦRnを出力し、このΦR0〜ΦRnはROW
アドレスデコ−ダーに入力する。
【0008】さらに、前述の制御信号ΦSは、メモリセ
ルのリフレッシュ動作を制御するROW系制御部207
に入力し、これによりROW系制御部207はROW系
制御信号ΦSEを出力する。この制御信号ΦSEの出力
期間中、ROWアドレスデコ−ダー208とメモリセル
アレイ部210内のセンスアンプ209を介してSR動
作が実行される。
【0009】
【発明が解決しようとする課題】しかしながら、上記従
来のシンクロナスDRAM等の半導体記憶装置において
は、SR動作時における低消費電力化を実現するため、
メモリセルのデータ保持時間とそのリフレッシュ期間を
決定する発振回路部の発振周期とのバランスを取る必要
がある。これは、メモリセルの保持時間の実力に対し発
振回路部の発振周期が長ければリフレッシュが間に合わ
ず、メモリセルのデ−タ保持が保証できなくなり、反対
に、発振回路部の発振周期が短ければ消費電力が大きく
なり、低消費電力のSR動作が出来なくなるためであ
る。よって、発振回路部の発振周期は、安定したデータ
保持と低消費電力化とを両立しうるSR動作間隔となる
ような周期に設定することが必要不可欠である。
【0010】そして、回路設計時において、このような
周期を実現できる適切な回路設計を行っているが、生産
時のプロセス条件のばらつきにより、メモリセルのデー
タ保持時間の劣化や、内部でリフレッシュ期間を決定し
ている発振回路部の発振周期のばらつきが生じる。この
ため、設計時にはメモリセルのデータ保持を確実かつ低
消費電力動作を満たすようにセルフリフレッシュ期間が
設定されていた半導体記憶装置が、確実に動作しない場
合が生じ、良品選別の歩留まりの悪化や、再設計および
再生産の必要が生じるなどの問題点があった。
【0011】本発明は、上記問題点に鑑みてなされたも
のであり、生産プロセスのばらつきによる特性の変化に
応じ、メモリセルのデータ保持を確実かつ低消費電力動
作を満たすようにセルフリフレッシュ期間を、デバイス
を再設計および再生産することなく変更でき、上記問題
点を解決出来る半導体記憶装置を提供することを目的と
する。
【0012】
【課題を解決するための手段】すなわち、本発明に係る
半導体記憶装置は、以下の特徴を有することにより前記
目的を達成できる。 1.セルリフレッシュモードを有する半導体記憶装置で
あって、セルフリフレッシュ期間可変手段を具備し、該
セルフリフレッシュ期間可変手段は、所定の外部アドレ
ス信号を入力し、該所定の外部アドレス信号を基に発振
周期制御信号を生成し、該発振周期制御信号により発振
回路の発振周期を可変とすることにより、セルフリフレ
ッシュ期間を可変にしたこと。 2.前記発振回路は、前記発振周期制御信号を入力とす
る電流能力制御回路を有すること。 3.前記電流能力制御回路は、前記発振周期制御信号の
信号値の組み合わせにより、抵抗値を変えることにより
発振回路に供給する電流能力を変え、発振回路の発振周
期を可変とすること。 4.前記電流能力制御回路は、複数のフューズを有し、
該複数のフューズのうちの一部のフューズを溶断するこ
とにより、前記発振周期制御信号の信号値によらず、抵
抗値が固定されること。 5.前記電流能力制御回路は、電源端子から直列に複数
の抵抗が接続され、前記複数の抵抗にはそれぞれPチャ
ネルトランジスタが並列に接続され、前記それぞれのP
チャネルトランジスタのゲートは、電源端子との間に第
1のフューズが挿入され、接地端子との間にNチャネル
トランジスタと第2のフューズが直列に接続され、それ
ぞれの前記Nチャネルトランジスタのゲートに、それぞ
れ異なる発振周期制御信号が接続されたこと。 6.前記複数の抵抗はそれぞれ異なる抵抗値に設定され
たことを。 7.前記セルフリフレッシュ期間可変手段は、テストモ
−ド信号出力を付加したタイミングジェネレータ部と、
外部アドレスを入力し、テストモ−ド信号を入力とする
セルフリフレッシュテストレジスタ部と、前記レジスタ
部の出力である発振周期制御信号を入力とする電流能力
制御回路を有する発振回路部とを有すること。 8.前記セルフリフレッシュ期間可変手段により、セル
フリフレッシュ期間を可変にし、セルフリフレッシュ期
間の異なる複数の条件で半導体記憶装置の特性を外部の
測定装置により測定し、データ保持が確実かつ低消費電
力動作可能な条件の特定のセルフリフレッシュ期間を求
め、該特定のセルフリフレッシュ期間を生成するための
発振回路の発振周期が、前発振回路内の電流能力調整回
路の複数のフューズを適宜溶断することにより、確定す
るように構成されたこと。
【0013】
【発明の実施の形態】以下、図1〜3を用いて本発明の
一実施の形態について詳細に説明する。まず、本実施の
形態の構成について図1を用いて説明する。本発明の半
導体記憶装置は、前述の従来の回路構成に加えて、セル
フリフレッシュ期間可変手段を有しており、このセルフ
リフレッシュ期間可変手段は、テストモ−ド信号ΦT出
力を付加したタイミングジェネレータ部101と、外部
アドレスΦA0〜ΦAnを入力し、テストモ−ド信号Φ
Tを入力とするSRテストレジスタ部111と、前記レ
ジスタ部の出力である発振周期制御信号Φ0〜Φnを入
力とする電流能力制御回路112を有する発振回路部1
05とからなる。
【0014】また、図2に示すように、発振回路部10
5は、動作制御信号ΦSRを入力とするインバータIN
V1の出力を入力とするNチャネルトランジスタTN5
と、発振回路部105の電流能力を制御する抵抗部分と
なる電流能力制御回路112と、TN1、TN2と、P
チャネルトランジスタTP2で決定されたゲ−トレベル
を入力し、発振パルスを生成させるためのm段のインバ
ータチェーン部(TN31〜TN3m、TN41〜TN
4m、TP31〜TP3m、TP41〜TP4m)と、
その出力を成形し、制御信号ΦOSを出力するインバー
タINV2、INV3で構成されている。
【0015】上述の発振回路部105において本実施の
形態は、電流能力制御回路112を有することを特徴と
しており、この電流能力制御回路112は、発振回路の
電流能力を制御する抵抗部分となるものであり、この部
分の抵抗値を変えると発振周期が抵抗値に比例して変化
するものである。この詳細な回路構成は、図2に示すと
おり、電源端子VDDから直列に抵抗R0〜Rnが接続
され、さらに各々の抵抗にはそれぞれPチャネルトラン
ジスタFP0〜FPnが並列に接続されているものであ
る。
【0016】また、発振周期制御信号Φ0〜Φnは、各
々NチャネルトランジスタFN0〜FNnのゲートに接
続している。前記のPチャネルトランジスタFP0のゲ
ート入力は電源端子との間に第1のフューズFU10が
挿入され、接地端子との間には、Nチャネルトランジス
タFN0と第2のフューズFU20が直列に接続されて
おり、同様に、FP1〜FPnのゲートに対しても、第
1のフューズFU10〜FU1n、Nチャネルトランジ
スタFN1〜FNnと第2のフューズFU20〜FU2
nが各々接続されている。
【0017】上記抵抗R0〜Rnはそれぞれ異なる抵抗
値に設定されている。また、PチャネルトランジスタF
P0〜FPnのオン抵抗より十分に大きく設定されてい
るため、各Pチャネルトランジスタはスイッチの役割を
果たすので、電源端子とTN1との間の抵抗値はほぼ、
オフ状態のPチャネルトランジスタに並列接続された抵
抗値を全ての加算したものとなる。
【0018】(動作)以下、図1〜3を用いて本実施の
形態の動作について説明する。まず、セルフリフレッシ
ュテストモード(各種電気特性を測定するモード)に切
り替わるとタイミングジェネレータ部101からテスト
モード信号ΦTが、図3のタイミング図に示すように
“L”から“H”に変化する。このテストモード信号Φ
Tが“H”の期間に、SRテストレジスタ部111に外
部アドレス信号ΦA0〜ΦAnの信号値を取り込み、こ
の出力である発振周期制御信号Φ0〜Φnを発振回路部
105に入力する。
【0019】発振回路部105は、発振周期制御信号Φ
0〜Φnの信号値(“H”レベルか“L”レベルか)の
組み合わせにより、電流能力を可変にできることによ
り、発振回路部105の発振周期を可変にすることが出
来る。例えば、nが1の場合、発振周期制御信号Φ0、
Φ1の信号値の組み合わせは、下記(1)〜(4)に示
す4通りがある。 (1)Φ0=“L”、Φ1=“L” この場合、FN0、FN1は両方ともオフし、FP0、
FP1は、両方ともオフ状態になるため、電源端子とT
N1との間の抵抗値はR1+R2となる。 (2)Φ0=“H”、Φ1=“L” この場合、FN0はオン、FN1はオフし、FP0はオ
ン状態、FP1はオフ状態になるため、電源端子とTN
1との間の抵抗値はR2となる。 (3)Φ0=“L”、Φ1=“H” この場合、FN0はオフ、FN1はオンし、FP0はオ
フ状態、FP1はオン状態になるため、電源端子とTN
1との間の抵抗値はR1となる。 (4)Φ0=“H”、Φ1=“H” この場合、FN0、FN1は両方ともオンし、FP0、
FP1は、両方ともオン状態になるため、電源端子とT
N1との間の抵抗値は0(実際にはPチャネルトランジ
スタのオン抵抗分を考慮した値)となる。なお、R1と
R2の抵抗値を異なった値とすることで、上記(2)と
(3)は異なった抵抗値を得ることができる。
【0020】SRモードに切り替わりΦSRが“H”と
なると、従来例と同様にタイミングジェネレ−タ部10
1より、SRフラグ信号ΦFSRが“H”に切り替わ
り、SR制御部103より信号ΦSRが“H”となり、
このΦSRを受けて発振回路部105は、発振周期制御
信号ΦOSを出力し、リフレッシュカウンター部106
によって分周された信号ΦSを出力する。
【0021】また、アドレス切替え部104では、内部
アドレスを作り外部アドレスから切り替えを行ないRO
Wアドレス信号ΦR0〜ΦRnを発生しROWアドレス
デコ−ダーに入力する。信号ΦSは、メモリセルのリフ
レッシュ動作の制御を行なうROW系制御部107に入
力され、ROW系制御信号ΦSEを発生し、ROWアド
レスデコーダー108とメモリセルアレイ部110のセ
ンスアンプ109を介してSR動作が実行される。
【0022】以上述べたように、本実施の形態では、テ
ストモード時に入力する外部アドレス信号値の組み合わ
せにより、セルフリフレッシュ期間を外部から変えられ
る。
【0023】次に、各条件において、それぞれ実際にセ
ルフリフレッシュ動作をさせ、測定装置を使用してSR
動作時の動作電流と、特定のメモリセルをセルフリフレ
ッシュする時間間隔を測定し、セルフリフレッシュ時の
動作電流の規格値、および、メモリセルのデータ保持時
間の規格値を満たす条件の状態を見つける。この規格値
を満たす条件の状態を、発振周期制御信号Φ0〜Φnに
よらずに固定すべく、フューズFU10〜FU1n、F
U20〜FU2nを適宜溶断する。これにより、SR動
作時のセルフリフレッシュ時の動作電流の規格値、およ
び、メモリセルのデータ保持時間の規格値を満たす半導
体記憶装置が得られる。
【0024】(実施例)前述のnが1の場合の実施例を
挙げ、以下説明する。入力する外部アドレスA0、A1
を上記発振周期制御信号Φ0、Φ1の4通りの組み合わ
せに対応した組み合わせで入力した例を説明する。この
場合の発振回路部105aを図4に示す。
【0025】外部アドレスA0、A1の信号値の組み合
わせは以下の通りである。 (1)A0=“L”、A1=“L”(Φ0=“H”、Φ
1=“L”、R0+R1) (2)A0=“H”、A1=“L”(Φ0=“H”、Φ
1=“L”、R1) (3)A0=“L”、A1=“H”(Φ0=“L”、Φ
1=“H”、R0) (4)A0=“H”、A1=“H”(Φ0=“H”、Φ
1=“H”、抵抗なし)
【0026】なお、抵抗値はR1<R2と設定されてい
るものとする。上記(1)〜(4)各場合において、そ
れぞれ実際にセルフリフレッシュ動作をさせ、測定装置
を使用してSR動作時の動作電流と、特定のメモリセル
をセルフリフレッシュする時間間隔を測定した。
【0027】これにより、図5に示すような結果が得ら
れた。図5は、発振周期とSR動作時の動作電流、およ
び、発振周期と特定のメモリセルをセルフリフレッシュ
する時間間隔を測定した結果を説明する図である。図5
において、(3)の場合がセルフリフレッシュ時の動作
電流の規格値、および、メモリセルのデータ保持時間の
規格値を満たすことがわかる。次に、(3)の状態を固
定させるため、レーザートリマ等を用い、フューズFU
10とフューズFU22を溶断する。これにより、SR
動作時のセルフリフレッシュ時の動作電流の規格値、お
よび、メモリセルのデータ保持時間の規格値を満たす半
導体記憶装置が得られた。
【0028】
【発明の効果】以上、詳記したように、本発明は、セル
リフレッシュモードを有する半導体記憶装置であって、
セルフリフレッシュ期間可変手段を具備し、セルフリフ
レッシュ期間可変手段は、所定の外部アドレス信号を入
力し、所定の外部アドレス信号を基に発振周期制御信号
を生成し、発振周期制御信号により発振回路の発振周期
を可変とすることにより、セルフリフレッシュ期間を可
変にしたことにより、テストモード時に入力する外部ア
ドレス信号値の組み合わせでもって、セルフリフレッシ
ュ期間を外部から変えることができる。これにより、セ
ルフリフレッシュ動作時のセルフリフレッシュ時の動作
電流の規格値、および、メモリセルのデータ保持時間の
規格値を満たす発振回路部の発振周期の値を外部の測定
装置により得ることができるものである。さらに、複数
のフューズ手段を有し、この発振回路部の発振周期の値
を実現しうるようにフューズを適宜溶断することによ
り、セルリフレッシュ動作時のセルフリフレッシュ時の
動作電流の規格値、および、メモリセルのデータ保持時
間の規格値を満たす半導体記憶装置を得ることができる
ものである。これらの結果、プロセスのばらつきに強い
半導体記憶装置が得られ、迅速なサンプル供給がユーザ
に対してできる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体記憶装置のセル
フリフレッシュ動作を説明するブロック図である。
【図2】本発明の一実施の形態の発振回路部の回路図で
ある。
【図3】本発明の一実施の形態の半導体記憶装置のセル
フリフレッシュ動作を説明する波形図である。
【図4】本発明の一実施例の発振回路部の回路図であ
る。
【図5】発振周期とSR動作時の動作電流、および、発
振周期と特定のメモリセルをセルフリフレッシュする時
間間隔を測定した結果を説明する図である。
【図6】従来の半導体記憶装置のセルフリフレッシュ動
作を説明するブロック図である。
【図7】従来の発振回路部の回路図である。
【図8】従来の半導体記憶装置のセルフリフレッシュ動
作を説明する波形図である。
【符号の説明】
101 タイミングジェネレータ部 102 アドレスバッファ部 103 SR制御部 104 アドレス切替え部 105、105a 発振回路部 106 リフレッシュカウンター部 107 ROW系制御部 108 ROWアドレスデコーダー 109 センスアンプ 110 メモリセルアレイ部 111 SRテストレジスタ部 112 電流能力制御回路 FN0〜FNn、TN31〜TN3m、TN5 Nチャ
ネルトランジスタ FP0〜FPn、TP1、TP2 Pチャネルトランジ
スタ FU10〜FU1n 第1のフューズ FU20〜FU2n 第2のフューズ INV1、INV2、INV3 インバータ R0〜Rn 抵抗 VDD 電源端子 Φ0〜Φn、ΦA0〜ΦAn、ΦFSR、ΦOS 信号 ΦR0〜ΦRn、ΦSE、ΦSR、ΦS、ΦT 信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 セルリフレッシュモードを有する半導体
    記憶装置であって、セルフリフレッシュ期間可変手段を
    具備し、該セルフリフレッシュ期間可変手段は、所定の
    外部アドレス信号を入力し、該所定の外部アドレス信号
    を基に発振周期制御信号を生成し、該発振周期制御信号
    により発振回路の発振周期を可変とすることにより、セ
    ルフリフレッシュ期間を可変にしたことを特徴とする半
    導体記憶装置。
  2. 【請求項2】 前記発振回路は、前記発振周期制御信号
    を入力とする電流能力制御回路を有することを特徴とす
    る請求項1に記載の半導体記憶装置。
  3. 【請求項3】 前記電流能力制御回路は、前記発振周期
    制御信号の信号値の組み合わせにより、抵抗値を変える
    ことにより発振回路に供給する電流能力を変え、発振回
    路の発振周期を可変とすることを特徴とする請求項2に
    記載の半導体記憶装置。
  4. 【請求項4】 前記電流能力制御回路は、複数のフュー
    ズを有し、該複数のフューズのうちの一部のフューズを
    溶断することにより、前記発振周期制御信号の信号値に
    よらず、抵抗値が固定されることを特徴とする請求項3
    に記載の半導体記憶装置。
  5. 【請求項5】 前記電流能力制御回路は、電源端子から
    直列に複数の抵抗が接続され、前記複数の抵抗にはそれ
    ぞれPチャネルトランジスタが並列に接続され、 前記それぞれのPチャネルトランジスタのゲートは、電
    源端子との間に第1のフューズが挿入され、接地端子と
    の間にNチャネルトランジスタと第2のフューズが直列
    に接続され、 それぞれの前記Nチャネルトランジスタのゲートに、そ
    れぞれ異なる発振周期制御信号が接続されたことを特徴
    とする請求項4に記載の半導体記憶装置。
  6. 【請求項6】 前記複数の抵抗はそれぞれ異なる抵抗値
    に設定されたことを特徴とする請求項5に記載の半導体
    記憶装置。
  7. 【請求項7】 前記セルフリフレッシュ期間可変手段
    は、テストモ−ド信号出力を付加したタイミングジェネ
    レータ部と、外部アドレスを入力し、テストモ−ド信号
    を入力とするセルフリフレッシュテストレジスタ部と、
    前記レジスタ部の出力である発振周期制御信号を入力と
    する電流能力制御回路を有する発振回路部とを有するこ
    とを特徴とする請求項1〜6のいずれかに記載の半導体
    記憶装置。
  8. 【請求項8】 前記セルフリフレッシュ期間可変手段に
    より、セルフリフレッシュ期間を可変にし、セルフリフ
    レッシュ期間の異なる複数の条件で半導体記憶装置の特
    性を外部の測定装置により測定し、データ保持が確実か
    つ低消費電力動作可能な条件の特定のセルフリフレッシ
    ュ期間を求め、該特定のセルフリフレッシュ期間を生成
    するための発振回路の発振周期が、前発振回路内の電流
    能力調整回路の複数のフューズを適宜溶断することによ
    り、確定するように構成されたことを特徴とする請求項
    1〜7のいずれかに記載の半導体記憶装置。
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