JP2001184860A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001184860A JP2001184860A JP36598699A JP36598699A JP2001184860A JP 2001184860 A JP2001184860 A JP 2001184860A JP 36598699 A JP36598699 A JP 36598699A JP 36598699 A JP36598699 A JP 36598699A JP 2001184860 A JP2001184860 A JP 2001184860A
- Authority
- JP
- Japan
- Prior art keywords
- self
- oscillation
- refresh
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリセルのデータ保持を確実かつ低消費電
力動作を満たすようにセルフリフレッシュ期間を、デバ
イスを再設計および再生産することなく変更できる半導
体記憶装置を提供する。 【解決手段】 セルフリフレッシュ期間可変手段によ
り、セルフリフレッシュ期間を可変にし、セルフリフレ
ッシュ期間の異なる複数の条件で半導体記憶装置の特性
を外部の測定装置により測定し、データ保持が確実かつ
低消費電力動作可能な条件の特定のセルフリフレッシュ
期間を求め、特定のセルフリフレッシュ期間を生成する
ための発振回路の発振周期が、前発振回路内の電流能力
調整回路の複数のフューズを適宜溶断することにより、
確定するように構成する。
力動作を満たすようにセルフリフレッシュ期間を、デバ
イスを再設計および再生産することなく変更できる半導
体記憶装置を提供する。 【解決手段】 セルフリフレッシュ期間可変手段によ
り、セルフリフレッシュ期間を可変にし、セルフリフレ
ッシュ期間の異なる複数の条件で半導体記憶装置の特性
を外部の測定装置により測定し、データ保持が確実かつ
低消費電力動作可能な条件の特定のセルフリフレッシュ
期間を求め、特定のセルフリフレッシュ期間を生成する
ための発振回路の発振周期が、前発振回路内の電流能力
調整回路の複数のフューズを適宜溶断することにより、
確定するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、セルフリフレッシ
ュ期間を可変に出来るシンクロナスＤＲＡＭ等の半導体
記憶装置に関するものである。
ュ期間を可変に出来るシンクロナスＤＲＡＭ等の半導体
記憶装置に関するものである。
【０００２】
【従来の技術】近年、シンクロナスＤＲＡＭ等の半導体
記憶装置にはバッテリー使用のシステムの普及から、低
消費電力のデバイスがユ−ザ側から強く要求され、特
に、記憶データ保持期間の低消費電力化が不可欠となっ
てきた。このようなシンクロナスＤＲＡＭ等の半導体記
憶装置は、記憶デ−タ保持の方法としてセルフリフレッ
シュモードが用意されている。セルフリフレッシュモー
ドは、このモードに入ると、あらかじめ設定されたリフ
レッシュ期間に基づくパルス信号が、デバイス内部の発
振回路とカウンタとによって生成され、自動的にリフレ
ッシュ動作が実行されものである。
記憶装置にはバッテリー使用のシステムの普及から、低
消費電力のデバイスがユ−ザ側から強く要求され、特
に、記憶データ保持期間の低消費電力化が不可欠となっ
てきた。このようなシンクロナスＤＲＡＭ等の半導体記
憶装置は、記憶デ−タ保持の方法としてセルフリフレッ
シュモードが用意されている。セルフリフレッシュモー
ドは、このモードに入ると、あらかじめ設定されたリフ
レッシュ期間に基づくパルス信号が、デバイス内部の発
振回路とカウンタとによって生成され、自動的にリフレ
ッシュ動作が実行されものである。
【０００３】以下、従来の半導体記憶装置において、シ
ンクロナスＤＲＡＭの一例を挙げ、そのセルフリフレッ
シュ動作について図を参照して説明する。図６は、従来
のシンクロナスＤＲＡＭのセルフリフレッシュ動作を説
明するブロック図である。図７は、従来のシンクロナス
ＤＲＡＭのセルフリフレッシュ用内部発振回路の回路図
である。図８は、従来のシンクロナスＤＲＡＭのセルフ
リフレッシュ動作時のタイミングチャートである。
ンクロナスＤＲＡＭの一例を挙げ、そのセルフリフレッ
シュ動作について図を参照して説明する。図６は、従来
のシンクロナスＤＲＡＭのセルフリフレッシュ動作を説
明するブロック図である。図７は、従来のシンクロナス
ＤＲＡＭのセルフリフレッシュ用内部発振回路の回路図
である。図８は、従来のシンクロナスＤＲＡＭのセルフ
リフレッシュ動作時のタイミングチャートである。
【０００４】従来のセルフリフレッシュ（以下ＳＲとも
記す）モードを有するシンクロナスＤＲＡＭは、図６に
示すように、モ−ド設定を制御し、ＳＲフラグ信号ΦＦ
ＳＲを発生するタイミングジェネレ−タ部２０１と、外
部アドレスΦＡ０〜ΦＡｎを取り込むアドレスバッファ
部２０２と、ＳＲモ−ド時に制御信号ΦＳＲを発生する
ＳＲ制御部２０３と、制御信号ΦＳＲを受け動作しする
発振回路部２０５と、ＳＲモード時に発振回路部２０５
の出力信号ΦＯＳを分周し、制御信号ΦＳを出力するリ
フレッシュカウンタ−部２０６と、リフレッシュ動作の
制御信号ΦＳＥを出力するＲＯＷアドレス（行アドレ
ス）系制御部２０７と、セルフリフレッシュモード時に
内部アドレスを発生し、外部アドレスから切り替え、そ
のＲＯＷアドレス信号ΦＲ０〜ΦＲｎを発生するアドレ
ス切替え部２０４と、ＲＯＷアドレスデコーダ２０８
と、メモリセルアレイ部２１０（センスアンプ２０９を
含む）とを有している。
記す）モードを有するシンクロナスＤＲＡＭは、図６に
示すように、モ−ド設定を制御し、ＳＲフラグ信号ΦＦ
ＳＲを発生するタイミングジェネレ−タ部２０１と、外
部アドレスΦＡ０〜ΦＡｎを取り込むアドレスバッファ
部２０２と、ＳＲモ−ド時に制御信号ΦＳＲを発生する
ＳＲ制御部２０３と、制御信号ΦＳＲを受け動作しする
発振回路部２０５と、ＳＲモード時に発振回路部２０５
の出力信号ΦＯＳを分周し、制御信号ΦＳを出力するリ
フレッシュカウンタ−部２０６と、リフレッシュ動作の
制御信号ΦＳＥを出力するＲＯＷアドレス（行アドレ
ス）系制御部２０７と、セルフリフレッシュモード時に
内部アドレスを発生し、外部アドレスから切り替え、そ
のＲＯＷアドレス信号ΦＲ０〜ΦＲｎを発生するアドレ
ス切替え部２０４と、ＲＯＷアドレスデコーダ２０８
と、メモリセルアレイ部２１０（センスアンプ２０９を
含む）とを有している。
【０００５】また、発振回路部２０５は、図７に示すよ
うに制御信号ΦＳＲを入力とするＮチャネルトランジス
タＴＮ５と、発振回路の電流能力を制御する抵抗Ｒと、
ＴＮ１、ＴＮ２と、ＰチャネルトランジスタＴＰ１で決
定されたゲ−トレベルを入力し、発振パルスを生成させ
るためのｍ段のインバータチェーン部（ＴＮ３１〜ＴＮ
３ｍ、ＴＮ４１〜ＴＮ４ｍ、ＴＰ３１〜ＴＰ３ｍ、ＴＰ
４１〜ＴＰ４ｍ）と、その出力を成形し、制御信号ΦＯ
Ｓを出力するインバータＩＮＶ１で構成されている。
うに制御信号ΦＳＲを入力とするＮチャネルトランジス
タＴＮ５と、発振回路の電流能力を制御する抵抗Ｒと、
ＴＮ１、ＴＮ２と、ＰチャネルトランジスタＴＰ１で決
定されたゲ−トレベルを入力し、発振パルスを生成させ
るためのｍ段のインバータチェーン部（ＴＮ３１〜ＴＮ
３ｍ、ＴＮ４１〜ＴＮ４ｍ、ＴＰ３１〜ＴＰ３ｍ、ＴＰ
４１〜ＴＰ４ｍ）と、その出力を成形し、制御信号ΦＯ
Ｓを出力するインバータＩＮＶ１で構成されている。
【０００６】次に、動作について説明する。ＳＲモ−ド
が設定されると、ＳＲ制御部２０３はタイミングジェネ
レ−タ部２０１から出力されたＳＲフラグ信号ΦＦＳＲ
を受けることにより、制御信号ΦＳＲを出力する。その
制御信号ΦＳＲを受けて発振回路部２０５は、制御信号
ΦＯＳを発振出力し、リフレッシュカウンタ−部２０６
は制御信号ΦＯＳを分周した制御信号ΦＳを出力する。
が設定されると、ＳＲ制御部２０３はタイミングジェネ
レ−タ部２０１から出力されたＳＲフラグ信号ΦＦＳＲ
を受けることにより、制御信号ΦＳＲを出力する。その
制御信号ΦＳＲを受けて発振回路部２０５は、制御信号
ΦＯＳを発振出力し、リフレッシュカウンタ−部２０６
は制御信号ΦＯＳを分周した制御信号ΦＳを出力する。
【０００７】また、制御信号ΦＳＲを受けてアドレス切
替え部２０４は、アドレスバッファ部２０２から入力さ
れる外部アドレス信号から内部アドレス信号を生成する
ようにアドレス切り替えを行ない、ＲＯＷアドレス信号
ΦＲ０〜ΦＲｎを出力し、このΦＲ０〜ΦＲｎはＲＯＷ
アドレスデコ−ダーに入力する。
替え部２０４は、アドレスバッファ部２０２から入力さ
れる外部アドレス信号から内部アドレス信号を生成する
ようにアドレス切り替えを行ない、ＲＯＷアドレス信号
ΦＲ０〜ΦＲｎを出力し、このΦＲ０〜ΦＲｎはＲＯＷ
アドレスデコ−ダーに入力する。
【０００８】さらに、前述の制御信号ΦＳは、メモリセ
ルのリフレッシュ動作を制御するＲＯＷ系制御部２０７
に入力し、これによりＲＯＷ系制御部２０７はＲＯＷ系
制御信号ΦＳＥを出力する。この制御信号ΦＳＥの出力
期間中、ＲＯＷアドレスデコ−ダー２０８とメモリセル
アレイ部２１０内のセンスアンプ２０９を介してＳＲ動
作が実行される。
ルのリフレッシュ動作を制御するＲＯＷ系制御部２０７
に入力し、これによりＲＯＷ系制御部２０７はＲＯＷ系
制御信号ΦＳＥを出力する。この制御信号ΦＳＥの出力
期間中、ＲＯＷアドレスデコ−ダー２０８とメモリセル
アレイ部２１０内のセンスアンプ２０９を介してＳＲ動
作が実行される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のシンクロナスＤＲＡＭ等の半導体記憶装置において
は、ＳＲ動作時における低消費電力化を実現するため、
メモリセルのデータ保持時間とそのリフレッシュ期間を
決定する発振回路部の発振周期とのバランスを取る必要
がある。これは、メモリセルの保持時間の実力に対し発
振回路部の発振周期が長ければリフレッシュが間に合わ
ず、メモリセルのデ−タ保持が保証できなくなり、反対
に、発振回路部の発振周期が短ければ消費電力が大きく
なり、低消費電力のＳＲ動作が出来なくなるためであ
る。よって、発振回路部の発振周期は、安定したデータ
保持と低消費電力化とを両立しうるＳＲ動作間隔となる
ような周期に設定することが必要不可欠である。
来のシンクロナスＤＲＡＭ等の半導体記憶装置において
は、ＳＲ動作時における低消費電力化を実現するため、
メモリセルのデータ保持時間とそのリフレッシュ期間を
決定する発振回路部の発振周期とのバランスを取る必要
がある。これは、メモリセルの保持時間の実力に対し発
振回路部の発振周期が長ければリフレッシュが間に合わ
ず、メモリセルのデ−タ保持が保証できなくなり、反対
に、発振回路部の発振周期が短ければ消費電力が大きく
なり、低消費電力のＳＲ動作が出来なくなるためであ
る。よって、発振回路部の発振周期は、安定したデータ
保持と低消費電力化とを両立しうるＳＲ動作間隔となる
ような周期に設定することが必要不可欠である。
【００１０】そして、回路設計時において、このような
周期を実現できる適切な回路設計を行っているが、生産
時のプロセス条件のばらつきにより、メモリセルのデー
タ保持時間の劣化や、内部でリフレッシュ期間を決定し
ている発振回路部の発振周期のばらつきが生じる。この
ため、設計時にはメモリセルのデータ保持を確実かつ低
消費電力動作を満たすようにセルフリフレッシュ期間が
設定されていた半導体記憶装置が、確実に動作しない場
合が生じ、良品選別の歩留まりの悪化や、再設計および
再生産の必要が生じるなどの問題点があった。
周期を実現できる適切な回路設計を行っているが、生産
時のプロセス条件のばらつきにより、メモリセルのデー
タ保持時間の劣化や、内部でリフレッシュ期間を決定し
ている発振回路部の発振周期のばらつきが生じる。この
ため、設計時にはメモリセルのデータ保持を確実かつ低
消費電力動作を満たすようにセルフリフレッシュ期間が
設定されていた半導体記憶装置が、確実に動作しない場
合が生じ、良品選別の歩留まりの悪化や、再設計および
再生産の必要が生じるなどの問題点があった。
【００１１】本発明は、上記問題点に鑑みてなされたも
のであり、生産プロセスのばらつきによる特性の変化に
応じ、メモリセルのデータ保持を確実かつ低消費電力動
作を満たすようにセルフリフレッシュ期間を、デバイス
を再設計および再生産することなく変更でき、上記問題
点を解決出来る半導体記憶装置を提供することを目的と
する。
のであり、生産プロセスのばらつきによる特性の変化に
応じ、メモリセルのデータ保持を確実かつ低消費電力動
作を満たすようにセルフリフレッシュ期間を、デバイス
を再設計および再生産することなく変更でき、上記問題
点を解決出来る半導体記憶装置を提供することを目的と
する。
【００１２】
【課題を解決するための手段】すなわち、本発明に係る
半導体記憶装置は、以下の特徴を有することにより前記
目的を達成できる。 １．セルリフレッシュモードを有する半導体記憶装置で
あって、セルフリフレッシュ期間可変手段を具備し、該
セルフリフレッシュ期間可変手段は、所定の外部アドレ
ス信号を入力し、該所定の外部アドレス信号を基に発振
周期制御信号を生成し、該発振周期制御信号により発振
回路の発振周期を可変とすることにより、セルフリフレ
ッシュ期間を可変にしたこと。 ２．前記発振回路は、前記発振周期制御信号を入力とす
る電流能力制御回路を有すること。 ３．前記電流能力制御回路は、前記発振周期制御信号の
信号値の組み合わせにより、抵抗値を変えることにより
発振回路に供給する電流能力を変え、発振回路の発振周
期を可変とすること。 ４．前記電流能力制御回路は、複数のフューズを有し、
該複数のフューズのうちの一部のフューズを溶断するこ
とにより、前記発振周期制御信号の信号値によらず、抵
抗値が固定されること。 ５．前記電流能力制御回路は、電源端子から直列に複数
の抵抗が接続され、前記複数の抵抗にはそれぞれＰチャ
ネルトランジスタが並列に接続され、前記それぞれのＰ
チャネルトランジスタのゲートは、電源端子との間に第
１のフューズが挿入され、接地端子との間にＮチャネル
トランジスタと第２のフューズが直列に接続され、それ
ぞれの前記Ｎチャネルトランジスタのゲートに、それぞ
れ異なる発振周期制御信号が接続されたこと。 ６．前記複数の抵抗はそれぞれ異なる抵抗値に設定され
たことを。 ７．前記セルフリフレッシュ期間可変手段は、テストモ
−ド信号出力を付加したタイミングジェネレータ部と、
外部アドレスを入力し、テストモ−ド信号を入力とする
セルフリフレッシュテストレジスタ部と、前記レジスタ
部の出力である発振周期制御信号を入力とする電流能力
制御回路を有する発振回路部とを有すること。 ８．前記セルフリフレッシュ期間可変手段により、セル
フリフレッシュ期間を可変にし、セルフリフレッシュ期
間の異なる複数の条件で半導体記憶装置の特性を外部の
測定装置により測定し、データ保持が確実かつ低消費電
力動作可能な条件の特定のセルフリフレッシュ期間を求
め、該特定のセルフリフレッシュ期間を生成するための
発振回路の発振周期が、前発振回路内の電流能力調整回
路の複数のフューズを適宜溶断することにより、確定す
るように構成されたこと。
半導体記憶装置は、以下の特徴を有することにより前記
目的を達成できる。 １．セルリフレッシュモードを有する半導体記憶装置で
あって、セルフリフレッシュ期間可変手段を具備し、該
セルフリフレッシュ期間可変手段は、所定の外部アドレ
ス信号を入力し、該所定の外部アドレス信号を基に発振
周期制御信号を生成し、該発振周期制御信号により発振
回路の発振周期を可変とすることにより、セルフリフレ
ッシュ期間を可変にしたこと。 ２．前記発振回路は、前記発振周期制御信号を入力とす
る電流能力制御回路を有すること。 ３．前記電流能力制御回路は、前記発振周期制御信号の
信号値の組み合わせにより、抵抗値を変えることにより
発振回路に供給する電流能力を変え、発振回路の発振周
期を可変とすること。 ４．前記電流能力制御回路は、複数のフューズを有し、
該複数のフューズのうちの一部のフューズを溶断するこ
とにより、前記発振周期制御信号の信号値によらず、抵
抗値が固定されること。 ５．前記電流能力制御回路は、電源端子から直列に複数
の抵抗が接続され、前記複数の抵抗にはそれぞれＰチャ
ネルトランジスタが並列に接続され、前記それぞれのＰ
チャネルトランジスタのゲートは、電源端子との間に第
１のフューズが挿入され、接地端子との間にＮチャネル
トランジスタと第２のフューズが直列に接続され、それ
ぞれの前記Ｎチャネルトランジスタのゲートに、それぞ
れ異なる発振周期制御信号が接続されたこと。 ６．前記複数の抵抗はそれぞれ異なる抵抗値に設定され
たことを。 ７．前記セルフリフレッシュ期間可変手段は、テストモ
−ド信号出力を付加したタイミングジェネレータ部と、
外部アドレスを入力し、テストモ−ド信号を入力とする
セルフリフレッシュテストレジスタ部と、前記レジスタ
部の出力である発振周期制御信号を入力とする電流能力
制御回路を有する発振回路部とを有すること。 ８．前記セルフリフレッシュ期間可変手段により、セル
フリフレッシュ期間を可変にし、セルフリフレッシュ期
間の異なる複数の条件で半導体記憶装置の特性を外部の
測定装置により測定し、データ保持が確実かつ低消費電
力動作可能な条件の特定のセルフリフレッシュ期間を求
め、該特定のセルフリフレッシュ期間を生成するための
発振回路の発振周期が、前発振回路内の電流能力調整回
路の複数のフューズを適宜溶断することにより、確定す
るように構成されたこと。
【００１３】
【発明の実施の形態】以下、図１〜３を用いて本発明の
一実施の形態について詳細に説明する。まず、本実施の
形態の構成について図１を用いて説明する。本発明の半
導体記憶装置は、前述の従来の回路構成に加えて、セル
フリフレッシュ期間可変手段を有しており、このセルフ
リフレッシュ期間可変手段は、テストモ−ド信号ΦＴ出
力を付加したタイミングジェネレータ部１０１と、外部
アドレスΦＡ０〜ΦＡｎを入力し、テストモ−ド信号Φ
Ｔを入力とするＳＲテストレジスタ部１１１と、前記レ
ジスタ部の出力である発振周期制御信号Φ０〜Φｎを入
力とする電流能力制御回路１１２を有する発振回路部１
０５とからなる。
一実施の形態について詳細に説明する。まず、本実施の
形態の構成について図１を用いて説明する。本発明の半
導体記憶装置は、前述の従来の回路構成に加えて、セル
フリフレッシュ期間可変手段を有しており、このセルフ
リフレッシュ期間可変手段は、テストモ−ド信号ΦＴ出
力を付加したタイミングジェネレータ部１０１と、外部
アドレスΦＡ０〜ΦＡｎを入力し、テストモ−ド信号Φ
Ｔを入力とするＳＲテストレジスタ部１１１と、前記レ
ジスタ部の出力である発振周期制御信号Φ０〜Φｎを入
力とする電流能力制御回路１１２を有する発振回路部１
０５とからなる。
【００１４】また、図２に示すように、発振回路部１０
５は、動作制御信号ΦＳＲを入力とするインバータＩＮ
Ｖ１の出力を入力とするＮチャネルトランジスタＴＮ５
と、発振回路部１０５の電流能力を制御する抵抗部分と
なる電流能力制御回路１１２と、ＴＮ１、ＴＮ２と、Ｐ
チャネルトランジスタＴＰ２で決定されたゲ−トレベル
を入力し、発振パルスを生成させるためのｍ段のインバ
ータチェーン部（ＴＮ３１〜ＴＮ３ｍ、ＴＮ４１〜ＴＮ
４ｍ、ＴＰ３１〜ＴＰ３ｍ、ＴＰ４１〜ＴＰ４ｍ）と、
その出力を成形し、制御信号ΦＯＳを出力するインバー
タＩＮＶ２、ＩＮＶ３で構成されている。
５は、動作制御信号ΦＳＲを入力とするインバータＩＮ
Ｖ１の出力を入力とするＮチャネルトランジスタＴＮ５
と、発振回路部１０５の電流能力を制御する抵抗部分と
なる電流能力制御回路１１２と、ＴＮ１、ＴＮ２と、Ｐ
チャネルトランジスタＴＰ２で決定されたゲ−トレベル
を入力し、発振パルスを生成させるためのｍ段のインバ
ータチェーン部（ＴＮ３１〜ＴＮ３ｍ、ＴＮ４１〜ＴＮ
４ｍ、ＴＰ３１〜ＴＰ３ｍ、ＴＰ４１〜ＴＰ４ｍ）と、
その出力を成形し、制御信号ΦＯＳを出力するインバー
タＩＮＶ２、ＩＮＶ３で構成されている。
【００１５】上述の発振回路部１０５において本実施の
形態は、電流能力制御回路１１２を有することを特徴と
しており、この電流能力制御回路１１２は、発振回路の
電流能力を制御する抵抗部分となるものであり、この部
分の抵抗値を変えると発振周期が抵抗値に比例して変化
するものである。この詳細な回路構成は、図２に示すと
おり、電源端子ＶＤＤから直列に抵抗Ｒ０〜Ｒｎが接続
され、さらに各々の抵抗にはそれぞれＰチャネルトラン
ジスタＦＰ０〜ＦＰｎが並列に接続されているものであ
る。
形態は、電流能力制御回路１１２を有することを特徴と
しており、この電流能力制御回路１１２は、発振回路の
電流能力を制御する抵抗部分となるものであり、この部
分の抵抗値を変えると発振周期が抵抗値に比例して変化
するものである。この詳細な回路構成は、図２に示すと
おり、電源端子ＶＤＤから直列に抵抗Ｒ０〜Ｒｎが接続
され、さらに各々の抵抗にはそれぞれＰチャネルトラン
ジスタＦＰ０〜ＦＰｎが並列に接続されているものであ
る。
【００１６】また、発振周期制御信号Φ０〜Φｎは、各
々ＮチャネルトランジスタＦＮ０〜ＦＮｎのゲートに接
続している。前記のＰチャネルトランジスタＦＰ０のゲ
ート入力は電源端子との間に第１のフューズＦＵ１０が
挿入され、接地端子との間には、Ｎチャネルトランジス
タＦＮ０と第２のフューズＦＵ２０が直列に接続されて
おり、同様に、ＦＰ１〜ＦＰｎのゲートに対しても、第
１のフューズＦＵ１０〜ＦＵ１ｎ、Ｎチャネルトランジ
スタＦＮ１〜ＦＮｎと第２のフューズＦＵ２０〜ＦＵ２
ｎが各々接続されている。
々ＮチャネルトランジスタＦＮ０〜ＦＮｎのゲートに接
続している。前記のＰチャネルトランジスタＦＰ０のゲ
ート入力は電源端子との間に第１のフューズＦＵ１０が
挿入され、接地端子との間には、Ｎチャネルトランジス
タＦＮ０と第２のフューズＦＵ２０が直列に接続されて
おり、同様に、ＦＰ１〜ＦＰｎのゲートに対しても、第
１のフューズＦＵ１０〜ＦＵ１ｎ、Ｎチャネルトランジ
スタＦＮ１〜ＦＮｎと第２のフューズＦＵ２０〜ＦＵ２
ｎが各々接続されている。
【００１７】上記抵抗Ｒ０〜Ｒｎはそれぞれ異なる抵抗
値に設定されている。また、ＰチャネルトランジスタＦ
Ｐ０〜ＦＰｎのオン抵抗より十分に大きく設定されてい
るため、各Ｐチャネルトランジスタはスイッチの役割を
果たすので、電源端子とＴＮ１との間の抵抗値はほぼ、
オフ状態のＰチャネルトランジスタに並列接続された抵
抗値を全ての加算したものとなる。
値に設定されている。また、ＰチャネルトランジスタＦ
Ｐ０〜ＦＰｎのオン抵抗より十分に大きく設定されてい
るため、各Ｐチャネルトランジスタはスイッチの役割を
果たすので、電源端子とＴＮ１との間の抵抗値はほぼ、
オフ状態のＰチャネルトランジスタに並列接続された抵
抗値を全ての加算したものとなる。
【００１８】（動作）以下、図１〜３を用いて本実施の
形態の動作について説明する。まず、セルフリフレッシ
ュテストモード（各種電気特性を測定するモード）に切
り替わるとタイミングジェネレータ部１０１からテスト
モード信号ΦＴが、図３のタイミング図に示すように
“Ｌ”から“Ｈ”に変化する。このテストモード信号Φ
Ｔが“Ｈ”の期間に、ＳＲテストレジスタ部１１１に外
部アドレス信号ΦＡ０〜ΦＡｎの信号値を取り込み、こ
の出力である発振周期制御信号Φ０〜Φｎを発振回路部
１０５に入力する。
形態の動作について説明する。まず、セルフリフレッシ
ュテストモード（各種電気特性を測定するモード）に切
り替わるとタイミングジェネレータ部１０１からテスト
モード信号ΦＴが、図３のタイミング図に示すように
“Ｌ”から“Ｈ”に変化する。このテストモード信号Φ
Ｔが“Ｈ”の期間に、ＳＲテストレジスタ部１１１に外
部アドレス信号ΦＡ０〜ΦＡｎの信号値を取り込み、こ
の出力である発振周期制御信号Φ０〜Φｎを発振回路部
１０５に入力する。
【００１９】発振回路部１０５は、発振周期制御信号Φ
０〜Φｎの信号値（“Ｈ”レベルか“Ｌ”レベルか）の
組み合わせにより、電流能力を可変にできることによ
り、発振回路部１０５の発振周期を可変にすることが出
来る。例えば、ｎが１の場合、発振周期制御信号Φ０、
Φ１の信号値の組み合わせは、下記（１）〜（４）に示
す４通りがある。 （１）Φ０＝“Ｌ”、Φ１＝“Ｌ” この場合、ＦＮ０、ＦＮ１は両方ともオフし、ＦＰ０、
ＦＰ１は、両方ともオフ状態になるため、電源端子とＴ
Ｎ１との間の抵抗値はＲ１＋Ｒ２となる。 （２）Φ０＝“Ｈ”、Φ１＝“Ｌ” この場合、ＦＮ０はオン、ＦＮ１はオフし、ＦＰ０はオ
ン状態、ＦＰ１はオフ状態になるため、電源端子とＴＮ
１との間の抵抗値はＲ２となる。 （３）Φ０＝“Ｌ”、Φ１＝“Ｈ” この場合、ＦＮ０はオフ、ＦＮ１はオンし、ＦＰ０はオ
フ状態、ＦＰ１はオン状態になるため、電源端子とＴＮ
１との間の抵抗値はＲ１となる。 （４）Φ０＝“Ｈ”、Φ１＝“Ｈ” この場合、ＦＮ０、ＦＮ１は両方ともオンし、ＦＰ０、
ＦＰ１は、両方ともオン状態になるため、電源端子とＴ
Ｎ１との間の抵抗値は０（実際にはＰチャネルトランジ
スタのオン抵抗分を考慮した値）となる。なお、Ｒ１と
Ｒ２の抵抗値を異なった値とすることで、上記（２）と
（３）は異なった抵抗値を得ることができる。
０〜Φｎの信号値（“Ｈ”レベルか“Ｌ”レベルか）の
組み合わせにより、電流能力を可変にできることによ
り、発振回路部１０５の発振周期を可変にすることが出
来る。例えば、ｎが１の場合、発振周期制御信号Φ０、
Φ１の信号値の組み合わせは、下記（１）〜（４）に示
す４通りがある。 （１）Φ０＝“Ｌ”、Φ１＝“Ｌ” この場合、ＦＮ０、ＦＮ１は両方ともオフし、ＦＰ０、
ＦＰ１は、両方ともオフ状態になるため、電源端子とＴ
Ｎ１との間の抵抗値はＲ１＋Ｒ２となる。 （２）Φ０＝“Ｈ”、Φ１＝“Ｌ” この場合、ＦＮ０はオン、ＦＮ１はオフし、ＦＰ０はオ
ン状態、ＦＰ１はオフ状態になるため、電源端子とＴＮ
１との間の抵抗値はＲ２となる。 （３）Φ０＝“Ｌ”、Φ１＝“Ｈ” この場合、ＦＮ０はオフ、ＦＮ１はオンし、ＦＰ０はオ
フ状態、ＦＰ１はオン状態になるため、電源端子とＴＮ
１との間の抵抗値はＲ１となる。 （４）Φ０＝“Ｈ”、Φ１＝“Ｈ” この場合、ＦＮ０、ＦＮ１は両方ともオンし、ＦＰ０、
ＦＰ１は、両方ともオン状態になるため、電源端子とＴ
Ｎ１との間の抵抗値は０（実際にはＰチャネルトランジ
スタのオン抵抗分を考慮した値）となる。なお、Ｒ１と
Ｒ２の抵抗値を異なった値とすることで、上記（２）と
（３）は異なった抵抗値を得ることができる。
【００２０】ＳＲモードに切り替わりΦＳＲが“Ｈ”と
なると、従来例と同様にタイミングジェネレ−タ部１０
１より、ＳＲフラグ信号ΦＦＳＲが“Ｈ”に切り替わ
り、ＳＲ制御部１０３より信号ΦＳＲが“Ｈ”となり、
このΦＳＲを受けて発振回路部１０５は、発振周期制御
信号ΦＯＳを出力し、リフレッシュカウンター部１０６
によって分周された信号ΦＳを出力する。
なると、従来例と同様にタイミングジェネレ−タ部１０
１より、ＳＲフラグ信号ΦＦＳＲが“Ｈ”に切り替わ
り、ＳＲ制御部１０３より信号ΦＳＲが“Ｈ”となり、
このΦＳＲを受けて発振回路部１０５は、発振周期制御
信号ΦＯＳを出力し、リフレッシュカウンター部１０６
によって分周された信号ΦＳを出力する。
【００２１】また、アドレス切替え部１０４では、内部
アドレスを作り外部アドレスから切り替えを行ないＲＯ
Ｗアドレス信号ΦＲ０〜ΦＲｎを発生しＲＯＷアドレス
デコ−ダーに入力する。信号ΦＳは、メモリセルのリフ
レッシュ動作の制御を行なうＲＯＷ系制御部１０７に入
力され、ＲＯＷ系制御信号ΦＳＥを発生し、ＲＯＷアド
レスデコーダー１０８とメモリセルアレイ部１１０のセ
ンスアンプ１０９を介してＳＲ動作が実行される。
アドレスを作り外部アドレスから切り替えを行ないＲＯ
Ｗアドレス信号ΦＲ０〜ΦＲｎを発生しＲＯＷアドレス
デコ−ダーに入力する。信号ΦＳは、メモリセルのリフ
レッシュ動作の制御を行なうＲＯＷ系制御部１０７に入
力され、ＲＯＷ系制御信号ΦＳＥを発生し、ＲＯＷアド
レスデコーダー１０８とメモリセルアレイ部１１０のセ
ンスアンプ１０９を介してＳＲ動作が実行される。
【００２２】以上述べたように、本実施の形態では、テ
ストモード時に入力する外部アドレス信号値の組み合わ
せにより、セルフリフレッシュ期間を外部から変えられ
る。
ストモード時に入力する外部アドレス信号値の組み合わ
せにより、セルフリフレッシュ期間を外部から変えられ
る。
【００２３】次に、各条件において、それぞれ実際にセ
ルフリフレッシュ動作をさせ、測定装置を使用してＳＲ
動作時の動作電流と、特定のメモリセルをセルフリフレ
ッシュする時間間隔を測定し、セルフリフレッシュ時の
動作電流の規格値、および、メモリセルのデータ保持時
間の規格値を満たす条件の状態を見つける。この規格値
を満たす条件の状態を、発振周期制御信号Φ０〜Φｎに
よらずに固定すべく、フューズＦＵ１０〜ＦＵ１ｎ、Ｆ
Ｕ２０〜ＦＵ２ｎを適宜溶断する。これにより、ＳＲ動
作時のセルフリフレッシュ時の動作電流の規格値、およ
び、メモリセルのデータ保持時間の規格値を満たす半導
体記憶装置が得られる。
ルフリフレッシュ動作をさせ、測定装置を使用してＳＲ
動作時の動作電流と、特定のメモリセルをセルフリフレ
ッシュする時間間隔を測定し、セルフリフレッシュ時の
動作電流の規格値、および、メモリセルのデータ保持時
間の規格値を満たす条件の状態を見つける。この規格値
を満たす条件の状態を、発振周期制御信号Φ０〜Φｎに
よらずに固定すべく、フューズＦＵ１０〜ＦＵ１ｎ、Ｆ
Ｕ２０〜ＦＵ２ｎを適宜溶断する。これにより、ＳＲ動
作時のセルフリフレッシュ時の動作電流の規格値、およ
び、メモリセルのデータ保持時間の規格値を満たす半導
体記憶装置が得られる。
【００２４】（実施例）前述のｎが１の場合の実施例を
挙げ、以下説明する。入力する外部アドレスＡ０、Ａ１
を上記発振周期制御信号Φ０、Φ１の４通りの組み合わ
せに対応した組み合わせで入力した例を説明する。この
場合の発振回路部１０５ａを図４に示す。
挙げ、以下説明する。入力する外部アドレスＡ０、Ａ１
を上記発振周期制御信号Φ０、Φ１の４通りの組み合わ
せに対応した組み合わせで入力した例を説明する。この
場合の発振回路部１０５ａを図４に示す。
【００２５】外部アドレスＡ０、Ａ１の信号値の組み合
わせは以下の通りである。 （１）Ａ０＝“Ｌ”、Ａ１＝“Ｌ”（Φ０＝“Ｈ”、Φ
１＝“Ｌ”、Ｒ０＋Ｒ１） （２）Ａ０＝“Ｈ”、Ａ１＝“Ｌ”（Φ０＝“Ｈ”、Φ
１＝“Ｌ”、Ｒ１） （３）Ａ０＝“Ｌ”、Ａ１＝“Ｈ”（Φ０＝“Ｌ”、Φ
１＝“Ｈ”、Ｒ０） （４）Ａ０＝“Ｈ”、Ａ１＝“Ｈ”（Φ０＝“Ｈ”、Φ
１＝“Ｈ”、抵抗なし）
わせは以下の通りである。 （１）Ａ０＝“Ｌ”、Ａ１＝“Ｌ”（Φ０＝“Ｈ”、Φ
１＝“Ｌ”、Ｒ０＋Ｒ１） （２）Ａ０＝“Ｈ”、Ａ１＝“Ｌ”（Φ０＝“Ｈ”、Φ
１＝“Ｌ”、Ｒ１） （３）Ａ０＝“Ｌ”、Ａ１＝“Ｈ”（Φ０＝“Ｌ”、Φ
１＝“Ｈ”、Ｒ０） （４）Ａ０＝“Ｈ”、Ａ１＝“Ｈ”（Φ０＝“Ｈ”、Φ
１＝“Ｈ”、抵抗なし）
【００２６】なお、抵抗値はＲ１＜Ｒ２と設定されてい
るものとする。上記（１）〜（４）各場合において、そ
れぞれ実際にセルフリフレッシュ動作をさせ、測定装置
を使用してＳＲ動作時の動作電流と、特定のメモリセル
をセルフリフレッシュする時間間隔を測定した。
るものとする。上記（１）〜（４）各場合において、そ
れぞれ実際にセルフリフレッシュ動作をさせ、測定装置
を使用してＳＲ動作時の動作電流と、特定のメモリセル
をセルフリフレッシュする時間間隔を測定した。
【００２７】これにより、図５に示すような結果が得ら
れた。図５は、発振周期とＳＲ動作時の動作電流、およ
び、発振周期と特定のメモリセルをセルフリフレッシュ
する時間間隔を測定した結果を説明する図である。図５
において、（３）の場合がセルフリフレッシュ時の動作
電流の規格値、および、メモリセルのデータ保持時間の
規格値を満たすことがわかる。次に、（３）の状態を固
定させるため、レーザートリマ等を用い、フューズＦＵ
１０とフューズＦＵ２２を溶断する。これにより、ＳＲ
動作時のセルフリフレッシュ時の動作電流の規格値、お
よび、メモリセルのデータ保持時間の規格値を満たす半
導体記憶装置が得られた。
れた。図５は、発振周期とＳＲ動作時の動作電流、およ
び、発振周期と特定のメモリセルをセルフリフレッシュ
する時間間隔を測定した結果を説明する図である。図５
において、（３）の場合がセルフリフレッシュ時の動作
電流の規格値、および、メモリセルのデータ保持時間の
規格値を満たすことがわかる。次に、（３）の状態を固
定させるため、レーザートリマ等を用い、フューズＦＵ
１０とフューズＦＵ２２を溶断する。これにより、ＳＲ
動作時のセルフリフレッシュ時の動作電流の規格値、お
よび、メモリセルのデータ保持時間の規格値を満たす半
導体記憶装置が得られた。
【００２８】
【発明の効果】以上、詳記したように、本発明は、セル
リフレッシュモードを有する半導体記憶装置であって、
セルフリフレッシュ期間可変手段を具備し、セルフリフ
レッシュ期間可変手段は、所定の外部アドレス信号を入
力し、所定の外部アドレス信号を基に発振周期制御信号
を生成し、発振周期制御信号により発振回路の発振周期
を可変とすることにより、セルフリフレッシュ期間を可
変にしたことにより、テストモード時に入力する外部ア
ドレス信号値の組み合わせでもって、セルフリフレッシ
ュ期間を外部から変えることができる。これにより、セ
ルフリフレッシュ動作時のセルフリフレッシュ時の動作
電流の規格値、および、メモリセルのデータ保持時間の
規格値を満たす発振回路部の発振周期の値を外部の測定
装置により得ることができるものである。さらに、複数
のフューズ手段を有し、この発振回路部の発振周期の値
を実現しうるようにフューズを適宜溶断することによ
り、セルリフレッシュ動作時のセルフリフレッシュ時の
動作電流の規格値、および、メモリセルのデータ保持時
間の規格値を満たす半導体記憶装置を得ることができる
ものである。これらの結果、プロセスのばらつきに強い
半導体記憶装置が得られ、迅速なサンプル供給がユーザ
に対してできる。
リフレッシュモードを有する半導体記憶装置であって、
セルフリフレッシュ期間可変手段を具備し、セルフリフ
レッシュ期間可変手段は、所定の外部アドレス信号を入
力し、所定の外部アドレス信号を基に発振周期制御信号
を生成し、発振周期制御信号により発振回路の発振周期
を可変とすることにより、セルフリフレッシュ期間を可
変にしたことにより、テストモード時に入力する外部ア
ドレス信号値の組み合わせでもって、セルフリフレッシ
ュ期間を外部から変えることができる。これにより、セ
ルフリフレッシュ動作時のセルフリフレッシュ時の動作
電流の規格値、および、メモリセルのデータ保持時間の
規格値を満たす発振回路部の発振周期の値を外部の測定
装置により得ることができるものである。さらに、複数
のフューズ手段を有し、この発振回路部の発振周期の値
を実現しうるようにフューズを適宜溶断することによ
り、セルリフレッシュ動作時のセルフリフレッシュ時の
動作電流の規格値、および、メモリセルのデータ保持時
間の規格値を満たす半導体記憶装置を得ることができる
ものである。これらの結果、プロセスのばらつきに強い
半導体記憶装置が得られ、迅速なサンプル供給がユーザ
に対してできる。
【図１】本発明の一実施の形態の半導体記憶装置のセル
フリフレッシュ動作を説明するブロック図である。
フリフレッシュ動作を説明するブロック図である。
【図２】本発明の一実施の形態の発振回路部の回路図で
ある。
ある。
【図３】本発明の一実施の形態の半導体記憶装置のセル
フリフレッシュ動作を説明する波形図である。
フリフレッシュ動作を説明する波形図である。
【図４】本発明の一実施例の発振回路部の回路図であ
る。
る。
【図５】発振周期とＳＲ動作時の動作電流、および、発
振周期と特定のメモリセルをセルフリフレッシュする時
間間隔を測定した結果を説明する図である。
振周期と特定のメモリセルをセルフリフレッシュする時
間間隔を測定した結果を説明する図である。
【図６】従来の半導体記憶装置のセルフリフレッシュ動
作を説明するブロック図である。
作を説明するブロック図である。
【図７】従来の発振回路部の回路図である。
【図８】従来の半導体記憶装置のセルフリフレッシュ動
作を説明する波形図である。
作を説明する波形図である。
１０１ タイミングジェネレータ部 １０２ アドレスバッファ部 １０３ ＳＲ制御部 １０４ アドレス切替え部 １０５、１０５ａ 発振回路部 １０６ リフレッシュカウンター部 １０７ ＲＯＷ系制御部 １０８ ＲＯＷアドレスデコーダー １０９ センスアンプ １１０ メモリセルアレイ部 １１１ ＳＲテストレジスタ部 １１２ 電流能力制御回路 ＦＮ０〜ＦＮｎ、ＴＮ３１〜ＴＮ３ｍ、ＴＮ５ Ｎチャ
ネルトランジスタ ＦＰ０〜ＦＰｎ、ＴＰ１、ＴＰ２ Ｐチャネルトランジ
スタ ＦＵ１０〜ＦＵ１ｎ 第１のフューズ ＦＵ２０〜ＦＵ２ｎ 第２のフューズ ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ Ｒ０〜Ｒｎ 抵抗 ＶＤＤ 電源端子 Φ０〜Φｎ、ΦＡ０〜ΦＡｎ、ΦＦＳＲ、ΦＯＳ 信号 ΦＲ０〜ΦＲｎ、ΦＳＥ、ΦＳＲ、ΦＳ、ΦＴ 信号
ネルトランジスタ ＦＰ０〜ＦＰｎ、ＴＰ１、ＴＰ２ Ｐチャネルトランジ
スタ ＦＵ１０〜ＦＵ１ｎ 第１のフューズ ＦＵ２０〜ＦＵ２ｎ 第２のフューズ ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ Ｒ０〜Ｒｎ 抵抗 ＶＤＤ 電源端子 Φ０〜Φｎ、ΦＡ０〜ΦＡｎ、ΦＦＳＲ、ΦＯＳ 信号 ΦＲ０〜ΦＲｎ、ΦＳＥ、ΦＳＲ、ΦＳ、ΦＴ 信号
Claims (8)
- 【請求項１】 セルリフレッシュモードを有する半導体
記憶装置であって、セルフリフレッシュ期間可変手段を
具備し、該セルフリフレッシュ期間可変手段は、所定の
外部アドレス信号を入力し、該所定の外部アドレス信号
を基に発振周期制御信号を生成し、該発振周期制御信号
により発振回路の発振周期を可変とすることにより、セ
ルフリフレッシュ期間を可変にしたことを特徴とする半
導体記憶装置。 - 【請求項２】 前記発振回路は、前記発振周期制御信号
を入力とする電流能力制御回路を有することを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項３】 前記電流能力制御回路は、前記発振周期
制御信号の信号値の組み合わせにより、抵抗値を変える
ことにより発振回路に供給する電流能力を変え、発振回
路の発振周期を可変とすることを特徴とする請求項２に
記載の半導体記憶装置。 - 【請求項４】 前記電流能力制御回路は、複数のフュー
ズを有し、該複数のフューズのうちの一部のフューズを
溶断することにより、前記発振周期制御信号の信号値に
よらず、抵抗値が固定されることを特徴とする請求項３
に記載の半導体記憶装置。 - 【請求項５】 前記電流能力制御回路は、電源端子から
直列に複数の抵抗が接続され、前記複数の抵抗にはそれ
ぞれＰチャネルトランジスタが並列に接続され、 前記それぞれのＰチャネルトランジスタのゲートは、電
源端子との間に第１のフューズが挿入され、接地端子と
の間にＮチャネルトランジスタと第２のフューズが直列
に接続され、 それぞれの前記Ｎチャネルトランジスタのゲートに、そ
れぞれ異なる発振周期制御信号が接続されたことを特徴
とする請求項４に記載の半導体記憶装置。 - 【請求項６】 前記複数の抵抗はそれぞれ異なる抵抗値
に設定されたことを特徴とする請求項５に記載の半導体
記憶装置。 - 【請求項７】 前記セルフリフレッシュ期間可変手段
は、テストモ−ド信号出力を付加したタイミングジェネ
レータ部と、外部アドレスを入力し、テストモ−ド信号
を入力とするセルフリフレッシュテストレジスタ部と、
前記レジスタ部の出力である発振周期制御信号を入力と
する電流能力制御回路を有する発振回路部とを有するこ
とを特徴とする請求項１〜６のいずれかに記載の半導体
記憶装置。 - 【請求項８】 前記セルフリフレッシュ期間可変手段に
より、セルフリフレッシュ期間を可変にし、セルフリフ
レッシュ期間の異なる複数の条件で半導体記憶装置の特
性を外部の測定装置により測定し、データ保持が確実か
つ低消費電力動作可能な条件の特定のセルフリフレッシ
ュ期間を求め、該特定のセルフリフレッシュ期間を生成
するための発振回路の発振周期が、前発振回路内の電流
能力調整回路の複数のフューズを適宜溶断することによ
り、確定するように構成されたことを特徴とする請求項
１〜７のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36598699A JP3949331B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36598699A JP3949331B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184860A true JP2001184860A (ja) | 2001-07-06 |
| JP3949331B2 JP3949331B2 (ja) | 2007-07-25 |
Family
ID=18485627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36598699A Expired - Fee Related JP3949331B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3949331B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813210B2 (en) | 2002-05-22 | 2004-11-02 | Renesas Technology Corp. | Semiconductor memory device requiring refresh operation |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
| JP2016134787A (ja) * | 2015-01-20 | 2016-07-25 | ラピスセミコンダクタ株式会社 | 発振回路、半導体装置及び半導体装置のテスト方法 |
| JP2017157258A (ja) * | 2016-03-01 | 2017-09-07 | 力晶科技股▲ふん▼有限公司 | セルフリフレッシュ制御装置及び揮発性半導体記憶装置 |
-
1999
- 1999-12-24 JP JP36598699A patent/JP3949331B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813210B2 (en) | 2002-05-22 | 2004-11-02 | Renesas Technology Corp. | Semiconductor memory device requiring refresh operation |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
| US8027220B2 (en) | 2007-07-10 | 2011-09-27 | Fujitsu Semiconductor Limited | Oscillation device, method of oscillation, and memory device |
| JP2016134787A (ja) * | 2015-01-20 | 2016-07-25 | ラピスセミコンダクタ株式会社 | 発振回路、半導体装置及び半導体装置のテスト方法 |
| JP2017157258A (ja) * | 2016-03-01 | 2017-09-07 | 力晶科技股▲ふん▼有限公司 | セルフリフレッシュ制御装置及び揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3949331B2 (ja) | 2007-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100461286B1 (ko) | 클럭 내장 반도체 집적 회로 장치 | |
| JP3714696B2 (ja) | 半導体記憶装置 | |
| US6385127B1 (en) | Synchronous semiconductor device and method for latching input signals | |
| JP4459967B2 (ja) | モードレジスタ | |
| US7319361B2 (en) | Internal voltage generation circuit of a semiconductor device | |
| JPH07141865A (ja) | 発振回路および半導体記憶装置 | |
| US6707745B2 (en) | Operation control according to temperature variation in integrated circuit | |
| US20040004876A1 (en) | Circuit and method for selecting reference voltages in semiconductor memory device | |
| JPWO2007015442A1 (ja) | 半導体集積回路 | |
| US7471583B2 (en) | Memory device with self refresh cycle control function | |
| US6404687B2 (en) | Semiconductor integrated circuit having a self-refresh function | |
| JP4263818B2 (ja) | 半導体集積回路 | |
| US20040032772A1 (en) | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific ara for realizing the control method | |
| JP2001184860A (ja) | 半導体記憶装置 | |
| US6532183B2 (en) | Semiconductor device capable of adjusting internal potential | |
| JPH1083669A (ja) | 半導体メモリ素子のリフレッシュ制御回路 | |
| JP2848117B2 (ja) | 半導体記憶回路 | |
| US6778456B2 (en) | Temperature detecting circuit | |
| US6990027B2 (en) | Semiconductor memory device having access time control circuit | |
| US7161852B2 (en) | Semiconductor memory device with stable internal power supply voltage | |
| US20060104143A1 (en) | Internal voltage supplier for memory device | |
| KR19980018542A (ko) | 전원 전압 레벨과 무관하게 실질적으로 일정한 마진을 갖는 리던던트 디코더를 구비한 반도체 메모리 장치 | |
| JP3007767B2 (ja) | 半導体集積回路装置の試験方法及びこの試験方法に適した降圧電源回路ならびにこの降圧電源回路を有する半導体集積回路装置 | |
| JP4500389B2 (ja) | ダイナミック・ランダムアクセスメモリ | |
| US5640360A (en) | Address buffer of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060412 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070110 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070220 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070418 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |