KR900006162B1 - 결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 - Google Patents

결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 Download PDF

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Abstract

내용 없음.

Description

결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리
제1도는 본 발명의 관련기술로서 나타낸 메모리장치의 블록 다이아그램.
제2도는 제1도의 PROM 셀(cell)을 도시하는 상세한 회로 다이아그램.
제3도는 제1도 메모리장치의 상세한 회로 다이아그램.
제4도는 제3도 장치에서 부분적인 신호의 전위(voltage levels)를 나타낸 도.
제5도는 본 발명에 따른 메모리장치의 블록 다이아그램.
제6도는 읽기회로(read circuit)의 기본회로 다이아그램.
제7도는 제6도에서 트랜지스터(Q1및 Q2)의 베이스 전압사이의 관계를 나타낸도.
제8도는 제5도 장치의 상세한 회로 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 워드 어드레스 버퍼 2 : 워드 복호기/구동기
3 : 정상 메모리셀 어레이 4 : PROM셀
5 : 비교게이트 6 : 용장성 워드 구동기
7 : 용장성 메모리셀 어레이 8 : AND 게이트
Ad : 워드 어드레스 비트(Bit) ADW : 워드 어드레스 신호
CS : 정전류원 MC : 메모리셀
Q1, Q2, Q3: 트랜지스터 R : 레지스터
SR : 선택신호 VR: 기준전압
본 발명은 RAM과 같은 용장성 구조(redundancy configuration)를 갖는 반도체 메모리장치에 관한 것이다. 특히, 본 발명은 용장성 메모리셀과 대체되는 결함 메모리셀의 어드레스를 읽기 위한 읽기회로(read circuit)에 관한 것이다. 최근 반도체 메모리장치의 용량은 점점 커지는 경향이 있으나 이러한 용량의 확장은 칩의 메모리셀내에 부분적인 결함의 발생 가능성을 더욱 심화시키게 되었다. 따라서 결함 메모리가 용장성 메모리셀로 대체되는 방법이 수행되어 생산량을 개선하게 되었다.
이 방법은 특히 MOS 메모리장치에 사용되고 용량의 확장이 가일층 이루어지나, 반면에 바이폴라 트랜지스터타입 메모리장치용으로는 널리 사용될 수 없었다. 그럼에도 불구하고 바이폴라 트랜지스터 타입 메모리장치에서 용량의 확장이 이루어짐에 따라 용장성 메모리셀 방법의 적용 필요성이 증대되게 되었다.
용장성 구조를 갖는 반도체 메모리셀은, 결함 메모리셀의 어드레스를 기억하는 PROM(Programmable Read Only Memory), 메모리장치에 입력된 어드레스신호와 PROM의 내용을 비교하는 비교회로, 그리고 비교회로에 의하여 결정된 신호들간의 일치에 따라 결함 메모리셀 대신에 입력데이터를 기억하는 용장성 메모리셀로 구성된다.
결함 메모리셀의 어드레스는 결함 메모리셀이 메모리장치를 제작하는 과정중에 테스트 과정에 의하여 발견되면 PROM에 기입된다.
전술한 바와같이, 결함 메모리셀의 어드레스는 장치의 제작중에 PROM에 기입된다. 그러나 PROM의 내용은 메모리장치의 제작이 완료된 다음에 자주 독출되어 용장형 메모리셀 어드레스가 PROM에 올바르게 기입되었는지, 또는 메모리장치의 기입작동 또는 확인 테스트후에 제작과정중에 발생되는 열로 인하여 PROM에 기입된 내용이 변경되었는지 여부를 확인하여야 한다.
그러나 출력단자와 접촉하여 프로우브를 위치시켜 PROM의 내용을 독출하는것은 불가능한데, 이는 IC칩이 고집적도(Very high intergration degree) 즉 아주 소형의 구조를 갖고 있기 때문이다.
메모리칩 주위에 PROM의 출력단자와 접속된 패드를 형성하여 패드와 접촉하도록 프로우브를 위치시켜 PROM의 내용을 독출할 수 있으나 이 방법은 패드가 형성될 수 있는 공간이 필요하고 IC의 집적도를 감소시킨다.
통상, 대용량 메모리장치는 다수의 어드레스 비트를 갖고 있으며, 따라서 전용 패드 또는 핀들이 결함 셀 어드레스를 읽는데 필요하다면 패드 또는 핀들의 수는 입력어드레스 비트의 수와 동일해야만 한다. 실제로 메모리장치내에 그와같이 다수의 전용 패드 또는 핀들이 제공될 수는 없다.
게다가, 칩이 패키지내에 하우징된 다음에 읽기 동작을 실행하는 것은 불가능하다.
따라서 본 발명의 목적은 결함 셀 어드레스용 읽기회로와 함께 용장형 구조를 갖는 반도체 메모리장치를 제공하여, 메모리장치가 패키지내에 하우징된다 할지라도, 아주 간단한 수단에 의하여 메모리장치의 정상적인 읽기 동작에 방해를 받지 아니하고 또한 집적도의 감소가 없이 읽기 회로가 결함 셀 어드레스를 읽을 수 있도록 하는 것이다.
본 발명의 기본적인 형태에 따르면, 결함 메모리셀의 어드레스를 기억시키기 위한 PROM, 입력어드레스 신호와 PROM의 내용을 비교하여 결함 메모리셀로의 억세스를 검출하기 위한 비교회로, 및 비교회로에 의하여 결함 메모리셀로의 억세스 검출에 따라 결함 메모리셀 대신에 억세스되는 용장형 메모리셀로 구성되는 결함 셀 어드레스용 읽기 회로와 함께 용장형 구조를 갖는 반도체 메모리장치가 제공된다. 반도체 메모리장치는 또한 외부입력신호가 입력되는 제1바이폴라 트랜지스터와 제1바이폴라 트랜지스터와 함께 전류스위치 회로를 이루도록 접속된 제2트랜지스터를 포함하는 입력버퍼회로를 갖고 있으며, 제2트랜지스터의 베이스전극이 PROM의 출력단자에 작동 가능하게 접속되고, 제2트랜지스터의 베이스 전극의 전압이 조정되어 메모리장치의 정상 동작중에 제1바이폴라 트랜지스터의 베이스 전극에 가해진 전압에 따라 메모리장치의 정상적인 동작중에 제2트랜지스터가 오프되게 한다.
이제 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 메모리장치의 실시예에 대하여 기술하고자 한다. 본 발명의 이해를 돕고자, 본 발명의 관련된 용장형 구조를 갖는 바이폴라 트랜지스터 타입 반도체 메모리장치를 우선 제1도, 제2도 및 제3도를 참고로 기술한다.
이러한 종류의 메모리장치는 미국특허출원 제 788,567호, 제 788,587호 및 제 788,458호에 개시되어 있다.
제1도는 관련기술의 바이폴라 트랜지스터 타입 반도체 메모리장치를 보여준다. 제1도에서 Q1은 바이폴라 트랜지스터이고, CS1은 트랜지스터(Q1)와 직렬로 접속된 정전류이다. 트랜지스터(Q1)와 정전류원(CS1)은 메모리장치로의 어드레스 신호용 입력버퍼회로를 구성한다.
1은 워드 어드레스버퍼이고, 2는 워드복호기 및 구동기, 3은 정상메모리셀어레이, 4는 제작 및 기입중에 테스트에 의하여 검출되는 1비트의 결함 셀 어드레스를 기억하기 위한 PROM셀, 5는 메모리장치에 입력된 워드 어드레스신호(ADW)의 1비트(Ad)와 PROM셀(4)의 내용을 비교하기 위한 비교게이트, 6은 용장성 워드구동기, 7은 용장성 워드라인과 접속된 용장성 메모리셀, 8은 AND게이트이다. 입력워드 어드레스신호(ADW)는 복수개의 비트로 구성되나 제1도에서는 도면과 설명을 간단히 하기 위하여 단지 1비트(Ad)가 표시되어 있다.
또한 트랜지스터(Q1)와 정전류원(CS1)에 의하여 구성된 입력버퍼회로, 어드레스 버퍼(1), PROM셀(4) 및 비교게이트(5)는 입력워드 어드레스신호(ADW)의 1어드레스비트(Ad)에 대하여 표시되어 있다.
따라서, 실제로 이들 구성요소로 구성된 회로는 입력워드 어드레스 신호(ADW)의 비트수에 상응하는 수로 병렬로 제공된다. 전술한 회로의 각 어드레스 버퍼(1)로부터 출력신호는 복호기/구동기(2)에 각각 병렬로 입력되고 전술된 회로의 각 비교게이트(5)로부터 출력신호는 AND게이트(8)에 각각 병렬로 입력된다.
다음엔 제1도에서 메모리장치의 작동모우드(mode)를 기술하고자 한다. 메모리장치의 단지 핀으로부터 입력된 워드 어드레스비트(Ad)는 트랜지스터(Q1)와 전류원(S1)에 의하여 구성된 입력버퍼회로를 통하여 어드레스 버퍼(1)에 가해진 다음 복호기/구동기(2)에 입력된다.
전술한 바와같이, 제1도에서 트랜지스터(Q1), 어드레스버퍼(1), PROM셀(4) 및 비교게이트(5) 등등은 1어드레스비트(Ad)로 표시되고 입력워드 어드레스 신호(ADW)의 나머지 비트는 또한 복호기/구동기(2)로 각각 입력된다. 복호기/구동기(2)는 메모리셀 어레이(3)의 워드라인중에서 하나를 선택하여 선택된 워드라인이 입력워드 어드레스신호(ADW)와 일치하여 "H"레벨을 유지하도록 한다.
반면에 1비트어드레스신호(ADB)는 입력워드 어드레스신호(ADW)를 가함과 동시에(도시되지 않음) 1비트 어드레스 버퍼에 가해지고 따라서 메모리셀 어레이(3)중에서 한쌍의 비트라인은 (도시되지 않음) 1비트 복호기/구동기에 의하여 선택된다. 그 결과, 전술한 바와같이 선택된 워드라인과 비트라인쌍 모두에 접속된 메모리셀로 데이터의 읽기/기입동작이 이루어지게 된다.
어드레스 비트(Ad) 또한 비교게이트(5)에 입력되어 PROM셀(4)로부터 결함 셀 어드레스 비트와 비교되게 된다. 양 어드레스 비트가 일치하면 비교게이트(5)는 출력신호를 AND게이트(8)로 출력하고 비트가 서로 일치하지 아니하면 비교게이트(5)는 출력신호를 출력하지 아니한다. 따라서, 만일 입력워드 어드레스신호(ADW)의 모든 비트가 결함 셀 어드레스의 모든 비트와 일치하지 아니하면, AND게이트(8)는 출력신호를 복호기/구동기(2)에 출력하지 아니하여 복호기/구동기(2)가 전술한 동작을 실행할 수 있으며 용장성 구동기(6)의 작동은 억제된다.
반면에, 입력워드 어드레스신호(ADW)가 결함 셀 어드레스와 일치하면 AND게이트(8)는 출력신호를 복호기/구동기(2)와 용장성 구동기(6)에 출력하여 복호기/구동기(2)의 작동이 억제되고 따라서 결함 메모리셀의 워드라인을 선택할 수 있으며 용장성 구동기(6)는 작동되어 결함 메모리셀 대신에 용장성 메모리셀을 선택하게 된다.
전술한 바와같이, 결함 메모리셀이 억세스 되면, 용장성 메모리셀은 결함 메모리셀 대신에 억세스되어 정상의 메모리 억세스 작동이 이루어지고 따라서 결함 메모리셀이 있다 하더라도 메모리 칩을 항상 제거할 필요는 없다.
제1도에 도시된 장치를 보다 잘 이해할 수 있도록, 상세한 회로와 작동에 대하여 제2도 및 제3도를 참조하여 후술하고자 한다. 제2도는 PROM셀(4)을 보다 상세히 도시하고 있다. 제2도는 도시된 바와같이, PROM(4)은 기입회로(401), 기입작동용 트랜지스터(402), 차동증폭기로 구성되는 2개의 트랜지스터(403, 404), 에미터폴로워 출력단으로 구성되는 트랜지스터(405), 3개가 직렬접속된 다이오드(406), 2개가 직렬접속된 다이오드(407), 레지스터(R) 및 정전류원(CS)으로 구성된다.
트랜지스터(402)의 베이스-에미터 졍션(junction)이 기입회로(401)에 의하여 파괴되면 트랜지스터(402)는 단일의 다이오드 기능을 갖게 된다. 반면에 베이스-에미터 졍션이 파괴되지 아니하면, 트랜지스터(402)는 항상 오프(OFF)상태에 있게 된다. 트랜지스터(402)가 오프이면 트랜지스터(403)의 베이스 전압은 접지로부터 3개의 다이오드(406)를 통과하여 강하하고 (레지스터(R)에 의한 전압강하는 여기에서 그리고 다음에도 무시된다), 트랜지스터(404)의 베이스전압은 2개의 다이오드(407)를 통과하여 강압된다.
따라서 후자의 전압이 전자의 전압보다 높아서 트랜지스터(404)는 온(ON)이 되는 반면 트랜지스터(403)는 오프가 되고 그러므로 출력신호(OUT)는 어드레스 비트의 논리 "O"에 상응하는 "L"레벨이 되게 한다.
반면에, 트랜지스터(402)의 베이스-에미터 졍션이 파괴되면, 트랜지스터(402)의 베이스전압은 단일의 다이오드의 전압강하에 상응하는 트랜지스터(402)의 에미터-컬렉터에 의하여 강하하고 트랜지스터(404)의 베이스 전압은 2개의 다이오드의 전압강하에 의하여 강하되며 따라서 전자의 전압은 후자의 전압보다 높다. 그 결과 트랜지스터(403)는 온 상태인 반면 트랜지스터(404)는 오프상태이고 그리하여 출력신호(OUT)는 어드레스 비트의 논리 "1"에 상응하는 "H"레벨을 이루게 된다. 제2도의 PROM셀은 입력워드 어드레스 신호(ADW)의 1비트에 상응하며 따라서, 입력워드 어드레스 신호(ADW)가 n비트를 갖게 되면 제2도의 PROM셀 n개가 제공된다. 제3도는 제1도의 상세한 회로를 나타낸다.
제3도의 회로의 작동 모우드는 후술될 것이다. 정상상태에서 읽기/기입작동에 대하여 우선 기술하고자 한다. 이 경우에 입력워드 어드레스신호(ADW)는 워드 어드레스버퍼(1)에 가해지고 비트어드레스는 비트어드레스버퍼(도시되지 않음)에 가해진다. 각각의 어드레스 버퍼 유니트는 입력워드 어드레스신호(ADW) 각 비트의 레벨에 일치하여 멀티 에미터 트랜지스터(Q111, Q112, 등등)를 경유하여 복호기 라인(20)가 신호라인으로 고레벨 및 저레벨 신호를 출력한다. 복호기라인(20)의 신호라인용 복수개의 멀티에미터 트랜지스터에 접속된다. 멀티 에미터 트랜지스터의 하나 또는 그 이상의 출력신호가 고레벨이면 신호라인의 전압레벨은 고레벨이 된다.
예를들어, 워드구동기 유니트(21)의 입력트랜지스터(Q11)의 베이스에 접속된 신호라인이 저레벨이 되면, 워드구동기 유니트(21)가 고전압 워드라인(WL+)에 고레벨 워드라인선택신호를 출력하여 워드라인이 선택된다. 또한 한쌍의 비트라인(BL, BL)은 비트복호기등(도시되지 않음)에 의하여 선택된다. 따라서 전술한 바와같이, 선택된 한쌍의 비트라인과 워드라인에 접속된 메모리셀(MC)용 데이터의 읽기 및 기입작동이 이루어진다.
이제 용장성 회로부의 작동모우드에 대하여 기술하고자 한다. 비교게이트유니트(51)는 익스클루시브 OR회로로 구성된다. 따라서 만일 어드레스비트(Ad)가 유니트(51)에 입력되고 PROM으로부터 결함 어드레스 신호가 고레벨 또는 저레벨 모두이라면, 유니트(51)는 저레벨 선택신호(SR)를 출력한다. 반면에 만일 그들중 하나가 고레벨이고 다른 하나가 저레벨이면 유니트(51)는 고레벨 선택신호(SR)를 출력한다.
보다 상세히 설명하면, 114어드레스 비트(Ad)가 고레벨일때 트랜지스터(Q114)는 온이 되나 트랜지스터(Q115)는 오프가 되고 출력트랜지스터(Q119)의 베이스 전압은 저레벨이 된다. 이때, 만일 PROM으로부터 트랜지스터(Q117)의 베이스까지 출력된 결함 워드 어드레스 신호가 고레벨이면, 트랜지스터(Q117)는 온이되나 트랜지스터(Q116)는 오프가 되어 출력트랜지스터(Q118)의 베이스전압은 저레벨이 된다. 그 결과 선택신호(SR)는 저레벨이 된다.
어드레스 비트(Ad)가 고레벨이고 결함 어드레스 비트가 저레벨일때, 트랜지스터(Q117)는 오프가 되고 트랜지스터(Q116)는 온이 되어 출력트랜지스터(Q119)의 베이스 전압은 저레벨이 되며 출력 트랜지스터(Q118)의 베이스전압은 고레벨이 된다. 따라서 선택신호(SR)는 고레벨이 된다.
워드 어드레스비트(Ad)가 저레벨일때, 트랜지스터(Q114)는 오프가 되고 트랜지스터(Q115)는 온이 되어, 출력트랜지스터(Q115)의 베이스전압은 저레벨이 된다. 이때 결함 어드레스 비트가 저레벨이면, 트랜지스터(Q117)는 오프가 되고 트랜지스터(Q116)는 온이 되어 출력트랜지스터(Q119)의 베이스전압은 저레벨로 되고 따라서 선택신호(SR)는 저레벨이 된다.
어드레스 비트(Ad)가 저레벨이고 결함 워드 어드레스신호가 고레벨일때, 출력트랜지스터(Q118)의 베이스 전압은 저레벨이 되나 출력트랜지스터(Q119)의 베이스전압은 고레벨이 되어, 선택신호(SR)는 고레벨이 된다.
전술한 바와같이, 비교게이트유니트(51)는 PROM 셀로부터 결함 어드레스 비트와 워드 어드레스 비트(Ad)에서 배타적 논리 가산동작을 실행한다.
제4도는 비교게이트(5)로부터 출력된 선택신호(SR)의 신호레벨과 워드 구동기로의 입력신호의 신호레벨 사이 관계를 도시한다. 제4도에서, H1과 L1은 워드구동기(2)로의 입력신호의 고, 저 논리레벨을 각각 표시한다. H2와 L2는 선택신호(SR)의 고, 저레벨을 각각 표시한다.
제4도에서 명백한 바와같이, 선택신호(SR)의 고, 저레벨(H2 및 L2)은 입력신호의 고, 저레벨(H1 및 L1)과 비교하여 볼때 저전압측을 향하여 변화된다. 즉, 선택신호(SR)의 고레벨(H2)은 입력신호의 고레벨(H1)과 저레벨(L1)사이에 있으며, 저레벨(L2)은 저레벨(L1) 아래에 있다.
또한 트랜지스터(Q121)의 베이스에 가해진 기준전압(reference voltage)(VRF5)은 선택신호(SR)의 고전압레벨(H2)과 저전압레벨(L2)사이에 있다. 제3도의 회로에서, 입력워드 어드레스신호(ADW)가 결함 워드 어드레스와 일치하지 아니할 때, 따라서 선택신호(SR)가 고레벨(H2)일때엔 용장성 워드 구동기(11)의 출력신호가 저레벨이 되어, 용장성 메모리셀 어레이(7)의 고전압 용장성 워드라인(WL(R)+)은 저레벨로 되고 용장성 메모리셀 어레이(7)는 비선택 상태로 된다. 이 경우에 선택신호(SR)는 워드 구동기(2)의 각 워드구동기 유니트의 기준전압으로서 이용되고 전술한 데이터의 읽기 및 기입작동은 수행된다.
반면에 입력워드 어드레스신호(,ADW)가 PROM으로부터 결함 워드 어드레스와 일치하면, 워드 어드레스의 비트에 상응하는 비교게이트유니트(51내지 5m)의 모드 출력신호는 전적으로 저레벨이 되어, 선택신호(SR)는 저레벨이 된다. 이 경우에 선택신호(SR)의 저전압레벨(L2)은 전술한 바와같이 구동기(2)의 각 워드 구동기 유니트에 입력된 논리신호의 저전압레벨(L1)보다 더 낮아진다.
따라서 입력워드 어드레스신호(ADW)가 결함이 잇는 회로부분을 지시하면 출력신호(SR)는 최저전압레벨(L2)로 되어 각 워드 구동기의 트랜지스터(Q12및 Q15등등)는 오프로 되는 반면, 트랜지스터(Q11및 Q14등등)는 온으로 되고 그리하여 모든 고전압워드라인(WL+)의 전압은 저레벨, 즉 비선택레벨로 된다. 이때, 용장성 워드구동기(6)에서 트랜지스터(Q120)는 오프가 되나 트랜지스터(Q121)는 온이 되어 용장성 워드라인(WL(R)+)은 고레벨로 되고 용장성 메모리셀 어레이(7)가 선택된다. 그러한 방식에서 용장성 메모리셀 어레이(7)는 메모리셀(7)의 결함 워드 어드레스 부분 대신에 억세스 된다.
덧붙여, 입력워드 어드레스신호(ADW)가 PROM에 기억된 결함 워드 어드레스와 일치되지 아니하면 선택신호(SR)는 전술한 바와같이 고레벨(H2)로 되어 용장성 워드구동기(6)의 출력신호는 저레벨로 되고 용장성 메모리셀어레이(7)는 비선택 상태로 된다.
이제 본 발명의 바람직한 실시예에 대하여 제5도 내지 제8도를 참조하여 설명하고자 한다. 제5도는 본 발명 실시예엔 메모리장치를 도시한다. 제5도에서는 제1도에서 도시된 바와같은 참조번호를 갖는 구성요소는 같은 기능을 갖는 같은 구성요소이다. 제1도 및 제5도로부터 명백한 바와같이, 제1도의 장치와 제5도의 장치사이 차이점은 임력버퍼회로의 트랜지스터(Q1)와 함께 전류스위치회로를 구성하는 트랜지스터(Q2)를 갖고 있는 점이다.
즉, PROM셀(4)의 출력단자는 다이오드(D1)를 경유하여 트랜지스터(Q2)의 베이스전극에 접속되고 이때 다이오드(D1)는 전류원(CS2)에 의하여 온상태가 유지되어 단일 다이오드의 순방향 전압강하를 발생시킨다. 트랜지스터(Q2)의 콜렉터 전극은 전원(본 실시예에서는 접지)과 접속되고 에미터는 입력버퍼회로의 출력단자, 즉 다이오드(D2)를 경유하여 트랜지스터(Q1)의 에미터 전극에 접속된다. 또한 캐패시터(C)를 트랜지스터(Q2)의 베이스전극과 접지사이에 접속된다.
이들 다이오드(D1, D2)SMS 트랜지스터(Q1)의 베이스전압에 따라 트랜지스터(Q2)의 베이스 전극의 전압레벨을 조정하기 위하여 제공한다. 이들 다이오드는 상세히 후술되는 바와같이 주위 조건에 따라 생략될 수 있다. 캐패시터(C)는 메모리장치의 오작동을 방지하기 위하여 설치된다. 즉, 메모리장치의 작동중에 어드레스비트(Ad)는 매순간 변화하여 입력버퍼회로의 출력전압은 "H"레벨과 "L"레벨사이에서 불규칙적으로 변화한다.
캐패시턴스는 다이오드(D2)의 캐소드 전극과 애노드 전극, 트랜지스터(Q2)의 베이스전극과 에미터전극, 및 다이오드(D1)의 캐소드 전극과 애노드 전극 각각의 사이에 역으로 편의된 방향으로 존재하므로, 입력버퍼회로의 출력단자에서 전압변동은 이들 캐패시턴스를 통하여 PROM셀(4)의 출력단자에 전송된다. 그결과 비교게이트(5)는 오동작될 가능성이 있다. 그러나 만일 트랜지스터(Q2)의 베이스전극이 캐패시터(C)를 통과하여 접지되면 전술한 전압변동은 캐패시터(C)를 통과하여 접지되므로, 그러한 오동작은 방지될 것이다.
제6도는 PROM셀(4)의 내용을 읽기 위한 읽기회로의 기본적인 구성을 표시하는데 여기에서 캐패시터(C)와 다이오드(D1, D2)와 같은 부속품은 생략되어 있다. 제6도에서 정전류원(CS)은 트랜지스터(Q3)에 의하여 구성되어, 기준전압(VR)이 트랜지스터(Q3)의 베이스전극과 레지스터(R1)에 가해진다.
①로 표시된 PROM셀(4)의 출력전압과 ②로 표시된 트랜지스터(Q1)의 베이스전압사이 전압레벨의 관계를 도시한 제6도를 참고하여, 제5도에 도시된 읽기회로의 동작모우드에 대하여 아래와 같이 기술하고자 한다. 어드레스비트(Ad)는 "1"에 상당하는 "H"레벨에서 대략 -0.8V로 가정하고, "0"에 상당하는 "L"레벨에서는 대략 -1.8V로 가정한다. 반면에 PROM셀(4)은 조정되어 출력전압이 "H"레벨에서 -2.5V가 되고 "L"레벨에서는 -3.5V가 된다. 이러한 레벨조정은 제2도에 도시된 PROM셀(4)의 출력 트랜지스타(405)와 직렬로 접속된 다이오드의 갯수를 변화시켜서 용이하게 이루어질 수 있다.
트랜지스터(Q1, Q2)의 베이스전극전압레벨이 전술한 바와같이 조정되면 트랜지스터(Q2)의 베이스 전압(①)즉, PROM셀(4)의 출력전압(①)이 정상동작모우드에서 트랜지스터(Q1)의 베이스전압(②)보다 더 낮아, 어드레스 비트(Ad)가 "H"이거나 "L"임에 관계없이 결함 셀 어드레스의 읽기 동작은 이루어지지 않는다.
따라서, 트랜지스터(Q1)은 항상 온(ON)되고 트랜지스터(Q2)는 항상 오프인데 이는 읽기회로가 제공되지 아니한때와 동일하다. 이 결과, 어드레스 버퍼(1)에 입력된 어드레스 비트(Ad)는 PROM셀(4)의 출력신호에 의한 트랜지스터(Q2)의 오작동으로 인하여 영향을 받지 아니한다. 따라서, 제1도에 대하여 전술된 정상메모리억세스동작이 이루어진다.
PROM셀(4)의 내용이 메모리장치의 외측으로 독출되면, 트랜지스터(Q1)의 베이스전압은 더욱 낮아져 제6도에 도시된 바와같이 PROM셀(4)의 "H"레벨과 "L"레벨사이에서 -3.0V인 중간전압으로 가정된다. 즉, 어드레스 비트(Ad)의 전압보다 낮은 읽기전압 -3.0V는 어드레스비트(Ad) 대신에 (도시되지 않은) 입력단자핀에 가해진다. 따라서 PROM셀(4)의 내용이 "1"이고 -2.5V의 전압을 갖고 있으며, 트랜지스터(Q1)의 베이스전압(②)은 트랜지스터(Q2)의 베이스전압(D)보다 낮게 되어 트랜지스터(Q1)는 오프로되나 트랜지스터(Q2)는 온으로 된다.
그 결과, 트랜지스터는 온상태에서 베이스전류를 갖고 오프상태에서는 베이스전류를 갖지 않으므로 트랜지스터(Q1)를 통과하여 베이스전류가 흐르지 않는것을 검출하므로서 PROM셀(4)의 내용이 "1"이라는 것이 판단된다. 반면에 PROM셀(4)의 내용이 "0"이고 -3.5V의 전압을 갖고 있으면 트랜지스터(Q2)의 베이스전압(②)이 트랜지스터(Q1)의 베이스전압(①)보다 더 높기 때문에, 트랜지스터(Q1)는 온이 되나 트랜지스터(Q2)는 오프가 된다.
결론적으로, 트랜지스터(Q1)의 베이스전압(②)이 -3.0V일때 만일 트랜지스터(Q1)의 베이스 전류가 흐르면 PROM셀(4)의 내용이 "0"이고 베이스전류가 흐르지 아니하면, PROM셀(4)의 내용은 "1"이다. 전술한 바와같이, PROM의 내용은 메모리장치의 어드레스 핀을 사용하므로서 용이하게 독출된다.
읽기회로의 정상적인 작동은 트랜지스터(Q1)의 베이스전압(②)이 -.35V보다 낮게 이루어질때, 트랜지스터(Q1)는 오프되고 트랜지스터(Q2)는 온이 되도록 결정하므로서 확인될 수 있다. 그러나 전술한 확인을 수행하지 아니하고 PROM셀(4)의 "H" 및 "L"출력전압사이 중간레벨전압(-3.0V)을 가하여 읽기 동작을 수행하는것이 통상 충분하다.
메모리장치의 어드레스 핀에 가해지는 트랜지스터(Q1)의 베이스전압(②)은 적절한 전압에 세트되어야 하는데 이는 베이스전압(②)이 너무 낮아지면 입력버퍼등의 정전류원(CS1)이 작동하지 않기 때문이다.
그러한 경우일지라도 만일 전원전압이 읽기 시간에서 더 낮은 전압에 있으면 정전류원이 작동될 수 있다. 레벨 쉬프트(shift) 다이오드(D1, D2)가 제5도에 도시된 바와같이 제공되면, PROM셀(4)의 출력전압은 2개의 다이오드레 의하여 강화되어 어드레스 비트(Ad)의 전압레벨과 일치될 수 있다.
따라서, PROM셀(4)의 "H" 및 "L" 출력전압이 각각 -0.8V 및 -1.8V 이라할지라도, 제6도에 도시된 바와같이 트랜지스터(Q1, Q2)의 베이스전압사이 관계를 실현된다. 따라서, PROM셀(4)이 특히 낮은 "H" 및 "L"출력전압을 가질 필요는 없으며 이는 비교회로(5)에 편리하다.
제8도는 제5도에 기억장치의 상세한 회로다이아그램이다. 이 회로의 기본적인 작동은 제3도, 제5도 및 제6도를 참고로 설명된 바와 동일하다.
전술한 바와같이, 본 발명에 따르면 결함 셀 어드레스는 아주 작은 회로소자에 부가하여 어드레스 단자핀을 사용하므로서 PROM으로부터 독출될 수 있다.

Claims (9)

  1. 결함 메모리셀의 어드레스를 기억시키기 위한 PROM(Programmable Read Only Memory), 입력어드레스신호와 PROM의 내용을 비교하여 결함 메모리셀에 대한 억세스를 검출하기 위한 비교회로, 비교회로에 의하여 결함 메모리셀에 대한 억세스에 검출에 따라 결함 메모리셀 대신에 억세스되는 용장성 메모리셀, 외부 입력신호가 입력되는 제1바이폴라 트랜지스터를 포함하는 입력버퍼회로, 및 제2트랜지스터의 베이스전극은 PROM의 출력단자에 작동 가능하게 접속되고, 제2트랜지스터의 베이스전극의 전압이 조정되어 정상 동작중에 제1바이폴라 트랜지스터의 베이스전극에 가해진 전압에 대하여 제2트랜지스터가 메모리장치의 정상동작중에 오프되도록 제1바이폴라 트랜지스터와 함께 전류스위치 회로를 이루기 위하여 접속된 제2트랜지스터로 구성되는 것을 특징으로 하는 결함 셀 어드레스용 읽기 회로를 구비한 용장성 구조를 갖는 반도체 메모리장치.
  2. 제1항에 있어서, 제2트랜지스터의 에미터전극이 제1트랜지스터의 에미터 전극과 작동가능하게 접속되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, PROM에 기억된 어드레스를 독출할때에 제1트랜지스터의 베이스 전극에 가해진 전압이 정상동작시에 제1트랜지스터의 베이스 전극에 가해진 전압보다 낮고, PROM으로부터 제2트랜지스터의 베이스전극에 가해진 어드레스 신호의 고전압과 저전압 사이에 있는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 제1 및 제2트랜지스터가 PROM으로부터 출력 어드레스신호의 매 비트마다 제공되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 입력-버퍼회로가 어드레스 입력-버퍼회로인 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 입력-버퍼회로가 데이터 입력-버퍼회로인 것을 특징으로 하는 반도체 메모리장치.
  7. 제2항에 있어서, 입력-버퍼회로가 제1바이폴라-트랜지스터 및 제1바이폴라-트랜지스터와 직렬로 접속된 정전류원에 의하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  8. 제1항에 있어서, 제2트랜지스터의 베이스전극이 전위레벨(electric potential level)을 조정하기 위한 다이오드를 통해 PROM의 출력단자와 접속되는 것을 특징으로 하는 반도체 메모리장치.
  9. 제2항에 있어서, 제2트랜지스터의 에미터전극이 전위레벨을 조정하기 위한 다이오드를 경유하여 제1트랜지스터의 에미터 전극과 접속되는 것을 특징으로 하는 반도체 메모리장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01232447A (ja) * 1988-03-11 1989-09-18 Mitsubishi Electric Corp シングル・チップ・マイクロコンピュータ
US5157634A (en) * 1990-10-23 1992-10-20 International Business Machines Corporation Dram having extended refresh time
JP3001252B2 (ja) * 1990-11-16 2000-01-24 株式会社日立製作所 半導体メモリ
US5276834A (en) * 1990-12-04 1994-01-04 Micron Technology, Inc. Spare memory arrangement
JPH05334895A (ja) * 1992-05-28 1993-12-17 Texas Instr Japan Ltd 半導体記憶装置
GB9305801D0 (en) * 1993-03-19 1993-05-05 Deans Alexander R Semiconductor memory system
JP2914171B2 (ja) * 1994-04-25 1999-06-28 松下電器産業株式会社 半導体メモリ装置およびその駆動方法
DE9412376U1 (de) * 1994-08-01 1995-12-07 Telbus Ges Fuer Elektronische Speicherschaltung zur Kompensation von Bitfehlern in Speicherbausteinen
GB9417269D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Memory and test method therefor
WO1996015538A1 (en) 1994-11-15 1996-05-23 Cirrus Logic, Inc. Circuits, systems, and methods for accounting for defective cells in a memory device
US5590399A (en) * 1995-02-23 1996-12-31 Nextel Communications Up-link channel assignment scheme for cellular mobile communications systems employing multi-beam antennas with beam selection
US6182239B1 (en) * 1998-02-06 2001-01-30 Stmicroelectronics, Inc. Fault-tolerant codes for multi-level memories
KR100362702B1 (ko) * 2001-01-15 2002-11-29 삼성전자 주식회사 리던던트 디코더 회로
JP4910773B2 (ja) * 2007-02-28 2012-04-04 澁谷工業株式会社 電子線殺菌システム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051199B2 (ja) * 1980-11-13 1985-11-12 富士通株式会社 半導体装置
JPS58115828A (ja) * 1981-12-29 1983-07-09 Fujitsu Ltd 半導体集積回路
JPS58115372A (ja) * 1981-12-29 1983-07-09 Fujitsu Ltd 半導体装置試験回路
JPS58164099A (ja) * 1982-03-25 1983-09-28 Toshiba Corp 半導体メモリ−
JPS593795A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体記憶装置
JPS595497A (ja) * 1982-07-02 1984-01-12 Hitachi Ltd 半導体ｒｏｍ
JPS59157899A (ja) * 1983-02-25 1984-09-07 Nec Corp 冗長ビツトの検出手段を有するメモリ−装置

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