JPH04278300A

JPH04278300A - Ｉｃメモリ

Info

Publication number: JPH04278300A
Application number: JP3039725A
Authority: JP
Inventors: Koichiro Aoyama; 青山　耕一郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-03-06
Filing date: 1991-03-06
Publication date: 1992-10-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＣメモリに関し、特に
スタティック・ランダム・アクセス・メモリ（以下ＳＲ
ＡＭと略す）に関する。

【０００２】

【従来の技術】従来のＳＲＡＭは、図４に示すように、
データを記憶するＲＡＭセルＣＥＬ１１〜ＣＥＬｎ４ア
レイと、ＸデコーダＸＧ１〜ＸＧｎ、ＹデコーダＹＧ１
〜ＹＧ４、ＹセレクターＴＧ１１〜ＴＧ１８，Ｎ型トラ
ンジスタＴＧ１９〜ＴＧ２２及び論理ゲートＧ１〜Ｇ４
で構成される読み出し，書き込み回路と、プリチャージ
トランジスタＴＧ１〜ＴＧ１０とを有している。

【０００３】以下に図５のタイミング図も参照しながら
動作について説明する。図５において、各部の信号波形
は、図４の同符号部分の波形を示している。まずデータ
の書き込みは、ビット線のプリチャージ期間ＰＲＥ（負
論理）＝０の間に同期してアドレス情報を変化させ、所
定のアドレス情報を入力（本例ではＣＥＬ１１を選択す
る情報を与えたものとする）すると、プリチャージ期間
が終了する。それと同時にＸデコーダＸＧ１の出力は“
１”となり、ＲＡＭセルＣＥＬ１１〜ＣＥＬ１４が選択
される。ＹデコーダＹＧ１＝１，ＹＧ２〜ＹＧ４＝０と
なり、書き込みデータＤｉｎ＝１とすると、書き込み信
号ＷＲ＝１に同期してデータ書き込み用Ｎ型トランジス
タＴＧ１９，ＴＧ２２がオン、トランジスタＴＧ２０，
ＴＧ２１がオフとなり、ビット線Ｑ１＝Ｈ，Ｑ１（負論
理）＝Ｌとなり、ＲＡＭセルＣＥＬ１１に情報“１”が
書き込まれる。

【０００４】データの読み出しは、書き込みと同様にＰ
ＲＥ（負論理）＝０の期間にアドレスを入力し、リード
信号ＲＤ＝１とすると、ＸデコーダＸＧ１＝１の期間に
ＲＡＭセルＣＥＬ１１〜ＣＥＬ１４が選択され、ビット
線Ｑ１，Ｑ１（負論理）〜Ｑ４，Ｑ４（負論理）にはＲ
ＡＭセルＣＥＬ１１〜ＣＥＬ１４の情報が読み出される
。ＹデコーダＹＧ１＝１，ＹＧ２〜ＹＧ４＝０なので、
ＹセレクターＴＧ１１，ＴＧ１２はオンし、Ｙセレクタ
ーＴＧ１３〜Ｔ０１８はオンし、読み出しバッファＧ４
の入力はビット線Ｑ１のデータが伝達され、ＲＤ＝１に
同期して出力Ｄｏｕｔにリードデータ１が読み出される
。

【０００５】

【発明が解決しようとする課題】前述の従来のＳＲＡＭ
セルの内部回路を図６に示す。

【０００６】図６において、セル内部が、完全の回路で
あり、トランジスタＴｒ１〜Ｔｒ４で構成される２つの
インバータの相互の入出力を接続したラッチにより、書
き込まれた情報をいつまでも保持可能である。

【０００７】図７において、片側のインバータを構成す
るＮｃｈトランジスタＴｒ３のソースが、ＧＮＤから断
線ＣＦをした場合の回路図である。この場合Ｄ＝０、Ｄ
（負論理）＝１の情報を書き込み、その後リードすると
Ｄ点の電位はビット線Ｑからのチャージにより引き上げ
られ、ＲＡＭセル内のデータは反転し、反転値がリード
されるので、リード時に不良が判定できる。

【０００８】図８において、片側のインバータを構成す
るＰｃｈトランジスタＴｒ１のソースが、ＶＤＤから断
線ＣＦをした場合の回路図である。この場合、Ｄ＝０、
Ｄ（負論理）＝１の情報が書き込まれると、トランジス
タＴｒ２，Ｔｒ３がオン、トランジスタＴｒ１，Ｔｒ４
がオフなので、書き込まれた情報はいつまでも保持され
るが、Ｄ＝１，Ｄ（負論理）＝０の情報が書き込まれる
と、トランジスタＴｒ３がオフするため、Ｄ点は寄生容
量Ｃに蓄えられた電荷の保持で電位が決定されていて、
Ｈレベルを保持している期間は、ＲＡＭセル内の情報は
正しくリード出来る。

【０００９】さらにデータのリード時は、保持している
Ｈレベルがビット線Ｑからのチャージにより再び引き上
げられ、正しいデータがリードされるので、単純なリー
ドライト試験では保持不良が除去出来ず、不良除去の為
には、データをライトしたあと一定のデータ保持時間放
置し、その後データのリードを行う必要があり、試験時
間の増加につながっていた。

【００１０】又データの保持特性は、温度に対する影響
を大きく受ける為に、常温での完全な不良の除去は困難
であり、高信頼性を要求される場合は、高温で保持テス
トが不可欠であり、試験コストが高くなるという問題点
があった。

【００１１】本発明の目的は、試験時間が増加せず、試
験コストが高くならないようにしたＩＣメモリを提供す
ることにある。

【００１２】

【課題を解決するための手段】本発明のＲＡＭの構成は
、スタティック構成のＲＡＭセルと、ビット線と、デー
タ書き込み・読み出し回路と、Ｘデコーダと、基準電圧
源と、すべての前記Ｘデコーダ出力を非アクティブとし
同時に前記基準電圧源からの基準電圧をＸデコーダ出力
に供給する手段と、すべての前記ビット線に低レベルを
供給する手段とを備えることを特徴とする。

【００１３】

【実施例】図１は本発明の一実施例のＳＲＡＭの一部を
示す回路図、図２は本発明の一実施例のＳＲＡＭの他部
を示す回路図である。図１，図２を合わせて、本発明の
一実施例のＳＲＡＭの回路図となる。図１の矢印のＡ乃
至Ｋが、図２の矢印のＡ乃至Ｋとそれぞれ接続される。図３は、図１，図２の動作を示すタイミング図である。

【００１４】図１乃至図２において、本実施例は、ＲＡ
ＭセルＣＥＬ１１〜ＣＥＬｎ４と、ＸデコーダＸＧ１〜
ＸＧｎと、ＸデコーダバッファＸＢ１〜ＸＢｎと、Ｙデ
コーダＹＧ１〜ＹＧ４と、ＹセレクターＴＧ１１〜ＴＧ
１８と、ゲートＧ１〜Ｇ８と、書き込みトランジスタＴ
Ｇ１９〜ＴＧ２２と、ビット線Ｑ１，Ｑ１（負論理）〜
Ｑ４，Ｑ４（負論理）と、ＸデコーダバッファＸＢ１〜
ＸＢｎと、アナログスイッチＡＳＷ１〜ＡＳＷｎと、Ｐ
チャネル・トランジスタＴＲ１，Ｎチャネル・トランジ
スタＴＲ２とを備えている。

【００１５】図１乃至図３において、本実施例では、デ
ータの書き込み動作は、従来のＳＲＡＭと同様に、プリ
チャージ信号ＰＲＥ＝１の期間に、所定のアドレス情報
を与え、（本実施例ではＣＥＬ１１を選択する情報を与
えたものとする）、書き込み信号ＷＲ＝１に同期させて
、入力データＤｉｎ＝１を入力すると、ＸデコーダＸＧ
１＝１、ＸデコーダバッファＸＢ＝１となり、ＲＡＭセ
ルＣＥＬ１１〜ＣＥＬ１４が選択される。

【００１６】ＹデコーダはＹＧ１＝１、ＹＧ２〜ＹＧ４
＝０となり、ＹセレクターＴＧ１１，ＴＧ１２がオン、
ＹセレクターＴＧ１３〜ＴＧ１８がオフするため、ゲー
トＧ１〜Ｇ７と、書き込みトランジスタＴＧ１９〜ＴＧ
２２で構成される書き込み回路からのデータはＹセレク
ターＴＧ１１，ＴＧ１２を通って、ビット線Ｑ１，Ｑ１
（負論理）をそれぞれＨ、Ｌにドライブし、ＲＡＭセル
ＣＥＬ１１に、データ１が書き込まれる。

【００１７】つづいて、ＲＡＭ保持テスト信号ＴＨＯＬ
Ｄ（負論理）＝０にすると、プリチャージ制御ゲートＧ
９＝１となり、ＰｃｈプリチャージトランジスタＴＧ１
〜ＴＧ１０はすべてオフし、ＹデコーダＹＧ１〜ＹＧ４
＝１なので、ＹセレクターＴＧ１１〜ＴＧ１８はすべて
オンする。書き込み回路のゲートＧ３，Ｇ４により書き
込みトランジスタＴＧ２０，ＴＧ２２がオンされビット
線Ｑ１，Ｑ１（負論理）〜Ｑ４，Ｑ４（負論理）のすべ
てはＬにドライブされる。

【００１８】ＸデコーダバッファＸＢ１〜ＸＢｎは、す
べてオフ、アナログスイッチＡＳＷ１〜ＡＳＷｎをオン
とし、ＰｃｈトランジスタＴＲ１、Ｎｃｈトランジスタ
ＴＲ２で構成する基準電圧源からの基準電位をバッファ
ＸＢ１〜ＸＢｎの出力線に供給する。

【００１９】基準電位は、ＮｃｈトランジスタのＶｔよ
り多少高く設定されており、図６に示すＮｃｈトランジ
スタＴｒ５，Ｔｒ６を浅くオンさせ、寄生容量Ｃ（図７
又は図８）に蓄えられていた電荷をビット線に放電させ
る。

【００２０】寄生容量は、０．０数ｐＦのオーダーであ
るので、浅くオンさせたＮｃｈトランジスタＴｒ５，Ｔ
ｒ６でもｍＳ以下のオーダーの時間で放電は終了する。放電により、Ｄ点（図６）の電位がＬになると、Ｐｃｈ
トランジスタＴｒ２がオン、ＮｃｈトランジスタＴｒ４
がオフとなり、セル内の記憶情報が反転する。

【００２１】次にＴＨＯＬＤ（負論理）＝１にしデータ
をリードすると、ＲＡＭセルが保持不良でないときは、
図３の実線で示すように、正しく１がリードされ、ＲＡ
Ｍセル保持不良の場合は図３の破線で示すように誤った
値０がリードでき、わずかな保持時間の後データをリー
ドするだけで保持不良が除去でき、試験時間を大幅に短
縮出来る。

【００２２】図９は、本発明の他の実施例のＩＣメモリ
を示すブロック図である。図９において、本実施例は、
１チップマイコン１０に応用した例であり、タイマ１か
らの割り込み信号６で、ＣＰＵ２はリード・オンリ・メ
モリ（ＲＯＭ）４の特定番地に記憶されている前記一実
施例で示したＲＡＭ３のライト、リードテスト処理プロ
グラムに従って、まずデータのライトを行う。データの
ライトが終了した後、ＣＰＵ２は保持テスト許可信号７
を発生する。ゲート５はタイマからの保持時間と許可信
号７の一致した時間だけ保持テスト信号８をＲＡＭ３に
発生する。

【００２３】保持時間終了後、再びＲＯＭ４のプログラ
ムに従い、ＲＡＭ３からデータのリードを行いＲＡＭ３
の保持不良が存在した場合は、メインプログラムに戻り
、不良の番地をその後の処理で使用しないプログラムフ
ローに進み、ＲＡＭデータの保持不良によりメインプロ
グラムが暴走しない信頼性の高い１チップマイコンを設
計できる。

【００２４】

【発明の効果】以上説明したように、本発明は、例えば
全ＲＡＭセルのトランスファゲートに基準電圧源からト
ランスファゲートを構成しているＮ型トランジスタのし
きい値より少し高い電位を供給し、全ＲＡＭセルのトラ
ンスファゲートを浅くオンさせ、かつ全ビット線にＬレ
ベルを供給する事で、ダイナミック保持している電荷を
短時間で放電させる事が出来るのでＲＡＭ保持テスト時
間を大幅に短縮（秒オーダがｍｓ以下になる）出来ると
いう効果を有する。

【００２５】特に図９で示した様に、本実施例による保
持テストモードを１チップマイクロコンピュータに応用
した場合、ＣＰＵの制御により一定周期で保持テストを
実行すれば、経時変化により保持不良となったビットが
検出でき、そのビットを除いて使用する事により、一段
と信頼性が向上するという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例のＩＣメモリの一部を示す回
路図である。

【図２】本発明の一実施例のＩＣメモリの他部を示す回
路図である。

【図３】図１，図２の動作を示すダイナミック図である
。

【図４】従来のＩＣメモリの回路図である。

【図５】図４の動作を示すタイミング図である。

【図６】ＲＡＭセルの内部回路を示す回路図である。

【図７】図６の断線の一例を示す回路図である。

【図８】図６の断線の他例を示す回路図である。

【図９】本発明の他の実施例のＩＣメモリを示すブロッ
ク図である。

【符号の説明】

ＴＧ１〜ＴＧ１０　　　　プリチャージ用Ｐｃｈトラン
ジスタＣＥＬ１１〜ＣＥＬｎ４　　　　ＲＡＭセルアレイＸＢ
１〜ＸＢｎ　　　　ＸデコーダバッファＴＲ１，ＴＲ２
　　　　基準電圧源を構成するトランジスタＡＳＷ１〜
ＡＳＷｎ　　　　基準電位を供給するアナログスイッチ

Claims

【特許請求の範囲】

【請求項１】　　スタティック構成のＲＡＭセルと、ビ
ット線と、データ書込み・読み出し回路と、Ｘデコーダ
と、基準電圧源と、すべてのＸデコーダ出力を非アクテ
ィブとし同時に前記Ｘデコーダの出力に前記基準電圧源
からの基準電圧を供給する手段と、すべての前記ビット
線に低レベルを供給する手段とを備えることを特徴とす
るＩＣメモリ。