JPH0424729B2 - - Google Patents

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JPH0424729B2
JPH0424729B2 JP60172606A JP17260685A JPH0424729B2 JP H0424729 B2 JPH0424729 B2 JP H0424729B2 JP 60172606 A JP60172606 A JP 60172606A JP 17260685 A JP17260685 A JP 17260685A JP H0424729 B2 JPH0424729 B2 JP H0424729B2
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JP
Japan
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carry
signal
input
stage
output signal
Prior art date
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Expired - Lifetime
Application number
JP60172606A
Other languages
English (en)
Other versions
JPS6232532A (ja
Inventor
Satoshi Akyama
Juichi Saito
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60172606A priority Critical patent/JPS6232532A/ja
Priority to US06/884,173 priority patent/US4827444A/en
Publication of JPS6232532A publication Critical patent/JPS6232532A/ja
Publication of JPH0424729B2 publication Critical patent/JPH0424729B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速な演算を可能とする論理回路
に関するものである。
〔従来の技術〕
第２図は従来のマンチエスタ型キヤリ伝搬経路
を有する多段の加算器を示す図で、１は全加算
器、２，３は入力端子、４は加算結果出力端子、
５はキヤリ入力端子、６はキヤリ出力端子であ
る。
多段の加算器を構成する各全加算器１におい
て、入力端子２，３およびキヤリ入力端子５に入
力信号が入ると、加算結果出力端子４、キヤリ出
力端子６には次のような演算結果が出力される。
ここで、Ａ，Ｂは前記全加算器１の入力信号、
C0は初期キヤリ入力信号、C1はキヤリ入力信号、
C0はキヤリ出力信号、Coは最終段のキヤリ出力
信号、Ｓは加算結果出力信号である。
Ｓ＝ＡＢCi ……(1) C0＝Ａ・Ｂ＋Ａ・Ci＋Ｂ・Ci ……(2) 但し、は排他的論理和を表わす。
ここで、 Ｓ＝ＡＢC0 の加算を実行する場合を考える。まず、各全加算
器１に入力信号Ａ，Ｂの各ビツト値が入力され
る。また初段の全加算器１に初期キヤリ入力信号
C0が、キヤリ入力端子５から入力される。
このとき初段の全加算器１で、第(1)式、第(2)式
の演算が行われ、加算結果出力信号Ｓおよびキヤ
リ出力信号C0が、それぞれ加算結果出力端子４、
キヤリ出力端子６から出力される。次に二段目の
全加算器１において、初段からのキャリ出力信号
C0と合わせて演算を行い、加算結果を出力する
と共に、キヤリ出力信号C0を次段に送る。以下
同様に前段からキヤリが伝搬されると次々に演算
が行われ、最終段に達して演算を完了し、最終段
のキヤリ出力信号Caを出力する。
〔発明が解決しようとする問題点〕
従来のマンチエスタ型キヤリ伝搬経路を有する
全加算器は、以上のように構成されているので、
各ビツトの演算は前段からキヤリが伝搬されるま
で開始することができない。
従つて、演算速度はキヤリの伝搬時間によつて
制限され、ビツト長に比例して遅くなるという問
題点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、より演算速度の速い論理回路を得
ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る論理回路は、各全加算器の入力
信号の組合せにより、初期キヤリ入力信号が最終
段のキヤリ出力信号となる場合に、初期キヤリ入
力信号を直接最終段のキヤリ出力信号として出力
するとともに初期のキヤリ入力信号の反転論理信
号を各全加算器の加算結果出力信号として出力す
るバイパス回路を設けたものである。
〔作用〕
この発明においては、各全加算器の入力信号の
組合せにより、初期キヤリ入力信号が最終段のキ
ヤリ出力信号となる場合に、初期キヤリ入力信号
が直接最終段のキヤリ出力信号としてバイパス回
路を介して出力されるとともに初期キヤリ入力信
号の反転信号が各全加算器の加算結果出力信号と
してバイパス回路を介して出力され、演算が通常
よりも高速で行われる。
〔実施例〕
第１図はこの発明の論理回路の一実施例を示す
図で、第２図と同一符号は同一部分を示し、７は
Ａ，Ｂの排他的論理和を出力する排他的論理和出
力端子、８は各全加算器１の排他的論理和出力端
子７からの信号を入力とするNANDゲート、９
〜１２は前記NANDゲート８の出力が“１”の
とき開くトランスミツシヨンゲート、１３〜１６
は前記NANDゲート８の出力“０”のとき開く
トランスミツシヨンゲート、１７はバイパス回路
である。
上記のように構成された論理回路では、全ての
全加算器１において、 AXBX＝１（ｘ＝０〜ｎ） ……(3) が成り立つとき、最終段のキヤリ出力信号Coお
よび各ビツトの加算結果出力信号SX（ｘ＝０〜
ｎ）が Co＝C0 ……(4) Sx＝0（ｘ＝０〜ｎ） ……(5) のように初期キヤリ入力信号C0で表わされるこ
とを利用したものである。以下、動作について説
明する。
まず、各全加算器１に入力信号Ａ，Ｂが入力さ
れると、排他的論理和出力端子７よりＡ，Ｂの排
他的論理和が出力され、NANDゲート８に入力
される。
ここで、（A0，B0）〜（Ao，Bo）が全て1.0あ
るいは0.1であるとき、NANDゲート８は“０”
を出力し、トランスミツシヨンゲート９〜１２を
閉じるとともに、トランスミツシヨンゲート１３
〜１６を開く。すなわち、バイパス回路１７を介
して第(4)，(5)式を満足する演算結果SXおよび最
終段のキヤリ出力信号Coが直接出力される。
また（A0，B0）〜（Ao，Bo）が上記第(3)式を
満たさない場合は、バイパス回路１７内において
NANDゲート８は“１”を出力し、トランスミ
ツシヨンゲート９〜１２を閉じるとともに、トラ
ンスミツシヨンゲート１３〜１６を開くので従来
のマンチエスタ型キヤリ伝搬経路を有する加算器
と同様に動作する。
なお、上記実施例では（ｎ＋１）ビツトの加算
器において、全ビツトについて一回の判定を行つ
ているが、判定するビツト数を分割し、判定を複
数回行うことにより、演算速度を一層向上させる
ことができる。
〔発明の効果〕
この発明は以上説明したとおり、各全加算器の
入力信号の組合せにより第一段の初期キヤリ入力
信号が最終段のキヤリ出力信号となる場合に、初
期キヤリ入力信号を直接最終段のキヤリ出力信号
として出力するとともにキヤリ信号の反転論理信
号を各全加算器の加算結果出力信号として出力す
るバイパス回路を設けたので、演算速度を高速化
できるという結果がある。
【図面の簡単な説明】
第１図はこの発明の論理回路の一実施例を示す
図、第２図は従来のマンチエスタ型キヤリ伝搬経
路を有する多段の加算器を示す図である。 図において、１は全加算器、２，３は入力端
子、４は加算結果出力端子、５はキヤリ入力端
子、６はキヤリ出力端子、７は排他的論理和出力
端子、８はNANDゲート、９〜１２，１３〜１
６はトランスミツシヨンゲート、１７はバイパス
回路、Ａ，Ｂは入力信号、C0は初期キヤリ入力
信号、Ciはキヤリ入力信号、C0はキヤリ出力信
号、Coは最終段のキヤリ出力信号、Ｓは加算結
果出力信号である。なお、各図中の同一符号は同
一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 並列に接続した複数個の全加算器間にマンチエ
    スタ型キヤリ伝搬経路を有する論理回路におい
    て、前記複数個の全加算器の入力信号の組合せに
    より第一段の初期キヤリ入力信号が最終段のキヤ
    リ出力信号となる場合に前記初期キヤリ入力信号
    を直接前記最終段のキヤリ出力信号として出力す
    るとともに前記初期キヤリ入力信号の反転論理信
    号を前記複数個の全加算器の加算結果出力信号と
    して出力するバイパス回路を備えたことを特徴と
    する論理回路。
JP60172606A 1985-08-05 1985-08-05 論理回路 Granted JPS6232532A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP60172606A JPS6232532A (ja) 1985-08-05 1985-08-05 論理回路
US06/884,173 US4827444A (en) 1985-08-05 1986-07-09 Carry skip-ahead circuit for Manchester-type adder chain

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60172606A JPS6232532A (ja) 1985-08-05 1985-08-05 論理回路

Publications (2)

Publication Number Publication Date
JPS6232532A JPS6232532A (ja) 1987-02-12
JPH0424729B2 true JPH0424729B2 (ja) 1992-04-27

Family

ID=15944981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60172606A Granted JPS6232532A (ja) 1985-08-05 1985-08-05 論理回路

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US (1) US4827444A (ja)
JP (1) JPS6232532A (ja)

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JPS6232532A (ja) 1987-02-12
US4827444A (en) 1989-05-02

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