KR970006407B1 - 고속 동작 2진 보수 발생기 - Google Patents

Abstract

내용없음.

Description

고속 동작 2진 보수 발생기

제1도는 종래의 2진 보수 발생기 회로도.

제2도는 본 발명에 따른 20비트 2진 보수 발생기 회로도.

제3도는 제2도의 부분 상세도.

제4도 내지 제6도는 본 발명에 따른 2진 보수 발생기의 다른 실시예시도.

* 도면의 주요부분에 대한 부호의 설명

EN : 인에이블 신호 P4 내지 P6, SP4 내지 SP6 : PMOS 트랜지스터

SN4 내지 SN6, N4 내지 N6, CN4, 내지 CN6, N4 내지 CSN2, CDN2 : NMOS 트랜지스터

본 발명은 연산을 필요로 하는 IC 설계에 관한 것으로, 특히 고속 동작 2진 보수 발생기에 관한 것이다.

종래의 2진 보수(two's complement)를 얻는데는 크게 2가지의 방법이 있다.

먼저, 종래의 일예는 입력 숫자를 모두 1의 보수(one's complement)를 취한 후 LSB(Least Significant Bit; 이하 LSB라 칭함)에 2진수 1을 더하는 것이다. 0110을 2의 보수를 취하려면은 0110의 1의 보수 1001을 구하고 다시 1을 더하여 1010을 얻게 된다.

즉, 0110→1001→1001+1→1010

그러나 상기 종래의 방법은 전가산기가 필요하다는 문제점이 있었다.

그리고 종래의 다른 예는 제1도를 통하여 살펴보면 다음과 같다.

LSB에서부터 MBS(Most Significant Bit; 이하 MBS라 칭함)로 올라가면서 1을 찾아 첫 번째 1이 발견될 때까지는 입력 숫자를 그대로 출력시키고 그 다음부터는 1의 보수를 출력시킨다. 즉, a₃a₂a₁a₀= 0110일 때 a₁이 첫 번째 1이므로 b₁b₀는 입력을 그대로 출력시켜 b₁b₀= 10을 취하고 b₃b₂는 a₃a₂의 1의 보수를 취하여 b₃b₂b₁b₀= 1을 얻는다.

그러나 상기 종래의 2진 보수 발생기는 전가산기를 쓰지 않는 장점이 있기는 하나, 각 비트당 OR게이트, AND게이트, EXOR게이트를 구성하게 되는데 20개의 트랜지스터가 소요됨으로 면적을 상당히 차지하는 문제점이 있고, 또한 캐리가 OR게이트를 통과하여 상위 비트로 전달됨으로 전달 지연시간(propagation delay time)이 길어져 동작 속도를 길어지는 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 트랜지스터의 수를 줄여 집적도를 증가시킴과 동시에 속도를 증가시키는 고속 동작이 가능한 2진 보수 발생기를 제공하는데 그 목적이 있다.

따라서 상기 목적을 달성하기 위하여 본 발명은, 일정비트를 한 스테이지로 하여 다수의 스테이지가 연결되어 2진 보수를 발생하되 최하위 비트(Least Significant Bit; LSB)값을 그대로 출력하는 고속동작 2진 보수 발생기에 있어서, 상기 스테이지는 소오스단자에 전원(Vcc)이 연결되고, 게이트 단지에는 인에이블 신호가 연결되어 입력값의 출력을 선택하는 선택 트랜지스터의 게이트 단자의 노드를 프리차지 시키는 제1PMOS 트랜지스터와; 상기 제1PMOS 트랜지스터의 출력이 각각의 게이트 단자에 입력되고, 비반전 입력 값이 소오스 단자에 입력되며, 출력단이 드레인 단자인 제2PMOS 트랜지스터와; 상기 제1PMOS 트랜지스터의 출력이 각각의 게이트 단자에 입력되고, 반전 입력값이 드레인 단자에 입력되며, 출력단이 소오스 단자인 제1NMOS 트랜지스터와; 반전 입력 값을 게이트 단자에 받고, 상기 제1PMOS 트랜지스터의 출력단과 연결되어져 입력값이 하이인 최하위 비트의 출력을 내정하는 제2NMOS 트랜지스터와; 최초 비반전 입력이 하이인 비트이하의 플리차지를 전원(Vss)으로 바이패스(by pass)시키는 바이패스회로를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 제2도 및 제3도를 참조하여 본 발명에 따른 실시예를 설명하면 다음과 같다.

먼저, 20비트로 이루어진 일실시예를 제2도를 통하여 살펴본다.

LSB는 비반전 입력 값(AO)을 그대로 출력하고 반전 신호(AOB)는 내정 NMOS 트랜지스터(NO)의 게이트 단자에 연결되어 반전된 인에블 신호를 전달하도록 형성되어 있다.

그리고 상위 비트는 바이 패스회로를 갖는 하나의 스테이지로 이루어지게 되는데, 이를 제2도의 부분 상세도인 제3도를 참조하여 상세히 설명한다.

도면 제3도에 도시되어 있는 바와 같이 고속 동작을 위한 바이패스 회로를 갖는 하나의 스테이지는, 소오스 단자에 전원이 연결되고, 게이트 단자에는 인에이블 신호(EN)가 연결되어 입력값의 출력을 선택하는 선택 트랜지스터의 게이트 단자의 노드(W4 내지 W6)를 프리차지시키는 PMOS 트랜지스터(P4 내지 P6)를 구비하고 있다.

그리고, 상기 선택 트랜지스터는 상기 PMOS 트랜지스터(P4 내지 P6)의 출력이 각각의 게이트 단자에 입력되고, 비반전 입력값이 소오스 단자에 입력되며, 출력단이 드레인 단자인 PMOS 트랜지스터(SP4 내지 SP6)와, 상기 PMOS 트랜지스터(P4 내지 P6)의 출력이 각각의 게이트 단자에 입력되고, 반전 입력값이 드레인 단자에 입력되며, 출력단이 소오스 단자인 NMOS 트랜지스터(SN4 내지 SN6)로 구성되어 입력 값 A4 내지 A6와 A4B 내지 A6B가 각각 입력되어 하나의 비트값을 출력하게 된다.

입력 값 A4B 내지 A6B가 게이트 단자에서 입력되고 상기 PMOS 트랜지스터(P4 내지 P6)의 출력단과 연결되어지며 상기 인에블 신호(EN)를 받는 NMOS 트랜지스터(N4 내지 N6)는 출력을 입력값과 동일하게 할 것인지 또는 1의 보수로 할 것인가를 결정지우게 되는데, 이는 어느 비트에서 최초 1이 입력되는가에 따라 결정되게 된다.

0이 전달되는 속도를 빠르게 하기 위하여, 즉 프리차지 값을 빨리 0으로 만들기 위하여 입력 값 A4B 내지 A6B가 게이트 단자에서 입력되고 상기 PMOS 트랜지스터(P4 내지 P6)의 출력단과 양단자가 연결되어지는 NMOS 트랜지스터(CN4 내지 CN6), 상기 NMOS 트랜지스터(CN4 내지 CN6)중 최하위 비트를 구성하게 되는 NMOS 트랜지스터(CN4)와 상기 PMOS 트랜지스터(P4)와 출력단 사이에 연결되는 NMOS 트랜지스터(CSN2)가 형성되어 전원(Vss)에 연결된 NMOS 트랜지스터(CSN2)로 바이 패스(by pass) 회로를 형성하게 된다.

이때 바이패스 회로의 NMOS 트랜지스터(CDN2)는 인에이블 신호를 게이트 단자에 받고, NMOS 트랜지스터(CSN2)는 반전의 인에블 신호를 게이트 단자에서 받게 된다.

이어서, 상기 본 발명의 구성에 대한 작용상태를 상세히 살펴본다.

먼저, 인에블 신호가 0이면 PMOS 트랜지스터(P4 내지 P6)가 온이 되어 노드(W4 내지 W6) 또는 하이(high)가 되어 프리차지(precharge) 된다.

이때 반전 입력값 A0B 내지 A3B가 입력되어 NMOS 트랜지스터(N1 내지 N4)의 게이트 단자에 걸려, 입력값에 따라 NMOS 트랜지스터 N4 내지 N6의 게이트 노드에는 1이 걸려 NMOS 트랜지스터를 온 상태로 만들게 된다.

입력이 그대로인 상태에서 인에블 신호가 1이면 노드 W4 내지 W6까지는 논리값 0이 되고 최초 비반전 입력이 A_i가 1일 때 W_i+1내지 W_N까지는 프리차지되 값 1을 그대로 유지하게 된다. 이때 캐리 바이 패스 회로가 동작하여 0이 전달되는 속도를 가속시키게 된다.

속도의 가속은 NMOS 트랜지스터(CDN2)가 먼저 온된 후에 인버터(INV)를 통해 NMOS 트랜지스터(CSN2)가 온이 됨으로써 NMOS 트랜지스터(CSN2)에 의해 노드 CU2, CD2에 저하 분배 현상(charge sharing)이 발생되어 동작 속도를 더욱 가속시킨다.

다시 말해 i+1번째 비트 이상의 상위 비트에서는 0 값이 전달되지 않기 때문에 W_i+1내지 W_N은 그대로 1 값을 유지한다.

그러면, i번째 비트까지는 SP₁내지 SP_i가 온되어 입력값을 그대로 출력시키고, i+1번째부터 MBS인 N번째 비트까지는 입력값의 1의 보수를 출력시켜 전체적으로 2의 보수를 취할 때 LBS는 언제나 변하지 않는다는 성질을 이용하여 LBS의 출력 패스에는 아무 회로의 추가되지 않는다.

즉, 제3도의 EN₁이 로우, EN₂가 하이이고, A4=0, A5=1이면은 노드 W4, W5, W6은 하이로 프리차지되게 된다. 이때 A4B=1, A5B=0이므로 CN₄, N₄트랜지스터는 온이 되게 된다. 그리고, 최초입력값이 5비트에서 하이가 됨으로 반전 신호가 게이트 단자에 걸리는 CN₅, N₅트랜지스터는 오프상태가 된다.

이때 EN₁이 하이, EN₂가 로우로 변하게 되면은 바이패스 회로를 구성하고 NMOS 트랜지스터(CSN₂, CDN₂)는 온 상태가 되어 전원 Vss로 빠져나가게 된다. 즉 트랜지스터 CN₄, N₄트랜지스터가 온 상태이므로 노드 W4, W5의 프리차지값이 N₄를 통해 EN2(로우)와 CN₄, CSN₂+와 CDN₂를 거쳐 Vss로 빠져나가게 되어 노드 W4와 W5 PMOS트랜지스터 SP₄와 SP₅가 온되어 4비트와 5비트에서는 입력의 비반전값 A₄, A₅가 O₄, O₅로 각각 출력된다. 또한 최초 비반전 입력값인 A5가 하이이므로, NMOS 트랜지스터(CN₅, N₅)는 오프이기 때문에 노드 W6 이상은 프리차지된 값을 그대로 유지하여 반전출력 값을 출력하게 된다.

그리고, 제4도 내지 제6도는 제3도의 회로를 변형시킨 2진 보수 발생기를 각각 도시한 것이다.

상기와 같이 이루어지는 본 발명은 종래와 비교해 볼 때, 종래의 비트당 20개의 트랜지스터를 필요로 하는데 반해 본 발명은 6개의 트랜지스터만을 필요로 하고, 동작 속도면에서도 종래의 지연시간보다 약 1/2정도의 지연시간을 갖기 때문에 고속동작이 집적화가 용이하고 빠른 처리 속도로 양호한 보수발생기를 얻을 수 있는 효과가 있다.

Claims (2)

1. 일정 비트를 한스테이지로 하여 다수의 스테이지가 연결되어 2진 보수를 발생하되 최하위 비트(Least Significant Bit; LSB)값을 그대로 출력하는 고속 동작 2진 보수 발생기에 있어서, 상기 스테이지는 소오스 단자에 전원(Vcc)이 연결되고, 게이트 단자에는 인에이블 신호(EN)가 연결되어 입력값의 출력을 선택하는 선택 트랜지스터의 게이트 단자와 노드(W4 내지 W6)을 프리차지 시키는 제1PMOS 트랜지스터(P4 내지 P6)와; 상기 제1PMOS 트랜지스터(P4 내지 P6)의 출력이 각각의 게이트 단자에 입력되고, 비반전 입력값이 소오스 단자에 입력되며, 출력단이 드레인 단자인 제2PMOS 트랜지스터(SP4 내지 SP6)와; 상기 제1PMOS 트랜지스터(P4 내지 P6)의 출력이 각각의 게이트 단자에 입력되고, 반전 입력값이 드레인 단자에 입력되며, 출력단이 소오스 단자인 제1NMOS 트랜지스터(SN4 내지 SN6)와; 반전 입력값을 게이트 단자에 받고, 상기 제1PMOS 트랜지스터(P4 내지 P6)의 출력단과 연결되어져 입력값이 하이인 최하위 비트의 출력을 내정하는 제2PMOS 트랜지스터(N4 내지 N6)와; 최초 비반전 입력이 하이인 비트이하의 플리차지를 전원(Vss)으로 바이패스(by pass)시키는 바이패스화로 포함하여 이루어지는 것을 특징으로 하는 고속 동작 2진 보수 발생기.
2. 제1항에 있어서, 상기 바이패스 회로는 반전 입력값을 게이트 단자에 받고, 상기 제1PMOS(P4 내지 P6)의 출력단과 상기 제2NMOS 트랜지스터(N4 내지 N6)에 양단자가 연결되는 제3NMOS(CN4 내지 CN6)와; 상기 제3NMOS(CN4 내지 CN6)중 최하위 비트를 구성하게 되는 제3NMOS 트랜지스터(CN4)와 상기 제1PMOS 트랜지스터(P4)의 연결되되 인에이블 신호(EN₁)를 게이트 단자로 하는 제4NMOS 트랜지스터(CSN2)와; 상기 제4NMOS 트랜지스터(CSN2)와 연결되어 반전된 인에이블 신호(EN₂)를 게이트 단자에 받고 소오스 단자가 전원(Vss)에 연결되어지는 제5 NMOS 트랜지스터(CDN2)로 이루어지는 것을 특징으로 하는 고속 동작 2진 보수 발생기.