JP2616235B2 - ロジカル・コム・フィルタ - Google Patents
ロジカル・コム・フィルタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、VTR,TVなどの映像機器の中で、主としてY/
C分離に用いられるロジカル・コム・フィルタに関し、
特に信号をデジタルで処理する場合に経済的に構成でき
るロジカル・コム・フィルタに関する。
C分離に用いられるロジカル・コム・フィルタに関し、
特に信号をデジタルで処理する場合に経済的に構成でき
るロジカル・コム・フィルタに関する。
従来、この種のフィルタは、最大値回路および最小値
回路を用いて構成されていた。第４図はそのブロック構
成例である。以下、この図面を参照して説明する。入力
信号ａは遅延回路11を通過した後さらに遅延回路12を通
過する。入力信号と遅延回路11の出力は、最大値回路21
および最小値回路31にも接続される。また、遅延回路1
1,12の出力は、最大値回路22および最小値回路32にも接
続される。最大値回路21,22の出力は最小値回路33に入
力され、最小値回路31,32の出力は最大値回路23に入力
される。最大値回路23および最小値回路33の出力は加算
回路41に入力され、加算結果は出力信号ｂとなる。ここ
で、最大値回路とは、２つの入力のうちレベルの大きい
方を出力するもので、最小値回路は２つのうち小さい方
を出力するものである。
回路を用いて構成されていた。第４図はそのブロック構
成例である。以下、この図面を参照して説明する。入力
信号ａは遅延回路11を通過した後さらに遅延回路12を通
過する。入力信号と遅延回路11の出力は、最大値回路21
および最小値回路31にも接続される。また、遅延回路1
1,12の出力は、最大値回路22および最小値回路32にも接
続される。最大値回路21,22の出力は最小値回路33に入
力され、最小値回路31,32の出力は最大値回路23に入力
される。最大値回路23および最小値回路33の出力は加算
回路41に入力され、加算結果は出力信号ｂとなる。ここ
で、最大値回路とは、２つの入力のうちレベルの大きい
方を出力するもので、最小値回路は２つのうち小さい方
を出力するものである。
以上の構成で遅延回路11,12の遅延時間を映像信号の
１走査線期間とすることによりコム・フィルタが実現で
きる。第４図の構成では、入力信号としてコンポジット
映像信号を入れることにより、出力として輝度信号が得
られる。また、遅延回路11の出力を最大値回路あるいは
最小値回路に入力する際に信号の極性を反転させれば、
出力としてクロマ信号が得られる。
１走査線期間とすることによりコム・フィルタが実現で
きる。第４図の構成では、入力信号としてコンポジット
映像信号を入れることにより、出力として輝度信号が得
られる。また、遅延回路11の出力を最大値回路あるいは
最小値回路に入力する際に信号の極性を反転させれば、
出力としてクロマ信号が得られる。
第４図はアナログ回路で構成する場合、最大値回路、
最小値回路ともトランジスタ２石程度の簡単な回路で構
成できる。しかし、デジタルで構成する場合、最大値回
路、最小値回路と言うものが一般的にはないので、NAND
回路やNOR回路を組み合せるか、あるいは比較回路とセ
レクタを用いて構成される。通常は、比較回路とセレク
タが用いられる。この場合の構成例を第５図に示す。
最小値回路ともトランジスタ２石程度の簡単な回路で構
成できる。しかし、デジタルで構成する場合、最大値回
路、最小値回路と言うものが一般的にはないので、NAND
回路やNOR回路を組み合せるか、あるいは比較回路とセ
レクタを用いて構成される。通常は、比較回路とセレク
タが用いられる。この場合の構成例を第５図に示す。
第５図はコンポジット映像信号からクロマ信号を分離
するためのロジカル・コム・フィルタのブロック図例で
ある。入力信号a,出力信号ｂとも２進数のデジタル符号
である。まず、入力信号ａはバンドパスフィルタ81を通
過し、その後１ライン遅延回路11,12を順次通過する。
バンドパスフィルタ81の出力（以下入力信号ｃと呼ぶ）
は、比較回路51の＋側とセレクタ61のＬ側およびセレク
タ62のＨ側にも接続される。１ライン遅延回路11の出力
は、反転アンプ71に接続される。反転アンプ71の出力
（以下主信号ｄと呼ぶ）は、比較回路51の−側、比較回
路52の＋側、セレクタ61,64のＨ側、セレクタ62,63のＬ
側に接続される。１ライン遅延回路12の出力（以下前信
号ｅと呼ぶ）は、比較回路52の−側、セレクタ63のＨ
側、セレクタ64のＬ側に接続される。比較回路51の出力
はセレクタ61,62のセレクト制御に接続され、比較回路5
2の出力はセレクタ63,64のセレクト制御に接続される。
セレクタ61の出力は比較回路54の＋側、セレクタ66のＨ
側に接続され、セレクタ63の出力は比較回路54の−側、
セレクタ66のＬ側に接続される。セレクタ62の出力は比
較回路53の＋側、セレクタ65のＬ側に接続され、セレク
タ64の出力は比較回路53の−側、セレクタ65のＨ側に接
続される。セレクタ65,66の出力は加算回路41に接続さ
れ、加算結果は反転アンプ72を通過した後出力信号ｂと
なる。
するためのロジカル・コム・フィルタのブロック図例で
ある。入力信号a,出力信号ｂとも２進数のデジタル符号
である。まず、入力信号ａはバンドパスフィルタ81を通
過し、その後１ライン遅延回路11,12を順次通過する。
バンドパスフィルタ81の出力（以下入力信号ｃと呼ぶ）
は、比較回路51の＋側とセレクタ61のＬ側およびセレク
タ62のＨ側にも接続される。１ライン遅延回路11の出力
は、反転アンプ71に接続される。反転アンプ71の出力
（以下主信号ｄと呼ぶ）は、比較回路51の−側、比較回
路52の＋側、セレクタ61,64のＨ側、セレクタ62,63のＬ
側に接続される。１ライン遅延回路12の出力（以下前信
号ｅと呼ぶ）は、比較回路52の−側、セレクタ63のＨ
側、セレクタ64のＬ側に接続される。比較回路51の出力
はセレクタ61,62のセレクト制御に接続され、比較回路5
2の出力はセレクタ63,64のセレクト制御に接続される。
セレクタ61の出力は比較回路54の＋側、セレクタ66のＨ
側に接続され、セレクタ63の出力は比較回路54の−側、
セレクタ66のＬ側に接続される。セレクタ62の出力は比
較回路53の＋側、セレクタ65のＬ側に接続され、セレク
タ64の出力は比較回路53の−側、セレクタ65のＨ側に接
続される。セレクタ65,66の出力は加算回路41に接続さ
れ、加算結果は反転アンプ72を通過した後出力信号ｂと
なる。
次に第５図の動作について説明する。まず、入力信号
ａはバンドパスフィルタ81で輝度信号の高域成分とクロ
マ信号が抜き出される。このフィルタ処理はロジカル・
コムの動作を安定させるための予備処理である。予備処
理後の入力信号ｃと主信号ｄは比較回路51で大小比較さ
れる。入力信号ｃの方が大きければ比較回路51の出力は
Ｈとなり、小さければＬとなる。比較回路51の出力で、
セレクタ61,62を制御するが、セレクタ61は小さい方の
信号を選び、セレクタ62は大きい方の信号を選ぶように
接続されている。すなわち、第４図における最小値回路
31と最大値回路21に相当する。同様に、比較回路52とセ
レクタ63が最小値回路32に相当し、比較回路52とセレク
タ64が最大値回路22に相当する。次に、セレクタ61,63
の出力は比較回路54とセレクタ66で構成される最大値回
路に入力され、セレクタ62,64の出力は比較回路53とセ
レクタ65で構成される最小値回路に入力される。それぞ
れの結果は加算回路41で加算される。第４図と異なり、
加算の後に反転アンプ72が入っているのは、位相と利得
の補正のためである。また、１ライン遅延回路11の出力
側に入っている反転アンプも位相合わせのためである。
ａはバンドパスフィルタ81で輝度信号の高域成分とクロ
マ信号が抜き出される。このフィルタ処理はロジカル・
コムの動作を安定させるための予備処理である。予備処
理後の入力信号ｃと主信号ｄは比較回路51で大小比較さ
れる。入力信号ｃの方が大きければ比較回路51の出力は
Ｈとなり、小さければＬとなる。比較回路51の出力で、
セレクタ61,62を制御するが、セレクタ61は小さい方の
信号を選び、セレクタ62は大きい方の信号を選ぶように
接続されている。すなわち、第４図における最小値回路
31と最大値回路21に相当する。同様に、比較回路52とセ
レクタ63が最小値回路32に相当し、比較回路52とセレク
タ64が最大値回路22に相当する。次に、セレクタ61,63
の出力は比較回路54とセレクタ66で構成される最大値回
路に入力され、セレクタ62,64の出力は比較回路53とセ
レクタ65で構成される最小値回路に入力される。それぞ
れの結果は加算回路41で加算される。第４図と異なり、
加算の後に反転アンプ72が入っているのは、位相と利得
の補正のためである。また、１ライン遅延回路11の出力
側に入っている反転アンプも位相合わせのためである。
上述した構成のうち、アナログで構成する場合はトラ
ンジスタ数が少なくて済むが、デジタルで構成する場合
はかなり多くなる。例えば、信号の符号ビット長を一般
的である８ビットとした場合、比較回路60ゲート、セレ
クタ22ゲートとなり、加算回路も含め全体で432ゲート
が必要になる（CMOSゲートの場合１ゲート４トランジス
タ）。
ンジスタ数が少なくて済むが、デジタルで構成する場合
はかなり多くなる。例えば、信号の符号ビット長を一般
的である８ビットとした場合、比較回路60ゲート、セレ
クタ22ゲートとなり、加算回路も含め全体で432ゲート
が必要になる（CMOSゲートの場合１ゲート４トランジス
タ）。
近年、民生用VTRにロジカル・コム・フィルタが採用
されるようになったが、量産性（無調整化）や経年変化
に対する安定性からデジタルで構成することが多くなっ
た。しかし、デジタルで構成すると前述のように回路規
模が大きくなり価格が高くなると言う欠点があった。
されるようになったが、量産性（無調整化）や経年変化
に対する安定性からデジタルで構成することが多くなっ
た。しかし、デジタルで構成すると前述のように回路規
模が大きくなり価格が高くなると言う欠点があった。
上述した従来のロジカル・コム・フィルタに対し、本
発明は加算回路の一方の入力を主信号に固定し、もう一
方の入力を入力信号ｃ、主信号ｄ、前信号ｅの３つの信
号の大小関係により決めるという相違点を有する。
発明は加算回路の一方の入力を主信号に固定し、もう一
方の入力を入力信号ｃ、主信号ｄ、前信号ｅの３つの信
号の大小関係により決めるという相違点を有する。
本発明のロジカル・コム・フィルタは、入力信号を１
走査線期間遅延する第１の回路と、前記第１の回路の出
力信号（以下主信号と呼ぶ）を１走査線期間遅延する第
２の回路と、入力信号と前信号の平均値をとる平均値回
路と、加算回路とを有し、前記加算回路の一方の入力に
主信号を加え、かつ、前記加算回路の他方の入力に下記
の条件で選択した信号をくわえることを特徴とする。
走査線期間遅延する第１の回路と、前記第１の回路の出
力信号（以下主信号と呼ぶ）を１走査線期間遅延する第
２の回路と、入力信号と前信号の平均値をとる平均値回
路と、加算回路とを有し、前記加算回路の一方の入力に
主信号を加え、かつ、前記加算回路の他方の入力に下記
の条件で選択した信号をくわえることを特徴とする。
条件：主信号＞入力信号＞前記第２回路の出力信号（以
下前信号と呼ぶ）の大小関係または 前信号＞入力信号＞主信号の大小関係が成り立つ場合は
入力信号を選び、 主信号＞前信号＞入力信号の大小関係または 入力信号＞前信号＞主信号の大小関係が成り立つ場合は
前信号を選び、 前信号＞主信号＞入力信号の大小関係または 入力信号＞主信号＞前信号の大小関係が成り立つ場合は
前記平均値回路の出力を選ぶ。
下前信号と呼ぶ）の大小関係または 前信号＞入力信号＞主信号の大小関係が成り立つ場合は
入力信号を選び、 主信号＞前信号＞入力信号の大小関係または 入力信号＞前信号＞主信号の大小関係が成り立つ場合は
前信号を選び、 前信号＞主信号＞入力信号の大小関係または 入力信号＞主信号＞前信号の大小関係が成り立つ場合は
前記平均値回路の出力を選ぶ。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第５図と同様、クロマ信号を分離するための構成であ
る。入力信号ａはバンドパスフィルタ81、１ライン遅延
回路11に接続される。バンドパスフィルタ81の出力（以
下入力信号ｃと呼ぶ）は、比較回路51,55の＋側および
セレクタ67のＨ側に接続される。１ライン遅延回路11の
出力は、バンドパスフィルタ82を通過して反転アンプ71
および１ライン遅延回路12に接続される。反転アンプ71
の出力（以下主信号ｄと呼ぶ）は、比較回路51の−側、
比較回路52の＋側、セレクタ68のＬ側及び加算回路41の
一方の入力に接続される。１ライン遅延回路12の出力
（以下前信号ｅと呼ぶ）は、比較回路52,55の−側およ
びセレクタ67のＬ側に接続される。セレクタ67の出力は
セレクタ68のＨ側に接続され、セレクタ68の出力は加算
回路41の他方の入力に接続される。加算回路41の出力
は、反転アンプ72を通って出力信号ｂとなる。また、比
較回路51,55の出力は排他論理和91に接続され、排他論
理和91の出力はセレクタ67のセレクト制御に接続され
る。同様に、比較回路51,52の出力は排他論理和92に接
続され、排他論理和92の出力はセレクタ68のセレクト制
御に接続される。
る。入力信号ａはバンドパスフィルタ81、１ライン遅延
回路11に接続される。バンドパスフィルタ81の出力（以
下入力信号ｃと呼ぶ）は、比較回路51,55の＋側および
セレクタ67のＨ側に接続される。１ライン遅延回路11の
出力は、バンドパスフィルタ82を通過して反転アンプ71
および１ライン遅延回路12に接続される。反転アンプ71
の出力（以下主信号ｄと呼ぶ）は、比較回路51の−側、
比較回路52の＋側、セレクタ68のＬ側及び加算回路41の
一方の入力に接続される。１ライン遅延回路12の出力
（以下前信号ｅと呼ぶ）は、比較回路52,55の−側およ
びセレクタ67のＬ側に接続される。セレクタ67の出力は
セレクタ68のＨ側に接続され、セレクタ68の出力は加算
回路41の他方の入力に接続される。加算回路41の出力
は、反転アンプ72を通って出力信号ｂとなる。また、比
較回路51,55の出力は排他論理和91に接続され、排他論
理和91の出力はセレクタ67のセレクト制御に接続され
る。同様に、比較回路51,52の出力は排他論理和92に接
続され、排他論理和92の出力はセレクタ68のセレクト制
御に接続される。
以上の構成で、バンドパスフィルタ81,82が１ライン
遅延回路11の前後に入っているのは、１ライン遅延回路
11の出力を図示していない輝度処理で使うためである。
クロマ信号の分離のためでだけであれば、第５図のよう
に一つのバンドパスフィルタですむ。
遅延回路11の前後に入っているのは、１ライン遅延回路
11の出力を図示していない輝度処理で使うためである。
クロマ信号の分離のためでだけであれば、第５図のよう
に一つのバンドパスフィルタですむ。
次に、第１図の回路の動作を入力信号c,主信号d,前信
号ｅの大小関係別に説明する。
号ｅの大小関係別に説明する。
主信号ｄ＞入力信号ｃ＞前信号ｅまたは、前信号ｅ＞
入力信号ｃ＞主信号ｄの場合 この場合、比較回路51の出力がＬで比較回路55の出力が
Ｈとなるか、または、比較回路51の出力がＨで比較回路
55の出力がＬとなる。どちらの場合も排他論理和91の出
力はＨとなりセレクタ67の出力にはＨ側すなわち入力信
号ｃが出る。また、比較回路51,52の出力も、L,Hまたは
H,Lとなり、排他論理和92の出力はＨとなる。これによ
りセレクタ68の出力は、セレクタ67の出力すなわち入力
信号ｃとなる。結局、加算回路41では、入力信号ｃと主
信号ｄが加算される。
入力信号ｃ＞主信号ｄの場合 この場合、比較回路51の出力がＬで比較回路55の出力が
Ｈとなるか、または、比較回路51の出力がＨで比較回路
55の出力がＬとなる。どちらの場合も排他論理和91の出
力はＨとなりセレクタ67の出力にはＨ側すなわち入力信
号ｃが出る。また、比較回路51,52の出力も、L,Hまたは
H,Lとなり、排他論理和92の出力はＨとなる。これによ
りセレクタ68の出力は、セレクタ67の出力すなわち入力
信号ｃとなる。結局、加算回路41では、入力信号ｃと主
信号ｄが加算される。
主信号ｄ＞前信号ｅ＞入力信号ｃまたは、入力信号ｃ
＞前信号ｅ＞主信号ｄの場合 この場合、比較回路51,55の出力はどちらもＬか、また
はどちらもＨとなり、排他論理和91の出力はＬとなる。
排他論理和92の出力は、上述のの場合と同じでＨとな
る。従って、セレクタ68の出力は、セレクタ67のＬ側す
なわち前信号ｅとなる。結局、加算回路41では、主信号
ｄと前信号ｅが加算される。
＞前信号ｅ＞主信号ｄの場合 この場合、比較回路51,55の出力はどちらもＬか、また
はどちらもＨとなり、排他論理和91の出力はＬとなる。
排他論理和92の出力は、上述のの場合と同じでＨとな
る。従って、セレクタ68の出力は、セレクタ67のＬ側す
なわち前信号ｅとなる。結局、加算回路41では、主信号
ｄと前信号ｅが加算される。
入力信号ｃ＞主信号ｄ＞前信号ｅまたは、前信号ｅ＞
主信号ｄ＞入力信号ｃの場合 この場合、比較回路51,52の出力はどちらもＨか、また
はどちらもＬとなる。これにより排他論理和92の出力が
Ｌとなり、セレクタ68の出力はＬ側すなわち主信号ｄと
なる。結局、加算回路41の両方の入力とも主信号ｄとな
る。
主信号ｄ＞入力信号ｃの場合 この場合、比較回路51,52の出力はどちらもＨか、また
はどちらもＬとなる。これにより排他論理和92の出力が
Ｌとなり、セレクタ68の出力はＬ側すなわち主信号ｄと
なる。結局、加算回路41の両方の入力とも主信号ｄとな
る。
次に、以上の動作が従来のロジカル・コム・フィルタ
と等価であることを第６図を参照して説明する。第６図
は、比較回路51,52,55の出力と、信号c,d,eの大小パタ
ーンおよび従来のロジカル・コム・フィルタの加算回路
の入力を示している。加算回路の入力のうち、MIN→MAX
の欄には第４図の最小値回路33の出力信号を示してい
る。MAX→MINの欄には第４図の最大値回路23の出力信号
を示している。これら加算回路の入力を見ると、どのパ
ターンの場合でもどちらか一方の入力が主信号ｄとなっ
ている。従って、本発明のごとく加算回路の一方の入力
を主信号ｄに固定することができる。また、加算回路の
他方の入力は入力信号c,主信号d,前信号ｅのうちから信
号の大小パターンにより選べば良いことになる。
と等価であることを第６図を参照して説明する。第６図
は、比較回路51,52,55の出力と、信号c,d,eの大小パタ
ーンおよび従来のロジカル・コム・フィルタの加算回路
の入力を示している。加算回路の入力のうち、MIN→MAX
の欄には第４図の最小値回路33の出力信号を示してい
る。MAX→MINの欄には第４図の最大値回路23の出力信号
を示している。これら加算回路の入力を見ると、どのパ
ターンの場合でもどちらか一方の入力が主信号ｄとなっ
ている。従って、本発明のごとく加算回路の一方の入力
を主信号ｄに固定することができる。また、加算回路の
他方の入力は入力信号c,主信号d,前信号ｅのうちから信
号の大小パターンにより選べば良いことになる。
〔実施例２〕 第２図は本発明の実施例２のブロック図である。以
下、第１図と構成の異なる部分について説明する。ま
ず、バンドパスフィルタ81,反転アンプ71,1ライン遅延
回路12の各出力に遅延回路13,14,15が挿入される。ま
た、遅延回路14の出力に遅延回路16が接続される。遅延
回路16の出力と反転アンプ71の出力は加算回路42で加算
され、反転アンプ73を通ってセレクタ68のＬ側に接続さ
れる。遅延回路13,14,15,16はいずれもクロマ信号の位
相を180度遅らせるもので、NTSC映像信号の場合140ナノ
秒の遅延時間となる。
下、第１図と構成の異なる部分について説明する。ま
ず、バンドパスフィルタ81,反転アンプ71,1ライン遅延
回路12の各出力に遅延回路13,14,15が挿入される。ま
た、遅延回路14の出力に遅延回路16が接続される。遅延
回路16の出力と反転アンプ71の出力は加算回路42で加算
され、反転アンプ73を通ってセレクタ68のＬ側に接続さ
れる。遅延回路13,14,15,16はいずれもクロマ信号の位
相を180度遅らせるもので、NTSC映像信号の場合140ナノ
秒の遅延時間となる。
次に、これの動作について第１図と異なる点を説明す
る。動作が異なるので、セレクタ68の出力がＬ側になる
場合である。この場合、第１図の回路では主信号ｄを選
んでいたが、実施例２では主信号ｄの位相を180度進め
た信号と180度遅れた信号の平均値を選んでいる。この
平均値と主信号ｄを加算回路41で加算することは、バン
ドパスフィルタ処理をするのと等価な動作となる。とこ
ろで、バンドパスフィルタ82は入力信号ａがら輝度の低
域成分を除去するのが目的であり、主信号ｄには輝度の
高域成分が含まれている。セレクタ68がＬ側の場合、第
１図の回路では主信号ｄが出力信号ｄとなるため、出力
に輝度成分が含まれてしまう。実施例２の場合は、セレ
クタ68がＬ側の場合にバンドパスフィルタが追加される
構成となるため、出力にもれる輝度成分を低減できる。
る。動作が異なるので、セレクタ68の出力がＬ側になる
場合である。この場合、第１図の回路では主信号ｄを選
んでいたが、実施例２では主信号ｄの位相を180度進め
た信号と180度遅れた信号の平均値を選んでいる。この
平均値と主信号ｄを加算回路41で加算することは、バン
ドパスフィルタ処理をするのと等価な動作となる。とこ
ろで、バンドパスフィルタ82は入力信号ａがら輝度の低
域成分を除去するのが目的であり、主信号ｄには輝度の
高域成分が含まれている。セレクタ68がＬ側の場合、第
１図の回路では主信号ｄが出力信号ｄとなるため、出力
に輝度成分が含まれてしまう。実施例２の場合は、セレ
クタ68がＬ側の場合にバンドパスフィルタが追加される
構成となるため、出力にもれる輝度成分を低減できる。
〔実施例３〕 第３図は本発明の実施例３のブロック図である。第１
図と構成の異なる部分は、セレクタ68のＬ側入力が、平
均値回路43の出力に接続されている点である。平均値回
路43には、信号c,eが入力される。セレクタ68の出力が
Ｌ側になった場合の特性は、以下の式で示されるクシ形
フィルタの特性となる。
図と構成の異なる部分は、セレクタ68のＬ側入力が、平
均値回路43の出力に接続されている点である。平均値回
路43には、信号c,eが入力される。セレクタ68の出力が
Ｌ側になった場合の特性は、以下の式で示されるクシ形
フィルタの特性となる。
ゲイン＝|COS（２πf/fH）−1| fH：水平走査周波数 入力信号がfHの整数倍であればゲインはゼロとなる。
映像信号の輝度成分のスペクトラムはfHの整数倍のとこ
ろにあるので、このフィルタは輝度成分の低減に役立
つ。すなわち第１図の構成に比べ、出力にもれる輝度成
分を低減できる。
映像信号の輝度成分のスペクトラムはfHの整数倍のとこ
ろにあるので、このフィルタは輝度成分の低減に役立
つ。すなわち第１図の構成に比べ、出力にもれる輝度成
分を低減できる。
以上説明したように本発明は、従来と同等の特性の回
路を構成するのに比較回路１個、セレクタ４個の削減で
きる。回路の増加は排他論理和２個だけであり、差引14
2ゲートの削減となる。すなわち、従来より安価にロジ
カル・コム・フィルタを構成できる効果がある。また、
特性改善のためにバンドパスフィルタあるいはクシ形フ
ィルタを追加する場合において、従来はバンドパスフィ
ルタあるいはクシ形フィルタを別につける必要があった
が、本発明では加算回路を１つ共用できる。すなわち、
加算回路１個分（60ゲート）安価に構成できる効果があ
る。
路を構成するのに比較回路１個、セレクタ４個の削減で
きる。回路の増加は排他論理和２個だけであり、差引14
2ゲートの削減となる。すなわち、従来より安価にロジ
カル・コム・フィルタを構成できる効果がある。また、
特性改善のためにバンドパスフィルタあるいはクシ形フ
ィルタを追加する場合において、従来はバンドパスフィ
ルタあるいはクシ形フィルタを別につける必要があった
が、本発明では加算回路を１つ共用できる。すなわち、
加算回路１個分（60ゲート）安価に構成できる効果があ
る。
第１図は本発明の実施例１のブロック図、第２図は本発
明の実施例２のブロック図、第３図は本発明の実施例３
のブロック図、第４図は従来の実施例のブロック図、第
５図は従来のデジタル構成の場合の実施例のブロック図
である。第６図は第１図の実施例の動作を示す図であ
る。 11,12……１ライン遅延回路、13,14,15,16……180度遅
延回路、21,22,23……最大値回路、31,32,33……最小値
回路、41,42……加算回路、43……平均値回路、51,52,5
3,54,55……比較回路、61,62,63,65,65,66,67,68……セ
レクタ、71,72,73……反転アンプ、81,82……バンドパ
スフィルタ、91,92……排他論理和回路、a,c……入力信
号、ｂ……出力信号、ｄ……主信号、ｅ……前信号。
明の実施例２のブロック図、第３図は本発明の実施例３
のブロック図、第４図は従来の実施例のブロック図、第
５図は従来のデジタル構成の場合の実施例のブロック図
である。第６図は第１図の実施例の動作を示す図であ
る。 11,12……１ライン遅延回路、13,14,15,16……180度遅
延回路、21,22,23……最大値回路、31,32,33……最小値
回路、41,42……加算回路、43……平均値回路、51,52,5
3,54,55……比較回路、61,62,63,65,65,66,67,68……セ
レクタ、71,72,73……反転アンプ、81,82……バンドパ
スフィルタ、91,92……排他論理和回路、a,c……入力信
号、ｂ……出力信号、ｄ……主信号、ｅ……前信号。
Claims (1)
- 【請求項１】入力信号を１走査線期間遅延する第１の回
路と、前記第１の回路の出力信号（以下主信号と呼ぶ）
を１走査線期間遅延する第２の回路と、入力信号と前信
号の平均値をとる平均値回路と、加算回路とを有し、前
記加算回路の一方の入力に主信号を加え、かつ、前記加
算回路の他方の入力に主信号＞入力信号＞前記第２回路
の出力信号（以下前信号と呼ぶ）の大小関係または前信
号＞入力信号＞主信号の大小関係が成り立つ場合は入力
信号を選び、主信号＞前信号＞入力信号の大小関係また
は入力信号＞前信号＞主信号の大小関係が成り立つ場合
は前信号を選び、前信号＞主信号＞入力信号の大小関係
または入力信号＞主信号＞前信号の大小関係が成り立つ
場合は前記平均値回路の出力を選ぶことを特徴とするロ
ジカル・コム・フィルタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340907A JP2616235B2 (ja) | 1990-11-30 | 1990-11-30 | ロジカル・コム・フィルタ |
| KR1019910021935A KR950006360B1 (ko) | 1990-11-30 | 1991-11-30 | 논리형 콤 필터 및 크로마 신호 분리회로 |
| US07/801,811 US5335021A (en) | 1990-11-30 | 1991-12-02 | Logical comb filter and chroma signal separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340907A JP2616235B2 (ja) | 1990-11-30 | 1990-11-30 | ロジカル・コム・フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208788A JPH04208788A (ja) | 1992-07-30 |
| JP2616235B2 true JP2616235B2 (ja) | 1997-06-04 |
Family
ID=18341407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340907A Expired - Fee Related JP2616235B2 (ja) | 1990-11-30 | 1990-11-30 | ロジカル・コム・フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616235B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03258184A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | Ｙ／ｃ分離回路 |
-
1990
- 1990-11-30 JP JP2340907A patent/JP2616235B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04208788A (ja) | 1992-07-30 |
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Legal Events
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