JPS61218217A

JPS61218217A - ビデオ信号用の一次の巡回デイジタルフイルタ

Info

Publication number: JPS61218217A
Application number: JP61059078A
Authority: JP
Inventors: アントニウス・ヘンドリツクス・フベルトウス・ヨゼフ・ニレツセン
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1985-03-20
Filing date: 1986-03-17
Publication date: 1986-09-27
Also published as: DE3672857D1; US4809207A; EP0195482A1; NL8500805A; EP0195482B1; FI861102A0; FI861102A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、フィルタのディジタルビデオ信号を受け取る
ための入力端子に結合されている第１の入力端子と、遅
延回路を含む信号経路を介して第２の入力端子に結合さ
れる出力端子と、これらの第１と第２の入力端子に加え
られる信号の伝達部間の比率を制御するための可変伝達
回路とを有する組合せ回路を具え、上記伝達部が出力端
子にある信号内に含まれ、信号経路がトランケーション
回路を含む遅延回路を具え、トランケーション回路が信
号経路を通って運ばれてくるビットの下位部を打消すこ
とによりこれらのビットの数を減らすビデオ信号用の一
次の巡回ディジタルフィルタに関するものである。

ビーピーシ（ＢＢＣ）レポートＲ口１９７５／３は上述
したタイプのビデオ信号フィルタを開示している。

このようなフィルタは雑音抑圧回路でしばしば用いられ
る。トランケーション回路により組合せ回路の出力端子
から第２の入力端子へフィードバックされるビットの数
を減らすため、組合せ回路の第１の入力端子に正の信号
の過渡現象又は負のパルスが入る時、第１の入力端子の
信号の残留値がフィルタ内を巡回し続け、これが目障り
となる現象が生ずる。

本発明の目的は、この不所望なフィルタ内での信号残留
分の巡回を防ぐにある。

本発明によれば、冒頭に記載したビデオ信号用の一次の
巡回ディジタルフィルタにおいて、組合せ回路に第３の
入力端子を持たせ、この第３の入力端子を組合せ回路の
第１の入力端子及び第２の入力端子に結合されている論
理回路の出力端子に結合され、少なくとも第２の入力端
子に信号の値が生起する時、組合せ回路の出力端子の信
号にトランケーション回路の出力端子に残留するビット
の数の最下位のビットのレベルで論理値１を加え、この
時伝達回路で組合せ回路の第１及び第２の入力端子の信
号の伝達をゼロと等しくなくするように構成されたこと
を特徴とする。

本発明に係る手法はａ、留値の巡回を完全に除き、その
結果この残留値の巡回により生ずる目障りな現象を消滅
させることが判明した。

図面につき本発明の詳細な説明する。

図面は一枚だけであるが、これは本発明に係るディジタ
ル　ビデオ信号フィルタのブロック図である。

濾波すべきディジタル　ビデオ信号は、組合せ回路３の
第１の入力端子１に加える。この入力端子はまたビデオ
信号フィルタの入力端子でもある。

一般に、この入力端子１並びに以下に述べる入力端子及
び出力端子は多重構造をしており、同時にビデオ信号の
複数個のビットを入出力できるようになっている。しか
し、所望とあらば、これらのビットを直列処理すること
ができる。

組合せ回路３のこの第１の入力端子１を減算回路７の非
反転入力端子５に接続する。減算回路７の反転入力端子
９は組合せ回路３の第２の入力端子１１に接続する。減
算回路７の出力端子１２は伝達回路１５の入力端子１３
及び論理回路１９０入力端子１７に接続する。

伝達回路１５の伝達因子には、設定信号入力端子２１に
加えられる設定信号に応答して変化する。出力端子２３
には、入力端子１３から入ってくる信号をに倍した値が
現われる。そしてこれが加算回路２７の一方の入力端子
２５に与えられる。加算回路２７の他方の入力端子２９
は組合せ回路３の第２の入力端子１１に接続する。

加算回路２７の出力端子３１は、同時に組合せ回路３全
体の出力端子でもあるが、濾波されたディジタル　ビデ
オ信号を出力する。この出力はフィルタの出力端子３３
に送られると共に、トランケーション回路３７の入力端
子３５に与えられる。トランケーション回路３７は組合
せ回路３の出力端子３１から、自己３７、その出力端子
３９、遅延回路４３０入力端子４１及びその出力端子４
５を経て組合せ回路３の第２の入力端子１１に至る信号
経路内にあって、下位のビットを一個又は複数個取り除
くことによりビデオ信号のビット数を減らす。

論理回路１９を別とすれば、上述した回路は前述したＢ
ＢＣレポートＲＤ　１９７５／３に開示されているよう
な一次の巡回ディジタル　ビデオ信号フィルタを構成す
る。このレポートの第８頁にはこのヨウなフィルタで下
位のビットを除くと誤差が生ずることが記載されている
。本発明によれば、論理回路１９の出力端子４７から組
合せ回路３の第３の入力端子４９に、トランケーション
回路３７の出力端子３９での最下位のビットのレベルに
ある一ビットを与えることによりこれらの誤差が生じな
いようにされる。第３の入力端子４９は加算回路２７の
入力端子５１に接続する。

この目的で、論理回路１９にもう一つの入力端子５３を
設け、この入力端子５３を、伝達回路１５の入力端子２
１と同様に、入力端子５５に接続する。入力端子５５に
与えられるディジタル信号組合せが伝達回路１５の伝達
因子にの値を決める。

論理回路１９はＡＮＤゲート５７を具えるが、このＡＮ
Ｄゲート５７の一つの反転入力端子は入力端子１７から
最上位のビットを受け取る。この最上位のビットは、減
算回路７が、ここで仮定するように、２個の相補モード
で出力信号組合せを供給する時、この減算回路７により
形成される差の符号を示す。

ＡＮＤゲート５７の第２の入力端子はＯＲゲート５９の
出力端子に接続する。このＯＲゲート５９には論理回路
１９の入力端子１７から全ての下位のビットが与えられ
る。ＡＮＤゲート５７の第３の入力端子は反転入力端子
であって、入力端子５３から最上位のビットを受け取る
。ＡＮＤゲート５７の第４の入力端子はＯＲゲート６１
の出力端子に接続する。ＯＲゲート６１は論理回路１９
の入力端子５３から伝達因子にの全ての下位のビットを
受け取る。

組合せ回路の入力端子１にある信号に正のステップが生
ずる時、入力端子１７での最上位のビットが値ゼロをと
り、下位のビットの少なくとも一つが論理値１をとる。

伝達因子Ｋを論理回路１９の入力端子５３に与えられる
値と等しいと仮定し、この値を１より小さく、ゼロより
大きいと仮定すると、この入力端子５３での最上位のビ
ットはゼロであり、下位のビットの少なくとも一つは論
理値１である。

この時ＡＮＤゲート５７の全ての入力端子は論理値１と
なり、論理回路１９は組合せ回路３の第３の入力端子４
９に論理１信号を与える。この結果、フィルタの短い巡
回時間後には出力端子３３にはも早や残留値がないこと
が判明した。

減算回路７の出力端子１２に現われる差が負又はゼロで
ある時は、論理回路１９０入力端子１７に結合されてい
るＡＮＤゲート５７の少なくとも一つの入力端子がゼロ
にとどまり、出力端子４７も値ゼロとなる。フィルタ内
に存在する値の巡回に影響がない時又は濾波動作の停止
に対応し、伝達因子Ｋがゼロ又は１に等しくなる時、論
理回路１９の入力端子に結合されているＡＮＤゲート５
７の入力端子でもこのようになる。この時も論理回路１
９の出力端子５３はゼロにとどまる。

入力端子５５にある信号が伝達因子にの値がこのように
ゼロ又は１に等しくなることを許さない場合は、勿論、
論理回路１９の入力端子５３に結合されているＡＮＤゲ
ート５７の入力端子を省くことができる。

組合せ回路３の構造を変え、例えば、第１の入力端子１
の信号に先ずＫを乗算し、第２の入力端子１１の信号に
（１−Ｋ）を乗算し、このように乗算された２個の入力
信号を加算回路２７に与えるようにすることがで諷る。

この場合は減算回路７は論理回路１９側に設けねばなら
ない。

加えて、例えば、加算回路２７の入力端子２５が反転入
力端子であるか又は減算回路７の出力端子１２から加算
回路２７の入力端子２５に至る信号経路内で符号の反転
が行なわれる場合は、減算回路７の２個の入力端子を交
換することができる。また、減算回路７の出力端子１２
から加算回路２７の入力端子２５に至る信号経路内で適
当な符号が選ばれる場合は、組合せ回路３の構造を変え
、第１の入力端子１から入ってくる信号を減算回路と加
算回路の両方に加え、第２の入力端子１１から入ってく
る信号を減算回路だけに加えるようにすることができる
。

論理回路１９の入力端子１７から入ってくる信号が減算
回路７に由来し、減算回路７の入力端子５が反転入力端
子であり、入力端子９が非反転入力端子である回路では
、ＯＲゲート５９を論理回路１９内で省くことができる
。蓋し、この場合は符号ビットだけがこの符号ビットと
下位のビットとの組合せにより図示した場合と同じ情報
を与えるからである。この場合は反転させることなく符
号ビ・７Ｌ−をＡＮＤゲート５７の関連する入力端子に
与えることができる。Ｋがゼロでも、１でもない場合は
、論理回路１９の機能を単純化し、信号をそのまま通す
ようにすることができる。

回路全体の出力端子３３をトランケーション回路３７の
出力端子３９又は遅延回路４３の出力端子４５に接続す
ることもできる。この場合はトランケーション回路は加
算回路２７の出力回路の一部となる。

上述した回路では、組合せ回路３の第１の入力端子１及
び第２の入力端子１１の信号が同じ値を有する時にも、
論理回路１９の出力端子４７に論理値ゼロの信号が生ず
る。この時ＯＲゲート５９はゼロ値の出力信号を供給す
る。ＯＲゲート５９を省略すると、論理回路１９が簡単
になる。しかしこうすると、各巡回後に論理回路１９の
出力端子４７の信号に過渡現象が生じ、遅延回路４３０
入力端子４１の信号の値が、組合せ回路３の入力端子１
の信号の値から交互にゼロ及び１だけずれる。この時化
ずる可能性のあるオーバーフローはトランケーション回
路３７の前段にリミッタ回路を用いることにより防げる
。

所望とあらば、ビデオ信号フィルタの入力端子５５を減
算回路７の出力端子１２に結合することもできる。この
時は付加的信号組合せを加えることによりフィルタのス
イッチオフ状態及び巡回状態又はそのいずれか一方を得
ることができる。

【図面の簡単な説明】

図面は本発明に係るディジタル　ビデオ信号のブロック
図である。１・・・第１の入力端子　　３・・・組合せ回路訃・・
非反転入力端子　　７・・・減算回路９・・・反転入力
端子　　　１１・・・第２の入力端子１２・・・出力端
子　　　　　１３・・・入力端子１５・・・伝達回路　
　　　　１７・・・入力端子１９・・・論理回路　　　
　　２１・・・設定信号入力端子２３・・・出力端子　
　　　　２５・・・入力端子２７・・・加算回路　　　
　　２９・・・入力端子３１・・・出力端子　　　　　
３３・・・出力端子３５・・・入力端子３７・・・トランケーション回路３９・・・出力端子　　　　　４１・・・入力端子４３
・・・遅延回路　　　　　４５・・・出力端子４７・・
・出力端子　　　　　４９・・・第３の入力端子５１・
・・入力端子　　　　　５３・・・入力端子５５・・・
入力端子　　　　　５７・・・ＡＮＤゲート５９・・・
ＯＲゲート　　　　　　６１・・・ＯＲゲート特許出願
人　　エヌ・べ−・フィリップス・フルーイランペンフ
ァブリケン

Claims

【特許請求の範囲】１、フィルタのディジタルビデオ信号を受け取るための
入力端子に結合されている第１の入力端子と、遅延回路
を含む信号経路を介して第２の入力端子に結合される出
力端子と、これらの第１と第２の入力端子に加えられる
信号の伝達部間の比率を制御するための可変伝達回路と
を有する組合せ回路を具え、上記伝達部が出力端子にあ
る信号内に含まれ、信号経路がトランケーション回路を
含む遅延回路を具え、トランケーション回路が信号経路
を通って運ばれてくるビットの下位部を打消すことによ
りこれらのビットの数を減らすビデオ信号用の一次の巡
回ディジタルフィルタにおいて、組合せ回路（３）に第
３の入力端子（４９）を持たせ、この第３の入力端子（
４９）を組合せ回路（３）の第１の入力端子（１）及び
第２の入力端子（１１）に結合されている論理回路（１
９）の出力端子（４７）に結合され、少なくとも第２の
入力端子に信号の値が生起する時、組合せ回路の出力端
子（３１）の信号にトランケーション回路（３７）の出
力端子に残留するビットの数の最下位のビットのレベル
で論理値１を加え、この時伝達回路（１５）で組合せ回
路の第１及び第２の入力端子の信号の伝達をゼロと等し
くなくするように構成されたことを特徴とするビデオ信
号用の一次の巡回ディジタルフィルタ。２、組合せ回路（３）の第１の入力端子（１）と第２の
入力端子（１１）とからの信号が同じ値を有する時論理
回路の出力端子（４７）に論理値ゼロを得るための回路
（５９）を論理回路（１９）が具えることを特徴とする
特許請求の範囲第１項記載のビデオ信号用の一次の巡回
ディジタルフィルタ。